CN105164322A - 碳化硅衬底，碳化硅半导体器件以及制造碳化硅衬底和碳化硅半导体器件的方法 - Google Patents

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Abstract

一种制造碳化硅衬底的方法，包括以下步骤。制备具有第一主表面(80a)、第二主表面(80b)以及第一侧端部(80c)的碳化硅单晶衬底(80)，第二主表面(80b)与第一主表面(80a)相反，第一侧端部(80c)将第一主表面(80a)和第二主表面(80b)彼此连接，第一主表面(80a)的宽度(D)的最大值大于100mm。碳化硅外延层(81)形成为与第一侧端部(80c)、第一主表面(80a)以及第一主表面(80a)和第一侧端部(80c)之间的边界(80d)接触。去除形成为与第一侧端部(80c)和边界(80d)接触的碳化硅外延层(81)。因此，可抑制形成在碳化硅衬底上的二氧化硅层中产生的破裂。

Description

碳化硅衬底，碳化硅半导体器件以及制造碳化硅衬底和碳化硅半导体器件的方法
技术领域
本发明涉及一种碳化硅衬底，碳化硅半导体器件以及制造碳化硅衬底和碳化硅半导体器件的方法，特别地，本发明涉及一种碳化硅衬底，碳化硅半导体器件以及制造碳化硅衬底和碳化硅半导体器件的方法，以便实现对碳化硅衬底中破裂的抑制。
背景技术
近年来，为了实现高击穿电压、低损耗以及在高温环境下的半导体器件的应用，已经开始采用碳化硅作为用于半导体器件的材料。碳化硅是一种具有大于已经被常规地广泛用作用于半导体器件的材料的硅的带隙的宽带隙半导体。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件可具有高击穿电压、降低的导通电阻等等。此外，由此采用碳化硅作为其材料的半导体器件具有即使在高温环境下也有利地比采用硅作为其材料的半导体器件更小劣化的特性。
例如通过切割由升华方法制造的碳化硅单晶且随后倒圆(chamfering)其侧表面部分而制备碳化硅衬底。例如，日本专利公布No.2010-64918(专利文献1)描述了碳化硅外延层形成在具有碳化硅衬底的倒圆侧表面部分的碳化硅单晶晶片上。
引用文献列表
专利文献
PTD1：日本专利公布No.2010-64918
发明内容
技术问题
但是，当采用具有形成在已经被倒圆的碳化硅单晶上的碳化硅外延层的碳化硅衬底制造碳化硅半导体器件时，形成在碳化硅衬底上的二氧化硅层会破裂。
已经提出本发明以解决这种问题，且本发明的一个目的是提供一种碳化硅衬底、碳化硅半导体器件以及制造碳化硅衬底和碳化硅半导体器件的方法以便实现形成在碳化硅衬底上的二氧化硅层中破裂的抑制。
问题的解决手段
根据本发明的制造碳化硅衬底的方法包括以下步骤。制备具有第一主表面、第二主表面以及第一侧端部的碳化硅单晶衬底，第二主表面与第一主表面相反，第一侧端部将第一主表面和第二主表面彼此连接。第一主表面的宽度的最大值大于100mm。碳化硅外延层形成为与第一侧端部、第一主表面以及第一主表面和第一侧端部之间的边界接触。去除形成为与第一侧端部和边界接触的碳化硅外延层。
根据本发明的碳化硅衬底包括碳化硅单晶衬底和碳化硅外延层。碳化硅单晶衬底具有第一主表面，第二主表面以及第一侧端部，第二主表面与第一主表面相反，第一侧端部将第一主表面和第二主表面彼此连接，第一主表面的宽度的最大值大于100mm。与第一主表面中心接触的碳化硅外延层包括第三主表面和第四主表面，第三主表面与第一主表面的中心接触，第四主表面与第三主表面相反。在平行于第一主表面的方向上，第四主表面的外周端部相对于第一主表面和第一侧端部之间的边界更靠近中心。
发明的有益效果
根据本发明，可提供一种碳化硅衬底、碳化硅半导体器件以及制造碳化硅衬底和碳化硅半导体器件的方法，以便实现对形成在碳化硅衬底上的二氧化硅层中破裂的抑制。
附图说明
图1是示意性示出本发明第一实施例中的碳化硅衬底的结构的示意平面图。
图2是示意性示出本发明第一实施例中的碳化硅衬底的结构的示意截面图。
图3是示意性示出制造本发明第一实施例中的碳化硅衬底的方法的流程图。
图4是示意性示出制造本发明第一实施例中的碳化硅衬底的方法的第一步骤的示意平面图。
图5是示意性示出制造本发明第一实施例中的碳化硅衬底的方法的第一步骤的示意截面图。
图6是示意性示出制造本发明第一实施例中的碳化硅衬底的方法的第二步骤的示意截面图。
图7A是示意性示出制造本发明第一实施例中的碳化硅衬底的方法的第二步骤的第一实例的示意平面图。
图7B是示意性示出制造本发明第一实施例中的碳化硅衬底的方法的第二步骤的第二实例的示意平面图。
图8是图7中的区域C的放大示意平面图。
图9是图8中的区域IX-IX的示意截面图。
图10是图8中的区域X-X的示意截面图。
图11是示意性示出本发明第一实施例中的碳化硅衬底的结构的示意截面图。
图12是示意性示出制造本发明第一实施例中的碳化硅衬底的方法的第三步骤的示意截面图。
图13是示意性示出本发明第二实施例中的碳化硅半导体器件的结构的示意截面图。
图14是示意性示出本发明第二实施例中的碳化硅半导体器件中包括的碳化硅衬底的结构的透视示意图。
图15是示意性示出制造本发明第二实施例中的碳化硅半导体器件的方法的流程图。
图16是示意性示出制造本发明第二实施例中的碳化硅半导体器件的方法的第一步骤的示意截面图。
图17是示意性示出制造本发明第二实施例中的碳化硅半导体器件的方法的第二步骤的示意截面图。
图18是示意性示出制造本发明第二实施例中的碳化硅半导体器件的方法的第二步骤中的碳化硅半导体器件的端部的放大示意截面图。
图19是示意性示出制造本发明第二实施例中的碳化硅半导体器件的方法的第三步骤的示意截面图。
图20是示意性示出制造本发明第二实施例中的碳化硅半导体器件的方法的第四步骤的示意截面图。
图21是示意性示出制造本发明第二实施例中的碳化硅半导体器件的方法的第五步骤的示意截面图。
图22是示意性示出制造本发明第二实施例中的碳化硅半导体器件的方法的第六步骤的示意截面图。
图23是示意性示出制造本发明第二实施例中的碳化硅半导体器件的方法的第七步骤的示意截面图。
图24是示意性示出制造本发明第二实施例中的碳化硅半导体器件的方法的第八步骤的示意截面图。
图25是示意性示出制造本发明第二实施例中的碳化硅半导体器件的方法的第九步骤的示意截面图。
图26是示意性示出制造本发明第二实施例中的碳化硅半导体器件的方法的第十步骤的示意截面图。
图27是示意性示出本发明第三实施例中的碳化硅衬底的结构的示意截面图。
图28是示意性示出制造本发明第四实施例中的碳化硅半导体器件的方法中的第二步骤中的碳化硅半导体器件的端部的放大示意截面图。
图29是示意性示出制造本发明第三实施例中的碳化硅衬底的方法的第三步骤的第一变型的示意截面图。
图30是示意性示出制造本发明第三实施例中的碳化硅衬底的方法的第三步骤的第二变型的示意截面图。
图31是示意性示出当碳化硅单晶衬底的第四表面对应于(0001)面时的定向平面部OF以及指示平面部IF的位置的示意平面图。
图32是示意性示出当碳化硅单晶衬底的第四表面对应于(000-1)面时的定向平面部OF以及指示平面部IF的位置的示意平面图。
具体实施方式
以下基于附图说明本发明的一个实施例。应当注意在下述附图中，相同或相应的部分由相同的参考符号指定且不再赘述。对于本说明书中的晶体学表示来说，单独的晶向由[]代表，组晶向由<>代表，且单独面由()代表，且组面由{}代表。此外，通常通过将“-”(横杠)置于数字上来表示负晶体学指数，但是在本说明书中，通过将负号置于数字之前来表示。
首先，将参考下述(1)至(20)说明本发明的实施例的概述。
由于对形成在碳化硅衬底上的二氧化硅层中的破裂成因的不断研究，本发明人已经获得如下知识并提出本发明。首先，当碳化硅外延层形成在碳化硅单晶衬底上时，阶梯部形成在碳化硅外延层的外周端部中。随后，当二氧化硅层形成在外延层上时，破裂跨碳化硅衬底的表面而产生在二氧化硅层中。当碳化硅衬底的尺寸不大于100mm时，基本上没有破裂形成在二氧化硅层中，但是特别地，当碳化硅衬底的尺寸大于100mm时，破裂明显产生在二氧化硅层中。而且，当加热具有二氧化硅层的碳化硅衬底时或当将具有二氧化硅层的碳化硅衬底附接至用于保持衬底的卡盘/从用于保持衬底的卡盘分离具有二氧化硅层的碳化硅衬底时，破裂可能产生在二氧化硅层中。而且，碳化硅的热膨胀系数约7倍于二氧化硅的热膨胀系数。综合上述考虑，二氧化硅层中的破裂的一个成因被认为是由于二氧化硅和碳化硅之间的热膨胀系数的差异而在二氧化硅层中产生应力。
而且，已经发现当充分检查形成在外延层的外周端部中的阶梯部时，大部分阶梯部形成为沿着通过在碳化硅单晶衬底的主表面中在±20°的范围内旋转下述直线而获得的直线延伸，其中被旋转的直线是通过将平行于<11-20>方向的直线投影到碳化硅单晶衬底的主表面上来获得的。因为二氧化硅层中的破裂在阶梯部延伸的方向上延伸，因此二氧化硅层中的破裂被认为是由阶梯部作为起点而产生。因此，认为通过去除形成在外延层的外周部中的阶梯部，可抑制二氧化硅层中的破裂。
(1)根据一个实施例的制造碳化硅衬底的方法包括以下步骤。制备具有第一主表面80a、第二主表面80b以及第一侧端部80c的碳化硅单晶衬底80，第二主表面80b与第一主表面80a相反，第一侧端部80c将第一主表面80a和第二主表面80b彼此连接，第一主表面80a的宽度D的最大值不大于100mm。碳化硅外延层81形成为与第一侧端部80c、第一主表面80a以及第一主表面80a和第一侧端部80c之间的边界80d接触。去除形成为与第一侧端部80c和边界80d接触的碳化硅外延层81。
根据该实施例的制造碳化硅衬底的方法，碳化硅外延层81形成为与碳化硅单晶衬底80的第一主表面80a、第一侧端部80c以及边界80d接触，第一主表面80a具有不大于100mm宽度，且随后去除形成为与第一侧端部80c和边界80d接触的碳化硅外延层81。因此，去除了形成在第一侧端部80c和边界80d中的阶梯部2，由此在二氧化硅层形成在碳化硅衬底10上时抑制了二氧化硅层中破裂的产生。
(2)优选地，在根据该实施例的制造碳化硅衬底的方法中，在形成碳化硅外延层的步骤中，碳化硅外延层81形成为在边界上具有阶梯部2。在去除碳化硅外延层的步骤中，去除了阶梯部2。因此，当二氧化硅层形成在碳化硅衬底10上时，可有效抑制在二氧化硅层中产生破裂。
(3)优选地，在根据该实施例的制造碳化硅衬底的方法中，阶梯部2形成为沿着通过在第一主表面80a中在±20°的范围内旋转下述直线而获得的直线延伸，其中被旋转的直线是通过将平行于<11-20>方向的直线投影到第一主表面80a上来获得的。认为破裂是特别由于沿通过在第一主表面80a中在±20°的范围内旋转下述直线而获得的直线延伸的阶梯部2而产生在二氧化硅层中，其中被旋转的直线是通过将平行于<11-20>方向的直线投影到第一主表面80a上来获得的。因此，通过去除在上述方向上延伸的阶梯部，可更有效地抑制在二氧化硅层中产生破裂。
(4)优选地，在根据该实施例的制造碳化硅衬底的方法中，阶梯部2在从第一侧端部80c朝向中心80p的方向上具有不小于50μm且不大于5000μm的长度L3。认为破裂特别是由于具有不小于100μm长度的阶梯部2而产生在二氧化硅层中。因此，通过去除具有上述长度的阶梯部2，可更有效地抑制在二氧化硅层中产生破裂。
(5)优选地，在根据该实施例的制造碳化硅衬底的方法中，阶梯部2在垂直于第一主表面80a的方向上具有不小于1μm且不大于50μm的深度H1。认为破裂特别是由于具有不小于5μm深度的阶梯部2而产生在二氧化硅层中。阶梯部2的深度H1倾向于随碳化硅外延层的厚度而成比例增大，但是深度H1可变得等于或大于碳化硅外延层的厚度或可变得等于或小于碳化硅外延层的厚度。这取决于碳化硅外延层的生长条件以及侧端部81c(长度L2的部分)的形状。而且，长度L3和深度H1之间的关系如下。当长度L3短且深度H1大时以及当长度L3长且深度H1小时可能产生破裂。通过去除具有上述深度的阶梯部，可更有效地抑制在二氧化硅层中产生破裂。
(6)优选地，在根据该实施例的制造碳化硅衬底的方法中，碳化硅外延层81在第一主表面80a的中心80p具有不小于5μm的厚度H2。作为二氧化硅层中的破裂的成因的阶梯部2被认为是在碳化硅外延层81的厚度不小于5μm时而明显产生的。因此，当碳化硅外延层81的厚度不小于5μm时，可更有效地抑制在二氧化硅层中产生破裂。
(7)根据实施例的制造碳化硅半导体器件的方法包括以下步骤。制备由(1)至(6)中的任一项所述的方法制造的碳化硅衬底。形成设置为面对碳化硅外延层81的主表面10a的二氧化硅层61,93。因此，可抑制在设置为面对碳化硅外延层81的主表面10a的二氧化硅层61,93中产生破裂。
(8)优选地，在根据该实施例的制造碳化硅半导体器件的方法中，二氧化硅层61包括离子注入掩膜61a。因此，可抑制在离子注入掩膜61a中产生破裂。
(9)优选地，在根据该实施例的制造碳化硅半导体器件的方法中，离子注入掩膜61a与碳化硅单晶衬底80的第一侧端部80c接触。因为离子注入掩膜61a形成为与已经去除了阶梯部2的第一侧端部80c接触，因此可抑制在离子注入掩膜61a中产生破裂。
(10)优选地，在根据该实施例的制造碳化硅半导体器件的方法中，二氧化硅层93包括层间绝缘膜93。因此可抑制在层间绝缘膜93中产生破裂。
(11)优选地，在根据该实施例的制造碳化硅半导体器件的方法中，二氧化硅层61，93具有不小于0.8μm且不大于20μm的厚度H3。因此，同样在二氧化硅层61，93的厚度H3不小于0.8μm且不大于20μm时，可抑制在二氧化硅层61，93中产生破裂。
(12)优选地，根据该实施例的制造碳化硅半导体器件的方法还包括在形成二氧化硅层的步骤之后对碳化硅衬底10和二氧化硅层61，93进行退火的步骤。因此，同样在对碳化硅衬底10和二氧化硅层61，93进行退火时，可抑制在二氧化硅层61，93中产生破裂。
(13)根据一个实施例的碳化硅衬底包括碳化硅单晶衬底80和碳化硅外延层81。碳化硅单晶衬底80具有第一主表面80a、第二主表面80b以及第一侧端部80c，第二主表面80b与第一主表面80a相反，第一侧端部80c将第一主表面80a和第二主表面80b彼此连接，第一主表面80a的宽度D的最大值大于100mm。与第一主表面80a的中心80p接触的碳化硅外延层81包括第三主表面10b以及第四主表面10a，第三主表面10b与第一主表面80a的中心80p接触，第四主表面10a与第三主表面10b相反。在平行于第一主表面80a的方向上，第四主表面10a的外周端部81e相对于第一主表面80a和第一侧端部80c之间的边界80d更靠近中心80p。
根据依照该实施例的碳化硅衬底，在平行于第一主表面80a的方向上，与碳化硅单晶衬底80的具有大于100mm宽度的第一主表面80a的中心80p接触的碳化硅外延层81的第四主表面10a的外周端部81e相对于第一主表面80a和第一侧端部80c之间的边界80d位于更靠近中心80p。因此，可获得已经去除了边界80d上的阶梯部2的碳化硅衬底10。因此，当二氧化硅层形成在碳化硅衬底10上时，可抑制在二氧化硅层中产生破裂。
(14)优选地，在根据该实施例的碳化硅衬底中，在平行于第一主表面80a的方向上，第三主表面10b的外周端部81t相对于第一主表面80a和第一部分80c之间的边界80d更靠近中心80p。因此，可获得已经去除了边界80d上的碳化硅外延层81的碳化硅衬底10。因此，当二氧化硅层形成在碳化硅衬底10上时，可抑制在二氧化硅层中产生破裂。
(15)优选地，在根据该实施例的碳化硅衬底中，碳化硅外延层81包括将第三主表面10b和第四主表面10a彼此连接的第二侧端部81c。当在截面中观察时，第二侧端部81c形成为具有与第一侧端部80c一致的曲率。因此，可获得已经去除了边界80d上的阶梯部2的碳化硅衬底10。因此当二氧化硅层形成在碳化硅衬底10上时，可抑制在二氧化硅层中产生破裂。
(16)优选地，在根据该实施例的碳化硅衬底中，在平行于第一主表面80a的方向上，从第四主表面10a的外周端部81e至边界80d的距离L1不小于10μm且不大于5000μm。因此，可有效获得已经去除了边界80d上的阶梯部2的碳化硅衬底10。因此，当二氧化硅层形成在碳化硅衬底10上时，可抑制在二氧化硅层中产生破裂。
(17)优选地，在根据该实施例的碳化硅衬底中，碳化硅外延层81具有第一主表面80a的中心80p上不小于5μm的厚度H2。作为二氧化硅层中的破裂的成因的阶梯部2被认为在碳化硅外延层81的厚度不小于5μm时明显产生。因此，当碳化硅外延层81的厚度不小于5μm时可更有效抑制在二氧化硅层中产生破裂。
(18)根据实施例的碳化硅半导体器件包括：(12)至(14)中的任一项中所述的碳化硅衬底10；以及设置为面对碳化硅外延层81的二氧化硅层93。因此，可抑制在碳化硅半导体器件的二氧化硅层93中产生破裂。
(19)优选地，在根据该实施例的碳化硅半导体器件中，二氧化硅层93是层间绝缘膜93。因此，可抑制在碳化硅半导体器件的层间绝缘膜中产生破裂。
(20)优选地，在根据该实施例的碳化硅半导体器件中，二氧化硅层93具有不小于0.8μm且不大于20μm的厚度H3。同样在二氧化硅层93具有不小于0.8μm且不大于20μm的厚度H3时，可抑制在二氧化硅层93中产生破裂。
以下将更详细说明本发明的实施例。
(第一实施例)
参考图1和图2，下文说明根据第一实施例的碳化硅衬底10的构造。根据第一实施例的碳化硅衬底10主要包括碳化硅单晶衬底80以及碳化硅外延层81。例如，碳化硅单晶衬底80例如由4H多晶型的六方碳化硅制成。碳化硅单晶衬底80包括诸如氮的杂质元素且具有n型导电性(第一导电类型)。碳化硅单晶衬底80中诸如氮的杂质例如具有约不小于1×1018cm-3且约不大于1×1019cm-3的浓度。碳化硅单晶衬底80包括：第一主表面80a；与第一主表面80a相反的第二主表面80b；将第一主表面80a和第二主表面80b彼此连接的第一侧端部80c；第一侧端部80c和第一主表面80a之间的边界80d；以及最外周部80e。第一侧端部80c是倒圆表面，且当在截面中观察时(平行于第一主表面的方向上的视野)为具有在外周方向上突出的曲率的部分。第一主表面80a例如可对应于{0001}面、相对于{0001}面偏离约不大于10°的平面，或相对于{0001}面偏离约不大于0.25°的平面。换言之，第一主表面80a例如可以对应于(0001)面或(000-1)面、相对于(0001)面或(000-1)面偏离约不大于10°的平面，或相对于(0001)面或(000-1)面偏离约不大于0.25°的平面。
碳化硅外延层81设置在碳化硅单晶衬底80的第一主表面80a上并与其接触。碳化硅外延层81例如具有约不小于5μm且不大于40μm的厚度。碳化硅外延层81包括诸如氮的杂质元素并具有n型导电性。碳化硅外延层81的杂质浓度可低于碳化硅单晶衬底80的杂质浓度。碳化硅外延层81的杂质浓度例如约不小于1×1015cm-3且约不大于1×1016cm-3。碳化硅外延层81包括：与第一主表面80a接触的第三主表面10b；与第三主表面10b相反的第四主表面10a；将第三主表面10b和第四主表面10a彼此连接的第二侧端部81c；第四主表面10a的外周端部81e；以及第三主表面10b的外周端部81t。
参考图1，当在平面图中观察时(垂直于第四主表面10a的方向上的视野)，碳化硅衬底10的碳化硅单晶衬底80的第四主表面10a的宽度D的最大值大于100mm。优选地，第四主表面10a的宽度D的最大值不小于150mm。碳化硅衬底10具有基本上圆形形状。碳化硅衬底10具有定向平面部OF。
参考图2，碳化硅外延层81包括：与第一主表面80a的中心80p接触的第三主表面10b；以及与第三主表面10b相反的第四主表面10a。当在截面中观察时，在平行于第一主表面80a的方向上，第四主表面10a的外周端部81e相对于第一主表面80a和第一侧端部80c之间的边界80d更靠近中心80p(参见图4)。第一主表面80a和第一侧端部80c之间的边界80d可以是将第一主表面80a和第一侧端部80c彼此连接的线的拐点。碳化硅外延层81包括将第三主表面10b和第四主表面10a彼此连接的第二侧端部81c。第四主表面10a的外周端部81e可以是将第四主表面10a和第二侧端部81c彼此连接的线的拐点。当在截面中观察时，碳化硅外延层81的第二侧端部81c形成为具有在外周方向上突出的曲率，且形成为与碳化硅单晶衬底80的第一侧端部80c一致。优选地，当在截面中观察时，第二侧端部81c具有基本上与第一侧端部80c相同的曲率半径。
第一主表面80a和第一侧端部80c之间的边界80d上的碳化硅外延层81具有基本上为0的厚度，且在第一主表面80a的中心80p(参见图4)上的碳化硅外延层81例如具有不小于5μm的厚度H2。而且，外延层81的第三主表面10b的外周端部81t位于碳化硅单晶衬底80的第一主表面80a和第一侧端部80c之间的边界80d处。优选地，当在截面中观察时，碳化硅单晶衬底80的最外周部80e相对于第一主表面80a和第二主表面80b之间的中间位置位于更靠近第一主表面80a。优选地，在平行于第一主表面80a的方向上，从第四主表面10a的外周端部81e至边界80d的距离L4不小于50μm且不大于1000μm。而且，碳化硅衬底10的侧端部可在第四主表面10a侧和第二主表面80b侧之间具有不对称或对称形状。
随后，参考图3，下文说明制造根据第一实施例的碳化硅衬底10的方法。首先执行碳化硅单晶衬底制备步骤(S10：图3)。具体地，参考图4和图5，例如通过切割由4H多晶型的单晶碳化硅制成的晶锭(未示出)而制备具有n型导电性的碳化硅单晶衬底80。碳化硅单晶衬底80例如包括诸如氮的杂质。碳化硅单晶衬底80中诸如氮的杂质的浓度例如约不小于1×1018cm-3且约不大于1×1019cm-3。碳化硅单晶衬底80包括：第一主表面80a；与第一主表面80a相反的第二主表面80b；将第一主表面80a和第二主表面80b彼此连接的第一侧端部80c；第一侧端部80c和第一主表面80a之间的边界80d；以及最外周部80e。
参考图4，当在平面图中观察时，碳化硅单晶衬底80具有第一主表面80a的中心80p。当第一主表面80a是圆形时，中心80p是圆心。当第一主表面不是圆形时，中心80p是第一主表面80a与平行于第一主表面80a的法线并穿过碳化硅单晶衬底80的重心的线之间的交点。第一主表面80a例如可对应于{0001}面、相对于{0001}面偏离约不大于10°的平面，或相对于{0001}面偏离约不大于0.25°的平面。碳化硅单晶衬底80的第一主表面80a的宽度D的最大值大于100mm。优选地，第一主表面80a的宽度D的最大值不小于150mm。
更具体地，参考图31，碳化硅单晶衬底80的第一主表面80a例如可对应于(0001)面、相对于(0001)面偏离约不大于10°的平面，或相对于(0001)面偏离约不大于0.25°的平面。(0001)面也被称为“Si面”。当第一主表面80a对应于(0001)面时，垂直于定向平面部OF延伸方向的方向a1为<1-100>方向，更特别地，为[1-100]方向。垂直于指示平面部IF延伸方向的方向a2为<11-20>方向，更特别地，为[11-20]方向。而且，参考图32，例如碳化硅单晶衬底80的第一主表面80a可对应于(000-1)面、相对于(000-1)面偏离约不大于10°的平面，或相对于(000-1)面偏离约不大于0.25°的平面。(000-1)面也被称为“C面”。当第一主表面80a对应于(000-1)面时，垂直于定向平面部OF延伸方向的方向a1为<1-100>方向，更特别地，为[1-100]方向。垂直于指示平面部IF延伸方向的方向a4为<11-20>方向，更特别地，为[11-20]方向。
随后执行碳化硅外延层形成步骤(S20：图3)。具体地，参考图6，例如通过CVD(化学气相沉积)方法，与碳化硅单晶衬底80的第一主表面80a以及第一侧端部80c接触地形成碳化硅外延层81。碳化硅外延层81包括：与第一主表面80a接触的第三主表面10b；与第三主表面10b相反的第四主表面10a；将第三主表面10b和第四主表面10a彼此连接的第二侧端部81c；以及第二侧端部81c和第四主表面10a之间的外周端部81e。
更具体地，碳化硅单晶衬底80首先置于腔室中，且随后将碳化硅单晶衬底加热至例如不小于1500℃且不大于1700℃的温度。随后，将碳化硅原料气体引入腔室中。碳化硅原料气体例如是包括硅烷、丙烷、氮和氨的气体。因此，碳化硅外延层81形成为与碳化硅单晶衬底80的第一主表面80a、第一侧端部80c以及第一主表面80a和第一侧端部80c之间的边界80d接触。
参考图7A，当在平面图中观察时，多个阶梯部2形成在外延层81的第四主表面10a的侧端部81c附近。阶梯部2形成为在从侧端部81c朝向碳化硅单晶衬底80的中心80p的方向上延伸。典型地，阶梯部2主要形成在附图下侧的第四主表面10a的定向平面部OF侧以及附图左侧的第四主表面10a的第一部分P1侧处，且在与第一部分P1相反的第二部分P2侧处基本上没有阶梯部2。应当注意当第四主表面10a对应于(0001)面时，第一部分P1是指示平面部IF，且当第四主表面对应于(000-1)面时，第二部分P2是指示平面部IF。在第四主表面10a对应于(0001)面和(000-1)面中的任一个的情况下，与第二部分P2侧相比，更多阶梯部2形成在第一部分P1侧。
而且，参考图7B，阶梯部2可形成在附图下侧的第四主表面10a的定向平面部OF侧、与定向平面部OF相反的一侧、附图左侧的第四主表面10a的第一部分P1侧，以及与第一部分P1相反的第二部分P2侧处。在这种情况下，在第二部分P2侧处形成的阶梯部2的平均长度可长于第一部分P1侧处形成的阶梯部2的平均长度。而且形成在第二部分P2侧处的阶梯部2的数量小于形成在第一部分P1侧处的阶梯部2的数量。而且，除在<11-20>方向上延伸的阶梯部2之外，阶梯部2可形成为在<1-100>方向上延伸。对于图7A的情况来说，当第四主表面10a对应于(0001)面时，第一部分P1是指示平面部IF，且当第四主表面10a对应于(000-1)面时，第二部分P2是指示平面部IF。
参考图8至图10，下文说明阶梯部2的细节。如图8中所示，当第四主表面10a对应于{0001}面时，阶梯部2形成为在第四主表面10a中相对于<11-20>方向落入±20°的范围内的方向上从第二侧端部81c延伸。换言之，假设角度θ代表阶梯部2的延伸方向a3和定向平面部OF延伸的方向a2之间的形成第四主表面10a中的角度，则角度θ处于不小于-20°且不大于20°的范围内。注意到对于角度的正/负值来说，可假设正值的角度表示阶梯部2相对于<11-20>方向朝向<1-100>方向倾斜。阶梯部2在从第一侧端部80c朝向碳化硅单晶衬底80的中心80p的方向上例如具有不小于50μm且不大于5000μm的长度。通过将阶梯部的长度L3除以第一主表面80a的宽度的最大值获得的比值不小于0.03％且不大于5％。例如，从碳化硅单晶衬底80的第二侧端部81c的外周端部至边界81d的距离L2是150μm。例如，在平行于定向平面部延伸的方向的方向a2上，从边界81d至阶梯部2的终端的距离L1是200μm。距离L1例如为不小于200μm且不大于1000μm，且优选不小于300μm且不大于600μm。从第一侧端部80c朝向中心80p的方向上的阶梯部2的长度L3例如不小于50μm且不大于5000μm。
参考图9，阶梯部2是在碳化硅外延层81的第四主表面10a中具有开口的破裂，且可具有形成在碳化硅外延层81中的底部。从第四主表面10a的最外表面至阶梯部2的底部的深度H1(即，在垂直于第一主表面80a的方向上的阶梯部2的深度H1)例如不小于1μm且不大于50μm。
参考图8和图10，阶梯部2形成在碳化硅单晶衬底80的第一侧端部80c上方、第一主表面80a上方、以及第一侧端部80c和第一主表面80a之间的边界80d上方。在形成在第一主表面80a上的碳化硅外延层81的第四主表面10a中，形成由于步进流量(step-flow)生长造成的阶梯3。阶梯部2可以是阶梯聚集(stepbunching)。由于步进流量生长造成的阶梯3具有约1nm至10nm的典型值，而阶梯部2中的阶梯约为1μm至50μm。阶梯部2可形成为从碳化硅外延层81的形成在具有多个面取向的暴露表面的第一侧端部80c上的部分延伸至碳化硅外延层81的形成在第一主表面上的部分。
参考图11，假设碳化硅外延层81的第四主表面10a对应于在<11-20>方向上相对于{0001}面偏离一定角度的平面。这里，假设c1方向是<0001>方向且a5方向是<11-20>方向。在这种情况下，方向a2是沿通过在第四主表面10a上投影平行于<11-20>方向的直线获得的直线的方向a2。如图8中所示，阶梯部2在第四主表面10a中延伸的方向a3是沿通过在第四主表面10a中旋转落入±20°的范围内的角度θ下述直线而获得的直线的方向，其中被旋转的直线是通过在第四主表面10a上投影平行于<11-20>方向的直线获得的直线。这里，c2方向是第四主表面10a的法线方向。应当注意当角度α(偏离角)是0°时，a2方向是<11-20>方向。
随后执行外延层端部去除步骤(S30：图3)。具体地，参考图12，例如通过抛光等去除碳化硅单晶衬底80的第一侧端部80c以及碳化硅外延层81的第二侧端部81c，由此去除形成为与第一侧端部80c和边界80d接触的碳化硅外延层81。因此，阶梯部2从碳化硅外延层81的第四主表面10a去除。在图12中，通过虚线表示的部分代表抛光前的碳化硅衬底10的形状，且由实线表示的部分是抛光后的碳化硅衬底10的形状。优选地，碳化硅单晶衬底80的第一侧端部80c和碳化硅外延层81的第二侧端部81c同时在平行于第一主表面80a的方向上被抛光，由此去除阶梯部2。碳化硅单晶衬底80和碳化硅外延层81中的每一个的抛光量L5例如约不小于50nm且不大于1000μm。
例如可借助倒圆或边缘抛光去除阶梯部2。用于倒圆的条件例如如下。即，通过将衬底的端面压向布置于层型磨石中的所需形状的凹槽部并相对于彼此旋转衬底和磨石而倒圆衬底的端部。在层型磨石中，磨粒的类型是金刚石或CBN(立方氮化硼)，磨粒的支数为400支至2500支，且结合剂是金属、电沉积物以及树脂中的一种。用于边缘抛光的条件例如如下。通过将衬底的端部压向其中磨粒的类型为金刚石或CBN的磨石而抛光衬底的端面，磨粒的支数为1000支至10000支，且结合剂是金属、电沉积物、树脂以及硬橡胶中的一种。应当注意阶梯部2在下述二氧化硅层形成步骤(S40：图15)之前被去除。
下文说明根据第一实施例的碳化硅衬底10的功能和效果。
根据依照该实施例的制造碳化硅衬底的方法，碳化硅外延层81形成为与碳化硅单晶衬底80的第一主表面80a、第一侧端部80c以及边界80d接触，第一主表面80a具有大于100mm宽度，且随后去除形成为与第一侧端部80c和边界80d接触的碳化硅外延层81。因此，去除了形成在第一侧端部80c和边界80d中的阶梯部2，由此在二氧化硅层形成在碳化硅衬底10上时抑制在二氧化硅层中产生破裂。
而且，根据依照第一实施例的制造碳化硅衬底10的方法，在形成碳化硅外延层的步骤中，形成在边界上具有阶梯部2的碳化硅外延层81。在去除碳化硅外延层的步骤中，去除了阶梯部2。因此，当二氧化硅层形成在碳化硅衬底上时，可有效抑制在二氧化硅层中产生破裂。
而且，根据依照第一实施例的制造碳化硅衬底10的方法，阶梯部2形成为沿通过在第一主表面80a中在±20°范围内旋转下述直线而获得的直线延伸，其中被旋转的所述直线是通过在第一主表面80a上投影平行于<11-20>方向的直线获得的。认为二氧化硅层中的破裂特别是由于沿通过在第一主表面80a中在±20°范围内旋转下述直线而获得的直线延伸的阶梯部2产生的，其中被旋转的所述直线是通过在第一主表面80a上投影平行于<11-20>方向获得的直线。因此，通过去除在上述方向上延伸的阶梯部，可有效抑制在二氧化硅层中产生破裂。
而且，根据依照第一实施例的制造碳化硅衬底10的方法，在从第一侧端部80c朝向中心80p的方向上的各个阶梯部2的长度L3不小于50μm且不大于5000μm。认为二氧化硅层中的破裂特别是由于具有不小于100μm长度的阶梯部而产生的。因此，通过去除具有上述长度的阶梯部2，可更有效抑制在二氧化硅层中产生破裂。
此外，根据依照第一实施例的制造碳化硅衬底10的方法，在垂直于第一主表面80a的方向上的阶梯部2的深度H1不小于1μm且不大于50μm。认为二氧化硅层中的破裂特别是由于具有不小于5μm深度的阶梯部而产生的。因此，通过去除具有上述深度的阶梯部，可更有效抑制在二氧化硅层中产生破裂。
此外，根据依照第一实施例的制造碳化硅衬底10的方法，第一主表面80a的中心80p上的碳化硅外延层81的厚度H2不小于5μm。作为二氧化硅层的破裂成因的阶梯部2被认为是在碳化硅外延层81的厚度不小于5μm时明显产生。因此，当碳化硅外延层81的厚度不小于5μm时可更有效抑制在二氧化硅层中产生破裂。
根据依照第一实施例的碳化硅衬底10，在平行于第一主表面80a的方向上，与碳化硅单晶衬底80的具有大于100mm宽度的第一主表面80a的中心80p接触的碳化硅外延层81的第四主表面10a的外周端部81e相对于第一主表面80a和第一侧端部80c之间的边界80d位于更靠近中心80p。因此，可获得已经去除了边界80d上的阶梯部2的碳化硅衬底10。因此，在二氧化硅层形成在碳化硅衬底10上时可抑制在二氧化硅层中产生破裂。
而且，根据依照第一实施例的碳化硅衬底10，碳化硅外延层81包括将第三主表面10b以及第四主表面10a彼此连接的第二侧端部81c。当在截面中观察时，第二侧端部81c形成为具有与第一侧端部80c一致的曲率。因此，可获得已经去除了边界80d上的阶梯部2的碳化硅衬底10。因此，在二氧化硅层形成在碳化硅衬底10上时可抑制在二氧化硅层中产生破裂。
而且，根据依照第一实施例的碳化硅衬底10，第一主表面80a的中心80p上的碳化硅外延层81的厚度H2不小于5μm。作为二氧化硅层中破裂的成因的阶梯部2被认为在碳化硅外延层81的厚度不小于5μm时明显产生。因此，在碳化硅外延层81的厚度不小于5μm时可更有效抑制在二氧化硅层中产生破裂。
(第二实施例)
参考图13和图14，下文说明作为根据第二实施例的碳化硅半导体器件的MOSFET1的结构。
根据第二实施例的MOSFET1主要包括碳化硅衬底10、栅极绝缘膜91、栅电极92、层间绝缘膜93、源电极94、源极互连95以及漏电极98。碳化硅衬底10是第一实施例中说明的碳化硅衬底10。即，碳化硅衬底10具有碳化硅单晶衬底80以及碳化硅外延层81。碳化硅衬底10还包括p型基区82、n型区83、以及p型接触区84。
p型基区82中的每一个都具有p型(第二导电类型)。p型基区82设置在n型漂移区85上。p型基区82例如具有1×1018cm-3的杂质浓度。n型区83具有n型(第一导电类型)。n型区83设置在p型基区82上以便通过p型基区层82与n型漂移区85隔开。p型接触区84具有p型。p型接触区84连接至源电极94以及p型基区82。
沟槽TR设置在碳化硅衬底10的第四主表面10a中。沟槽TR具有侧壁表面SW和底部BT。侧壁表面SW通过n型区83和p型基区82延伸至n型漂移区85。侧壁表面SW包括p型基区82上的MOSFET1的沟道表面。
侧壁表面SW相对于碳化硅衬底10的第四主表面10a倾斜，且沟槽TR以锥形方式朝向开口扩展。侧壁表面SW优选具有相对于(000-1)面倾斜不小于50°且不大于65°的面取向。底部BT位于n型漂移区85上。在本实施例中，底部BT是基本上平行于碳化硅衬底10的第四主表面10a的表面。
栅极绝缘膜91覆盖沟槽TR的侧壁表面SW和底部BT中的每一个。栅电极92设置在栅极绝缘膜91上。源电极94与n型区83和p型接触区84中的每一个接触。源极互连95与源电极94接触。源极互连95例如是铝层。层间绝缘膜93在栅电极92和源极互连95之间绝缘。漏电极98(背面电极)设置为与碳化硅单晶衬底80接触。
以下参考图15至图26，下文说明根据第二实施例的制造MOSFET1的方法。
首先，通过与第一实施例中所述的制造碳化硅衬底10的方法相同的方法制备碳化硅衬底10。具体地，执行碳化硅单晶衬底制备步骤(S10：图3，图15)、碳化硅外延层形成步骤(S20：图3，图15)，以及外延层端部去除步骤(S30：图3，图15)。
随后，执行形成p型基区和n型漂移区的步骤。具体地，参考图16，为了形成p型基区82，诸如铝(Al)的用于提供p型的杂质离子注入n型漂移区85的整个第四主表面10a中。而且，为了形成n型区83，诸如磷(P)的用于提供n型的杂质离子注入整个第四主表面10a中。应当注意替代离子注入，可采用包括杂质添加的外延生长。
随后，执行二氧化硅层形成步骤(S40：图15)。具体地，参考图17和图18，二氧化硅层61形成为与碳化硅外延层81的第四主表面10a以及第二侧端部81c以及碳化硅单晶衬底80的第一侧端部80c接触。二氧化硅层61例如通过CVD形成。二氧化硅层61在面对碳化硅单晶衬底80的中心80p的位置的厚度H3例如不小于0.8μm且不大于20μm。优选地，二氧化硅层61的厚度H3例如不小于1.0μm且不大于2.2μm。随后，执行热处理以使二氧化硅层61致密。用于使二氧化硅层61致密的热处理通过将二氧化硅层61在氮气气氛下在850℃的温度下保持30分钟而执行。随后，在二氧化硅层61上，执行光刻以形成具有对应于其中将要形成p型接触区84的位置的开口的抗蚀剂层(未示出)。随后，蚀刻二氧化硅层61的一部分以形成具有对应于其中将要形成p型接触区84的位置的开口的离子注入掩膜61。离子注入掩膜61由二氧化硅制成。
随后，执行离子注入步骤(S50：图15)。参考图19，通过采用离子注入掩膜61的离子注入形成p型接触区84。具体地，采用离子注入掩膜61，用于提供诸如铝(Al)的p型的杂质离子注入第四主表面10a中。随后，去除离子注入掩膜61(图20)。因此，通过光刻方法和离子注入，p型接触区84形成为将碳化硅衬底10的第四主表面10a和p型基区82彼此连接。
随后，执行热处理以活化杂质。这种热处理优选在不小于1500℃且不大于1900℃的温度，例如约1700℃的温度下执行。热处理例如执行约30分钟。热处理的气氛优选是惰性气体气氛，例如Ar气氛。
参考图21，通过光刻方法在由n型区83和p型接触区84构成的表面上形成具有开口的掩膜层40。对于掩膜层40来说，例如可采用二氧化硅等。开口形成为对应于其中将要形成沟槽TR(图13)的位置。
随后，执行凹部形成步骤(S60：图15)。具体地，参考图22，其上形成有掩膜层40的碳化硅衬底10经历等离子体蚀刻，由此在碳化硅衬底10的第四主表面10a中形成凹部TQ。通过掩膜层40的开口，借助蚀刻去除碳化硅衬底10的n型区83、p型基区82以及n型漂移区85的一部分而形成凹部TQ。对于示例性蚀刻方法来说，可采用干法蚀刻，更具体地，可采用电感耦合等离子体反应离子蚀刻(ICP-RIE)。例如，通过采用SF6或SF6和O2的混合气体作为反应气体对碳化硅衬底10的第四主表面10a进行ICP-RIE，在其中将要形成沟槽TR(图1)的区域中形成凹部TQ，其具有基本上在碳化硅衬底10的厚度方向(附图中的纵向)上延伸的侧壁表面A以及底部B。
随后，执行热蚀刻步骤(S70：图15)。具体地，热蚀刻形成在碳化硅衬底10中的凹部TQ。在热蚀刻步骤中，在供应具备包括氯的气体的炉时，碳化硅衬底10的凹部TQ的侧壁表面A在炉中被热蚀刻。例如通过在炉中，在不小于1000℃且不大于1800℃的温度下加热碳化硅衬底10约20分钟而蚀刻碳化硅衬底10的凹部TQ的侧壁表面A。碳化硅衬底10的热蚀刻温度优选不小于800℃，更优选不小于1300℃，且进一步优选不小于1500℃。应当注意由二氧化硅形成且因此相对于碳化硅具有非常大的选择比的掩膜层40在碳化硅的热蚀刻过程中基本上不被蚀刻。
如图23中所示，通过执行热蚀刻步骤，凹部TQ的侧壁表面A和底部B例如被蚀刻掉约2nm至0.1μm，由此在碳化硅衬底10中形成由侧壁表面SW和底部BT构成的沟槽TR。随后，通过诸如蚀刻的适当方法去除掩膜层40。沟槽TR由作为侧表面的侧壁表面SW以及连续连接至侧壁表面SW的底部BT构成。底部BT可以是表面以及可以是线。在底部BT是线的情况下，沟槽TR的形状在截面中观察时为V形。
随后，执行栅极绝缘膜形成步骤(S80：图15)。具体地，参考图24，在通过热蚀刻凹部TQ的侧壁表面A形成沟槽TR之后，栅极绝缘膜91形成为与沟槽TR的侧壁表面SW接触。栅极绝缘膜91形成为与n型漂移区85、p型基区82、n型区83以及p型接触区84接触，以便覆盖沟槽TR的侧壁表面SW和底部BT中的每一个。栅极绝缘膜91由二氧化硅制成，且例如通过热氧化形成。
在栅极绝缘膜91形成之后，可执行采用一氧化氮(NO)气体作为气氛气体的NO退火。具体地，例如，具有其上形成栅极绝缘膜91的碳化硅衬底10在一氧化氮气氛下，在不小于1100℃且不大于1300℃的温度下被保持约1小时。
随后，执行栅电极形成步骤(S90：图15)。具体地，参考图25，栅电极92形成在栅极绝缘膜91上。具体地，栅电极92形成在栅极绝缘膜91上以便填充沟槽TR中的区域，且以栅极绝缘膜91***其间。栅电极92例如可通过形成导体或掺杂多晶硅的膜并执行CMP而形成。
随后，执行层间绝缘膜形成步骤。具体地，层间绝缘膜93形成在栅电极92以及栅极绝缘膜91上以便覆盖栅电极92的暴露表面。执行蚀刻以在层间绝缘膜93和栅极绝缘膜91中形成开口。通过开口，n型区83和p型接触区84中的每一个都暴露在第四主表面10a上。层间绝缘膜93例如具有约1.0μm的厚度。层间绝缘膜93的厚度例如不小于0.8μm且不大于20μm且优选不小于1.0μm且不大于2.2μm。
随后，执行源电极形成步骤(S100：图15)。源电极94形成在与n型区83和p型接触区84中的每一个接触的第四主表面10a上。具体地，例如通过溅射，包括Ti,Al和Si的金属膜与n型区83和p型接触区84中的每一个接触。随后，通过在约1000℃下对其上形成有金属膜的碳化硅衬底10进行退火，来合金化金属膜，由此形成与碳化硅衬底10欧姆接触的源电极94。以类似方式，漏电极98形成在碳化硅单晶衬底80的第二主表面80b上。
再次参考图13，源极互连95形成为与源电极94和层间绝缘膜93接触。对于源极互连95来说，例如采用Ti/Al层。以此方式，完成根据第二实施例的MOSFET1。
以下，下文说明根据第二实施例的MOSFET1的功能和效果。
根据依照第二实施例的制造MOSFET1的方法，制备通过第一实施例中说明的方法制造的碳化硅衬底10。二氧化硅层61，93形成为设置为面对碳化硅外延层81的主表面10a。因此，可抑制设置为面对碳化硅外延层81的主表面10a的二氧化硅层61，93中产生破裂。
而且，根据依照第二实施例的制造MOSFET1的方法，二氧化硅层61包括离子注入掩膜61a。因此，可抑制离子注入掩膜61a中产生破裂。
此外，根据依照第二实施例的制造MOSFET1的方法，离子注入掩膜61a与碳化硅单晶衬底80的第一侧端部80c接触。因为离子注入掩膜61a形成为与已经去除了阶梯部2的第一侧端部80c接触，因此可抑制离子注入掩膜61a中产生破裂。
而且，根据依照第二实施例的制造MOSFET1的方法，二氧化硅层93包括层间绝缘膜93。因此，可抑制层间绝缘膜93中产生破裂。
而且，根据依照第二实施例的制造MOSFET1的方法，二氧化硅层61，93的厚度H3不小于0.8μm且不大于20μm。因此，同样在二氧化硅层61，93的厚度H3不小于0.8μm且不大于20μm时，可抑制二氧化硅层61，93中产生破裂。
而且，根据依照第二实施例的制造MOSFET1的方法还包括在形成二氧化硅层的步骤之后对碳化硅衬底10和二氧化硅层61，93进行退火的步骤。因此，同样在对碳化硅衬底10和二氧化硅层61，93进行退火时，可抑制二氧化硅层61，93中产生破裂。
根据第二实施例的MOSFET1包括：第一实施例中所述的碳化硅衬底10；以及设置为面对碳化硅外延层81的二氧化硅层93。因此，可抑制MOSFET1的二氧化硅层93中的破裂。
而且，根据依照第二实施例的MOSFET1，二氧化硅层93是层间绝缘膜93。因此，可抑制MOSFET的层间绝缘膜93中的破裂。
而且，根据依照第二实施例的MOSFET1，二氧化硅层93的厚度H3不小于0.8μm且不大于20μm。同样在二氧化硅层93的厚度H3不小于0.8μm且不大于20μm时，可抑制二氧化硅层93中产生破裂。
(第三实施例)
以下，下文说明根据第三实施例的碳化硅衬底10的构造。根据第三实施例的碳化硅衬底10的构造与根据第一实施例的碳化硅衬底10的构造相同，除以下要点之外。因此，相同或相应的部分由相同的参考符号指定且不再赘述。具体地，根据第一实施例的碳化硅衬底10中的碳化硅外延层81的第三主表面10b的外周端部81t以及碳化硅单晶衬底80的第一主表面80a和第一侧端部80c之间的边界80d在平行于第一主表面80a的方向上基本上位于相同位置，而根据第三实施例的碳化硅衬底10中的碳化硅外延层81的第三主表面10b的外周端部81t在平行于第一主表面80a的方向上相对于碳化硅单晶衬底80的第一主表面80a和第一侧端部80c之间的边界80d位于更靠近中心80p。
参考图27，根据第三实施例的碳化硅衬底10主要包括碳化硅单晶衬底80和碳化硅外延层81。碳化硅外延层81包括：与第一主表面80a的中心80p接触第三主表面10b；以及与第三主表面10b相反的第四主表面10a。当在截面中观察时，第四主表面10a的外周端部81e在平行于第一主表面80a的方向上相对于第一主表面80a和第一侧端部80c之间的边界80d位于更靠近中心80p。而且，在平行于第一主表面80a的方向上，碳化硅外延层81的第三主表面10b的外周端部81t相对于碳化硅单晶衬底80的第一主表面80a和第一侧端部80c之间的边界80d更靠近中心80p。在平行于第一主表面80a的方向上从第四主表面10a的外周端部81e至边界80d的距离L1例如不小于200μm且不大于1000μm。距离L1优选不小于300μm且不大于600μm。而且，在平行于第一主表面80a的方向上从碳化硅单晶衬底80的最外周部80e至边界80d的距离L1为150μm。优选地，碳化硅外延层81不设置在碳化硅单晶衬底80的边界80d和第一侧端部80c处。
下文说明根据第三实施例的制造碳化硅衬底10的方法。根据第三实施例的制造碳化硅衬底10的方法与根据第一实施例的制造碳化硅衬底10的方法相同，除外延层端部去除步骤(S30：图3)之外。
参考图3，以与第一实施例中所述的方法相同的方式执行碳化硅单晶衬底制备步骤(S10：图3)以及碳化硅外延层形成步骤(S20：图3)。
以下，执行外延层端部去除步骤(S30：图3)。具体地，参考图27，去除碳化硅单晶衬底80的第一侧端部80c、第一主表面80a和第一侧端部80c之间的边界80d以及形成在第一主表面80a的一部分上的碳化硅外延层81，由此保留与碳化硅单晶衬底80的中心80p接触的碳化硅外延层81。因此，去除形成在碳化硅外延层81的端部处的阶梯部2。在平行于第一主表面80a的方向上的去除的碳化硅外延层81的宽度由距离L2+距离L1得到。距离L2是150μm且距离L1例如不小于200μm且不大于1000μm。距离L1优选不小于300μm且不大于600μm。通过干法蚀刻或湿法蚀刻去除碳化硅外延层81。对于干法蚀刻的条件来说，通过例如采用利用Ar的物理处理或利用SF6的化学处理或其组合处理实现去除，而对于湿法蚀刻的条件来说，例如通过NaOH(氢氧化钠)，KOH(氢氧化钾)或其组合实现去除。
参考图29，通过外延层端部去除步骤(S30：图3)，可去除具有与阶梯部2的深度可比较的厚度的碳化硅外延层81，且碳化硅外延层81的一部分可保留为保留的外延部81f。保留的外延部81f设置在碳化硅单晶衬底80的第一侧端部80c上并与其接触。边界80d上的保留的外延部81f的厚度H4小于第一主表面80a的中心80p上的碳化硅外延层81的厚度H2。保留的外延部81f是由于第一实施例中所述的阶梯部2的去除而保留的部分。碳化硅外延层81的第四主表面10a的外周端部81e在平行于第一主表面80a的方向上相对于边界80d位于更靠近中心80p。
参考图30，通过外延层端部去除步骤(S30：图3)，可过蚀刻第一主表面80a的一部分以及第一侧端部80c的一部分。通过第一主表面80a的该部分以及第一侧端部80c的该部分的过蚀刻，阶梯表面80f形成在第一主表面80a的端部处。阶梯表面80f通过沿从碳化硅外延层81的第四主表面10a的外周端部81e延伸至第三主表面10b的外周端部81t的表面蚀刻第一主表面80a而形成。从阶梯表面80f至第二主表面80b的距离短于从第一主表面80a至第二主表面的距离。
以下，下文说明根据第三实施例的MOSFET1的功能和效果。
根据依照第三实施例的碳化硅衬底10，在平行于第一主表面80a的方向上，第三主表面10b的外周端部81t相对于第一主表面80a和第一侧端部80c之间的边界80d更靠近中心80p。因此，可获得已经去除了边界80d上的碳化硅外延层81的碳化硅衬底10。因此，在二氧化硅层形成在碳化硅衬底10上时，可抑制二氧化硅层中产生破裂。
而且，根据依照第三实施例的碳化硅衬底10，在平行于第一主表面80a的方向上从第四主表面10a的外周端部81e至边界80d的距离L1不小于10μm且不大于5000μm。因此，可获得已经有效去除了边界80d上的阶梯部2的碳化硅衬底10。因此，在二氧化硅层形成在碳化硅衬底10上时，可抑制二氧化硅层中产生破裂。
(第四实施例)
以下，下文说明根据第四实施例的MOSFET1的构造和制造方法。根据第四实施例的MOSFET1的构造和制造方法与根据第二实施例的MOSFET1的不同之处在于根据第四实施例的MOSFET1采用根据第三实施例的碳化硅衬底10，而根据第二实施例的MOSFET1采用根据第一实施例的碳化硅衬底10，且其他构造和制造方法与根据第二实施例的MOSFET1相同。
参考图28，将说明根据第四实施例的制造MOSFET1的方法。如上所述，根据第四实施例的制造MOSFET1的方法采用根据第三实施例的碳化硅衬底10。
以与根据第三实施例的制造碳化硅衬底10的方法相同的方式，执行碳化硅单晶衬底制备步骤(S10：图3，图15)、碳化硅外延层形成步骤(S20：图3，图15)，以及外延层端部去除步骤(S30：图3，图15)，由此制备图27中所示的碳化硅衬底10。
随后，执行二氧化硅层形成步骤(S40：图15)。具体地，参考图28，作为离子注入掩膜的二氧化硅层61形成为与碳化硅单晶衬底80的第一侧端部80c和第一主表面80a的一部分以及与碳化硅外延层81的第四主表面10a接触。
随后，以与第三实施例中所述的方法相同的方式执行离子注入步骤(S50：图15)、凹部形成步骤(S60：图15)、热蚀刻步骤(S70：图15)、栅极绝缘膜形成步骤(S80：图15)、栅电极形成步骤(S90：图15)以及源电极形成步骤(S70：图15)，由此制造图13中所示的MOSFET1。
应当注意在上述各个实施例中，第一导电类型假设为n型且第二导电类型假设为p型，但是第一导电类型可以是p型且第二导电类型可以是n型。而且，MOSFET已被示例为第二和第四实施例中的碳化硅半导体器件的实例，碳化硅半导体器件可以是IGBT(绝缘栅双极晶体管)、SBD(肖特基势垒二极管)等等。
本文公开的实施例在任何方面都是说明性而非限制性的。本发明的范围由权利要求项限定，而不是上述实施例限定，且旨在包括等效于权利要求项的范围和含义内的任何变型。
参考符号列表
1：碳化硅半导体器件(MOSFET)；2：阶梯部；3：阶梯；10：碳化硅衬底；10a：第四主表面；10b：第三主表面；40：掩膜层；61：二氧化硅层(离子注入掩膜)；80：碳化硅单晶衬底；80a：第一主表面；80b：第二主表面；80c：第一侧端部；80d，81d：边界；80e：最外周部；80f：阶梯表面；80p：中心；81：碳化硅外延层(n型漂移区)；81c：第二侧端部；81e，81t：外周端部；81f：残留的外延部；82：p型基区；83：n型区；84：p型接触区；91：栅极绝缘膜；92：栅电极；93：层间绝缘膜；94：源电极；95：源极互连；98：漏电极；A,SW：侧壁表面；B,BT：底部；IF：指示平面部；OF：定向平面部；TQ：凹部；TR：沟槽；a1：<1-100>方向；a2,a4,a5：<11-20>方向；a3：延伸方向。

Claims (20)

1.一种制造碳化硅衬底的方法，包括以下步骤：
制备具有第一主表面、第二主表面以及第一侧端部的碳化硅单晶衬底，所述第二主表面与所述第一主表面相反，所述第一侧端部将所述第一主表面和所述第二主表面彼此连接，所述第一主表面的宽度的最大值大于100mm；
形成与所述第一侧端部、所述第一主表面以及所述第一主表面和所述第一侧端部之间的边界接触的碳化硅外延层；以及
去除形成为与所述第一侧端部和所述边界接触的所述碳化硅外延层。
2.根据权利要求1所述的制造碳化硅衬底的方法，其中
在形成所述碳化硅外延层的步骤中，所述碳化硅外延层形成为在所述边界上具有阶梯部，并且
在去除所述碳化硅外延层的步骤中，去除所述阶梯部。
3.根据权利要求2所述的制造碳化硅衬底的方法，其中
所述阶梯部形成为沿着通过在所述第一主表面中在±20°的范围内旋转下述直线而获得的直线延伸，其中被旋转的所述直线是通过将平行于<11-20>方向的直线投影到所述第一主表面上来获得的。
4.根据权利要求2或3所述的制造碳化硅衬底的方法，其中所述阶梯部在从所述第一侧端部朝向所述中心的方向上具有不小于50μm且不大于5000μm的长度。
5.根据权利要求2至4中的任一项所述的制造碳化硅衬底的方法，其中所述阶梯部在垂直于所述第一主表面的方向上具有不小于1μm且不大于50μm的深度。
6.根据权利要求1至5中的任一项所述的制造碳化硅衬底的方法，其中所述碳化硅外延层在所述第一主表面的中心具有不小于5μm的厚度。
7.一种制造碳化硅半导体器件的方法，包括以下步骤：
制备由权利要求1至6中的任一项所述的方法制造的碳化硅衬底；以及
形成设置为面对所述碳化硅外延层的主表面的二氧化硅层。
8.根据权利要求7所述的制造碳化硅半导体器件的方法，其中所述二氧化硅层包括离子注入掩膜。
9.根据权利要求8所述的制造碳化硅半导体器件的方法，其中所述离子注入掩膜与所述碳化硅单晶衬底的所述第一侧端部接触。
10.根据权利要求7至9中的任一项所述的制造碳化硅半导体器件的方法，其中所述二氧化硅层包括层间绝缘膜。
11.根据权利要求7至10中的任一项所述的制造碳化硅半导体器件的方法，其中所述二氧化硅层具有不小于0.8μm且不大于20μm的厚度。
12.根据权利要求7至11中的任一项所述的制造碳化硅半导体器件的方法，还包括在形成所述二氧化硅层的步骤之后对所述碳化硅衬底和所述二氧化硅层进行退火的步骤。
13.一种碳化硅衬底，包括：
具有第一主表面、第二主表面以及第一侧端部的碳化硅单晶衬底，所述第二主表面与所述第一主表面相反，所述第一侧端部将所述第一主表面和所述第二主表面彼此连接，所述第一主表面的宽度的最大值大于100mm；以及
与所述第一主表面的中心接触的碳化硅外延层，
所述碳化硅外延层包括第三主表面和第四主表面，所述第三主表面与所述第一主表面的所述中心接触，所述第四主表面与所述第三主表面相反，
在平行于所述第一主表面的方向上，所述第四主表面的外周端部相对于所述第一主表面和所述第一侧端部之间的边界更靠近所述中心。
14.根据权利要求13所述的碳化硅衬底，其中在平行于所述第一主表面的方向上，所述第三主表面的外周端部相对于所述第一主表面和所述第一侧端部之间的边界更靠近所述中心。
15.根据权利要求13所述的碳化硅衬底，其中
所述碳化硅外延层包括将所述第三主表面和所述第四主表面彼此连接的第二侧端部，并且
当在截面中观察时，所述第二侧端部形成为具有与所述第一侧端部一致的曲率。
16.根据权利要求13至15中的任一项所述的碳化硅衬底，其中在平行于所述第一主表面的方向上，从所述第四主表面的外周端部至所述边界的距离不小于10μm且不大于5000μm。
17.根据权利要求13至16中的任一项所述的碳化硅衬底，其中所述碳化硅外延层在所述第一主表面的所述中心上具有不小于5μm的厚度。
18.一种碳化硅半导体器件，包括：
权利要求13至17中的任一项所述的碳化硅衬底；以及设置为面对所述碳化硅外延层的二氧化硅层。
19.根据权利要求18所述的碳化硅半导体器件，其中所述二氧化硅层是层间绝缘膜。
20.根据权利要求18或19所述的碳化硅半导体器件，其中所述二氧化硅层具有不小于0.8μm且不大于20μm的厚度。
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