JP6178065B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
窒化ガリウム（ＧａＮ）、炭化シリコン（ＳｉＣ）及びダイヤモンドなどのワイドギャップ半導体を用いた半導体装置は、シリコン（Ｓｉ）を用いた半導体装置に比べて、絶縁破壊電圧、電子移動度及び熱伝導率などの重要な要素において優れている。特に、ＧａＮを用いた半導体装置の一形態であるＡｌＧａＮ／ＧａＮのヘテロ構造をもつＨＥＭＴ（High Electron Mobility Transistor）では、高い電子移動度及び高いキャリア密度を有しているため、優れた高周波特性や低いオン抵抗を実現することができる。
このようなワイドギャップ半導体においては、安価で大口径化が容易なＳｉ基板の上に、ワイドギャップ半導体をエピタキシャル成長したウェーハ等の基板を用いている。ここで、例えばＧａＮ系材料をＳｉ基板の上にエピタキシャル成長させる場合、ＳｉとＧａＮ系材料との格子不整合は１７〜１９％と非常に大きい。格子不整合が大きいと、基板の反り量が増すことになる。
半導体装置においては、基板の反りを制御して製造歩留まりを向上させることが重要である。
特開２００３−１８８０６０号公報
本発明の実施形態は、基板の反りが抑制された半導体装置を提供する。
実施形態に係る半導体装置は、シリコン基板と、半導体層と、第１電極と、第２電極と、制御電極と、第１絶縁部と、第１延出電極と、コンタクト部と、第２絶縁部と、を備える。前記半導体層は、前記シリコン基板の上に設けられ第１面を有し窒化物半導体を含む。前記第１電極は、前記第１面の上に設けられる。前記第２電極は、前記第１面の上において前記第１電極と離間して設けられる。前記制御電極は、前記第１面の上において前記第１電極と前記第２電極との間に設けられる。前記第１絶縁部は、第１層と、第２層と、を含む。前記第１層は、前記第１面の上において前記制御電極を覆い前記第１面に沿った第１内部応力を有する。前記第２層は、前記第１層の上に設けられ、前記第１内部応力とは反対向きの第２内部応力を有する。前記第１延出電極は、前記第２層の上に延在し、延出端が前記制御電極の上を覆う。前記コンタクト部は、前記第１延出電極と前記第１電極とを接続する。前記第２絶縁部は、前記第２層の上において前記第１延出電極を覆い前記第１面に沿った第３内部応力を有する第３層と、前記第３層の上に設けられ前記第３内部応力とは反対向きの第４内部応力を有する第４層と、を有する。前記第１内部応力は引っ張り応力である。前記第２内部応力は圧縮応力である。
第１の実施形態に係る半導体装置の構成を例示する模式図である。 （ａ）及び（ｂ）は反りについて例示する模式図である。 第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。 第２の実施形態に係る半導体装置の構成を例示する模式的平面図である。 （ａ）〜（ｃ）は、半導体装置の製造方法を説明する模式的断面図である。 （ａ）及び（ｂ）は、半導体装置の製造方法を説明する模式的断面図である。 （ａ）及び（ｂ）は、半導体装置の製造方法を説明する模式的断面図である。 第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
以下、本発明の実施形態を図に基づき説明する。なお、以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式図である。
図１に表したように、第１の実施形態に係る半導体装置１１０は、半導体層１０と、電極２０と、絶縁部３０と、を備える。半導体装置１１０は、少なくとも半導体層１０と電極２０とを含む電子デバイス（ダイオード、トランジスタ、発光素子、受光素子、抵抗器、コンデンサなど）である。
半導体層１０は、第１面１０ａを有する。半導体層１０は、Ｓｉのほか、ＧａＮ等の窒化物半導体、ＳｉＣ、ガリウム砒素（ＧａＡｓ），インジウム燐（ＩｎＰ）、インジウムガリウム燐（ＩｎＧａＰ）、インジウム燐（ＩｎＰ）、インジウムガリウム砒素（ＩｎＧａＡｓ）など、各種の半導体を含む。
電極２０は、半導体層１０の第１面１０ａの上に設けられる。本実施形態では、半導体層１０と電極２０とを結ぶ方向をＺ方向、Ｚ方向と直交する方向の１つをＸ方向、Ｚ方向及びＸ方向に直交する方向をＹ方向と言うことにする。また、本実施形態では、Ｚ方向において半導体層１０から電極２０に向かう方向を上、その反対を下、と言うことにする。
電極２０は、例えば第１面１０ａの一部に接して設けられる。なお、電極２０は、第１面１０ａの上に設けられた膜を介して設けられていてもよい。電極２０は、例えばＹ方向に延在する。電極２０には、例えばＮｉが用いられる。
絶縁部３０は、第１層３１と、第２層３２と、を有する。第１層３１は、半導体層１０の第１面１０ａの上において電極２０を覆うように設けられる。第１層３１は、電極２０の保護層である。第１層３１の厚さｔ３１は、電極２０の厚さｔ２０よりも厚い。電極２０の上面及び各側面は、第１層３１によって覆われる。
第１層３１には、例えば窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）及び酸窒化シリコン（ＳｉＯＮ）のうち少なくともいずれかが用いられる。第１層３１の厚さｔ３１は、電極２０の厚さｔ２０や材料などによって相違するが、例えば０．２マイクロメートル（μｍ）以上０．３μｍ以下程度である。第１層３１は、第１面１０ａに沿った第１内部応力を有する。第１内部応力は、例えば、引っ張り応力または圧縮応力である。
第２層３２は、第１層３１の上に設けられる。第２層３２は、第１層３１と接する。第２層３２には、例えばＳｉＮ、ＳｉＯ２及びＳｉＯＮのうち少なくともいずれかが用いられる。第２層３２は、厚さｔ３２を有する。第２層３２は、第１層３１の第１内部応力とは反対向きの第２内部応力を有する。第１内部応力が引っぱり応力の場合、第２内部応力は圧縮応力である。第１内部応力が圧縮応力の場合、第２内部応力は引っ張り応力である。すなわち、第２層３２は、第１層３１に含まれる第１内部応力を緩和する応力緩和層である。
第２層３２の内部に働く力（内力）の大きさは、例えば、第２層３２の厚さｔ３２、材料、添加物及び製造方法のうち少なくとも１つによって設定される。すなわち、例えば厚さｔ３２によって第２層３２の内力の大きさが調整される。また、第２層３２の材料の組成を、第１層３１の材料の組成とは異なる組成にすることで、第１内部応力とは反対向きの第２内部応力が得られる。
また、第２層３２の材料の組成と、第１層３１の材料の組成とが同じであっても第２層３２に含まれる添加物の材料、添加物の量によって第１内部応力とは反対向きの第２内部応力が得られる。また、第２層３２に含まれる添加物の材料、添加物の量によって第２内部応力の大きさが調整される。
また、第２層３２の製造方法によっても、第１内部応力とは反対向きの第２内部応力を得るとともに、第２内部応力の大きさが調整される。例えば、第１層３１の材料と、第２層３２の材料とが同じであっても、第１層３１の製造方法とは異なる製造方法によって第２層３２を形成することで、所定の大きさの第２内部応力が得られる。また、第１層３１の製造方法と、第２層３２の製造方法とが同じであっても、第１層３１の製造条件とは異なる製造条件によって第２層３２を形成することで、所定の大きさの第２内部応力が得られる。
第２層３２の厚さｔ３２は、例えば第１層３１の厚さｔ３１よりも薄い。第２層３２の厚さｔ３２は、第１内部応力の大きさや材料などによって相違するが、厚さｔ３１の数分の１、例えば０．０５μｍ程度である。厚さｔ３２が厚さｔ３１よりも薄いと、絶縁部３０の加工条件として、第１層３１の加工条件を中心に調整すればよい。
第１層３１の第１内部応力及び第２層３２の第２内部応力は、例えばＸ線回折法によって測定される。例えば、内部応力を測定する層に所定の角度でＸ線を照射し、ブラッグ角θを求める。そして、ブラッグ角θから格子間隔を求め、材料の標準の格子間隔と求めた格子間隔との差、ヤング率、ポアソン比から内部応力を求める。
第１内部応力及び第２内部応力は、電子後方散乱回折法によって測定してもよい。電子線後方散乱回折法では、内部応力を測定する層に所定の角度で電子線を照射する。そして、電子線が照射された表面から約５０ｎｍ以下の領域の結晶面での回折電子線を得る。この回折電子線を解析することによって格子歪みを測定し、内部応力を求める。
第１内部応力及び第２内部応力は、電子線回折法によって測定してもよい。電子線回折法では、内部応力を測定する層に所定の角度で電子線を入射する。そして、得られた回折スポットから格子間隔を測定する。測定した格子間隔の、リファレンスの格子間隔に対する変化から格子歪みを測定し、内部応力を求める。
半導体装置１１０では、電極２０を覆う第１層３１の第１内部応力を、第２層３２の第２内部応力によって緩和する。ここで、第２層３２の厚さｔ３２が第１層３１の厚さｔ３１よりも薄い場合、第２内部応力は、第１内部応力よりも大きい。このため、第１内部応力に起因する半導体層１０の反りが抑制される。これにより、絶縁部３０を形成した後の製造工程において、半導体層１０の反りによる製造歩留まりの低下が抑制される。例えば、半導体層１０の反りが抑制されることで、絶縁部３０を形成した後に行うフォトリソグラフィ工程において、反りに起因する露光ズレが抑制される。これにより、精度の高いフォトリソグラフィが行われ、製造歩留まりが向上する。
図２（ａ）及び（ｂ）は反りについて例示する模式図である。
図２（ａ）には、半導体層１０の第１面１０ａに第１層３１を形成した際の反りの状態が模式的に表されている。図２（ｂ）には、第１層３１の上に第２層３２を形成した際の反りの状態が模式的に表されている。
図２（ａ）に表したように、半導体層１０の第１面１０ａに第１層３１を形成すると、第１層３１の第１内部応力Ｐ１０によって半導体層１０に反りが発生する。図２（ａ）に表した例では、第１内部応力Ｐ１０はＸ方向の引っ張り応力である。引っ張り応力である第１内部応力Ｐ１０により、第１層３１で覆われた電極２０は圧縮応力である応力Ｐ１１を受ける。また、半導体層１０の第１面１０ａ側の内部には、第１内部応力Ｐ１０に対抗した圧縮応力である応力Ｐ１２が発生する。これにより、半導体層１０は上向きに凹型に反る。
図２（ｂ）に表したように、第１層３１の上に第２層３２を形成すると、第２層３２の第２内部応力Ｐ２０によって第１層３１の第１内部応力Ｐ１０が緩和する。図２（ｂ）に表した例では、第２内部応力Ｐ２０はＸ方向の圧縮応力である。この第２内部応力Ｐ２０によって第１内部応力Ｐ１０が緩和され、上向きに凹型に反っていた半導体層１０の反りが抑制される。
例えば、Ｓｉの基板の上にＧａＮ系材料を含む半導体層１０をエピタキシャル成長させてトランジスタを製造する場合、高品質な半導体層１０の結晶を得るため、また、基板縦方向の耐圧を高めるために、一般的には基板上に３μｍ以上の厚さの半導体層１０を形成する。このような厚い半導体層１０を形成すると、基板は上向きに凹型に反ることになる。
このように、反り量が大きな基板上にデバイスを製造する場合、製造過程で、例えば配線間の厚い層間絶縁膜を形成すると、基板の反りをさらに増す可能性がある。基板の反り量が変動すると、その変動量によっては製造装置の搬送系や真空チャック系で確実な搬送や確実な保持が困難になり、製造歩留まりを低下させる原因になる。
本実施形態では、半導体層１０の上に形成する絶縁部３０によってプロセス途中の反り量の変動を抑制するため、反りに起因した歩留まりの低下が抑制される。
なお、図２（ａ）及び（ｂ）に表した例では、第１内部応力Ｐ１０が引っ張り応力の場合を例としたが、第１内部応力Ｐ１０が圧縮応力の場合であっても同様である。第１内部応力Ｐ１０が圧縮応力の場合には、電極２０には引っ張り応力である応力Ｐ１１が加わり、半導体層１０の第１面１０ａ側の内部には引っ張り応力である応力Ｐ１２が発生する。これにより、半導体層１０は上向きに凸型に反る。この場合には、圧縮応力である第２内部応力Ｐ２０を有する第２層３２を第１層３１の上に形成する。これにより、上向きに凸型に反っていた半導体層１０の反りが抑制される。
このように、半導体層１０の反りが抑制されると、絶縁部３０に対する加工や絶縁部３０の上に形成される膜の形成精度が向上する。これにより、半導体装置１１０の製造歩留まりが向上する。
なお、半導体層１０が形成された後、半導体層１０に反りが発生している場合もある。半導体層１０に反りが発生していても、製造装置の許容範囲内の反りであればよい。一方、反りが発生している半導体層１０に第１層３１を形成した際、製造装置の許容範囲を超えることもある。第２層３１は、半導体層１０の反りを製造装置の許容範囲内に収めるような第２内部応力Ｐ２０を有していればよい。これにより、半導体層１０の反り量の変動が抑制され、製造装置の許容範囲内の反り量で処理を進められることになる。
（第２の実施形態）
図３は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図４は、第２の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図３及び図４に表したように、第２の実施形態に係る半導体装置１２０は、例えばＦＥＴ（Field Effect Transistor）である。
図３に表したように、半導体装置１２０は、例えばＳｉの基板１の上面１ａに設けられた半導体層１０を備える。半導体層１０は、例えば基板１の上面１ａにエピタキシャル成長したＧａＮとＡｌＧａＮとのヘテロ接合構造を有する。例えば、基板１の上面１ａ上にＧａＮがエピタキシャル成長され、ＧａＮの上にＡｌＧａＮがエピタキシャル成長される。
半導体層１０の第１面１０ａ上にはゲート絶縁膜３５が設けられる。ゲート絶縁膜３５には、例えばＳｉＮ、ＡｌＮ、ＳｉＯ２が用いられる。ゲート絶縁膜３５の上にはゲート電極２１が設けられる。ゲート電極２１は、ゲート絶縁膜３５を介して半導体層１０のＡｌＧａＮの上に設けられる。半導体層１０の第１面１０ａにおいてゲート絶縁膜３５が設けられていない部分にはソース電極２２及びドレイン電極２３が設けられる。ソース電極２２及びドレイン電極２３は、ゲート絶縁膜３５の一部を除去し、露出した第１面１０ａに接するように設けられる。ソース電極２２及びドレイン電極２３は、半導体層１０のＡｌＧａＮとオーミック接触している。半導体装置１２０は、ＭＩＳ型ＧａＮ系ＨＥＭＴである。
図４に表したように、半導体装置１２０において、ゲート電極２１、ソース電極２２及びドレイン電極２３は、それぞれ複数設けられる。複数のゲート電極２１、複数のソース電極２２及び複数のドレイン電極２３は、それぞれＸ方向に離間して互いに並行に配置される。
それぞれのソース電極２２と、それぞれのドレイン電極２３とは、Ｘ方向に交互に配置される。それぞれのゲート電極２１は、交互に配置されるソース電極２２とドレイン電極との間に配置される。すなわち、半導体装置１２０の電極構造は、マルチフィンガー構造である。
複数のゲート電極２１のそれぞれの一端には連結配線２１０が設けられている。これにより、複数のゲート電極２１は、櫛状に設けられる。
ゲート電極２１、ソース電極２２及びドレイン電極２３の上には、これらの電極を覆うように絶縁部３０（第１絶縁部）が設けられる。絶縁部３０は、先に説明した第１層３１及び第２層３２を有する。これにより、第１層３１の第１内部応力に起因する半導体層１０の反りを第２層３２の第２内部応力によって抑制する。
複数のソース電極２２のそれぞれは、コンタクト２２１を介して延出電極２２２と接続される。延出電極２２２は絶縁部３０の上に設けられる。コンタクト２２１は、絶縁部３０を貫通し、ソース電極２２と延出電極２２２とを接続する。延出電極２２２は、コンタクト２２１からゲート電極２１の上方を覆うように設けられる。延出電極２２２は、ゲート電極２１に対するフィールドプレート電極として機能する。
延出電極２２２は複数設けられる。複数の延出電極２２２のそれぞれの一端には連結配線２２０が設けられる。これにより、複数の延出電極２２２は、櫛状に設けられる。
複数のドレイン電極２３のそれぞれは、コンタクト２３１を介して引き回し電極２３２と接続される。引き回し電極２３２は絶縁部３０の上に設けられる。コンタクト２３１は、絶縁部３０を貫通し、ドレイン電極２３と引き回し電極２３２とを接続する。
引き回し電極２３２は複数設けられる。複数の引き回し電極２３２のそれぞれの一端には連結配線２３０が設けられる。これにより、複数の引き回し電極２３２は、櫛状に設けられる。Ｚ方向にみると、櫛状に設けられた複数の引き回し電極２３２は、櫛状に設けられた複数のゲート電極２１と、互いの櫛歯が向かい合って互い違いに差し入れた状態で配置される。
また、Ｚ方向にみると、櫛状に設けられた複数の引き回し電極２３２は、櫛状に設けられた複数の延出電極２２２と、互いの櫛歯が向かい合って互い違いに差し入れられた状態で配置される。
延出電極２２２及び引き回し電極２３２の上には、これらの電極を覆うように絶縁部４０（第２絶縁部）が設けられる。絶縁部４０は、先に説明した第１層３１及び第２層３２と同様な、第３層４１及び第４層４２を有する。第４層４２の内部応力は、第３層４１の内部応力とは反対の向きを有する。これにより、第３層４１の内部応力に起因する半導体層１０の反りを第４層４２の内部応力によって抑制する。
延出電極２２２は、コンタクト２２６を介してソースパッド２２７と接続される。ソースパッド２２７は絶縁部４０の上に設けられる。コンタクト２２６は、絶縁部４０を貫通し、延出電極２２２とソースパッド２２７とを接続する。コンタクト２２６とソースパッド２２７との間の配線２２８は、ゲート電極２１の上方を覆うように設けられていてもよい。これにより、配線２２８がゲート電極２１に対するフィールドプレート電極として機能する。
引き回し電極２３２は、コンタクト２３６を介してドレインパッド２３７と接続される。ドレインパッド２３７は絶縁部４０の上に設けられる。コンタクト２３６は、絶縁部４０を貫通し、引き回し電極２３２とドレインパッド２３７とを接続する。
ソースパッド２２７、配線２２８及びドレインパッド２３７の上には、これらを覆うように絶縁部５０（第３絶縁部）が設けられる。絶縁部５０は、先に説明した第１層３１及び第２層３２と同様な、第５層５１及び第６層５２を有する。第６層５２の内部応力は、第５層５１の内部応力とは反対の向きを有する。これにより、第５層５１の内部応力に起因する半導体層１０の反りを第６層５２の内部応力によって抑制する。
絶縁部５０のソースパッド２２７の上には開口ｈ１が設けられる。また、絶縁部５０のドレインパッド２３７の上には開口ｈ２が設けられる。開口ｈ１から露出するソースパッド２２７には、図示しないボンディングワイヤが接続され、ソース電極２２と外部回路との導通が得られる。開口ｈ２から露出するドレインパッド２３７には、図示しないボンディングワイヤが接続され、ドレイン電極２３と外部回路との導通が得られる。
また、ゲート電極２１に接続された連結配線２１０にはゲートパッド２１７が接続される。ゲートパッド２１７には、図示しないボンディングワイヤが接続され、ゲート電極２１と外部回路との導通が得られる。
このような半導体装置１２０では、半導体層１０の上に複数層の絶縁部３０、４０及び５０が設けられる。そして、絶縁部３０、４０及び５０のそれぞれに応力緩和層（第２層３２、第４層４２及び第６層５２）が設けられる。絶縁部の階層が多くなるほど半導体層１０に反りが発生しやすくなる。したがって、各階層の絶縁部にそれぞれ応力緩和層を設けることで、半導体層１０の反り量の変動が効果的に抑制される。半導体層１０の反り量の変動が抑制されると、半導体層１０の上に形成する多段の絶縁部及び配線を形成する際の位置合わせ精度等が向上する。したがって、半導体装置１２０の製造歩留まりが向上する。
なお、図３及び図４に表した半導体装置１２０では、３層の絶縁部３０、４０及び５０を備える例を示したが、２層以上の絶縁部を備えるものであれば同様である。
次に、半導体装置１２０の製造方法について説明する。
図５（ａ）〜図７（ｂ）は、半導体装置の製造方法を説明する模式的断面図である。
先ず、図５（ａ）に表したように、基板１を用意する。基板１には、例えばＳｉ、ＳｉＣ、サファイア、ＧａＮが用いられる。基板１の材料は、例えば、基板１の上に形成する半導体層１０の材料によって選択される。本実施形態では、Ｓｉの基板１を用いる例を説明する。
次に、基板１の上面１ａに半導体層１０を形成する。本実施形態では、半導体層１０は、ＧａＮ及びＡｌＧａＮを含む。例えば、基板１の上面１ａ上にバッファ層を成長させ、その上にＧａＮをエピタキシャル成長させ、その上にＡｌＧａＮをエピタキシャル成長させる。エピタキシャル成長には、例えば、ＬＰＥ（Liquid Phase Epitaxy）法、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ＭＢＥ（Molecular Beam Epitaxy）法が用いられる。ＧａＮの厚さは、例えば３マイクロメートル（μｍ）である。ＡｌＧａＮの厚さは、例えば３０ｎｍである。
次に、半導体層１０の第１面１０ａ上にゲート絶縁膜３５を形成する。ゲート絶縁膜３５は、例えばＣＶＤ（Chemical Vapor Deposition）によって形成される。ゲート絶縁膜３５の材料は、例えばＳｉＮ、ＡｌＮ、ＳｉＯ２である。ゲート絶縁膜３５の厚さは、例えば２０ｎｍである。
次に、図５（ｂ）に表したように、ゲート絶縁膜３５の一部をエッチングして除去し、半導体層１０を露出させる。半導体層１０が露出した部分に、ソース電極２２及びドレイン電極２３を形成する。また、ゲート絶縁膜３５の上にゲート電極２１を形成する。ゲート電極２１の材料は、例えばＮｉである。ソース電極２２及びドレイン電極２３の材料は、例えばＴｉとＡｌの積層である。
ゲート電極２１、ソース電極２２及びドレイン電極２３は、例えば真空蒸着法、スパッタ法により形成される。ゲート電極２１の厚さは、例えば０．２μｍ、ソース電極２２の厚さは、例えば０．２μｍ、ドレイン電極２３の厚さは、例えば０．２μｍである。
次に、図５（ｃ）に表したように、ゲート電極２１、ソース電極２２及びドレイン電極２３を覆うように絶縁部３０を形成する。先ず、ゲート電極２１、ソース電極２２及びドレイン電極２３を覆うように第１層３１を形成する。その後、第１層３１の上に第２層３２を形成する。
第１層３１の材料は、例えばＳｉＮである。第１層３１は、例えばプラズマＣＶＤによって形成される。プラズマＣＶＤによる第１層３１の成膜条件の一例は、材料ガスにはＳｉＨ４、ＮＨ３及びＮ２を用いる。圧力は８０パスカル（Ｐａ）、放電電圧は５０ワット（Ｗ）、成膜温度は３７５℃である。第１層３１の厚さは、例えば０．２μｍ以上０．３μｍ以下程度である。これにより、第１層３１には第１内部応力が含まれる。
ここで、半導体層１０の第１面１０ａがＧａＮのｃ面（０００１）と平行な面の場合、第１内部応力は引っ張り応力である。引っ張り応力を含む第１層３１を形成すると、ゲート電極２１には圧縮応力が与えられる。ゲート電極２１に圧縮応力が与えられると、半導体層１０のゲート電極２１の端部付近にピエゾ電荷が発生する。このピエゾ電荷によりゲート電極２１の端部付近での電界集中が緩和され、耐圧が向上する。
一方、第１層３１に大きな引っ張り応力が含まれていると、半導体層１０に大きな反りが発生する可能性がある。そこで、第１層３１の上に、第１内部応力とは反対向きの第２応力を有する第２層３２を形成する。
第２層３２の材料は、例えばＳｉＮである。第２層３２は、例えばスパッタ法によって形成される。スパッタ法による第２層３２の成膜条件は、例えば、Ｎ２プラズマによりターゲット材料であるＳｉをスパッタする。第２層３２の厚さは、例えば０．０５μｍ程度である。第２層３２の材料、製造方法、厚さなどにより、第２層３２には、第１層３１の第１内部応力とは反対向きの第２内部応力が含まれる。
第１層３１及び第２層３２を含む絶縁部３０を設けることで、第１層３１のみを設ける場合に比べて半導体層１０の反りが抑制される。
次に、図６（ａ）に表したように、絶縁部３０のソース電極２２の上に孔ＳＨ１を形成し、絶縁部３０のドレイン電極２３の上に孔ＳＨ２を形成する。孔ＳＨ１は、絶縁部３０の第２層３２から第１層３１を貫通しソース電極２２の表面に達する。孔ＳＨ２は、絶縁部３０の第２層３２から第１層３１を貫通しドレイン電極２３の表面に達する。
孔ＳＨ１及びＳＨ２は、ウェットエッチングやドライエッチングによって形成される。第２層３２の厚さが第１層３１の厚さに比べて十分に薄いと、孔ＳＨ１及びＳＨ２を形成する際のエッチング条件としては、第１層３１のエッチング条件を中心に調整すればよい。すなわち、第２層３２に対するエッチング条件をほとんど考慮せずに絶縁部３０のエッチングが行われる。例えば、第１層３１に対する最適なエッチング条件を適用して、第２層３２の厚さに応じた時間だけエッチング時間を長くすればよい。
次に、孔ＳＨ１内にコンタクト２２１を形成し、コンタクト２２１と接続され絶縁部３０の上面に沿って延出電極２２２を形成する。また、孔ＳＨ２内にコンタクト２３１を形成し、コンタクト２３１と接続された引き回し電極２３２を形成する。コンタクト２２１、コンタクト２３１、延出電極２２２及び引き回し電極２３２を形成するには、先ず、絶縁部３０の上面の全面に導電性材料を形成する。この際、孔ＳＨ１内に埋め込まれた導電性材料がコンタクト２２１になり、孔ＳＨ２内に埋め込まれた導電性材料がコンタクト２３１になる。その後、導電性材料をパターニングすることで、延出電極２２２及び引き回し電極２３２が形成される。
次に、図６（ｂ）に表したように、延出電極２２２及び引き回し電極２３２を覆うように絶縁部４０を形成する。先ず、延出電極２２２及び引き回し電極２３２を覆うように第３層４１を形成する。その後、第３層４１の上に第４層４２を形成する。
第３層４１の材料は、例えばＳｉＯ２である。第３層４１は、例えばプラズマＣＶＤによって形成される。プラズマＣＶＤによる第３層４１の成膜条件の一例として、材料ガスにはＳｉＨ４、Ｎ２Ｏ及びＮ２を用いる。圧力は８０Ｐａ、放電電圧は５０Ｗ、成膜温度は３５０℃である。第３層４１の厚さは、例えば０．２μｍ以上０．８μｍ以下程度である。これにより、第３層４１には第３内部応力が含まれる。
第４層４２の材料は、例えばＳｉＮである。第４層４２は、例えばスパッタ法によって形成される。スパッタ法による第４層４２の成膜条件は、例えば、Ｎ２プラズマによりターゲット材料であるＳｉをスパッタする。第４層４２の厚さは、例えば０．０５μｍ程度である。第４層４２の材料、製造方法、厚さなどにより、第４層４２には、第３層４１の第３内部応力とは反対向きの第４内部応力が含まれる。
第３層４１及び第４層４２を含む絶縁部４０を設けることで、第３層４１のみを設ける場合に比べて半導体層１０の反りが抑制される。
次に、図７（ａ）に表したように、絶縁部４０の延出電極２２２の上に孔ＳＨ３を形成し、絶縁部４０の引き回し電極２３２の上に孔ＳＨ４を形成する。孔ＳＨ３は、絶縁部４０の第４層４２から第３層４１を貫通し延出電極２２２の表面に達する。孔ＳＨ４は、絶縁部４０の第４層４２から第３層４１を貫通し引き回し電極２３２の表面に達する。
なお、第４層４２の厚さが第３層４１の厚さに比べて十分に薄いと、孔ＳＨ３及びＳＨ４の形成においては、第３層４１のエッチング条件を中心に調整すればよい。
次に、孔ＳＨ３内にコンタクト２２６を形成し、コンタクト２２６と接続され絶縁部４０の上面に沿って配線２２８及びソースパッド２２７を形成する。また、孔ＳＨ４内にコンタクト２３６を形成し、コンタクト２３６と接続されたドレインパッド２３７を形成する。コンタクト２２６、コンタクト２３６、配線２２８、ソースパッド２２７及びドレインパッド２３７を形成するには、先ず、絶縁部４０の上面の全面に導電性材料を形成する。この際、孔ＳＨ３内に埋め込まれた導電性材料がコンタクト２２６になり、孔ＳＨ４内に埋め込まれた導電性材料がコンタクト２３６になる。その後、導電性材料をパターニングすることで、配線２２８、ソースパッド２２７及びドレインパッド２３７が形成される。
次に、図７（ｂ）に表したように、配線２２８、ソースパッド２２７及びドレインパッド２３７を覆うように絶縁部５０を形成する。先ず、配線２２８、ソースパッド２２７及びドレインパッド２３７を覆うように第５層５１を形成する。その後、第５層５１の上に大６層５２を形成する。
第５層５１の材料は、例えばＳｉＮである。第５層５１は、例えばプラズマＣＶＤによって形成される。プラズマＣＶＤによる第５層５１の成膜条件の一例として、材料ガスにはＳｉＨ４、ＮＨ３及びＮ２を用いる。圧力は８０Ｐａ、放電電圧は５０Ｗ、成膜温度は３７５℃である。第５層５１の厚さは、例えば０．１μｍ以上０．３μｍ以下程度である。これにより、第５層５１には第５内部応力が含まれる。
第６層５２の材料は、例えばＳｉＮである。第６層５２は、例えばスパッタ法によって形成される。スパッタ法による第６層５２の成膜条件は、例えば、Ｎ２プラズマによりターゲット材料であるＳｉをスパッタする。第６層５２の厚さは、例えば０．０５μｍ程度である。第６層５２の材料、製造方法、厚さなどにより、第６層５２には、第５層５１の第５内部応力とは反対向きの第６内部応力が含まれる。
第５層５１及び第６層５２を含む絶縁部５０を設けることで、第５層５１のみを設ける場合に比べて半導体層１０の反りが抑制される。
次に、絶縁部５０のソースパッド２２７の上に開口ｈ１を形成し、絶縁部５０のドレインパッド２３７の上に開口ｈ２を形成する。これにより、開口ｈ１からソースパッド２２７を露出させ、開口ｈ２からドレインパッド２３７を露出させる。
第６層５２の厚さが第５層５１の厚さに比べて十分に薄いと、開口ｈ１及びｈ２の形成においては、第５層５１のエッチング条件を中心に調整すればよい。これにより、半導体装置１２０が完成する。
このような半導体装置１２０の製造方法においては、半導体層１０の上に形成する複数層の絶縁部３０、４０及び５０のそれぞれに応力緩和層（第２層３２、第４層４２及び第６層５２）を形成している。したがって、応力緩和層を設けない場合に比べて半導体層１０の反り量の変動が効果的に抑制される。半導体層１０の反り量の変動が抑制されると、半導体層１０の上に形成する多段の絶縁部及び配線を形成する際の位置合わせ精度等が向上する。したがって、半導体装置１２０の製造歩留まりが向上する。
（第３の実施形態）
図８は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図８に表したように、第３の実施形態に係る半導体装置１３０は、第２の実施形態に係る半導体装置１２０に比べて、第２層３２０、第４層４２０及び第６層５２０の製造方法が異なる。すなわち、半導体装置１３０の第２層３２０、第４層４２０及び第６層５２０は、半導体装置１２０の第２層３２、第４層４２及び第６層５２とは異なる製造方法で形成されたものである。
絶縁部３０の第２層３２０は、絶縁部３０の第１層３１とは同じ製造方法で異なる製造条件によって形成された層である。絶縁部４０の第４層４２０は、絶縁部４０の第３層４１とは同じ製造方法で異なる製造条件によって形成された層である。絶縁部５０の第６層５２０は、絶縁部５０の第５層５１とは同じ製造方法で異なる製造条件によって形成された層である。
例えば、絶縁部３０の第１層３１は、プラズマＣＶＤによって形成される。絶縁部３０の第２層３２０は、第１層３１から連続した成膜によって形成される。この連続した成膜の途中で製造条件を変更する。これにより第２層３２０が形成される。したがって、第１層３１から第２層３２０にかけて、組成や添加物の材料、添加物の量など製造条件の変更によって変わるパラメータが徐々に変化する領域Ｒを有する。
第１層３１から第２層３２０を形成するには、プラズマＣＶＤの原料ガスの流量、流量比、圧力、温度、高周波出力などを変化させる。これにより、第１層３１から領域Ｒを経て第２層３２０が形成される。
絶縁部４０の第４層４２０及び絶縁部５０の第６層５２０も同様である。すなわち、第４層４２０は、第３層４１から連続した成膜によって形成される。この際の製造条件を変更することで、第３層４１から領域Ｒを経て第４層４２０が形成される。第６層５２０は、第５層５１から連続した成膜によって形成される。この際の製造条件を変更することで、第５層５１から領域Ｒを経て第６層５２０が形成される。
このような半導体装置１３０では、半導体装置１２０と同様な効果に加え、絶縁部３０、４０及び５０を容易に製造することができる。
以上説明したように、実施形態にによれば、基板の反りが抑制された半導体装置を提供することができる。
なお、本明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体層、１０ａ…第１面、２０…電極、２１…ゲート電極、２２…ソース電極、２３…ドレイン電極、３０…絶縁部、３１…第１層、３２…第２層、３５…ゲート絶縁膜、１１０、１２０、１３０ 半導体装置

Claims (8)

  1. シリコン基板と、
    前記シリコン基板の上に設けられ第１面を有し窒化物半導体を含む半導体層と、
    前記半導体層の前記第１面の上に設けられた第１電極と、
    前記第１面の上において前記第１電極と離間して設けられた第２電極と、
    前記第１面の上において前記第１電極と前記第２電極との間に設けられた制御電極と、
    前記第１面の上において前記制御電極を覆い前記第１面に沿った第１内部応力を有する第１層と、前記第１層の上に設けられ、前記第１内部応力とは反対向きの第２内部応力を有する第２層と、を含む第１絶縁部と、
    前記第２層の上に延在し、延出端が前記制御電極の上を覆う第１延出電極と、
    前記第１延出電極と前記第１電極とを接続するコンタクト部と、
    前記第２層の上において前記第１延出電極を覆い前記第１面に沿った第３内部応力を有する第３層と、前記第３層の上に設けられ前記第３内部応力とは反対向きの第４内部応力を有する第４層と、を有する第２絶縁部と、
    を備え、
    前記第１内部応力は引っ張り応力であり、
    前記第２内部応力は圧縮応力である、半導体装置。
  2. 前記第４層の厚さは、前記第３層の厚さよりも薄い請求項１記載の半導体装置。
  3. 前記第４層の材料の組成は、前記第３層の材料の組成とは異なる請求項１または２に記載の半導体装置。
  4. 前記第４層の材料の組成は、前記第３層の材料の組成と同じである請求項１または２に記載の半導体装置。
  5. 前記第２層の厚さは、前記第１層の厚さよりも薄く、
    前記第２内部応力は、前記第１内部応力よりも大きい請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第２層の材料の組成は、前記第１層の材料の組成とは異なる請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第２層の材料の組成は、前記第１層の材料の組成と同じである請求項１〜５のいずれか１つに記載の半導体装置。
  8. 前記制御電極と前記第１面との間に設けられた制御絶縁膜をさらに備え、
    前記第２層の材料の組成は、前記制御絶縁膜の材料の組成と同じである請求項１〜７のいずれか１つに記載の半導体装置。
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