CN1283308A - 半导体集成电路 - Google Patents

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Abstract

为了提供在保持其高质量的同时,能够满足快速工作和低功耗特性的半导体IC装置,例如微处理器等,本发明的半导体IC装置构成为包括:具有形成于半导体衬底上的各晶体管的主电路(LOG),用于控制将加于衬底上的电压的衬底偏置控制电路(VBC),所说主电路包括开关晶体管(MN1和MP1),用于控制将加于衬底上的电压,从衬底偏置控制电路输入的控制信号进入每个开关晶体管的栅,并且所说控制信号反回所说衬底偏置控制电路。

Description

半导体集成电路
本发明涉及一种半导体IC装置，特别涉及一种工作速度快功耗低的半导体IC装置。
本申请是于1997年11月21日申请的美国专利申请PCT／JP97／04253的一部分的继续。这里引用并结合该在先的美国专利申请的内容。
CMOS集成电路(IC)现已广泛应用于形成例如微处理器等半导体IC装置。CMOS IC消耗电功率的方式有两种，一是动态功耗，一是静态功耗。动态功耗是开关时的充放电引起的，静态功耗是亚阈值漏电流引起的。动态功耗消耗正比于电源电压VDD平方的大电流，所以电源电压应降低，以有效地节约目标CMOS IC的功耗。近年来，电源电压已变得来越低，以适应这种目的。
另一方面，现在能买到的某些节能微处理器具有功率控制特征，并且其处理器具有多种工作模式，以便供给有源单元的时钟根据所设定的工作模式在其备用时间停止。
由于时钟信号源这样停止，所以可以尽可能减少这种有源单元中的不必要动态功耗。然而，无法减少亚阈值漏电流引起的静态功耗，此时该功耗仍保持在同一水平。
在低电源电压下，CMOS电路的工作速度会下降。因此，为了防止CMOS电路的这种速度下降，MOS晶体管的阈值电压必须随电源电压的降低而降低。然而，如果阈值电压降低，亚阈值漏电路会显著增大。并且，由于电源电压变低，亚阈值漏电流造成的静态功耗前所未有地更显著增大。这就是为什么目前急需实现能够满足快速工作和低功耗要求的例如微处理器等半导体IC装置的原因。
为了解决上述问题，例如，日本专利申请未审查公开公报平6-54396提出了一种通过设定可变衬底偏置控制MOS晶体管的阈值电压的方法。
在需要目标CMOS电路快速工作的激活态，对于PMOS(P沟道MOS晶体管)来说，衬底偏置设定为电源电位，对于NMOS(N沟道MOS晶体管)来说，衬底偏置设定为地电位。另一方面，在不需要CMOS电路快速工作的备用态，衬底偏置设定为高于PMOS的电源电压而低于NMOS的电源电压的电位(此后，该工作一般称作“在衬底上加偏置电压”)。
由于在备用态这样设定衬底偏置电压，所以可以提高构成目标CMOS电路的MOS晶体管的阈值电平，因而可以减小由亚阈值漏电流造成的静态功耗。
为了使能满足快速工作和低功耗要求的微处理器等半导体IC装置成为现实，必须如上所述控制每个CMOS电路的衬底偏置，以便在激活半导体IC装置时，降低MOS晶体管的阈值电压，在半导体IC装置备用时，升高阈值电压，从而减小亚阈值漏电流。
然而，检测的结果是，本发明人发现在控制实际半导体IC装置的衬底偏置时，仍有以下问题未解决。
(1)衬底偏置控制电路必须象以往一样容易测试。
(2)必须通过控制衬底偏置防止CMOS电路发生故障。
(3)必须通过控制衬底偏置减小电路面积的增大。
(4)在衬底偏置变换时，必须防止半导体IC装置发生故障。
为了解决以上问题，本发明人主要提出了以下措施。
为使测试衬底偏置控制电路变容易，使负电压发生电路的输出与一个焊盘连接。换言之，如果象其输出信号一样达到预置电压电平，那么必须检测负电压发生电路。为了该检测，负电压发生电压应配有像其一样的信号输出端子。
为了降低衬底阻抗，要在用于控制衬底偏置的主电路中提供多个衬底MOS晶体管。在半导体IC装置被激活时，衬底驱动MOS晶体管用于驱动衬底偏置。这是由于在IC被激活时，必须降低阻抗以固定衬底电位，抑制晶体管阈值电平偏差，从而保证主电路中的各电路工作。
激活态下的半导体IC装置的驱动功率比备用态下的要高。所以，驱动功率较好是5倍。更好是备用态下的10倍。
一般说，在衬底偏置变换时，每个电路变得不稳定。为避免该问题，要将用于控制衬底驱动MOS晶体管的栅压的栅控制信号布线成连接到衬底驱动MOS晶体管后，控制信号返回到衬底偏置控制电路，返回信号的电位由衬底偏置控制电路用于探测主电路衬底偏置是否稳定。
半导体IC装置配有加电复位电路。加电复位电路探测主电路是否加电。主电路加电后，半导体IC装置保持激活态，以便在某个固定时间，每个衬底驱动MOS晶体管浅(shallowly)驱动衬底偏置。
在半导体IC装置从备用态变到激活态时，衬底偏置控制电器控制栅控制信号的输出阻抗，以便在半导体IC装置完全进入激活态后，其变得比要设定的阻抗大。
半导体IC装置还具有负电压发生电路。在备用态时，衬底偏置控制电路控制负电压发生电路的输出阻抗，以使其小于激活态时的输出阻抗。
主电路包括多个单元。这些单元包括通过第一金属级加电的电源网络。由与第一金属级正交的第二布线层形成另一电源网络。而且，开关单元设置在由第一和第二布线层形成的电源网络的每个交点处。第一和第二布线层的电源网络在开关单元中彼此连接。上述的衬底驱动MOS晶体管设于这些开关单元的每一个中。
构成一个上述单元的MOS晶体管的衬底偏置源线由第一金属级形成，并与由第一金属级形成的电源网络平行，并通过第二布线层与由第二布线层形成的电源网络平行。以与这些电源网络相同的方式，由第一金属级形成的衬底偏置电源线在每个开关单元中与由第二布线层形成的衬底偏置线连接，从而控制每个衬底驱动MOS晶体管的栅压的栅控制信号由开关单元上的第二布线层提供，并与由第二布线层形成的电源网络平行。那么栅控信号连接到上述开关单元中衬底驱动MOS晶体管的栅端。
更具体说，本发明的半导体IC装置包括：至少由一个晶体管构成的主电路；用于控制加于每个晶体管衬底上的电压的衬底偏置控制电路；用于在至少两个状态即激活态和备用态间转换的备用态控制电路。在激活态时，控制衬底偏置电路，增大在主电路中流动的亚阈值漏电流。在备用态，控制偏置控制电路，减小亚阈值漏电流。半导体IC装置还具有引入衬底偏置控制电路中的负电压发生电路，及用于输出由负电压发生电路产生的负电压到外部的端子。
此时，半导体IC装置带有具有输出焊盘的半导体芯片和将半导体芯片引入其中并具有外部管脚的外壳，其中一个输出焊盘用作不与任何一个外部管脚连接的端子。
在另一实施例中，半导体IC装置具有由至少一个MOS晶体管构成的主电路，用于控制加于该MOS晶体管的衬底上的电压的衬底偏置控制电路，用于在至少激活和备用两种状态间转换半导体IC装置的备用态控制电路。激活态允许很大的亚阈值漏电流在主电路中流动，备用态允许较小的亚阈值漏电流在主电路中流动。于是，半导体IC装置在激活态时浅控制衬底偏置，并在备用态时深控制衬底偏置，从而在激活态浅驱动衬底偏置的功率变为在备用态深驱动衬底偏置的功率的10倍以上。
在深控制衬底偏置时，较好应避免使其衬底加了偏置电压的晶体管构成的主电路工作。在偏压加于晶体管的衬底时，衬底阻抗高。如果MOS晶体管被激活，因此，衬底电位容易改变。因此，在这种情况下，MOS晶体管会发生故障。
该实施例中，至少两个MOS晶体管用于在激活态浅驱动衬底偏置。这些MOS晶体管设置为彼此间隔20微米以上。每个衬底驱动MOS晶体管的栅电位受衬底偏置控制电路的控制。
用于控制衬底驱动MOS晶体管的栅压的栅控信号在连接到每个衬底驱动MOS晶体管的栅后，返回到衬底偏置控制电路。此后，根据返回信号的电位，衬底偏置控制电路可以探测加于主电路的衬底偏置是否稳定。
衬底驱动MOS晶体管的阈值电压较好应设定为大于构成主电路的MOS晶体管的阈值电平。如果半导体IC装置具有用于连接外部的I／O电路，至少一个构成I／O电路的MOS晶体管较好应敷有厚于构成主电路的MOS晶体管的氧化膜的氧化膜。所以，在加高压的部分，耐压较好应设定得较高。
半导体IC装置还具有用于探测主电路是否加电的加电复位电路。主电路加电后，激活态保持固定时间。在激活态时，每个衬底MOS晶体管浅驱动衬底偏置。
在本发明的另一实施例中，半导体IC装置具有两个电源电压，第一电源电压(VDDQ)和第二电源电压(VDD)。第一电源电压的绝对值大于为2V以下的第二电源电压的绝对值。第二电源电压(VDD)提供给主电路(LOG)，第一电源电压(VDDQ)提供给衬底偏置控制电路(VBC)和备用态控制电路(VBCC)。第一电源电压先于第二电源电压施加。衬底偏置控制电路加了第二电源电压后，衬底偏置控制电路进行控制，以保持主电路在激活态固定时间。
另外，如果处于状态从备用态变到激活态过程的衬底驱动MOS晶体管的栅控制信号的输出阻抗设定为大于状态已设定在激活态后的输出阻抗，则可以调节从备用态变到激活态的速度，从而将改变过程中的浪涌电流抑制得较低。
另外，如果处于状态从备用态到激活态改变的过程中的衬底驱动MOS晶体管的栅控信号的输出阻抗设定为高于状态已设定为激活态后的输出阻抗，则可以调节从备用态变到激活态的速度，以便将改变过程中的浪涌电流抑制得较低。还可以利用返回信号探测主电路是否已设定在激活态。
还可以将栅控信号的幅度设定为大于衬底驱动晶体管的栅击穿电压。
另外，半导体IC装置具有负电压发生电路，以便衬底偏置控制电路可以将备用态时负电压发生电路的输出阻抗控制为低于激活态的输出阻抗。
本发明的另一实施例是根据权利要求13的半导体IC装置，其中负电压发生电路具有第一和第二充电泵电路，以便衬底偏置控制电路在备用态使用第一充电泵电路，在激活态使用第二充电泵电路，从而分别产生负电压。此外，第一充电泵的抽运电容设定为小于第二充电泵电路的抽运电容。
半导体IC装置还可以构成为使负电压发生电路可以产生除第一和第二电源电压外的第三电源电压，以便第一电源电压大于第二电源电压，为2V以下，给主电路提供第二电源电压，而给衬底偏置控制电路和备用控制电路提供至少第一电源电压，衬底偏置控制电路控制PMOS晶体管的衬底偏置，从而在备用态时调节到第二电源电压电位，控制NMOS晶体管的衬底偏置，从而调节到第三电源电压电位，由此满足(第三电源电压)=(第一电源电压)-(第二电源电压)。
另外，负电压发生电路至少具有一个充电泵电路，一个比较器，用于产生为第二电源电压电位一半的电位的第一基准电压电路，用于产生介于第一和第三电源电压间中间电位的第二基准电压电路。比较器比较第一基准电压电路的电压输出与第二基准电压发生电路的电压输出，从而控制至少一个充电泵，以便稳定第三电源电压。
第一和第二基准电压发生电路分别由相同类型导电的MOS晶体管串联的串联电路构成，在每个导电MOS晶体管中，衬底端子接源端，栅端接漏端。每个第一和第二基准电压发生电路可以选择为使多个MOS晶体管在饱和区工作。还可以构成为具有Schmitt特性。
主电路由多个单元构成。用于这些单元的电源网络由第一金属级加电。另一电源网络由这些第一金属级上的第二布线层形成，以便与这些第一金属级正交。而且，由第一和第二布线层形成的电源网络的每个交点处都设有一个开关单元，以便由第一和第二布线层形成的两电源网络在该开关单元中彼此连接。此外。这些开关单元的每个中都设有一个衬底驱动MOS晶体管。
开关单元还可以构成为在电源和地之间设置一个去耦电容器。
此外，在由第二布线层形成和电源网络上，设置有由第四布线层形成的电源网络，该网络与由第二布线层形成的电源网络平行。由第二和第四布层形成的电源网络在那些开关单元之外彼此连接。
还有另一个由第五布线层形成和电源网络。该电源网络与由第四布线层形成的电源网络在开关单元中彼此连接。由第四和第五布线层形成的电源网比由第一和第二布线层形成的电源网络粗。而且，第四和第五布线层可以比第一和第二布线层中任一层厚。
分别构成单元的MOS晶体管的衬底偏置电源线可由第一金属级形成为与由第一金属级形成的电源网络平行，并与由第二布层形成的电源网络平行。就象上述电源网络一样，由第一金属级形成的衬底偏置电源线可以与由第二布线层形成的衬底偏置电源线在开关单元中彼此连接。
用于控制每个衬底驱动MOS晶体管的栅电压的栅控信号可以由在开关单元上形成的第二布线层提供，它们设置成与由第二布线层形成的电源网络平行，并在开关单元中与每个衬底驱动MOS晶体管的栅端连接。
由第二布线层布设于开关单元上的衬底偏置电源线和栅控制设置于由第二布线层布设于开关单元上的训电源网络之间。
本发明的半导体IC装置还具有数据通道电路。数据通道电路的数据流方向可以与由用于多个单元的第一金属级布设的电源网络平行。
衬底偏置可以设定为，在选择本发明的半导体IC装置时，升高至少一个MOS晶体管的阈值电平。
在本发明的另一实施例中，由第一和第二抽运电容器、第一和第二(两个)P沟道晶体管、第一和第二(两个)N沟道晶体管及振荡电路构成的充电泵电路中，第一抽运电容器、第一P沟道晶体管和第一N沟道晶体管用于在振荡电路的输出是‘H’时，抽运第一抽运电容器的电荷，第二抽运电容器、第二P沟道晶体管和第二N沟道晶体管用于在振荡电路的输出是‘L’时，抽运第二抽运电容器的电荷。
在本发明的再一实施例中，半导体IC装置具有包括分别构成于半导体衬底上的各晶体管的主电路(LOG)和用于控制将加于每个衬底上的电压的衬底偏置控制电路(VBC)。主电路具有用于控制将加于每个衬底上的电压的开关晶体管(MN1和MP1)，并通过每个开关晶体管的栅，接收来自衬底偏置控制电路的控制信号输出。控制信号可以构成返回到衬底偏置控制电路。
每个开关晶体管都设置在矩形开关单元中，其它每个晶体管都设置在矩形标准单元中。开关单元和标准单元较好是就布局而言并排设置。
用于驱动主电路中的晶体管(MN1和MP1)的电源(VSS和VDD)及由衬底偏置控制电路提供的衬底偏置电源(vbp和vbn)较好布设为与开关单元和标准单元在设置这些单元的方向垂直交叉。
就晶体管电阻而言，开关晶体管的阈值电平较好是高于其它晶体管的阈值电平。
就布局而言，开关晶体管(MN1和MP1)较好是插在用于主电路的晶体管的驱动电源(VSS和VDD)和由衬底偏置控制电路提供的衬底偏置的电源(vbp和vbn)之间。
每个晶体管的源和漏都可以接驱动电源(VSS和VDD)，晶体管衬底电位可以接衬底偏置电源(vbp和vbn)。
控制信号输出后，衬底偏置控制电路可以探测控制信号(vbp和vbn)是否已通过主电路作为控制信号(vbpr和vbnr)返回，是否到达预定电压。然后，衬底偏置控制电路可以产生探测信号(vbbenbr)，由此使主电路的工作稳定。
图1是本发明半导体IC装置的框图。
图2是主电路的详细电路图。
图3是I／O电路的电路图。
图4是设于衬底偏置控制电路中的每个电路的框图。
图5是衬底偏置控制电路的工作波形。
图6是本另一实施例中衬底偏置控制电路的工作波形。
图7是VBC80的电路图。
图8是VBC30的电路图。
图9是VBC30的工作波形。
图10是VBC85的电路图。
图11是VBC85的工作波形。
图12是设于VSUBGEN中的每个电路的框图。
图13是充电泵的电路图。
图14是充电泵的另一电路图。
图15是VSUBSEN的电路图。
图16展示了本发明的开关单元是如何设置的。
图17是标准单元的布局图。
图18是图17所示标准单元的剖面图。
图19是开关单元的布局图。
图20是图19所示开关单元的剖面图。
图21是电源的布线图及vbp、vbn、cbp和cbn的布线图。
图22是电源加强线的布线图。
图23是各阱的框图。
图24展示了开关单元是如何设于存储电路中的。
图25是一个阱的剖面图。
图26是深N阱的布局图。
图27是深N阱和保护带的布局图。
图28是图27的剖面图。
图29展示了cbpr、cbnr和VBCR是如何设置的。
图1示出了半导体IC装置100的框图，该单元采用了本发明的衬底偏置控制电路。VBC是衬底偏置控制电路。LOG是其衬底偏置受控的主电路。LOG由逻辑电路和存储电路构成。VBCC是用于控制衬底偏置控制电路的备用控制电路。I／O是用于半导体IC装置100和外部接口的I／O电路。这里省略了不专用于衬底控制的各电路块间的布线。109a和109b是衬底驱动电路。
半导体IC装置具有表示为VDDQ、VDD和VWELL的三类电源。VSS和VSSQ是用于VDD和VDDQ的地电位。VDDQ和VSSQ是用于I／O电路的电源。VDD和VSS是用于主电路的电源。VWELL是用于衬底偏置控制电路VBC的电源。
如图1所示，VDD和VSS也供应到衬底偏置控制电路VBC。衬底偏置控制电路VBC中引入了负电压发生电路，用于产生与VDDQ相反极性的负电压VSUB、该实施例中，假设这些电源电压的电平为：VDDQ=VWELL=3．3V，VDD=1．8V，VSUB=-1．5V。
101、102、103和104是半导体IC装置的焊盘。分别从VWELL给焊盘102提供3．3V，从VDD给焊盘103提供1．8V，从VSS(地)给焊盘104提供0V。101是VSUB焊盘，但用于输出由衬底偏置控制电路内产生的负电压。可以监测焊盘101的电压，以便在半导体IC装置100的晶片测试时，探测设于衬底偏置控制电路VBC中的负电压发生电路的错误。一般说，焊盘102-104键合到半导体IC装置100的外部管脚上，但焊盘101不键合到任何管脚上。利用该测试法，可以节约外部管脚数。
vbbenb是用于启动衬底偏置控制的信号，vbbenbr是表示衬底偏置正受控的信号。另一方面，reset是与半导体IC装置的RESET信号连接的RESET信号。vbp是PMOS衬底偏置线，vbn是NMOS衬底偏置线，cbp是PMOS衬底控制线，cbn是NMOS衬底控制线，cbpr是PMOS衬底控制恢复线，cbnr是NMOS衬底控制恢复线。衬底控制恢复线cbpr和cbnr用于cbp和cbn信号通过主电路后恢复的信号。恢复线cbpr和cbnr使用相同的网络。换言之，延迟后，两驱动电压cbp和cbn表现为cbpr和cbnr。(见以下的图2)。衬底驱动电路109a和109b的每一个分别连接cbp、vbp、cbn和vbn。
图2示出了6根衬底偏置控制线(vbp-cbnr)是如何连接于主电路LOG中的。VBCR是恢复单元。该VBCR中，PMOS衬底偏置控制线cbp连接到PMOS衬底控制恢复线cbpr，NMOS衬底偏置控制线cbpn连接到NMOS衬底控制恢复线cbnr。
ncell是标准单元。该实施例中，每个ncell表示为由PMOS MP2和NMOS MN2构成的CMOS反相器，以简化介绍。自然，每个ncell可以像由独立于其它部件的NAND门、锁存器等构成的单元那样结构上更复杂。每个MOS晶体管的衬底电位分别连接到PMOS的vbp和NMOS的vbn。这些MOS晶体管构成分别如图2所示的ncell。
swcell是由衬底驱动电路构成的开关单元(等效于图1所示的109a和109b)，各衬底驱动电路分别由PMOS MP1和NMOS MN1及去耦电容器CP1和CP2构成。在MP1中，栅接cbp，漏接VBP，源接VDD。因而，在cbp电压比VDD-Vthp(Vthp：MP1阈值电压的绝对值)低时，MP1被激活，vbp被驱动到VDD电位(1．8V)。
另一方面，MN1的栅、漏和源分别接cbn、VBN和VSS(0V)。因而，在cbn电压高于Vthn(Vthn：MN1阈值电压的绝对值)时，MN1被激活，vbn被驱动到VSS电位(0V)。
一般说，设置一个以上ncell。swcell也是。ncell的数量可以增加，从而在主电路LOG中集成复杂电路。swcell的数量也可以增加，以便在MP1和MN1被激活时，分别将它们驱动到低阻抗，vbp和vbn可以被驱动到VDD和VSS。
除引入开关单元swcell的去耦电容器外，独立于上述的电容器，还在空间单元引入另一去耦电容器。例如，在标准单元将要并排设置时，空间单元是插到用于布线区的空间中的单元。如果去耦电容器引入这样的空间单元，整个芯片上的去耦电容器的总电容增大，因而很明显地减小了电源噪声。由于空间单元本来是仅设在布线层的自由空间，所以甚至在电容器***其中时，该空间也不会增大。
swcell中的MP1和MN1必须设定为使阈值电压高于ncell的MOS晶体管。理由如下：尽管ncell中的MOS晶体管衬底电位(接vbp或vbn)与源电位无关，但swcell中的MP1和MN1的衬底电位总是与漏电位相同，因而希望没有衬底偏置效应。这样，亚阈值漏电流在半导体IC装置中流动。
例如，如果假设对于NMOS晶体管MN1和MN2来说，分别设定vbp=3．3V，vbn=-1．5V，VDD=1．8V，VSS=0V，那么，ncell中的MN2的源电位S、漏电位D和衬底电位B变为S=0．0V，D=1．8V，B=-1．5V。因而，由于衬底偏置效应，MN2的阈值电压升高，所以亚阈值漏电流减小。相反，swcell中的MN1的源电位S、漏电位D和衬底电位B变为S=0．0V，D=-1．5V，B=-1．5V。因而，衬底偏置效应不产生改变阈值电压的作用。于是大亚阈值漏电流在MN1中的VSS和vbn间流动。
有一些将swcell中的MP1和MN1的阈值电压电平设定得高于ncell中的MOS晶体管的阈值电压电平的方法。例如，改变栅下的杂质浓度、栅长(L)或栅氧化膜厚度。对这些方法没有什么限制，但假定该实施例中改变栅长度L和栅氧化膜厚度，以得到高阈值电压的MP1和MN1。用这些方法中的任一个，可以用高压MOS晶体管作为到／从微处理器的外部的输入／输出电路(此后称作I／O电路)。
图3示出了I／O电路的实施例。图3中，只示出了I／O电路的一小部分。I／O电路通过输入／输出端子PAD向和从芯片输入和输出信号。如果SEL是“L”，则PAD用作输入端子。如果SEL是“H”则PAD用作输出端子。LC1是用于将VDD幅度信号转换为VDDQ幅度信号的电平转换电路。VDDQ幅度大于VDD幅度。因而，厚氧化膜晶体管设于电平转换单元LC1和输入／输出端子PAD之间。厚氧化膜晶体管由VDDQ驱动。该例中，SEL设为“L”，从而利用PMOS上拉晶体管上拉PULL。只有在PULL必须上拉时才这样做。PMOS也是厚氧化膜晶体管。
在输入侧，利用由110P和110N构成的反相器，将从外部进入的VDDQ幅度信号转换为VDD幅度信号。因而，这两个晶体管处理其电平仍不变的信号。所以，它们必须是厚氧化膜晶体管。
电阻器111R、二极管111D1和111D2及晶体管111是输入保护电路。二极管111D1、111D2可以是MOS晶体管。这些输入保护电路中的每一个的晶体管都是厚氧化膜晶体管。
由于这些晶体管不需要那么快的开关速度，处理高于VDD的电压，所以，对于上述厚氧化膜晶体管来说，可以设定较高的阈值电压电平。阈值电压电平可以设定为高于用于ncell的各晶体管的阈值电压电平。因而，在这种厚氧化膜晶体管截止时，可以抑制亚阈值电流降低。这种厚氧化膜晶体管可分别用作构成图2所示的开关swcell的MP1和MN1。对于MP1和MN1来说，不需要附加的复杂工艺。
图4示出了衬底偏置控制电路VBC的内部结构。该控制电路包括4个电路块。VBC 80接电源VDD和VSS，VBC 30接电源VWELL和VSS，VBC 85接电源VDD，VSUB和VSUBGEN接电源VWELL、VDD和VSS。
因而，电源电压多数加于VBC 30、VBC 85、和VSUBGEN中的电路上。然而，如果满足VDDQ=VWELL，则提供给I／O电路的电源是VDDQ和VSSQ，它们的总数变为3．3V。因而，I／O电路和衬底偏置控制电路可以共享它们的器件。
另一方面，VBC 80加1．8V电源。因而，从VBC 80到VBC 30和VBC 85的信号线分别采用双轨信号(由正逻辑信号和负逻辑信号配对的平衡信号)。VBC 30和VBC 85中的每个信号电平都改变(将1．8V的幅度信号转换为3．3V的幅度信号)。
VBC 80是用于从衬底偏置控制电路的外部及VBC 30和／或VBC85进入的信号cbpr、cbnr、vbbenb、和reset间相互作用的接口电路块。VBC 30是控制PMOS衬底偏置的电路块，VBC 85是控制NMOS衬底偏置的电路块，VSUBGEN是负电压发生电路块。
图5示出了工作波形的各实例。激活I／O电路电源VDDQ和衬底偏置控制电路VBC的电源VWELL后，激活主电路电源VDD。由此，负电压发生电路块VSUBGEN启动，产生负电压VSUB。另一方面，如果激活电源VDD，则在固定时间内保持d_reset信号。并且，如果以此方式保持该信号，则衬底偏置控制电路变到最优先的状态，这种状态下不加主电路的衬底偏置。换言之，衬底偏置控制电路变到激活态。(以此方式在衬底上加偏压，对于PMOS和NMOS来说，分别意味着将衬底偏置改变为VDD电位和VSS电位。并且，不在衬底上加偏压，对于PMOS和NMOS来说，分别意味着将衬底偏置变到高于VDD电位的电位和低于VSS电位的电位。)
在这种激活态下，对于PMOS衬底偏置线、NMOS衬底偏置线、PMOS衬底控制线和NMOS衬底控制线来说，设定vbp=1．8V，vbn=0V，cbp=0V，cbn=1．8V。由于衬底控制恢复线cbpr和cbnr用于cbp和cbn的恢复信号，所以满足cbpr=cbp=0V，cbnr=cbn=1．8V。
如果激活VDD后固定时间内没有d-reset信号，则衬底偏置受vbbenb信号的控制。如果vbbenb信号是3．3V，则备用态设定为偏压加于目标衬底上。如果vbbenb信号是0V，则激活态设定为没有偏压加于目标衬底上。
换言之，如果vbbenb信号的电平从0V变到3．3V，则状态变化，从而满足vbp=cbp=3．3V，vbn=cbn=-1．5V。然后，状态变化，以满足cbpr=cbp=3．3V，cbnr=cbn=-1．5V。然后，在满足cbpr=3．3V，cbnr=0V时，vbbenb信号变到3．3V。因此，如果vbbenb信号的电平从0V变到3．3V，则该信号在一定时间后(cbp或cbn的恢复信号cbpr和cbnr恢复后)设定为3．3V。
如果vbbenb信号的电平从0V变到3．3V，则其它信号的电平也作如下变化：vbp=1．8V，cbp=0V，vbn=0V，cbn=1．8V。然后，这些其它信号的电平在一定时间后作如下变化：cbpr=cbp=0V，cbnr=cbn=1．8V，vbbenbr=0V。vbbenbr以这种方式用作vbbenb的恢复信号。另外，如图2所示，由于衬底电位由cbp和cbn的电位决定，所以还可以通过监测从cbp和cbn电位得到的vbbenbr，探测衬底电位状态。
图6示出了另一实施例的衬底偏置控制电路的工作波形，所有波形皆不同于图5所示的波形。如图6所示，在控制cbp和cbn时，结构中的控制电路变得有点复杂，但这种复杂控制电路可以在激活态下允许更大电压分别加于图2所示MP1和MN1的源和栅端。于是vbp和vbn可以被驱动到低阻抗。这种情况下，等效于栅控制信号的cbp和cbn的幅度变得比衬底驱动晶体管MP1和MN1的栅击穿电压大。然而，如图6所示，如果cbp和cbn的电平慢慢改变，则MP1和MN1的栅和漏端间的电压及栅和源端间的电压都变得最高为3．3V，等于或低于栅击穿电压。
以下将介绍每个电路块的具体电路图。为了简化介绍，假定每个电路块为产生图4所示波形的电路。
图7示出了VBC 80的电路图。数字120是2输入NAND，121是具有Schmitt特性的2输入AND，122是反相器，123是NOR，124是具有Schmitt特性的缓冲器，125是具有差分输出的的缓冲器。126是加电复位电路，激活电源VDD后，其输出127从0V一步步被充电到1．8V。因此，2输入AND121在固定时间内输出0V，然后，输出1．8V。于是在激活电源VDD时，如图5所示，在固定时间内由该输出保持d_reset信号。尽管图7所示的加电复位电路126只由电阻器和电容器简单构成，但如果可能，电路126也可以以其它方式构成，以探测稳定的电源VDD。
通过分别将信号vbbenb、cbpr和cbnr转换为双轨信号，可以得到信号d_vbbenb、d_cbpr、d_cbnr。在复位加电态时，这些双轨信号用于激活衬底控制。作为用于产生图5所示vbbenbr的双轨信号的d_vbbenbr，由cbpr和cbnr产生。
图8是VBC 30的电路图。数字130是电平转换电路，用于从d_vbbenb和d_reset信号的1．8V幅度的双轨信号(VDD-VSS)产生3．3V幅度信号133。信号133在激活态或在加电信号复位时进入“L”。
数字131也是电平转换电路，用于从d_cbpr和d_reset信号的1．8V幅度的双轨信号(VDD-VSS)产生3．3V幅度信号134(VWELL-VSS)。在信号cbpr为0V时，或加电信号复位时，信号134变为0V。如果信号133的电平变为0V，则信号vbp进入高阻抗状态，cbp和cbpenbr变为0V。如果信号cbp变为0V，主电路中每个swcell中的MP1被激活，信号vbp被驱动到1．8V。
数字132也是一电平转换电路，用于从图7所示的VBC 80输出信号d_vbbenbr，作为3．3V幅度信号vbbenbr。
图9示出了cbp的信号电平是如何改变的。cbp的输出阻抗分两步改变。cbp被信号133控制的反相器135驱动。如果信号133和134都为0V，则NMOS 136被激活，从而cbp被驱动。在该实施例中，NMOS 136的栅宽设定为比反相器135中的NMOS宽。如果半导体IC装置进入激活态，信号133变为0V，则反相器135将cbp驱动到0V。然而，由于cbp布线在整个主电路中，并配有大负载容量，所以cbp被慢慢驱动到0V。根据作为cbp的恢复信号的信号cbpr的移位可以探测cbp的移位。于是信号d cbpr的电平改变。因此，信号134被驱动到0V，NMOS 136被激活。因此，cbp在低阻抗下被驱动到0V。以此方式，在激活态，低阻抗下，cbp被驱动，几乎不受主电路工作产生的噪声的影响。并且，如果cbp被驱动到0V，主电路中每个swcell中的MP1被激活。然而，如果cbp如图8(B)所示被慢慢驱动到0V，则可以充分保护每个swcell中的MP1不受同时开关噪声的影响。
图10示出了VBC 85的电路图。140是电平转换电路，用于从d_vbbenb和d_reset信号的1．8V幅度的双轨信号(VDD-VSS)产生3．3V幅度信号142(VDD-VSUB)。信号142在激活态或在加电信号复位时变为1．8V。
数字141也是电平转换电路，用于从d_cbnr和d_reset信号的1．8V幅度的双轨信号(VDD-VSS)产生3．3V幅度信号143(VDD-VSUB)。在信号cbnr为1．8V时，或加电信号复位时，信号143变为1．8V。如果信号142的电平被驱动为1．8V，则信号vbn进入高阻抗状态，信号cbn被驱动到1．8V。如果信号cbn变为1．8V，主电路中每个swcell中的MN1被激活，信号vbn被驱动到0V。
图11示出了cbn是如何移位的。象cbp一样，cbn的输出阻抗分两步改变。cbn被受信号142控制的反相器144驱动。如果信号143和143都为1．8V，则PMOS 145被激活，从而也被PMOS 145驱动。在该实施例中，PMOS 145的栅宽设定为比反相器144中的PMOS的栅宽要宽。如果半导体IC装置变为激活态，信号142被驱动到1．8V，则反相器144将cbn驱动到0V。然而，cbn布线于整个主电路中，并具有大负载容量。因此，cbn被慢慢驱动到0V。根据cbn的恢复信号cbnr的移位可以探测cbn的移位，因此，信号d_cbnr的电平改变。于是将信号143驱动到1．8V，PMOS 145被激活。因此，cbn在低阻抗下被驱动到1．8V。以此方式，在激活半导体IC装置时，就象cbp一样，cbn在低阻抗下被驱动，因此，可以有效地保护半导体IC装置不受主电路工作产生的噪声的影响。如果cbn被驱动到1．8V，则主电路中每个swcell中的MN1被激活。然而，如果cbp如图11所示被慢慢驱动到1．8V，则可以减少每个swcell中MN1的同时开关噪声。
如上所述，根据本发明的衬底偏置控制方法，在每个衬底上不加偏压(衬底受每个swcell驱动)的激活态下，衬底驱动阻抗小于每个衬底上加偏压(衬底受VBC驱动)的备用态时的衬底驱动阻抗。因此，如果在如上所述加电时，半导体IC装置变到激活态，则可以避免由于衬底电位不稳定造成的加电时流过电源的电流增大的问题及闩锁问题。此外，衬底阻抗抑制得很低时，尽管激活态下主电路工作增大了衬底噪声，但可以减小该噪声，因此防止了主电路的例如故障、闩锁等问题。
图12示出了负电压发生电路VSUBGEN的内部结构。该电路由三个电路块构成。VSUBSEN是衬底偏置探测电路，PMP1是充电泵电路1，PMP2是充电泵电路2。衬底偏置探测电路VSUBSEN利用信号vbpenb监测VSUB的电位及激活态和备用态。因此，可利用控制信号pmp1enb和pmp2enb控制PMP1和PMP2，从而满足VSUB=VDD+VSS-VWELL。
保持信号pmp1enb时，启动PMP1，保持信号pmp2enb时，启动PMP2。PMP1和PMP2的抽运电容不同。PMP1的抽运电容大于PMP2。信号vbpenb选择应用于PMP1或PMP2之间。PMP2用于激活态，PMP1用于备用态。
在半导体IC装置处于激活态时，VSUB电位只用于衬底偏置控制电路。所以，没有很大的电流流到VSUB。因此，采用其抽运容量小的PMP2。在备用态，VSUB电位提供到整个主电路。于是，作为结电流等的这种电流流到VSUB。因此，采用其抽运电容大的PMP1。
图13示出了本发明的充电泵1PMP1的电路图。OSC是环形振荡器，只有在保持信号pmp1enb时振荡，将VSUB充电到负电压。
图14示出了通过在Kiyoo Ito撰写、Baifukan出版的“VLSI存储器(第266页)”中介绍的充电泵电路中加入PMOS 162和163得到的充电泵的电路图。在环形振荡器的一个振荡周期内，充电泵利用PMOS 160和162给VSUB充电。根据本发明，还在图13所示的充电泵中加入NMOS 164和165。因此，VSUB几乎不受PMOS 160和161的阈值电平的影响，所以，甚至在低电压工作时，VSUB也可以令人满意地工作。在VWELL为3．3V时，图14所示结构只可以得到VSUB=-3．3V+vthp(vthp=PMOS 160和161阈值电平的绝对值)；最高时VSUB=-2．3V。相反，根据本发明的方法，可以达到VSUB=-3．3V等。
没有示出该实施例的充电泵电路2PMP2的电路图。然而，用作图13中的电容器的PMOS CP3和CP4中的每一个的容量可以减小，因此，可以减小每个电容器的容量。自然，可以使其它MOS晶体管的尺寸优化，使之适用于该CP3或CP4。
图15示出了衬底偏置探测电路VSUBSEN的电路图。VREFGEN是基准电压发生电路，用于从串联的NMOS晶体管150和151得到VREF=(VDD-VSS)／2的输出。V1GEN是VSUB电位探测电路，用于从串联的NMOS晶体管152-155得到V1=(VWELL-VSUB)／2的输出。该电路构成为能在每个NMOS晶体管的源和漏间加约1V电压，并使栅设定得较长。因此，可以将从VDD到VSS或从VWELL到VSUB的连续电流抑制得较低。此外，由于电路在饱和区工作，所以电路可以得到对于偏差不敏感的VREF或V1。另外，本发明采用NMOS晶体管，不用PMOS晶体管。NMOS晶体管的饱和特性优于PMOS晶体管。所以，甚至在只有约1V电压加于源和漏间时，电路也可以得到对NMOS晶体管间偏差不敏感的VREF或V1。
AMP1、AMP2和AMP3是差分放大器，它们结合构成一个差分放大器。由AMP1、AMP2和AMP3构成的差分放大器接收VREF和V1，并在VREF＜V1时，保持pmp1enb或pmp2enb。因此，VSUB被充电到负电压。在VREF＞V1时，取消pmp1enb或pmp2enb。由于VSUB造成了漏电流向着VSS。VWELL和VDD，如果pmp1enb和pmp2enb都被取消，则VSUB将被放电到正电位。分别保持和取消pmp1enb或pmp2enb，以便V1=VREF，即，保持VSUB=VDD-VWELL。如果如上所述vbpenb=3．3V(备用态)，则保持pmp1enb。如果vbpenb为0V(激活态)，则保持pmp2enb。
AMP1和AMP2间形成反馈路径。于是，由AMP1、AMP2和AMP3构成的差分放大器具有迟滞特性。这里所说的迟滞特性是指该放大器的输出造成的差分放大器的差分点的改变。换言之，是指Schmitt特性。因此，防止了在V1=VREF附近，分别多次保持／取消pmp1enb或pmp2enb，防上了功耗增大。
另外，在保持和取消vbpenb之间，差分放大器的工作电流在AMP1-AMP3内变化。在保持vbp的备用态，主电路的vbn接VSUB。意味着较大衬底容量接到主电路上。所以，VSUB的电平慢慢改变。由于AMP1和AMP3间不需要快速工作，所以可以限制工作电流，以便降低从AMP1-AMP3处理时的功耗。另一方面，在取消vbp的激活态，只有衬底偏置控制电路VBC接VSUB。这意味着较小的容量接VSUB。所以，VSUB的电平快速改变，所以由AMP1-AMP3的处理需要快速工作。在激活态，功耗没有这么高。所以在启动快速工作的AMP1和AMP3间的处理中设定较大工作电流。
以下将详细介绍本发明一个实施例的衬底偏置加电方法。
图16示出了ncell和swcell的布局图。swcell在垂直(Y)方向连续设置。swcell和ncell的高度齐平。在水平(X)方向，swcell以在某一值内的可变间距L设置。自然，这些单元也可以以等间距设置，但改变间距会增大布局的自由度。无论如何，间距L可根据以下各项决定。
(1)电源线阻抗
(2)电源布线迁移率
(3)ncell工作时的vbp和vbn产生的衬底噪声
图17示出了ncell的内部布局。就象图2所示的情况一样，以反相器作为例子。通过由平行设置的四条线构成的第一层金属布线(以后称为M1)加vbp、vbn、VDD和VSS。vbp和vbn还分别通过表面高密度层施加。H是单元高度，表示垂直(Y)方向的基本重复单元。在垂直(Y)方向设置ncell，使它们相对于该高度彼此成镜像。因此，在垂直位置，vbp和vbn可以由相邻ncell共享，减小了ncell的面积。
图18是沿图17中的A-B线的剖面图。N阱是用于形成MP2的N阱，P阱是用于形成MN2的N阱。深N阱是比N阱和P阱深的N阱。换言之，ncell具有层阱结构。
图19示出了swcell的内部布局。象ncell的情况一样，H是单元高度。按与ncell相同的方式，通过M1加vbp、vbn、VDD和VSS。如图16所示，swcell在垂直(Y)方向连续设置。在水平方向，这些单元按限定在某一值范围内的间距设置。由于这种设置，可以在swcell的位置处形成电源加强线的布线。图19中，在垂直方向平行设置的第二层金属线是两条电源加强线。这两条电源加强线间设置有两条加强线vbp和vbn和另外两条线cbp和cbn。在两端的电源加强线VDD和VSS可用于保护四条衬底偏置控制线不受外部噪声影响。
MP1由6个隔离的晶体管形成。MP1中每个晶体管的栅、漏和源分别连接到cbp、vbp和VSS。MN1由3个隔离的晶体管构成。MN1中每个晶体管的栅、漏和源分别接cbn、vbn和VSS。去耦电容器CP1和CP2中的每一个被分成两个晶体管。CP1和CP2的晶体管分别定位在MP1和MN1的两端。CP1和CP2的电容量由MOS栅容量产生。
去耦电容器CP1和CP2与这些MP1和MN1的比例，没有特别的限制。在一个极端的实例中，可以略去去耦电容器CP1和CP2中的一个或两个。如果去耦电容器的尺寸增大，则利用这样的去耦电容器可以减少电源噪声。另一方面，如果MP1和MN1的尺寸增大，则在微处理器处于正常状态时，衬底偏置可以以小阻抗接电源，以便得到更有效的保护，避免受噪声及闩锁问题的影响。
这里，为了简化介绍，省略了形成于M1和M2的VDD线之间的VIA孔及形成于M1和M2的VSS线之间的VIA孔。VIA孔可以形成于布线的每个交叉点上。
图20示出了沿图19的A-B线的剖面图。就象图18所示的一样，P阱是用于形成MN1的P阱，深N阱是比P阱深的N阱。所以swcell称为层阱结构。这种情况下，实际上示出了图19中省略的VIA孔位于M1和M2的VSS线之间。如图2所示，MN2用厚氧化膜晶体管，以便提高阈值电平。
图21示出了如何布设电源线VDD和VSS及衬底偏置线vbp、vbn、cbp和cbn的一个具体实例。在图16的布局中加入上述各线，便可以得到图21所示的电源线布局。在水平(X)方向，VDD、VSS、vbp和vbn由M1彼此平行布线。如图17所示，vbp由垂直设置的、其间有vbp的两个单元共享。而且两个VSS线平行布设在这两个单元之上和之下。vbn也由垂直设置的、其间有vbn的两个单元共享。而且，两个VSS线平行布设在这两个单元之上和之下。自然，VDD和VSS线可以比vbp和vbn线厚。
如图19所示，由M2布线的VDD、VSS、vbp、vbn、cbp、cbn在垂直(Y)方向设置于swcell上。VDD、VSS、vbp、vbn象网一样在M1和M2的交叉点处彼此连接。
图22示出了如何加强电源VDD和VSS的情况。由第四和第五金属布线层(M4和M5)构成的电源线VDD和VSS象网一样以图21所示的基本单元布线。
在垂直(Y)方向布设的由M2形成的VDD和VSS之上，布设由M4形成的VDD和VSS。而且，为了连接这些VDD和VSS，需要第三金属布线层(M3)。如果这些VDD和VSS在每个swcell处连接，则垂直布设M3。然而，这将导致在水平(X)方向没有M3路径的问题。
图22中，M2和M4电源线每三个表示为swcell2和swcell3的swcell单元连接一次。利用这种连接，可以保证在水平(X)方向的M3布线路径。
M5电源线只布设在表示为swcell3的每6个swcell上。所以，M5电源线在每个swcell3处即M5和M4的交叉点处连接到M4。
如上所述，利用M4和M5的粗间距电源网，加强了M1和M2的细间距电源网，所以降低了VDD和VSS电源线中每一条的阻抗。
尽管垂直方向的每条M4电源线布设在每个swcell，但该条线也可以大致布设成每两个或三个SWCEL一条。尽管每个电源线的阻抗增大，但该布线方法可以确保垂直方向的M4路径。
图23示出了图22所示设置的swcell和阱间的关系。P阱和N阱象带子一样交替设置，以便两个ncell共享一个阱。
图24示出了存储电路swcell和电源线的布局。图24中，未示出字线和位线，但字线实际设置于水平(X)方向，位线实际设置于垂直(Y)方向。在存单元中水平布线的存储器网状电源线由设置在其两端的电源线200、201和202加强。数字203是给每个字线驱动器和译码器供电的电源线。204是给每个读出放大器供电的电源线。为每个电源线200-204设置单元swcell，如图24所示。
一般说，多个字驱动器和多个字译码器中只有一个或两个同时工作。因此，不会产生很大的衬底噪声。这就是为什么如图24所示，在电源线203的两端只设两个swcell的原因。
相反，许多读出放大器同时工作。然而，读出放大器内的电位设定为使电平从‘L’移到‘H’的节点数和电平从‘H’移到‘L’的节点数变得几乎相等。因此，甚至在许多读出放大器同时工作时，也不会产生很大衬底噪声。这种情况下，swcell设置在除图24所示的电源线204两端外的位置，因而有效地减少了衬底噪声。
可以认为有许多设置swcell的其它方法。然而，简言之，唯一重要的是根据许多器件如何在同一阱上同时运行，在同一阱中设置更多swcell。也可以利用|NH-NL|／NA计算阱中存在的扩散层的变化(NH=除与电源连接的扩散层外的扩散层的面积，NH=其电位从‘H’移到‘L’的扩散层的面积，NL=其电位从‘L’移到‘H’的扩散层的面积)，然后，根据计算结果，决定swcell的数量、swcell的间距和swcell中MOS晶体管的尺寸。
例如，对于具有规则数据流例如数据通道的电路来说，只需要控制为使数据在数据通道中在图22所示的X方向流动。由于同时工作的单元分布到多个阱中，所以可以减小上述|NH-NL|／NA。
图25示出了本发明的半导体IC装置的剖面图。如图18所示，表示为302、304、306、308和310的N与分别用于形成PMOS晶体管的N阱相同。表示301、303、305、307、309和311的P与分别用于形成NMOS晶体管的P阱相同。表示为312和313的深N是形成于比N和P更深位置处的N阱。半导体IC装置具有“三阱结构”。
深N312和313通过P衬底310和P阱307电隔离。因此，可以独立于形成于301、303、305、307、309和311上的MOS晶体管B的衬底电位，决定形成于302、304、306、308和310上的MOS晶体管A的衬底电位，反之也如此。此外，可以抑制由MOS晶体管A产生的噪声等，以有效地保护MOS晶体管B不受其影响。
图26示出了本发明的半导体IC装置的深N结构。CPG是时钟控制器，它包括例如PLL(锁相环电路)等模拟电路。TLB是地址转换器，CACHE是高速缓冲存储器。CPU是中央处理单元，FPU是浮点算术单元，LOG1是随机逻辑1，LOG2是随机逻辑2，PAD是I／O单元。每个电路块以此方式形成于彼此不同的深N上。
如图25所示，可以减小每个电路块产生的、影响其它电路块的噪声的影响。例如，由于PAD以大于内部信号的幅度驱动外部管脚，所以产生很大噪声。可以防止这种噪声造成对例如CPG等模拟电路的影响。
另外，由于衬底电位可以加于彼此独立的每个电路块上，所以可以设置其衬底不受LOG2中vbp、vbn、cbp、cbn的任一个控制的电路。换言之，可以设置其电源连接到LOG2的衬底电位的电路(VDD=vbp，VSS=vbn)。
图27示出了深N间的保护带。保护带gband1设于各深N之间，如27所示。
图28是图27所示保护带的剖面图。设置于深N之间的P阱307通过P+扩散层314接地到VSS电位。于是可以进一步减小深N间噪声的传输。例如，由于深N312的阻抗不那么低，所以P阱305中MOS晶体管产生的衬底噪声因电容耦合传输到深N312。而且，在该噪声由于电容耦合按与上述情况相同的方式传输到P衬底300时，衬底300以低阻抗被保护带固定于地电位。所以，在出现在P衬底上时，该噪声减少。所以，有效地抑制了形成于302、304、306、308、310上的MOS晶体管产生的噪声传输到形成于301、303、305、307、309、311上的MOS晶体管。
图29示出了图2所示半导体IC装置上的cbp和cbpr和恢复单元VBCR位置的布设图像。由于与cbp和cbp相同，所以这里省略了对cbn和cbn的介绍。由于swcell并排设置，如图21所示，所以vbp和vbn网状布线。然而，cbp和cbn不网状布线，它们布线成条状。图29示出了设置和连接成旁路条状布线的swcell。而且，恢复单元用于将进入的cbp和cbn作为cbpr和cbnr返回到衬底偏置控制电路VBC。所以，恢复单元设置成使cbpr的恢复时间晚于cbpr中传送时间最晚的swcell的cbp的达到时间。例如，这种恢复单元应设置在离衬底偏置控制电路VBC最远的地方。
在上述实施例中，在激活态下，加于衬底偏置上的电位是1．8V或0．0V，在备用态下，为3．3V或-1．5V。该电位值可以自由改变。在激活态下，可以在衬底偏置上加合适的电位，以调节MOS晶体管的阈值电平的偏差。
还可以将主电路分成多个电路块，以便每个电路块都具有例如VBC 30、VBC 85等控制电路，从而每个电路块都具有激活态和备用态。于是，可以控制每个电路块，使其它闲置的电路块设定在备用态。因此，可以更有效具体控制本发明半导体IC装置的功耗。在某些电路块中，甚至在备用态下，也不需要衬底上加偏置电压。例如，这是一种目标电路块由其阈值电平高，亚阈值漏电流可以忽略的MOS晶体管构成的情况。
根据上述实施例，在半导体IC装置的激活工作模式时，MOS晶体管的阈值电平设定为低，在其备用工作模式用时设定为高。然而，加于衬底上的偏压可以设定为对于IDDQ测试假定为高阈值电平，如1996年IEEE SPECTRUM(第66-71页)所述。
如果假定高阈值电平，则应在IDDQ测试时加比备用模式时所加的衬底电位高的衬底电位。换言之，PMOSFET应加高于备用模式的电位，NMOSFET应加低于备用模式的电位。这样可以减少IDDQ测试时流动的亚阈值漏电流，提高故障点测定的精度。
为了能够进行这种操作，在IDDQ测试时，VWELL电位例如从3．3V增大到4．0V，VSUB电位从-1．5V降到-2．2V。然而，对于一个电路来说，甚至在VWELL电位设定为不同于VDDQ电位时，也应采取适当的措施防止穿通电流在预定电路中流动。为此，转输到衬底偏置控制电路的所有信号都必须在VBC 80中降低电平，然后，在使用前，它们的电位必须被转换为VWELL或VSUM电位。目标电路应具有用于这种电压的缓冲器，以实现上述操作。
根据上述实施例，衬底结构由3阱层构成。该结构例如可以变为所谓的双翼2阱结构或SOI(绝缘体上的硅)结构。
另外，如图17、19和21所示，M1在单元中供应衬底偏置电源。然而，该结构可以改变。例如，这种电源也可以由不同扩散层或硅化物变换扩散层提供，如1977年Symposiun on VLSI circuit Digestof Technical Papers第95-96页所介绍的。
下面是本申请各附图中的参考符号的介绍。
VBC：衬底偏置控制电路，LOG：主电路，VBCC：备用控制电路，I／O：I／O电路，vbbenb：衬底偏置控制启动信号，vbbenbr：衬底偏置控制信号，vbp：PMOS衬底偏置线，vbn：NMOS衬底偏置线，cbp：PMOS衬底控制线，cbn：NMOS衬底控制线，cbpr：PMOS衬底控制恢复线，cbnr：NMOS衬底控制恢复线，AMP1和AMP2：差分放大器，AMP3：Schmitt输入差分放大器，VBCR：恢复单元，swcell：开关单元，ncell：标准单元，P-sub：P衬底，PLL：锁相环，CPG：时钟控制器，TLB：地址变换器，CHCHE：高速缓冲存储器，CPU：中央处理单元，FPU：浮点算术单元，PAD：I／O单元。
如上所述，本发明提供一种半导体IC装置，例如微处理等，相对于快速工作和低功耗特性可以满足以下要求：
(1)容易测试衬底偏置控制电路。
(2)通过控制衬底偏置，可以防止每个CMOS电路发生故障。
(3)通过控制衬底偏置，可以减小每个电路的面积的增大。
(4)在衬底偏置改变时，可以防止半导体IC装置发生故障。

Claims (35)

1、一种半导体IC装置，包括：
至少包括一个晶体管的主电路；
衬底偏置控制电路，用于控制将加到所说晶体管的衬底上的电压；
备用态控制电路，用于通过控制所说衬底偏置电路，在至少激活和备用两种状态下转换所说半导体IC装置的状态，所说激活态允许较大亚阈值漏电流在所说主电路中流动，所说备用态允许较小亚阈值漏电流在所说主电路中流动；其中
所说衬底偏置控制电路中包括负电压发生电路，及用于输出由所说负电压发生电路产生的负电压到外部的端子。
2、根据权利要求1的半导体IC装置，其中所说半导体IC装置还包括具有多个输出焊盘的半导体芯片，和将所说半导体芯片装于其中、并具有多个外管脚的外壳，利用一个所说输出焊盘作所说端子，所说端子不与所说外部管脚中的任一个连接。
3、一种半导体IC装置，包括：
至少包括一个MOS晶体管的主电路；
衬底偏置控制电路，用于控制将加到所说MOS晶体管的衬底上的电压；
备用态控制电路，用于通过控制所说衬底偏置电路，在至少激活和备用两种状态下转换所说半导体IC装置的状态，所说激活态允许较大亚阈值漏电流在所说主电路中流动，所说备用态允许较小亚阈值漏电流在所说主电路中流动；其中
所说备用态控制电路在所说激活态时浅控制所说衬底偏置，在所说备用态时深控制所说衬底偏置；
在激活态浅驱动所说衬底偏置的驱动功率设定为大于在所说备用态深驱动所说衬底偏置的驱动功率。
4、根据权利要求3的半导体IC装置，其中至少有两个用于在所说激活态浅驱动衬底偏置的衬底驱动MOS晶体管，所说两个衬底驱动MOS晶体管以20微米以上的间隔设置，每个所说衬底驱动MOS晶体管的栅电位由所说衬底偏置控制电路控制。
5、根据权利要求4的半导体IC装置，其中用于控制每个所说衬底驱动MOS晶体管的所说栅电压的栅控制信号布设为与所说衬底驱动MOS晶体管的栅连接，然后返回到所说衬底偏置控制电路，由此所说衬底偏置控制电路可以根据所说返回信号的电位，探测所说主电路的衬底偏置是否稳定。
6、根据权利要求4的半导体IC装置，其中所说衬底驱动MOS晶体管的阈值电压设定为大于构成所说主电路的MOS晶体管的阈值电压。
7、根据权利要求4的半导体IC装置，其中所说半导体IC装置还包括用于连接外部的I／O电路，至少一个构成所说I／O电路的MOS晶体管敷有厚于构成所说主电路的MOS晶体管的氧化膜的氧化膜。
8、根据权利要求4的半导体IC装置，其中所说半导体IC装置还包括用于探测所说主电路是否加电的加电复位电路，所说衬底驱动MOS晶体管控制所说衬底偏置，以便在所说主电路加电后，在所说激活态被浅驱动固定时间。
9、根据权利要求4的半导体IC装置，其中所说半导体IC装置还包括第一电源电压和第二电源电压，
所说第一电源电压的绝对值大于第二电源电压的绝对值，为2V以下，
所说第二电源电压提供给所说主电路，
所说第一电源电压提供给衬底偏置控制电路和备用态控制电路，
所说第一电源电压先于第二电源电压被激活，及
所说衬底偏置控制电路进行控制，以便在激活了所说第二电源电压后，所说主电路保持在激活态固定时间。
10、根据权利要求4的半导体IC装置，其中所说半导体IC装置控制处于状态从所说备用态变到所说激活态过程的所说栅控制信号的输出阻抗，使之变为大于状态已设定在所说激活态后的输出阻抗，从而调节从所说备用态变到所说激活态的速度，以便减小改变过程中的浪涌电流。
11、根据权利要求5的半导体IC装置，其中所说半导体IC装置控制处于状态从所说备用态到所说激活态改变的过程中的所说栅控信号的输出阻抗，使之变为高于状态已设定为所说激活态后的输出阻抗，从而调节从所说备用态变到激活态的速度，以便减小改变过程中的浪涌电流，利用所说返回信号，探测状态是否完全设定在所说激活态。
12、根据权利要求10或11的半导体IC装置，其中所说栅控信号的幅度设定为大于所说衬底驱动晶体管的栅击穿电压。
13、根据权利要求4的半导体IC装置，其中
所说半导体IC装置包括负电压发生电路，
所说衬底偏置控制电路将所说备用态时负电压发生电路的输出阻抗控制为低于所说激活态的所说负电压发生电路的输出阻抗。
14、根据权利要13的半导体IC装置，其中
所说负电压发生电路包括第一和第二充电泵电路，
所说衬底偏置控制电路在所说备用态使用所说第一充电泵电路，在所说激活态使用所说第二充电泵电路，从而分别产生负电压，
所说第一充电泵电路的抽运电容设定为小于第二充电泵电路的抽运电容。
15、根据权利要求14的半导体IC装置，其中所说半导体IC装置还包括第一和二电源电压，所说负电压发生电路产生第三电源电压，
所说第一电源电压大于所说第二电源电压，为2V以下，
所说第二电源电压提供给所说主电路，
至少第一电源电压提供给所说衬底偏置控制电路和所说备用态控制电路，
所说衬底偏置控制电路控制PMOS晶体管的所说衬底偏置，从而在所说备用态时使之等于所说第二电源电压的电位，控制NMOS晶体管的所说衬底偏置，从而在所说备用态时使使之等于所说第三电源电压的电位，
所说第三电源电压由所说第一电源电压减去所说第二电源电压得到。
16、根据权利要求15的半导体IC装置，其中所说负电压发生电路至少具有一个充电泵电路，一个比较器，用于产生为第二电源电压电位一半的电位的第一基准电压电路，用于产生介于所说第一和所说第三电源电压间中间电位的第二基准电压电路，
所说比较器比较所说第一基准电压电路的电压输出与所说第二基准电压发生电路的电压输出，从而控制至少一个所说充电泵，以便稳定所说第三电源电压。
17、根据权利要求16的半导体IC装置，其中每个所说第一和第二基准电压发生电路分别由多个相同类型MOS晶体管串联的串联电路构成，在每个所说MOS晶体管中，基准端子接源端，栅端接漏端，每个所说MOS晶体管选择为在饱和区工作。
18、根据权利要求16的半导体IC装置，其中该单元具有Schmitt特性。
19、根据权利要求4的半导体IC装置，其中所说主电路包括多个单元，这些单元的电源网络由第一金属级加电，另外，另一电源网络由所说第一金属级上的第二布线层形成，以便与所说第一金属级正交，由所说第一和所说第二布线层形成的电源网络的每个交点处都设有一个开关单元，以便由所说第一和第二布线层形成的两电源网络在这些开关单元的每个中彼此连接，另外，所说开关单元中所说衬底驱动MOS晶体管。
20、根据权利要求19的半导体IC装置，其中在所说开关单元中，在电源和地之间还设有一个去耦电容器、
21、根据权利要求19的半导体IC装置，其中在由所说第二布线层形成的所说电源网络上，设置有由第四布线层形成的电源网络，使之与由第二布线层形成的电源网络平行对准，由所说第二和所说第四布层形成的电源网络在所说些开关单元之外彼此连接。
22、根据权利要21的半导体IC装置，其中还由第五布线层形成另一个电源网络，由所说第四布线层形成的所说电源网络在开关单元中与所说由第五布线层形成的所说电源网络彼此连接，与由所说第一和所说第二布线层形成的电源网络比，更粗糙地形成由所说第四和所说第五布线层形成的电源网，所说第四和第五布线层比所说第一和第二布线层中任一层都厚。
23、根据权利要求19的半导体IC装置，其中构成所说单元的每个MOS晶体管的衬底偏置电源线由所说第一金属级形成为与由所说第一金属级形成的电源网络平行，并与由所说第二布层形成的电源网络平行，由此，象所说上述电源网络一样，所说第一金属级形成的所说衬底偏置电源线与所说第二布线层形成的所说衬底偏置电源线在开关单元中彼此连接。
24、根据权利要求23的半导体IC装置，其中用于控制每个所说衬底驱动MOS晶体管的栅电压的所说栅控信号，由在所说开关单元上形成的所说第二布线层提供，它们设置成与由所说第二布线层形成的电源网络平行，并在所说开关单元中与每个所说衬底驱动MOS晶体管的栅端连接。
25、根据权利要求24的半导体IC装置，其中由形成于所说开关单元上的所说第二布线层布设的所说衬底偏置电源线和栅控制信号，设置于由形成于所说开关单元上的所说第二布线层布设的各电源网络之间。
26、根据权利要求19的半导体IC装置，其中所说半导体IC装置还包括数据通道电路，所说数据在所说数据流通道电路中流动，使之与由用于多个所说单元的所说第一金属级形成的所说电源网络平行。
27、根据权利要求4的半导体IC装置，其中所说衬底偏置设定为，在选择所说半导体IC装置时，使至少一个所说MOS晶体管的阈值电平较高。
28、一种充电泵电路，包括：
第一和第二抽运电容器；
第一和第二(两个)P沟道晶体管；
第一和第二(两个)N沟道晶体管；及
振荡电路，
其中所说第一抽运电容器、第一P沟道晶体管和第一N沟道晶体管，用于在所说振荡电路的输出是‘H’时，抽运所说第一抽运电容器的电荷，
所说第二抽运电容器、所说第二P沟道晶体管和所说第二N沟道晶体管，用于在振荡电路的输出是‘L’时，抽运第二抽运电容器的电荷。
29、一种半导体IC装置，包括：
具有形成于半导体衬底上的各晶体管的主电路和用于控制将加于所说衬底上的电压的衬底偏置控制电路，其中
所说主电路包括用于控制将加于所说衬底上的电压的开关晶体管
从所说衬底偏置控制电路输出的控制信号进入所说开关关晶体管的栅，并且所说控制信号返回到所说衬底偏置控制电路。
30、根据权利要求29的半导体IC装置，其中所说开关晶体管设置在矩形开关单元中，所说晶体管都设置在矩形标准单元中，所说开关单元和多个标准单元按直线并排设置。
31、根据权利要求30的半导体IC装置，其中用于驱动所说主电路中的晶体管的驱动电源的布线和由所说衬底偏置控制电路提供的所说衬底偏置电路的布线与所说开关单元和多个标准单元在设置所说单元的方向垂直交叉。
32、根据权利要求38或31-39中任一项的半导体IC装置，其中所说开关晶体管的阈值电平高于所说其它晶体管的阈值电平。
33、根据权利要求29-32中任一项的半导体IC装置，其中所说开关晶体管插在用于驱动所说主电路的晶体管的所说驱动电源和由所说衬底偏置控制电路提供的所说衬底偏置电源(vbp和vbn)之间。
34、根据权利要求33的半导体IC装置，其中所说晶体管的源或漏接所说驱动电源，所说晶体管的衬底电位接所说衬底偏置电源。
35、根据权利要求29-34中任一项的半导体IC装置，其中所说衬底偏置控制电路输出所说控制信号，然后，探测通过所说主电路返回的所说控制信号是否已达到预定电压，从而产生探测信号。
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