CN100338684C - 可在电源电压相异的两个***中使用的半导体装置 - Google Patents

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Abstract

DRAM的时钟信号缓冲器(10)包括：由第一内部电源电压(VDDP＝2.5V)驱动的、判定用于TTL***接口时(MLV＝2.5V时)的输入时钟信号(CLK)的电平的第一“与非”门(12)，以及由第二内部电源电压(VDDP＝1.8V)驱动的、判定在用于1.8V***接口时(MLV＝0V时)的输入时钟信号(CLK)的电平的第二“与非”门(13)。因此，可以在第一与第二“与非”门(12、13)中各自将四个MOS晶体管(21～24)的尺寸设定于最佳值。

Description

可在电源电压相异的两个***中使用的半导体装置
技术领域
本发明涉及半导体装置，具体涉及在电源电压相异的两个***中使用的半导体装置。
背景技术
近年，随着通信信息设备的小型化与移动化正在取得进展，人们在努力实现装于该类设备的LSI的低功耗与低电压化。作为LSI之一的DRAM也同样如此，因为低电压化的要求，DRAM器件除了必须满足传统的TTL***接口的要求，还必须满足1.8V***接口的要求。
TTL接口中，如图27所示，外部电源电压VDD与输出用电源电压VDDQ均为3.3V，输入信号VIH为2.0V以上，输入信号VIL为0.8V以下。另一方面，1.8V***接口中，外部电源电压VDD为2.5V，输出用电源电压VDDQ为1.8V，输入信号VIH为1.44V以上，输入信号VIL为0.36V以下。
传统的DRAM中，由外部电源电压VDD(3.3V或2.5V)产生内部电源电压VDDP(2.5V)，通过以该内部电源电压VDDP作为驱动电压的初始输入倒相器来判定输入信号的逻辑电平。
图28是表示传统DRAM的时钟缓冲器200的结构的电路方框图。如图28所示，时钟缓冲器200中有由内部电源电压VDDP驱动的倒相器201、202与脉冲发生电路203。倒相器201具有预定的阈值电压VTH(例如1.25V)，时钟信号CLK的电平高于VTH时输出L电平的信号，时钟信号CLK的电平比VTH低时输出H电平的信号。倒相器201的输出信号，经倒相器202反相后供给脉冲发生电路203。脉冲发生电路203，响应倒相器202的输出信号的脉冲前沿在预定时间将信号ZCLKF设于L电平。DRAM跟内部时钟信号ZCLKF同步地动作。
图29是表示传统的DRAM输入缓冲器205的结构的电路方框图。如图29所示，输入缓冲器205中，有通过内部电源电压VDDP驱动的倒相器206、207与延迟电路208。倒相器206在地址信号A0的电平比阈值电压VTH高时输出L电平的信号，在地址信号A0的电平比阈值电位VTH低时输出H电平的信号。倒相器206的输出信号，经倒相器207反相后供给延迟电路208。延迟电路208产生使倒相器207的输出信号在预定时间延迟的内部地址信号A0′。内部地址信号A0′供给DRAM的内部电路。
图30是表示传统的DRAM的输入保护电路211的结构的电路方框图。如图30所示，输入保护电路211设在外部引线210与输入缓冲器205之间，包含二极管212、213与电阻元件214。二极管212连接在节点N212与外部电源电位VDD的导线之间，二极管213连接在接地电位GND的导线与节点N212之间。节点N212在连接外部引线210的同时，经由电阻元件214连接输入缓冲器205的输入节点N205。
设二极管212、213的各阈值电压为Vth，节点N212的电位高于VDD+Vth时二极管212导通，节点N212的电位低于-Vth时二极管213导通。因此，即使在外部引线210处被加上浪涌电压的情况下，节点N212的电位被限制在-Vth～VDD+Vth的范围内，从而保护DRAM的内部电路不受浪涌电压的影响。
图31是表示传统的DRAM的输出缓冲器220的结构的电路图。如图31所示，输出缓冲器220包含P沟道MOS晶体管221、222与N沟道MOS晶体管223、224。MOS晶体管221与223和MOS晶体管222与224，分别串联连接在输出用电源电位VDDQ的导线与接地电位GND的导线之间。MOS晶体管221、223的栅极接受内部数据信号RDH，P沟道MOS晶体管222的栅极接受MOS晶体管221、223之间的节点处出现的信号ZOH，N沟道MOS晶体管224的栅极接受内部数据信号OL。外部数据信号Q从MOS晶体管222、224之间的节点N222输出。
内部数据信号RDH与OL分别为L电平与H电平时，MOS晶体管221、224导通，同时MOS晶体管222、223截止，外部数据信号Q被设于L电平。如内部数据信号RDH与OL分别为H电平与L电平，MOS晶体管222、223导通，同时MOS晶体管221、224截止，外部数据信号Q被设于H电平。
然而，传统的DRAM存在以下的问题。也就是图28所示的时钟缓冲器200中，用内部电源电压VDDP＝2.5V驱动的一个倒相器201进行TTL***接口上的时钟信号CLK的电平判定和1.8V***接口上的时钟信号CLK的电平判定，因此，很难将倒相器201所含的晶体管的尺寸设定到最佳值，时钟信号CLK的电平判定的可靠性降低，且倒相器201中的通过电流增加。倒相器201中的通过电流，在时钟信号CLK的幅值电压成为比倒相器201的电源电压VDDP小的1.8V***接口的场合，变得特别大。这跟图29中的输入缓冲器205的相同。
并且，为了在某种通信信息设备中实现低功耗，备用状态时电源电压VDD被设于0V。图30的输入保护电路211中，电源电压VDD被设于0V，外部引线210被供给H电平时，电流从外部引线210经由二极管212流入电源电位VDD的导线，这会给整个***带来不良影响。
并且，图31的输出缓冲器220中，如设定将P沟道MOS晶体管222的电流驱动力用于TTL***接口(VDDQ＝3.3V)，采用1.8V***接口(VDDQ＝1.8V)时P沟道MOS晶体管222的电流驱动力将不足。相反地，如设定将P沟道MOS晶体管222的电流驱动力用于1.8V***接口，则采用TTL***接口时，P沟道MOS晶体管222的电流驱动力将过大。
发明内容
为此，本发明的主要目的在于，提供可在电源电压相异的两个***中使用的半导体装置。
本发明的半导体装置有两种方式即第一方式和第二方式；在第一方式中，半导体装置由第一电源电压驱动，接受具有比第一电源电压更低的幅值电压的第一信号；在第二方式中，半导体装置由比第一电源电压低的第二电源电压驱动，接受具有比第二电源电压更低的幅值电压的第二信号。该半导体装置中设有：第一逻辑电路，第二逻辑电路及内部电路。第一逻辑电路在第一方式时被激活，由和第二电源电压相同电平的第一内部电源电压驱动，检测第一信号的电平是否比第一阈值电压高，并输出对应于检测结果的电平信号；第二逻辑电路在第二方式时被激活，由比第一内部电源电压低的第二内部电源电压驱动，检测第二信号的电平是否高于第二阈值电压，并输出对应于检测结果的电平信号；内部电路响应第一与第二逻辑电路的输出信号，执行预定的动作。因此，由于分别设置判定第一方式时输入信号的电平的第一逻辑电路和判定第二方式时输入信号的电平的第二逻辑电路，第一与第二逻辑电路中可容易地将各自的晶体管尺寸设定在最佳值上。因此，可以准确地判定输入信号的电平，且可将第一与第二逻辑电路中的通过电流抑制得很小。
并且，本发明的另一半导体装置有接受第一输出用电源电压的第一方式，以及接受比第一输出用电源电压低的第二输出用电源电压的第二方式。该半导体装置中设有，执行预定动作的内部电路，以及通过第一与第二输出用电源电压驱动的、将由内部电路产生的信号向外部输出的输出电路。输出电路包括：其第一电极接受第一与第二输出用电源电压的、其第二电极与输出节点连接的第一P型晶体管，第一方式时输出接地电压、第二方式时输出预先确定的负电压的电压供给电路，以及其一个电极与第一P型晶体管的栅电极连接的、其另一电极接受电压供给电路的输出电压的、按照内部电路产生的信号成为导通/截止状态的开关元件。因此，第一方式时给第一P型晶体管的栅电极加接地电压，第二方式时给第一P型晶体管的栅电极加负电压，如此，在第一与第二方式中可各自将第一P型晶体管的电流驱动力设定在最佳值上。
附图说明
图1是表示依据本发明实施例1的DRAM的总体结构的方框图。
图2是表示图1所示的输入电路所含的时钟缓冲器的结构的方框图。
图3是表示图2所示的″与非″门12的结构的电路图。
图4是表示图2所示的倒相器11的结构的电路图。
图5是表示图2所示的″与非″门12～14的动作的时序图。
图6是表示图2所示的″与非″门12～14的动作的另一时序图。
图7是表示图2所示的脉冲发生电路的结构的电路方框图。
图8是表示图7所示的脉冲发生电路的动作的时序图。
图9是表示实施例1的变更例的电路方框图。
图10是表示依据本发明实施例2的DRAM的输入缓冲器的结构的电路方框图。
图11是表示图10所示的″或非″门53的结构的电路图。
图12是表示图10所示的电平变换电路的结构的电路图。
图13是表示图10所示的输入缓冲器的动作的时序图。
图14是表示图10所示的输入缓冲器的动作的另一时序图。
图15是表示依据本发明实施例3的DRAM的输入保护电路的结构的电路图。
图16是表示图15所示的输入保护电路的结构的断面图。
图17是表示实施例3的变更例的断面图。
图18是表示依据本发明实施例4的DRAM的输出缓冲器的结构的电路图。
图19是表示图18所示的输出缓冲器动作的时序图。
图20是表示图18所示的输出缓冲器的动作的另一时序图。
图21是表示依据本发明实施例5的DRAM的输出缓冲器主要部分的电路图。
图22是表示依据本发明实施例6的DRAM的时钟信号发生电路的结构的电路方框图。
图23是表示图22所示的时钟信号发生电路的动作的时序图。
图24是表示图22所示的时钟信号发生电路的动作的另一时序图。
图25是表示图22～图24中说明的DRAM的主要部分的方框图。
图26是表示依据本发明实施例7的DRAM的输出缓冲器的结构的电路方框图。
图27是TTL***接口与1.8V***接口的对照表。
图28是表示传统DRAM的时钟缓冲器之结构的电路方框图。
图29是表示传统DRAM的输入缓冲器的结构的电路方框图。
图30是表示传统DRAM的输入保护电路的结构的电路图。
图31是表示传统DRAM的输出缓冲器的结构的电路图。
具体实施方式
[实施例1]
图1是表示依据本发明实施例1的DRAM1的总体结构的方框图。如图1所示，该DRAM1设有VDDP发生电路2、VDDI发生电路3、输入电路4、内部电路5以及输出电路6，由从外部加给的电源电位VDD(3.3V或2.5V)、输出用电源电位VDDQ(3.3V或1.8V)与接地电位GND(0V)驱动。如果该DRAM1被用在采用TTL***接口的存储***中，电源电压VDD与输出用电源电压VDDQ均为3.3V；如该DRAM1用在采用1.8V***接口的存储***中，电源电压VDD与输出用电源电压VDDQ分别为2.5V与1.8V(参照图27)。
VDDP发生电路2降低外部电源电位VDD(3.3V)来产生内部电源电位VDDP(2.5V)，供给输入电路4与内部电路5。VDDI发生电路3降低内部电源电位VDDP(2.5V)来产生内部电源电位VDDI(1.8V)，供给输入电路4。输入电路4，由内部电源电位VDDP、VDDI驱动，将从外部供给的时钟信号CLK、控制信号CNTO～CNTi(这里，i为0以上的整数)、地址信号A0～Am(这里，m为0以上的整数)与数据信号D0～Dn(这里，n为0以上的整数)传送给内部电路5。如该DRAM1被用于采用TTL***接口的存储***中，各信号的VIH为2.0V以上，各信号的VIL为0.8V以下。并且，如该DRAM1被用于采用1.8V***接口的存储***，各信号的VIH为1.44V以上，各信号的VIL为0.36V以下(参照图27)。
内部电路5，由内部电源电压VDDP驱动，与时钟信号CLK同步地动作。内部电路5包含多行多列配置的多个存储单元。每个存储单元存储一个数据信号。多个存储单元，预先以每n+1个为一组加以分组。给各存储单元组预先分配固有的地址信号。
内部电路5，由控制信号CNT0～CNTi控制，写入动作时在属于与地址信号A0～Am对应的存储单元组的n+1个存储单元写入数据信号D0～Dn，读出动作时从属于与地址信号A0～Am对应的存储单元组的n+1个存储单元读出数据信号Q0～Qn，供给输出电路6。输出电路6由输出用电源电压VDDQ驱动，将来自内部电路5的读出数据信号Q0～Qn向外部输出。
以下，就成为本发明特征的时钟缓冲器10进行说明。图2是表示图1所示的输入电路4所包含的时钟缓冲器10的结构的电路方框图。如图2所示，该时钟缓冲器10包括倒相器11、″与非″门12～14与脉冲发生电路15。″与非″门12由内部电源电压VDDP驱动，接受时钟信号CLK与控制信号MLV，输出信号φ12。
如图3所示，″与非″门12包含P沟道MOS晶体管21、22与N沟道MOS晶体管23、24。P沟道MOS晶体管21、22并联连接于内部电源电位VDDP的导线和输出节点N21之间，这些门分别接受信号CLK、MLV。N沟道MOS晶体管23、24串联连接于输出节点N21和接地电位GND的导线之间，这些门分别接受信号CLK、MLV。
如该DRAM1被用于采用1.8V***接口的存储***，信号MLV设于L电平(0V)，如该DRAM被用于采用TTL***接口的存储***，信号MLV设于H电平(VDDP＝2.5V)。信号MLV可以由内部电路5按照控制信号CNTO～CNTi产生，可以通过检测输出用电源电压VDDQ来产生，也可以直接从外部输入。
如信号MLV为L电平，则P沟道MOS晶体管22导通，同时N沟道MOS晶体管24截止，输出信号φ12被固定于H电平(VDDP＝2.5V)。如信号MLV为H电平，则P沟道MOS晶体管22截止，同时N沟道MOS晶体管24导通，″与非″门12对时钟信号CLK执行倒相器的动作。因此，″与非″门12的输出信号φ12，在幅值电压VDDP处成为与时钟信号CLK的反相信号同相位的时钟信号。又，如信号MLV为H电平，则相对于″与非″门12的电源电压VDDP为2.5V，时钟信号CLK的H电平设于2.0V以上，时钟信号的L电平设于0.8V以下，因此″与非″门12处的通过电流受抑制而减小。MOS晶体管21～24的尺寸被设定于最佳值，以在信号MLV为H电平时，可准确进行时钟信号CLK的电平判定，且可使通过电流减小。对应于时钟信号CLK的″与非″门12的阈值电压，例如被设定于1.25V。
倒相器11由内部电源电压VDDI驱动，产生信号MLV的反相信号φ11。如图4所示，倒相器11包含P沟道MOS晶体管25与N沟道MOS晶体管26。P沟道MOS晶体管25连接在内部电源电位VDDI的导线和输出节点N25之间，其栅极接受信号MLV。N沟道MOS晶体管26连接在输出节点N25和接地电位GND的导线之间，其栅极接受信号MLV。如信号MLV为L电平，P沟道MOS晶体管25导通，同时N沟道MOS晶体管26截止，信号φ11成为H电平(VDDI＝1.8V)。如信号MLV为H电平，则P沟道MOS晶体管25截止，同时N沟道MOS晶体管26导通，信号φ11成为L电平(GND＝0V)。由于信号MLV的幅值电压VDDP比倒相器11的电源电压VDDI高，倒相器11上的通过电流被抑制减小。
″与非″门13由内部电源电压VDDI驱动，接受时钟信号CLK与倒相器11的输出信号φ11，并输出信号φ13。″与非″门13跟图3所示的″与非″门12一样，也包含P沟道MOS晶体管21、22与N沟道MOS晶体管23、24，它接受取代内部电源电位VDDP的内部电源电位VDDI，并接受取代信号MLV的信号φ11。
如信号φ11为H电平(信号MLV为L电平时)，″与非″门13对时钟信号CLK执行倒相器的动作，信号φ13在幅值电压为VDDI处成为跟时钟信号CLK的反相信号同相位的时钟信号。如信号φ11为L电平(信号MLV为H电平时)，信号φ13被固定在H电平(VDDI＝1.8V)。
如信号MLV为L电平，对应于″与非″门13的电源电压为VDDI＝1.8V，时钟信号CLK的H电平设于1.44V以上，L电平设于0.36V以下，因此，″与非″门13处的通过电流被抑制减小。如信号MLV为H电平，″与非″门13处无通过电流。″与非″门13的MOS晶体管21～24的尺寸可被设定于最佳值，以在信号MLV为L电平时可准确进行时钟信号CLK的电平判定，且使通过电流减小。对应于时钟信号CLK的″与非″门13的阈值电压，例如设定于0.9V。
″与非″门14由内部电源电压VDDI驱动，接受″与非″门12、13的输出信号φ12、φ13，并输出信号φ14。跟如图3所示的″与非″门12一样，″与非″门14也包含P沟道MOS晶体管21、22与N沟道MOS晶体管23、24，它接受取代内部电源电位VDDP的内部电源电位VDDI，并接受取代信号MLV、CLK的信号φ12、φ13。
如信号MLV为L电平(0V)，如图5所示，″与非″门12的输出信号φ12被固定在H电平(VDDP＝2.5V)上，″与非″门13的输出信号φ13，在幅值电压为VDDI＝1.8V处成为跟时钟信号CLK的反相信号大致相同相位的时钟信号。因此，″与非″门14对时钟信号φ13执行倒相器的动作，″与非″门14的输出信号φ14，在幅值电压为VDDI＝1.8V处成为跟时钟信号CLK大致同相位的时钟信号。
如信号MLV为H电平(VDDP＝2.5V)，如图6所示，″与非″门13的输出信号φ13被固定于H电平(VDDI＝1.8V)，″与非″门12的输出信号φ12，在幅值电压为VDDP＝2.5V处成为跟时钟信号CLK反相信号大致同相位的时钟信号。因此，″与非″门18对时钟信号φ12执行倒相器的动作，″与非″门14的输出信号φ14，在幅值电压为VDDI＝1.8V处成为跟时钟信号CLK大致同相位的时钟信号。无论信号MLV是L电平还是H电平，由于″与非″门14的输入信号φ12、φ13的幅值电压VDDP、VDDI为″与非″门14的驱动电压VDDI以上，″与非″门14上的通过电流均可被抑制而减小。
脉冲发生电路15，响应″与非″门14的输出时钟信号φ14的脉冲前沿，将内部时钟信号ZCLKF在预定时间设于L电平。换言之，如图7所示，脉冲发生电路15包含P沟道MOS晶体管31～34、N沟道MOS晶体管35～38和″或非″门39与延迟电路40、41。P沟道MOS晶体管31连接在内部电源电位VDDP的导线和输出节点N31之间，N沟道MOS晶体管35、36串联连接在输出节点N31和接地电位GND的导线之间。P沟道MOS晶体管32、33串联连接在内部电源电位VDDP的导线和输出节点N31之间，P沟道MOS晶体管34和P沟道MOS晶体管33并联连接，N沟道MOS晶体管37、38串联连接在输出节点N31和接地电位GND的导线之间。
前级的″与非″门14的输出信号φ14，输入N沟道MOS晶体管35与P沟道MOS晶体管33的栅极，同时输入延迟电路41。延迟电路41，在预定时间T41使信号φ14延迟并反相，然后输出信号φ41。信号φ41被输入N沟道MOS晶体管36与P沟道MOS晶体管34的栅极。
″或非″门39接受在加上了外部电源电压VDD后的预定时间被升高至H电平的加电复位信号POR，以及脉冲发生电路15的输出信号即内部时钟信号ZCLKF，并输出信号φ39。″或非″门39的输出信号φ39，输入P沟道MOS晶体管32与N沟道MOS晶体管38的栅极，同时还输入延迟电路40。延迟电路40在预定时间T40使信号φ39延迟并反相，产生信号φ40。信号φ40输入至P沟道MOS晶体管31与N沟道MOS晶体管37的栅极。
图8是表示图7所示的脉冲发生电路15的动作的时序图。初始状态下，信号φ14设于L电平，MOS晶体管33、36导通，MOS晶体管34、35截止。如在某时刻加电复位信号POR被在预定时间升高至H电平，则″或非″门39的输出信号φ39被降低至L电平，P沟道MOS晶体管32导通，同时N沟道MOS晶体管38截止，内部时钟信号ZCLKF被升高至H电平。并且，延迟电路40的输出信号φ40被升高至H电平，P沟道MOS晶体管31截止，同时N沟道MOS晶体管37导通。
接着，如信号φ14被升高至H电平，N沟道MOS晶体管35导通，同时P沟道MOS晶体管33截止，内部时钟信号ZCLKF被降低至L电平。在信号φ14被升高至H电平后的预定时间T41之后，延迟电路41的输出信号φ41被降低至L电平，N沟道MOS晶体管36截止，同时P沟道MOS晶体管34导通。
并且，如内部时钟信号ZCLKF被降低至L电平，″或非″门39的输出信号φ39被升高至H电平，P沟道MOS晶体管32截止，同时N沟道MOS晶体管38导通。并且，信号φ39被升高至H电平后经预定时间T40后延迟电路40的输出信号φ40被降低至L电平，P沟道MOS晶体管31导通，同时N沟道MOS晶体管37截止，内部时钟信号ZCLKF升高至H电平。
如内部时钟信号ZCLKF被升高至H电平，则″或非″门39的输出信号φ39就被降低至L电平，经过预定时间T40后延迟电路40的输出信号φ40被升高至H电平。以下同样地，内部时钟信号ZCLKF，每当时钟信号CLK被升高至H电平时在预定时间被降低至L电平。DRAM1跟内部时钟信号ZCLKF同步地动作。
本实施例1中，分别设置用于TTL***接口时判定时钟信号CLK的电平的″与非″门12和用于1.8V***接口时判定时钟信号CLK的电平的″与非″门13，因此，可以容易地将″与非″门12、13各自的MOS晶体管21～24的尺寸设定于最佳值。因此，能准确判定输入时钟信号CLK电平，且可抑制″与非″门12、13处的通过电流使之减小。
并且，用内部电源电压VDDI驱动的″与非″门14，选择″与非″门12、13的输出信号φ12、φ13φ的任一个信号。因此，由于输入信号φ12、φ13的幅值电压VDDP、VDDI为″与非″门14的电源电压VDDI以上，可以减小″与非″门14中的通过电流。
再有，本实施例1中设有VDDI发生电路3，但也可以消除VDDI发生电路3，用VDDQ取代VDDI。这时，可以实现结构的简化并缩小布局面积。
图9是表示本实施例1的变更例的电路方框图。如图9所示，该DRAM跟图1的DRAM1的不同点在于，VDDI发生电路3被VDDI发生电路42置换，并增加了P沟道MOS晶体管43。VDDI发生电路42，在信号EN设于激活电平H电平时被激活，该电路降低内部电源电位VDDP，并产生内部电源电位VDDI。P沟道MOS晶体管43连接在内部电源电位VDDP的导线L1内部电源电位VDDI的导线L2之间，其栅极接受信号EN。信号EN是在用于TTL***接口时设于L电平、在设于1.8V***接口时设有H电平的信号。
如信号EN为激活电平的H电平，VDDI发生电路42被激活，同时P沟道MOS晶体管43截止，VDDP发生电路2与VDDI发生电路42分别输出内部电源电位VDDP、VDDI。如信号EN为非激活电平的L电平，VDDI发生电路42被去激活，同时P沟道MOS晶体管43导通，在内部电源电位VDDP被加于导线L1的同时，也经由P沟道MOS晶体管43加于导线L2。这时，成为VDDP＝VDDI＝2.5V，图2所示的倒相器11与″与非″门13、14的响应速度加快，对内部时钟信号ZCLKF的外部CLK的延迟时间缩短，DRAM的存取速度被加速。
[实施例2]
图10是表示依据本发明实施例2的DRAM的输入缓冲器50的结构的电路方框图。该输入缓冲器50为图1所示的输入电路4所包含，它分别对应于控制信号CNT0～CNTi、地址信号A0～Am与数据信号D0～Dn设置。图10中示出了地址信号A0用的输入缓冲器50。如图10所示，该输入缓冲器50包括：倒相器51、52，″或非″门53、54，电平变换电路55，″与非″门56，TTL用延迟电路57，1.8V用延迟电路58与开关59。其中，″或非″门54由内部电源电压VDDI驱动，电平变换电路55由内部电源电压VDDI、VDDP驱动，其他的电路51～53、56～59由内部电源电压VDDP驱动。
地址信号A0被输入″或非″门53、54中的一个输入节点。信号MLV经由倒相器51输入″或非″门53中的另一个输入节点输入，同时输入″或非″门54的另一输入节点。
如图11所示，″或非″门53包括：P沟道MOS晶体管61、62与N沟道MOS晶体管63、64。P沟道MOS晶体管61、62连接在内部电源电位VDDP的导线和输出节点N62之间，上述各门分别接受信号51、A0。N沟道MOS晶体管63、64并联连接在输出节点N62和接地电位GND的导线之间，上述各门分别接受信号A0、φ51。
如信号φ51为H电平(信号MLV为L电平时)，P沟道MOS晶体管61截止，同时N沟道MOS晶体管64导通，″与非″门53的输出信号φ53被固定于L电平(0V)。如信号φ51为L电平(信号MLV为H电平时)，P沟道MOS晶体管61导通，同时N沟道MOS晶体管64截止，″或非″门53作为地址信号A0的倒相器动作。因此，″或非″门53的输出信号φ53，在幅值电压为VDDP处成为具有和地址信号A0的反相信号同相位的信号。
如信号MLV为H电平，对应于″或非″门53的电源电压VDDP为2.5V，地址信号A0的H电平设于2.0V以上，L电平设于0.8V以下，因此，″或非″门53上的通过电流受抑制而减小。如信号MLV为L电平，″或非″门53处无通过电流。″或非″门53的MOS晶体管61～64的尺寸被设于最佳值，以使信号MLV为H电平时可准确地进行址信号A0的电平判定，且可使通过电流变小。地址信号A0的″或非″门53的阈值电压，例如设定于1.25V。信号φ53经由倒相器52被输入″与非″门56的一个输入节点。
跟图11所示的″或非″门53一样，″或非″门54包括P沟道MOS晶体管61、62与N沟道MOS晶体管63、64，它接受取代信号φ51的信号MLV，并接受取代内部电源电位VDDP的内部电源电位VDDI。如信号MLV为L电平，″或非″门54对地址信号A0执行倒相器的动作。因此，″或非″门54的输出信号φ54，在幅值电压为VDDI处成为和地址信号A0的反相信号同相位的信号。如信号MLV为H电平，″或非″门54的输出信号φ54被固定于L电平。
如信号MLV为L电平，对应于″或非″门54的电源电压VDDI为1.8V，地址信号A0的H电平被设为1，44V以上，L电平被设为0.36V以下，因此″或非″门54上的通过电流受抑制而变小。如信号MLV为H电平，″或非″门54上无通过电流。″或非″门54的MOS晶体管61～64的尺寸被设定在最佳值上，以使信号MLV为L电平时可准确进行地址信号A0的电平判定，且可使通过电流减小。地址信号A0的″或非″门54的阈值电压，例如设定于0.9V。信号φ54被供给电平变换电路55。
电平变换电路55将信号φ54的幅值电压从VDDI变换到VDDP，同时使信号φ54反相。也就是，如图12所示，电平变换电路55包括：P沟道MOS晶体管65、66，N沟道MOS晶体管67、68，以及倒相器69。P沟道MOS晶体管65、66分别连接在内部电源电位VDDP的导线和节点N65，N66之间，其各栅极分别与节点N66、N65连接。N沟道MOS晶体管67、68，分别连接在节点N65、N66和接地电位GND的导线之间。前级的″或非″门54的输出信号φ54，直接输入N沟道MOS晶体管67的栅极，并经由倒相器69输入至N沟道MOS晶体管68的栅极。倒相器69由内部电源电压VDDI驱动。节点N65处出现的信号成为该电平变换电路55的输出信号φ55。
如信号φ54为H电平(VDDI＝1.8V)，N沟道MOS晶体管67与P沟道MOS晶体管66导通，同时N沟道MOS晶体管68与P沟道MOS晶体管65截止，信号φ55成为L电平(GND＝0V)。如信号φ54为L电平(GND＝0V)，N沟道MOS晶体管67与P沟道MOS晶体管66截止，同时N沟道MOS晶体管68与P沟道MOS晶体管65导通，信号φ55成为H电平(VDDP＝2.5V)。信号φ55被输入″与非″门56的另一输入节点。
倒相器52的输出信号φ52的幅值电压与电平变换电路55的输出信号φ55的幅值电压同时变成和″与非″门56的电源电压VDDP相同的电位，因此，″与非″门56处的通过电流受抑制而变小。″与非″门56的输出信号φ56被供给TTL用延迟电路57与1.8V用延迟电路58。
TTL用延迟电路57使信号φ56以预定时间T57延迟，并将它供给开关59的一个切换端子59a。1.8V用延迟电路58使信号φ56以预定时间T58(T58＜T57)延迟，并将它供给开关59的另一切换端子59b。使TTL用延迟电路57的延迟时间T57比1.8V用延迟电路58的延迟时间T58长，是为了补偿电平变换电路55的延迟时间T55和倒相器52的延迟时间T52之间的差T55-T52。因此，延迟电路57、58的延迟时间T57、T58被设定得使算式T55+T58＝T52+T57成立。
开关59由信号MLV控制。如信号MLV为L电平，开关59的端子59b、59c之间导通，1.8V用延迟电路58的输出信号成为内部地址信号A0′。如信号MLV为H电平，开关59的端子59a、59c之间导通，TTL用延迟电路57的输出信号成为内部地址信号A0′。
接着，就该输入缓冲器50的动作进行说明。如DRAM用于采用1.8V***接口的存储***，信号MLV设为L电平(0V)。这时，如图13所示，倒相器52的输出信号φ52固定于H电平(VDDP＝2.5V)，″与非″门56对电平变换电路55的输出信号φ55执行倒相器的动作。又，″或非″门54对信号A0执行倒相器的动作，使开关59的端子59b、59c之间导通。因此，通过″或非″门54、电平变换电路55、″与非″门56、1.8V用延迟电路58以及开关59，地址信号A0被延迟并反相而成为内部地址信号A0′。
如DRAM用于采用TTL***接口的存储***，信号MLV设为H电平(VDDP＝2.5V)。这时，如图14所示，″或非″门54的输出信号φ54被固定于L电平(0V)，电平变换电路55的输出信号φ55被固定于H电平(VDDP＝2.5V)。″或非″门53对地址信号A0执行倒相器的动作，″与非″门56对倒相器52的输出信号φ52执行倒相器的动作，开关59的端子59a、59c之间导通。因此，通过″或非″门53、倒相器52、″与非″门56、TTL用延迟电路57与开关59，地址信号A0被延迟并反相而成为内部地址信号A0′。
本实施例2中，由于在TTL***接口时和1.8V***接口时分别设置判定输入信号(例如A0)的电平的″或非″门53和判定输入信号A0的电平的″或非″门54，因此可容易地分别在″或非″门53、54中将MOS晶体管61～64的尺寸设定于最佳值。因此，可以准确地判定输入信号A0的电平，且可抑制″或非″门53、54中的通过电流使之减小。
并且，通过电平变换电路55将″或非″门54的输出信号φ54的幅值电压从VDDI变换VDDP，通过由内部电源电压VDDP驱动的″与非″门56，选择倒相器52的输出信号φ52和电平变换电路55的输出信号φ55中的任何一个信号，因此，能够将″与非″门56上的通过电流抑制小。
并且，如用于TTL***接口，TTL用延迟电路57使″与非″门56的输出信号φ56延迟，产生内部地址信号A0′；如用于1.8V***接口，1.8V用延迟电路58使″与非″门56的输出信号φ56延迟，产生内部地址信号A0′；由此，补偿了电平变换电路55的延迟时间T55和倒相器52的延迟时间T52之间的差T55-T52。因此，可以将从输入外部地址信号A0到输出内部地址信号A0′的时间保持一定，而跟用于TTL***接口还是用于1.8V***接口无关。
[实施例3]
图15是表示依据本发明实施例3的DRAM的输入保护电路71的结构的电路方框图。输入保护电路71对应于各外部引线70设置，对输入缓冲器50等的内部电路提供保护，使之不受加到外部引线70上的浪涌电压的影响。图15表示了对应于地址信号A0输入用的外部引线70设置的输入保护电路71。
如图15所示，输入保护电路71包含二极管72、73与电阻元件74。二极管73、72串联连接在接地电位GND的导线和输出用电源电位VDDQ的导线之间。二极管73、72间的节点N72跟外部引线70连接，同时经由电阻元件74跟输入缓冲器50的输入节点50a连接。
如二极管72、73的阈值电压设于0.6V，则当节点N72的电位高于VDDQ+0.6V时二极管72导通，节点72的电位低于GND-0.6V时二极管73导通。
TTL***接口中，VDDQ＝3.3V、VIHmin＝2V、VILmax＝0.8V，1.8V***接口中，VDDQ＝1.8V、VIHmin＝1.44V、VILmax＝0.36V；因此，只要将通常的信号A0加到外部引线70上，二极管72、73就不会导通，信号A0经由电阻元件74加到输入缓冲器50。
如浪涌电压加到外部引线70上，则节点N72的电位高于VDDQ+0.6V时二极管72导通，节点N72的电位低于-0.6V时二极管73导通，并且还通过电阻元件74来阻止浪涌电压。因此，节点N72的电位被限制在-0.6.V～VDDQ+0.6V的范围，从而防止输入缓冲器50因浪涌电压而受损坏。
并且，由于二极管72的阴极连接于输入用电源电位VDDQ的导线，即使***待机时电源电压VDD设于0V时外部引线70被加上H电平，二极管72中也无漏电流，从而不会发生因漏电流给***带来不良影响。
图16是表示图15所示的输入保护电路71的实际结构的断面图。如图16所示，P型硅衬底80的表面上有N型阱81、P型阱82与N型阱83形成。在N型阱81的表面形成N+型扩散层84与P+型扩散层85。N+型扩散层84与输出用电源电位VDDQ的导线连接，P+型扩散层85与外部引线70连接。P+型扩散层85，N型阱81与N+型扩散层84构成二极管72。
在P型阱82的表面形成P+型扩散层86、N+型扩散层87、88，在N+型扩散层87、88之间，在P型阱82的表面隔着栅氧化膜89形成栅电极90。P+型扩散层86、N+型扩散层87与栅电极90一起跟接地电位GND的导线连接，N+型扩散层88与外部引线70连接。N+型扩散层87、88，栅氧化膜89与栅电极90构成N沟道MOS晶体管，由该N沟道MOS晶体管进一步构成二极管73。
在N型阱83的表面形成P+型扩散层91与N+型扩散层92。P+型扩散层91的一端部与外部引线70连接，其另一端部与输入缓冲器50连接。Pu+型扩散层91构成电阻元件74。N+型扩散层92与输出用电源电位VDDQ的导线连接。N+型扩散层84、92被加上输出用电源电位VDDQ，使N型阱81、83内的PN结保持反向偏置状态。因此，只要外部引线70上不加有浪涌电压，就不会发生从外部引线70经由N型阱81、83内的PN结到输出用电源电位VDDQ的导线的漏电流。
图17是表示实施例3的变更例的断面图。如图17所示，该输入保护电路71′与图16的输入保护电路71的不同点在于：去掉了N型阱83，在P型阱82的表面形成N+型扩散层93与P+型扩散层94。N+型扩散层93的一端部与外部引线70连接，其另一端部与输入缓冲器50连接。N+型扩散层93构成电阻元件74。P+型扩散层94与接地电位GND的导线连接。本变更例中，由于P+型扩散层93和P型阱82总是被设于反向偏置状态，电阻元件74中无漏电流通过。
[实施例4]
图18是表示依据本发明实施例4的DRAM的输出缓冲器100的结构的电路图。输出缓冲器100包括在图1所示的输出电路6中，对应于各数据信号Q0～Qn设置。如图18所示，输出缓冲器100中设有：P沟道MOS晶体管101～117，N沟道MOS晶体管118、119，″或″门120，″与非″门121～123，″或非″门124，以及倒相器125～129。P沟道MOS晶体管101～103构成充电泵(charge-pump)电路130，P沟道MOS晶体管113～115构成充电泵电路131。
P沟道MOS晶体管117连接在输出用电源电位VDDQ的导线和输出节点N117之间，其栅极接受信号ZOH。N沟道MOS晶体管119连接在输出节点N117和接地电位GND的导线之间，其栅极接受信号OL。P沟道MOS晶体管116连接在输出用电源电位VDDQ的导线和P沟道MOS晶体管117的栅极之间，其栅极接受信号RDH。N沟道MOS晶体管118连接在P沟道MOS晶体管117的栅极和节点N108之间，其栅极接受信号RDH。MOS晶体管116、118之间的节点处出现的信号成为信号ZOH。
如用于TTL***接口的场合(MLV＝VDDP、VDDQ＝3.3V)，节点N108设为接地电位GND。将节点N108的电位设于接地电位GND的方法在后面详述。如信号RDH、OL分别为H电平与L电平，MOS晶体管117、118导通，同时MOS晶体管116、119截止，读出数据信号Q设于H电平。如信号RDH、OL分别为L电平与H电平，MOS晶体管116、119导通，同时MOS晶体管117、118截止，读出数据信号Q设于L电平。
如用于1.8V***接口(MLV＝0V，VDDQ＝1.8V)，节点N108设于负电位VBB。将节点N108的电位设于负电位VBB的方法在后面详述。在用于1.8V***接口时将节点N108设于负电位VBB的理由如下：在1.8V***接口中VDDQ设于1.8V，因此将节点N108设于接地电位GND，P沟道MOS晶体管117的电流驱动力会变得不足。按照使VDDQ＝3.3V、ZOH＝GND时的P沟道MOS晶体管117的电流驱动力跟VDDQ＝1.8V、ZOH＝VBB时的P沟道MOS晶体管117的电流驱动力一致的要求，设定P沟道MOS晶体管117的尺寸与负电位VBB的电平。
接着，就有选择地将节点N108的电位设定于接地电位GND与负电位VBB中任一电位的方法进行说明。如图18所示，″或″门120接受信号MLV、SLOW，并输出信号MLV′。信号SLOW是在以较低的速率输出数据信号Q的低通过速率时设于H电平的信号。″或非″门124接受信号MVL′、ZRDH，其输出信号经由倒相器125～127连接到P沟道MOS晶体管110的源极与漏极。P沟道MOS晶体管110的栅极与节点N108连接。P沟道MOS晶体管110构成电容器C3。信号ZRDH是信号RDH的互补信号。
P沟道MOS晶体管111连接在接地电位GND的导线和节点N108之间，其栅极与节点N108连接。P沟道MOS晶体管112连接在节点N108和接地电位GND的导线之间，其栅极与接地电位GND的导线连接。P沟道MOS晶体管111、112各自构成二极管。如节点N108的电位高于Vth  (这里，Vth为P沟道MOS晶体管的阈值电压)，则P沟道MOS晶体管112导通。如节点N108的电位低于-Vth，则P沟道MOS晶体管111导通。如此，节点N108的电位被限制在-Vth～Vth的范围内。
P沟道MOS晶体管109连接在接地电位GND的导线和节点N108之间。″与非″门122接受倒相器125的输出信号φ125与信号DPRE，其输出信号φ122输入到P沟道MOS晶体管104的源极与漏极。P沟道MOS晶体管104的栅极与P沟道MOS晶体管109的栅极(节点N102)连接。P沟道MOS晶体管104构成电容器C2。信号DPRE是响应读出指令READ(输出命令信号)从L电平上升至H电平的信号。
P沟道MOS晶体管105～107串联连接在接地电位GND的导线和节点N102之间。P沟道MOS晶体管105～107的栅极分别与P沟道MOS晶体管105～107的漏极连接。P沟道MOS晶体管108连接在节点N102和接地电位GND的导线之间，其栅极与接地电位GND的导线连接。P沟道MOS晶体管105～108各自构成二极管。如节点N102的电位高于Vth，则P沟道MOS晶体管108导通。如节点N102的电位低于-3Vth，则P沟道MOS晶体管105～107导通。由此，节点N102的电位被限制在-3Vth～Vth的范围内。
如信号MLV或SLOW为H电平，则信号″或″门120的输出信号MLV′成为H电平。这时，倒相器125的输出信号φ125被固定于H电平，″与非″门122对信号DPRE执行倒相器的动作。在信号DPRE为L电平的期间，″与非″门122的输出信号φ122被设于H电平(VDDP)，电容器C2被充电至VDDP-Vth。如信号DPRE从L电平上升至H电平，则信号φ122从H电平降低至L电平，经电容耦合节点N102的电位下降至2Vth-VDDP，P沟道MOS晶体管109导通，节点N108被设于接地电位GND。
如信号MLV、SLOW同为L电平，则″或″门120的输出信号MLV′设于L电平。在信号ZRDH为H电平的期间，如上述在信号DPRE为L电平期间电容器C2被充电至VDDP-Vth，如信号DPRE上升至H电平，则P沟道MOS晶体管109导通，节点N108被设于接地电位GND。信号ZRDH、DPRE同为H电平的期间，″与非″门122的输出信号φ122被设于L电平(0V)，电容器C2被充电至-Vth，同时倒相器127的输出信号φ127被设于H电平(VDDP)，电容器C3被充电至VDDP-Vth。接着，如信号ZRDH被降低至L电平，则″与非″门122的输出信号φ122被升高至H电平(VDDP)，节点N102的电位被升高至3Vth(＜VDDP+Vth)，P沟道MOS晶体管109截止，倒相器127的输出信号φ127被降低至L电平，节点N108被设于-Vth(＞Vth-VDDP)。
充电泵电路130，在信号MLV′为H电平的期间，从节点N102排出正电荷将节点N102的电位保持于-3Vth。也就是，″与非″门121接受信号MLV′、SUSCLK，其输出信号φ121加到P沟道MOS晶体管101的源极与漏极。P沟道MOS晶体管101的栅极(节点N101)，经由P沟道MOS晶体管102连接到节点N102，同时经由P沟道MOS晶体管103连接到接地电位GND的导线。P沟道MOS晶体管102的栅极与节点N101连接，P沟道MOS晶体管103的栅极与接地电位GND的导线连接。P沟道MOS晶体管101构成电容器C1，P沟道MOS晶体管102、103各自构成二极管。
如信号MLV′为H电平，则″与非″门121对时钟信号SUSCLK执行倒相器的动作。″与非″门121的输出信号φ121从H电平降低至L电平，正电荷从节点N102经由P沟道MOS晶体管102流入节点N101。如信号φ121从L电平升高至H电平，则正电荷从节点N101经由P沟道MOS晶体管103流入接地电位GND的导线。因此，每当信号φ121从H电平降低至L电平，节点N102的电位降低。如信号MLV′为L电平，则″与非″门121的输出信号φ121被固定于H电平，充电泵电路130不动作。
在信号MLV′、ZRDH为L电平的期间，充电泵电路131从节点N108排出正电荷将节点N108的电位保持于-Vth。也就是，″与非″门123接受时钟信号SUSCLK与倒相器126的输出信号φ126，其输出信号经由倒相器128、129连接到P沟道MOS晶体管113的源极与漏极。P沟道MOS晶体管113的栅极(节点N113)，经由P沟道MOS晶体管114连接到节点N108，同时经由P沟道MOS晶体管115连接到接地电位GND的导线。P沟道MOS晶体管114的栅极与节点N113连接，P沟道MOS晶体管115的栅极与接地电位GND的导线连接。P沟道MOS晶体管113构成电容器C4，P沟道MOS晶体管114、115各自构成二极管。
如信号MLV′、ZRDH为L电平，则倒相器126的输出信号φ126被固定于H电平，″与非″门123对信号SUSCLK执行倒相器的动作。如倒相器129的输出信号φ129从H电平降低至L电平，则正电荷从节点N108经由P沟道MOS晶体管114流入节点N113。如信号φ129从L电平升高至H电平，则正电荷从节点N113经由P沟道MOS晶体管115流入接地电位GND的导线。因此，每当信号φ129从H电平降低至L电平，节点N108的电位降低。如信号MLV′为H电平，则信号φ129被固定于H电平，充电泵电路131不动作。
接着，就输出缓冲器100的动作进行说明。如用于TTL***接口(MLV＝VDDP)，则″或″门120的输出信号MLV′成为H电平，倒相器125、127的输出信号φ125、φ127被固定于H电平，同时倒相器126的输出信号φ126被固定于L电平。因此，电容器C3、C4不被驱动，充电泵电路131不动作。
如图19所示，在某时刻t0与时钟信号CLK同步地输入读出指令READ时，信号DPRE从L电平升高至H电平，″与非″门122的输出信号φ122从H电平降低至L电平，节点N102的电位下降至-3Vth。节点N102的电位通过漏电流而缓慢上升。输入读出指令READ后经过预定时间之后，产生时钟信号SUSCLK。时钟信号SUSCLK经″与非″门121反相而成为信号φ121。如信号φ121从H电平降低至L电平，节点N101的电位降低，节点N102的电位降至-3Vth。由此，P沟道MOS晶体管109保持导通状态，节点N108被保持于接地电位GND。
如信号SLOW为H电平，则与信号MLV的电平无关地信号MLV′成为H电平，节点N108被保持于接地电位GND。因此，如为1.8V***接口，数据信号Q的输出速度变慢，从而实现低通过速率方式。
如用于1.8V***接口(MLV＝0V)，则″或″门120的输出信号MLV′成为L电平，″与非″门121的输出信号φ121被固定于H电平，充电泵电路130不动作。
如图20所示，在某时刻t0与时钟信号CLK同步地输入读出指令READ时，信号DPRE从L电平升高至H电平，″与非″门122的输出信号φ122从H电平升高至L电平，节点N102的电压降至-3Vth。由此，P沟道MOS晶体管109导通，节点N108被设于接地电位GND。
接着，在时刻t1内部数据信号ZRDH从H电平降低至L电平，倒相器125、127的输出信号φ125、φ127被从H电平降低至L电平，同时倒相器126的输出信号φ126被从L电平升高至H电平。由此，节点N102的电位升压至Vth，P沟道MOS晶体管109截止，同时节点N108降压至-Vth。并且，″与非″门123对时钟信号SUSCLK执行倒相器的动作。在经过输入读出指令READ后的预定时间之后，产生时钟信号SUSCLK。时钟信号SUSCLK，经″与非″门123与倒相器128、129反相而变成信号φ129。每当信号φ129从H电平降低至L电平，节点N113的电位降低，节点N108的电位保持于-Vth。
本实施例4中，如用于TTL***接口时，在P沟道MOS晶体管117的栅极处加上接地电位GND，使P沟道MOS晶体管117导通；如用于1.8V***接口时，P沟道MOS晶体管117的栅极处加上负电位VBB，使P沟道MOS晶体管117导通。因此，通过适当设定P沟道MOS晶体管117的尺寸与负电位VBB，可以分别在TTL***接口与1.8V***接口中，将P沟道MOS晶体管117的电流驱动力设定于最佳值。
[实施例5]
图21是表示依据本发明实施例5的DRAM的输出缓冲器的主要部分的电路图。参照图21，该输出缓冲器跟图18所示的输出缓冲器的不同点在于，充电泵电路130、131中至少有一个充电泵电路被用充电泵电路132置换。图21示出了充电泵电路130由充电泵电路132置换后的情况。
在充电泵电路130中增加了P沟道MOS晶体管133～136与倒相器137，就成为充电泵电路132。前级的″与非″门121的输出信号φ121，经由倒相器137输入至P沟道MOS晶体管101的源极与漏极，同时输入至P沟道MOS晶体管133的源极与漏极。P沟道MOS晶体管133的栅极(节点N133)与P沟道MOS晶体管103的栅极连接。P沟道MOS晶体管133构成电容器C5。
P沟道MOS晶体管134、135串联连接在接地电位GND的导线和节点N133之间，P沟道MOS晶体管136连接在节点N133和接地电位GND的导线之间。P沟道MOS晶体管134～136的栅极，分别连接在P沟道MOS晶体管134～136的漏极。P沟道MOS晶体管134～136各自构成二极管。如节点N133的电位高于Vth，则P沟道MOS晶体管136导通；如节点N133的电位低于-2Vth，则P沟道MOS晶体管134、135导通。如此，节点N137的电位被限制在-2Vth～Vth的范围内。
如信号φ121从L电平升高至H电平，节点N133的电位上升至Vth，P沟道MOS晶体管103截止，同时节点N101的电压下降，正电荷从节点N102经由P沟道MOS晶体管102流入节点N101。如信号φ121从H电平降低至L电平，节点N133的电位下降至-2Vth，P沟道MOS晶体管103导通，同时，节点N101的电压上升，正电荷从节点N101经由P沟道MOS晶体管103流入接地电位GND的导线，因此，每当信号φ121从L电平升高至H电平，节点N102的电位降低。
本实施例5中，由于对充电泵电路132的P沟道MOS晶体管103进行导通/截止控制，跟将P沟道MOS晶体管103作为二极管使用的图18中的充电泵电路130相比，可以更高效率地排出节点N102的正电荷。因此，可以准确且迅速地控制P沟道MOS晶体管109，并可稳定地控制节点N108的电位。
[实施例6]
图22示表示依据本发明实施例6的DRAM的时钟信号发生电路140的结构的电路方框图。参照图22，该DRAM和实施例4的DRAM的不同点在于，其时钟信号SUSCLK的周期分在两个阶段进行切换。
具体而言，时钟信号发生电路140包括：″与非″门141～147，″与″门148，倒相器149～151，以及延迟电路152、153。″与非″门141接受信号MLV、COLACT，″与″门148接受″与非″门141的输出信号与信号SUSEN。如用于TTL***接口，信号MLV设于H电平；如用于1.8V***接口，信号MLV设于L电平。信号COLACT在激活状态时设于H电平，如输入预充电指令PRE(待机命令信号)，被设于L电平。信号SUSEN是响应读出指令READ(输出命令信号)其电平被从L电平升高至H电平的信号。
″与″门148的输出信号φ148输入″与非″门143、145的一个输入节点。″与非″门143的输出信号φ143经由延迟电路152与倒相器150输入″与非″门145的另一输入节点，延迟电路152的输出信号φ152输入″与非″门143的另一输入节点。延迟电路152具有预定的延迟时间T1(例如250ns)。如″与″门148的输出信号φ148设于H电平，则″与非″门143与延迟电路152构成环形振荡器。
并且，″与非″门142接受信号MLV、COLACT、SUSEN，其输出信号经由倒相器149输入至″与非″门144、146中的一个输入节点。″与非″门144的输出信号φ144经由延迟电路153与倒相器151输入″与非″门146的另一输入节点，延迟电路153的输出信号φ153输入″与非″门144的另一输入节点。延迟电路153具有比延迟电路152的延迟时间T1更短的预定延迟时间T2(例如130ns)。如倒相器149的输出信号φ149设于H电平，则″与非″门144与延迟电路153构成环形振荡器。″与非″门147接受″与非″门145、146的输出信号φ145、φ146，输出时钟信号SUSCLK。
接着，就DRAM的动作进行说明。如用于TTL***接口，如图23所示，信号MLV被设于H电平。响应预先输入的有效指令ACT，信号COLACT被设于H电平。如图23所示，在初始状态，信号SUSEN设于L电平，信号φ148、φ149固定于L电平，同时信号φ145、φ146被固定于H电平，时钟信号SUSCLK被固定于L电平。
如在某时刻跟时钟信号CLK同步地输入读出指令READ，则信号SUSEN从L电平升高至H电平，信号φ149从L电平升高至H电平。由此，″与非″门144与延迟电路153构成环形振荡器，延迟电路153的输出信号φ153每经过一个延迟时间T2则变成逻辑电平反相的时钟信号。时钟信号φ153经由倒相器151与″与非″门146、147反相而成为时钟信号SUSCLK。
如接着输入了预充电指令PRE，如图24所示，信号COLACT从H电平降低至L电平，信号φ149被降低至L电平，″与非″门144、146的输出信号φ144、φ146被固定于H电平，同时信号φ148被升高至H电平。由此，″与非″门143与延迟电路152构成环形振荡器，延迟电路152的输出信号φ152每经过延迟时间T1成为逻辑电平反相的时钟信号。时钟信号φ152在倒相器150与″与非″门145、147处反相而成为时钟信号SUSCLK。
如用于1.8V***接口，信号MLV被设于L电平。因此，信号SUSEN设于H电平时，则信号φ148与信号COLACT无关地被设于H电平，同时信号φ149被设于L电平。结果，时钟信号SUSCLK每经过延迟时间T1成为逻辑电平反相的时钟信号，即使输入预充电指令PRE后其周期也不改变。
以下，就DRAM中的指令CMD作补充说明。指令CMD按照图1中所示的控制信号CNT0～CNTi的逻辑电平的组合进行输入。如图25所示，内部电路5包括：存储阵列161，行解码器162，列解码器163，以及“读出放大器+输入输出控制电路”164。
存储阵列161包含：多行多列配置的多个存储单元MC，分别对应于多个行设置的多条字线WL，以及分别对应于多个列设置的多个位线对BLP。每个存储单元MC存储一个数据信号。
行解码器162根据行地址信号RA0～RAm选择多条字线WL中的任一字线WL，所选择的字线WL被设于H电平，使与该字线WL对应的各存储单元MC激活。
列解码器163根据列地址信号CA0～CAm选择多个位线对BLP中的任一个位线对BLP。“读出放大器+输入输出控制电路”164，将存储单元MC激活后在位线对BLP上产生的微小电位差放大，同时将列解码器163选择的位线对BLP与数据输入输出线对IOP相连接。数据输入输出线对IOP连接于由图1所示的输入电路4和输出电路6。
读出动作时，首先输入有效指令ACT。如有效指令ACT被输入，则在该项输入时提供的外部地址信号A0～Am被作为行地址信号RA0～RAm收纳，供给行解码器162。行解码器162将对应于行地址信号RA0～RAm的行的字线WL设于H电平，将该行的各存储单元MC激活。并且，“读出放大器+输入输出控制电路”164将各位线对BLP的电位差放大。
接着，如输入了读出指令READ，则在进行该输入时提供的外部地址信号A0～Am被作为列地址信号CA0～CAm收纳，供给列解码器163。列解码器163选择对应于列地址信号CA0～CAm的列的位线对BLP，所选择的位线对BLP由“读出放大器+输入输出控制电路”164连接到数据输入输出线对IOP。位线对BLP的电位差作为读出数据信号Q供给输出电路6，由输出电路6向外部输出。
接着，如输入了预充电指令PRE，则行解码器162与列解码器163结束选择动作，存储单元MC被去激活。
写入动作时，除了跟读出动作时同样地输入有效指令ACT与预充电指令外，还取代读出指令READ而输入写入指令WRITE。如输入了写入指令WRITE，则在进行该项输入时提供的外部地址信号A0～Am被作为列地址信号CA0～CAm收纳，供给列解码器163。列解码器163选择对应于列地址信号CA0～CAm的列位线对BLP，所选择的位线对BLP由“读出放大器+输入输出控制电路”164连接到数据输入输出线对IOP。经由输入电路4供给的数据信号D，经由数据输入线对IOP与选择的位线对BLP写入已被激活的存储单元MC。
本实施例6中，如用于TTL***接口，时钟信号SUSCLK的周期在有效期间被缩短，在预充电期间被延长。并且，如用于1.8V***接口，则时钟信号SUSCLK的周期在有效期间和预充电期间均被延长。因此，如用于TTL***接口，可以降低预充电期间的耗电；如用于1.8V***接口，则在有效期间与预充电期间耗电均可降低。
[实施例7]
图26是表示依据本发明实施例7的DRAM的输出缓冲器170结构的电路方框图。如图26所示，输出缓冲器170包括：P沟道MOS晶体管171～175，N沟道MOS晶体管176～178，以及电位发生电路179、180。P沟道MOS晶体管171与N沟道MOS晶体管176串联连接于输出用电源电位VDDQ的导线和电位发生电路179的输出节点N179之间，它们的栅极接受内部数据信号RDH。电位发生电路179由时钟信号SUSCLK驱动，如信号MLV为H电平，输出节点N179设于接地电位GND；如信号MLV为L电平，则输出节点N179设于负电位VBB。
P沟道MOS晶体管172连接在输出用电源电位VDDQ的导线和输出缓冲器170的输出节点N172之间，其栅极接受在MOS晶体管171、176之间的节点的信号ZOH。N沟道MOS晶体管177连接在输出节点N172和接地电位GND的导线之间，其栅极接受信号OL。
P沟道MOS晶体管173与N沟道MOS晶体管178连接在输出用电源电位VDDQ的导线和电位发生电路180的输出节点N180之间，它们的栅极接受内部数据信号RDH。电位发生电路180由时钟信号SUSCLK驱动，如信号MLV为H电平，输出节点N180设于接地电位GND；如信号MLV为L电平，则输出节点N180设于负电位VBB。P沟道MOS晶体管174、175串联连接在输出用电源电位VDDQ的导线和输出缓冲器170的输出节点N172之间，P沟道MOS晶体管174、175分别接受信号SLOW、ZOHS。信号ZOHS是出现于MOS晶体管173、178之间的节点上的信号。
例如，如用于TTL***接口，则节点N179、N180同设于接地电位GND。如为通常的通过速率，则信号SLOW设于L电平，P沟道MOS晶体管174导通。如信号RDH、OL分别设于H电平与L电平，则MOS晶体管172、175、176、178导通，同时MOS晶体管171、173、177截止，数据信号Q被设于H电平。
低通过速率时，则信号SLOW被设于H电平，P沟道MOS晶体管174截止。如P沟道MOS晶体管174截止，则P沟道MOS晶体管175中无电流通过。即P沟道MOS晶体管174也被截止。如信号RDH、OL分别被设于H电平与L电平，则MOS晶体管172、176、178导通，同时MOS晶体管171、173、177截止，P沟道MOS晶体管175中无电流通过，只由通过P沟道MOS晶体管172的电流将输出节点N172升高至H电平。因此，跟由通过P沟道MOS晶体管172、175的电流将输出节点N172升高至H电平的通常的通过速率相比，数据信号Q的输出速度变慢。如此，就实现了低通过速率方式。
虽然这里公开的实施例已对本发明作了详细描述，不应认为它们是对本发明的限定。本发明的范围并不局限于以上说明的内容，而应包括权利要求书范围所涵盖的、与权利要求范围的意思相当的及该范围内的所有变更。

Claims (9)

1.一种具有由第一电源电压驱动并接受具有比所述第一电源电压低的幅值电压的第一信号的第一方式，以及由比第一电源电压低的第二电源电压驱动并接受具有比所述第二电源电压低的幅值电压的第二信号的第二方式的半导体装置，其中设有：
在所述第一方式时被激活的、由和所述第二电源电压相同电平的第一内部电源电压驱动的、检测所述第一信号的电平是否高于第一阈值电压并输出具有与检测结果相应的电平的信号的第一逻辑电路；
在所述第二方式时被激活的、由比所述第一内部电源电压低的第二内部电源电压驱动的、检测所述第二信号的电平是否高于第二阈值电压并输出具有与检测结果相应的电平的信号的第二逻辑电路；以及
响应所述第一与第二逻辑电路的输出信号，执行预定动作的内部电路。
2.如权利要求1所述的半导体装置，其特征在于：
设有由所述第二内部电源电压驱动，接受所述第一与第二逻辑电路的输出信号，在所述第一方式时将所述第一逻辑电路的输出信号供给所述内部电路，在所述第二方式时将所述第二逻辑电路的输出信号供给所述内部电路的第三逻辑电路。
3.如权利要求1所述的半导体装置，其特征在于：
还设有将所述第二逻辑电路的输出信号的幅值电压变换成所述第一内部电源电压的电平变换电路，以及
由所述第一内部电源驱动，接受所述第一逻辑电路与所述电平变换电路的输出信号，在所述第一方式时将所述第一逻辑电路的输出信号供给所述内部电路，在所述第二方式时将所述电平变换电路的输出信号供给所述内部电路的第三逻辑电路。
4.如权利要求3所述的半导体装置，其特征在于：
还设有具有第一延迟时间的、在所述第一方式时使所述第三逻辑电路的输出信号延迟并供给所述内部电路的第一延迟电路，以及
具有比所述第一延迟时间短了所述电平变换电路的延迟时间和倒相器的延迟时间之间的差的第二延迟时间的、在所述第二方式时将所述第三逻辑电路的输出信号延迟并供给所述内部电路的第二延迟电路。
5.如权利要求1所述的半导体装置，其特征在于：
还设有产生所述第一内部电源电压的第一电压发生电路，以及
产生所述第二内部电源电压的第二电压发生电路。
6.如权利要求1所述的半导体装置，其特征在于：
所述半导体装置在所述第一方式时接受第一输出用电源电压，在所述第二方式时接受比所述第二电源电压低的第二输出用电源电压；
所述半导体装置还设有，
产生所述第一内部电源电压的电压发生电路，以及
由所述第一与第二输出用电源电压驱动的、将所述内部电路产生的信号向外部输出的输出电路；
所述第二输出用电源电压也作为所述第二内部电源电压使用。
7.如权利要求2所述的半导体装置，其特征在于：
还设有在所述第一与第二方式时产生所述第一内部电源电压的第一电压发生电路，
在所述第二方式时产生所述第二内部电源电压的第二电压发生电路，以及
连接在所述第一与第二电压发生电路的输出节点之间的、在所述第一方式时导通的开关元件；
所述第三逻辑电路在所述第一方式时由所述第一内部电源电压驱动。
8.如权利要求1所述的半导体装置，其特征在于：
所述半导体装置还接受输出用电源电压；
所述半导体装置还设有：接受所述第一与第二信号的外部端子，
包含连接在所述外部端子与所述输出用电源电压的导线之间的二极管元件和连接在所述外部端子与所述第一与第二逻辑电路的输入节点之间的电阻元件的、保护所述第一与第二逻辑电路不受加于所述外部端子的浪涌电压的影响的保护电路，以及
由所述输出用电源电压驱动的、将在所述内部电路产生的信号向外部输出的的输出电路。
9.如权利要求8所述的半导体装置，其特征在于：
在所述电阻元件由在接受基准电压的在P型阱表面形成的N型扩散层形成。
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