JPH05190670A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05190670A JPH05190670A JP569192A JP569192A JPH05190670A JP H05190670 A JPH05190670 A JP H05190670A JP 569192 A JP569192 A JP 569192A JP 569192 A JP569192 A JP 569192A JP H05190670 A JPH05190670 A JP H05190670A
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- Japan
- Prior art keywords
- power supply
- cell
- semiconductor integrated
- integrated circuit
- supply line
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路装置のサイズを大きくするこ
となくノイズの低減を可能にする。 【構成】 第1の駆動電源及び第1の接地電源によって
駆動されるディジタル回路と、第1の駆動電源及び接地
電源とは異なる第2の駆動電源及び第2の接地電源によ
って駆動され、電源ライン接続用セル17及びコーナセ
ル15を有しているアナログ回路と、を備え、電源ライ
ン接続用セル及びコーナセルのうちの少なくとも一方の
セル内に、一端が第2の駆動電源に接続され他端が第2
の接地電源に接続されるキャパシタ25を設けることを
特徴とする。
となくノイズの低減を可能にする。 【構成】 第1の駆動電源及び第1の接地電源によって
駆動されるディジタル回路と、第1の駆動電源及び接地
電源とは異なる第2の駆動電源及び第2の接地電源によ
って駆動され、電源ライン接続用セル17及びコーナセ
ル15を有しているアナログ回路と、を備え、電源ライ
ン接続用セル及びコーナセルのうちの少なくとも一方の
セル内に、一端が第2の駆動電源に接続され他端が第2
の接地電源に接続されるキャパシタ25を設けることを
特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、1チップ上にアナログ
回路及びディジタル回路が形成された半導体集積回路装
置に関するものである。
回路及びディジタル回路が形成された半導体集積回路装
置に関するものである。
【0002】
【従来の技術】一般に、1チップ上にアナログ回路とデ
ィジタル回路が形成された半導体集積回路装置において
は、ディジタル回路のオンオフによるノイズがアナログ
回路に影響を与え、特性劣化をまねくおそれがある。こ
のため、図2に示すように従来の半導体集積回路装置3
0においては、ディジタル回路とアナログ回路の各々の
接地電源及び駆動電源を分離独立させ、アナログ内部回
路セル21内の駆動電源ラインと接地電源ラインとの間
にキャパシタ25を設けることによってノイズ対策を行
っていた。なお図2において、ディジタル回路は接地電
源用パッド2a、駆動電源パッド2b、データ入力用パ
ット2cと、データ出力用パッド2d、接地電源ライン
3、駆動電源ライン4、及びディジタル内部回路5を備
えている。又アナログ回路は接地電源ライン10、駆動
電源ライン11、入力用セル13、出力用セル14、コ
ーナセル15、基準レベル入力用セル16、電源ライン
接続用セル17、駆動電源用セル18、接地電源用セル
19、及びアナログ内部回路セル21を備えている。な
お、アナログ回路とディジタル回路の間には電源分離用
セル7,8が設けられている。
ィジタル回路が形成された半導体集積回路装置において
は、ディジタル回路のオンオフによるノイズがアナログ
回路に影響を与え、特性劣化をまねくおそれがある。こ
のため、図2に示すように従来の半導体集積回路装置3
0においては、ディジタル回路とアナログ回路の各々の
接地電源及び駆動電源を分離独立させ、アナログ内部回
路セル21内の駆動電源ラインと接地電源ラインとの間
にキャパシタ25を設けることによってノイズ対策を行
っていた。なお図2において、ディジタル回路は接地電
源用パッド2a、駆動電源パッド2b、データ入力用パ
ット2cと、データ出力用パッド2d、接地電源ライン
3、駆動電源ライン4、及びディジタル内部回路5を備
えている。又アナログ回路は接地電源ライン10、駆動
電源ライン11、入力用セル13、出力用セル14、コ
ーナセル15、基準レベル入力用セル16、電源ライン
接続用セル17、駆動電源用セル18、接地電源用セル
19、及びアナログ内部回路セル21を備えている。な
お、アナログ回路とディジタル回路の間には電源分離用
セル7,8が設けられている。
【0003】
【発明が解決しようとする課題】上述のように従来の半
導体集積回路装置においてはアナログ内部回路セル21
内にキャパシタ25を設けることによってノイズ対策を
行っているが、ノイズを低減させるにはキャパシタの容
量を大きくする必要がある。アナログ内部回路セル21
内に容量の大きなキャパシタ25を設けると、内部回路
セル21のサイズが大きくなり、これにより半導体集積
回路装置30も大きくなるという問題があった。本発明
は上記事情を考慮してなされたものであって、半導体集
積回路装置のサイズを大きくすることなくノイズを低減
させることのできる半導体集積回路装置を提供すること
を目的とする。
導体集積回路装置においてはアナログ内部回路セル21
内にキャパシタ25を設けることによってノイズ対策を
行っているが、ノイズを低減させるにはキャパシタの容
量を大きくする必要がある。アナログ内部回路セル21
内に容量の大きなキャパシタ25を設けると、内部回路
セル21のサイズが大きくなり、これにより半導体集積
回路装置30も大きくなるという問題があった。本発明
は上記事情を考慮してなされたものであって、半導体集
積回路装置のサイズを大きくすることなくノイズを低減
させることのできる半導体集積回路装置を提供すること
を目的とする。
【0004】
【課題を解決するための手段】本発明による半導体集積
回路装置は、第1の駆動電源及び第1の接地電源によっ
て駆動されるディジタル回路と、前記第1の駆動電源及
び接地電源とは異なる第2の駆動電源及び第2の接地電
源によって駆動され、電源ライン接続用セル及びコーナ
セルを有しているアナログ回路と、を備え、前記電源ラ
イン接続用セル及びコーナセルのうちの少なくとも一方
のセル内に、一端が前記第2の駆動電源に接続され他端
が第2の接地電源に接続されるキャパシタを設けたこと
を特徴とする。
回路装置は、第1の駆動電源及び第1の接地電源によっ
て駆動されるディジタル回路と、前記第1の駆動電源及
び接地電源とは異なる第2の駆動電源及び第2の接地電
源によって駆動され、電源ライン接続用セル及びコーナ
セルを有しているアナログ回路と、を備え、前記電源ラ
イン接続用セル及びコーナセルのうちの少なくとも一方
のセル内に、一端が前記第2の駆動電源に接続され他端
が第2の接地電源に接続されるキャパシタを設けたこと
を特徴とする。
【0005】
【作用】このように構成された本発明の半導体集積回路
装置によれば、アナログ回路の電源接続用セル及びコー
ナセルのうちの少なくとも一方のセル内にノイズ低減用
のキャパシタが設けられている。一方上記セルは十分な
スペースを有しているため、半導体集積回路装置のサイ
ズを大きくすることなく、キャパシタの容量を大きくす
ることが可能となり、これによりノイズを低減させるこ
とができる。
装置によれば、アナログ回路の電源接続用セル及びコー
ナセルのうちの少なくとも一方のセル内にノイズ低減用
のキャパシタが設けられている。一方上記セルは十分な
スペースを有しているため、半導体集積回路装置のサイ
ズを大きくすることなく、キャパシタの容量を大きくす
ることが可能となり、これによりノイズを低減させるこ
とができる。
【0006】
【実施例】本発明による半導体集積回路装置の一実施例
を図1に示す。この実施例の半導体集積回路装置(以
下、回路装置という)1はディジタル回路と、アナログ
回路とを備えている。
を図1に示す。この実施例の半導体集積回路装置(以
下、回路装置という)1はディジタル回路と、アナログ
回路とを備えている。
【0007】ディジタル回路は接地電源用パッド2a、
駆動電源パッド2b、データ入力用パット2cと、デー
タ出力用パッド2d、接地電源ライン3、駆動電源ライ
ン4、及びディジタル内部回路5を備えている。又アナ
ログ回路は接地電源ライン10、駆動電源ライン11、
入力用セル13、出力用セル14、コーナセル15、基
準レベル入力用セル16、電源ライン接続用セル17、
駆動電源用セル18、接地電源用セル19、及びアナロ
グ内部回路セル21を備えている。なお、アナログ回路
とディジタル回路の間には電源分離用セル7,8が設け
られている。又、入力用セル13は入力用パッド13a
を、出力用セル14は出力用パッド14aを、基準レベ
ル入力用セル16は基準レベル入力用のパッド16aを
各々有している。
駆動電源パッド2b、データ入力用パット2cと、デー
タ出力用パッド2d、接地電源ライン3、駆動電源ライ
ン4、及びディジタル内部回路5を備えている。又アナ
ログ回路は接地電源ライン10、駆動電源ライン11、
入力用セル13、出力用セル14、コーナセル15、基
準レベル入力用セル16、電源ライン接続用セル17、
駆動電源用セル18、接地電源用セル19、及びアナロ
グ内部回路セル21を備えている。なお、アナログ回路
とディジタル回路の間には電源分離用セル7,8が設け
られている。又、入力用セル13は入力用パッド13a
を、出力用セル14は出力用パッド14aを、基準レベ
ル入力用セル16は基準レベル入力用のパッド16aを
各々有している。
【0008】電源ライン接続用セル17にはノイズを低
減させるために、一端が駆動電源ライン11に接続さ
れ、他端が接地電源ライン10に接続されるキャパシタ
25が設けられている。又、駆動電源用セル18には駆
動電源用パッド18aが、接地電源用セル19には接地
電源用パッド19aが設けられている。上述のように、
本実施例の回路装置1においては、電源ラインを接続す
るためのセル17内にノイズ低減用のキャパシタ25を
設けたことにより、アナログ内部回路セル21のサイズ
を従来より小さくすることが可能になる。又、セル17
は十分なスペースを有しているため、セル17内に設け
られるキャパシタ25の容量を大きくすることが可能に
なる。これにより、回路装置のサイズを大きくすること
なく、ノイズの低減を図ることができる。
減させるために、一端が駆動電源ライン11に接続さ
れ、他端が接地電源ライン10に接続されるキャパシタ
25が設けられている。又、駆動電源用セル18には駆
動電源用パッド18aが、接地電源用セル19には接地
電源用パッド19aが設けられている。上述のように、
本実施例の回路装置1においては、電源ラインを接続す
るためのセル17内にノイズ低減用のキャパシタ25を
設けたことにより、アナログ内部回路セル21のサイズ
を従来より小さくすることが可能になる。又、セル17
は十分なスペースを有しているため、セル17内に設け
られるキャパシタ25の容量を大きくすることが可能に
なる。これにより、回路装置のサイズを大きくすること
なく、ノイズの低減を図ることができる。
【0009】なお、上記実施例ではノイズ低減用のキャ
パシタ25を電源ライン接続用セル17内に設けたが、
セル17内に設ける代わりにコーナセル15内にも設け
ても同様の効果を得ることができるし、2つのセル1
5,17内に設けても良い。又、ノイズ低減用のキャパ
シタとしては、トランジスタを形成してこのトランジス
タのゲートとチャネルとの間の容量を利用することが可
能である。
パシタ25を電源ライン接続用セル17内に設けたが、
セル17内に設ける代わりにコーナセル15内にも設け
ても同様の効果を得ることができるし、2つのセル1
5,17内に設けても良い。又、ノイズ低減用のキャパ
シタとしては、トランジスタを形成してこのトランジス
タのゲートとチャネルとの間の容量を利用することが可
能である。
【0010】
【発明の効果】本発明によれば半導体集積回路装置のサ
イズを大きくすることなく、ノイズを低減させることが
できる。
イズを大きくすることなく、ノイズを低減させることが
できる。
【図1】本発明による半導体集積回路装置の一実施例の
平面図
平面図
【図2】従来の半導体集積回路装置の平面図
1 半導体集積回路装置 3 ディジタル回路の接地電源用ライン 4 ディジタル回路の駆動電源用ライン 5 ディジタル内部回路 7,8 電源分離用セル 10 アナログ回路接地電源用ライン 11 アナログ回路駆動電源用ライン 13 アナログ回路入力用セル 14 アナログ回路出力用セル 15 コーナセル 16 アナログ回路基準レベル用入力セル 17 アナログ回路電源ライン接続用セル 18 アナログ回路駆動電源用セル 19 アナログ回路接地電源用セル 21 アナログ内部回路セル 25 キャパシタ
Claims (1)
- 【請求項1】第1の駆動電源及び第1の接地電源によっ
て駆動されるディジタル回路と、 前記第1の駆動電源及び接地電源とは異なる第2の駆動
電源及び第2の接地電源によって駆動され、電源ライン
接続用セル及びコーナセルを有しているアナログ回路
と、 を備え、前記電源ライン接続用セル及びコーナセルのう
ちの少なくとも一方のセル内に、一端が前記第2の駆動
電源に接続され他端が第2の接地電源に接続されるキャ
パシタを設けたことを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP569192A JPH05190670A (ja) | 1992-01-16 | 1992-01-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP569192A JPH05190670A (ja) | 1992-01-16 | 1992-01-16 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05190670A true JPH05190670A (ja) | 1993-07-30 |
Family
ID=11618128
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP569192A Withdrawn JPH05190670A (ja) | 1992-01-16 | 1992-01-16 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05190670A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6337593B1 (en) | 1997-12-26 | 2002-01-08 | Hitachi, Ltd. | Semiconductor integrated circuit |
WO2021090471A1 (ja) * | 2019-11-08 | 2021-05-14 | 株式会社ソシオネクスト | 半導体集積回路装置 |
-
1992
- 1992-01-16 JP JP569192A patent/JPH05190670A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6337593B1 (en) | 1997-12-26 | 2002-01-08 | Hitachi, Ltd. | Semiconductor integrated circuit |
WO2021090471A1 (ja) * | 2019-11-08 | 2021-05-14 | 株式会社ソシオネクスト | 半導体集積回路装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |