JPH05190670A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05190670A JPH05190670A JP569192A JP569192A JPH05190670A JP H05190670 A JPH05190670 A JP H05190670A JP 569192 A JP569192 A JP 569192A JP 569192 A JP569192 A JP 569192A JP H05190670 A JPH05190670 A JP H05190670A
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- Japan
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- power supply
- cell
- semiconductor integrated
- integrated circuit
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路装置のサイズを大きくするこ
となくノイズの低減を可能にする。 【構成】 第１の駆動電源及び第１の接地電源によって
駆動されるディジタル回路と、第１の駆動電源及び接地
電源とは異なる第２の駆動電源及び第２の接地電源によ
って駆動され、電源ライン接続用セル１７及びコーナセ
ル１５を有しているアナログ回路と、を備え、電源ライ
ン接続用セル及びコーナセルのうちの少なくとも一方の
セル内に、一端が第２の駆動電源に接続され他端が第２
の接地電源に接続されるキャパシタ２５を設けることを
特徴とする。
となくノイズの低減を可能にする。 【構成】 第１の駆動電源及び第１の接地電源によって
駆動されるディジタル回路と、第１の駆動電源及び接地
電源とは異なる第２の駆動電源及び第２の接地電源によ
って駆動され、電源ライン接続用セル１７及びコーナセ
ル１５を有しているアナログ回路と、を備え、電源ライ
ン接続用セル及びコーナセルのうちの少なくとも一方の
セル内に、一端が第２の駆動電源に接続され他端が第２
の接地電源に接続されるキャパシタ２５を設けることを
特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、１チップ上にアナログ
回路及びディジタル回路が形成された半導体集積回路装
置に関するものである。
回路及びディジタル回路が形成された半導体集積回路装
置に関するものである。
【０００２】
【従来の技術】一般に、１チップ上にアナログ回路とデ
ィジタル回路が形成された半導体集積回路装置において
は、ディジタル回路のオンオフによるノイズがアナログ
回路に影響を与え、特性劣化をまねくおそれがある。こ
のため、図２に示すように従来の半導体集積回路装置３
０においては、ディジタル回路とアナログ回路の各々の
接地電源及び駆動電源を分離独立させ、アナログ内部回
路セル２１内の駆動電源ラインと接地電源ラインとの間
にキャパシタ２５を設けることによってノイズ対策を行
っていた。なお図２において、ディジタル回路は接地電
源用パッド２ａ、駆動電源パッド２ｂ、データ入力用パ
ット２ｃと、データ出力用パッド２ｄ、接地電源ライン
３、駆動電源ライン４、及びディジタル内部回路５を備
えている。又アナログ回路は接地電源ライン１０、駆動
電源ライン１１、入力用セル１３、出力用セル１４、コ
ーナセル１５、基準レベル入力用セル１６、電源ライン
接続用セル１７、駆動電源用セル１８、接地電源用セル
１９、及びアナログ内部回路セル２１を備えている。な
お、アナログ回路とディジタル回路の間には電源分離用
セル７，８が設けられている。
ィジタル回路が形成された半導体集積回路装置において
は、ディジタル回路のオンオフによるノイズがアナログ
回路に影響を与え、特性劣化をまねくおそれがある。こ
のため、図２に示すように従来の半導体集積回路装置３
０においては、ディジタル回路とアナログ回路の各々の
接地電源及び駆動電源を分離独立させ、アナログ内部回
路セル２１内の駆動電源ラインと接地電源ラインとの間
にキャパシタ２５を設けることによってノイズ対策を行
っていた。なお図２において、ディジタル回路は接地電
源用パッド２ａ、駆動電源パッド２ｂ、データ入力用パ
ット２ｃと、データ出力用パッド２ｄ、接地電源ライン
３、駆動電源ライン４、及びディジタル内部回路５を備
えている。又アナログ回路は接地電源ライン１０、駆動
電源ライン１１、入力用セル１３、出力用セル１４、コ
ーナセル１５、基準レベル入力用セル１６、電源ライン
接続用セル１７、駆動電源用セル１８、接地電源用セル
１９、及びアナログ内部回路セル２１を備えている。な
お、アナログ回路とディジタル回路の間には電源分離用
セル７，８が設けられている。
【０００３】
【発明が解決しようとする課題】上述のように従来の半
導体集積回路装置においてはアナログ内部回路セル２１
内にキャパシタ２５を設けることによってノイズ対策を
行っているが、ノイズを低減させるにはキャパシタの容
量を大きくする必要がある。アナログ内部回路セル２１
内に容量の大きなキャパシタ２５を設けると、内部回路
セル２１のサイズが大きくなり、これにより半導体集積
回路装置３０も大きくなるという問題があった。本発明
は上記事情を考慮してなされたものであって、半導体集
積回路装置のサイズを大きくすることなくノイズを低減
させることのできる半導体集積回路装置を提供すること
を目的とする。
導体集積回路装置においてはアナログ内部回路セル２１
内にキャパシタ２５を設けることによってノイズ対策を
行っているが、ノイズを低減させるにはキャパシタの容
量を大きくする必要がある。アナログ内部回路セル２１
内に容量の大きなキャパシタ２５を設けると、内部回路
セル２１のサイズが大きくなり、これにより半導体集積
回路装置３０も大きくなるという問題があった。本発明
は上記事情を考慮してなされたものであって、半導体集
積回路装置のサイズを大きくすることなくノイズを低減
させることのできる半導体集積回路装置を提供すること
を目的とする。
【０００４】
【課題を解決するための手段】本発明による半導体集積
回路装置は、第１の駆動電源及び第１の接地電源によっ
て駆動されるディジタル回路と、前記第１の駆動電源及
び接地電源とは異なる第２の駆動電源及び第２の接地電
源によって駆動され、電源ライン接続用セル及びコーナ
セルを有しているアナログ回路と、を備え、前記電源ラ
イン接続用セル及びコーナセルのうちの少なくとも一方
のセル内に、一端が前記第２の駆動電源に接続され他端
が第２の接地電源に接続されるキャパシタを設けたこと
を特徴とする。
回路装置は、第１の駆動電源及び第１の接地電源によっ
て駆動されるディジタル回路と、前記第１の駆動電源及
び接地電源とは異なる第２の駆動電源及び第２の接地電
源によって駆動され、電源ライン接続用セル及びコーナ
セルを有しているアナログ回路と、を備え、前記電源ラ
イン接続用セル及びコーナセルのうちの少なくとも一方
のセル内に、一端が前記第２の駆動電源に接続され他端
が第２の接地電源に接続されるキャパシタを設けたこと
を特徴とする。
【０００５】
【作用】このように構成された本発明の半導体集積回路
装置によれば、アナログ回路の電源接続用セル及びコー
ナセルのうちの少なくとも一方のセル内にノイズ低減用
のキャパシタが設けられている。一方上記セルは十分な
スペースを有しているため、半導体集積回路装置のサイ
ズを大きくすることなく、キャパシタの容量を大きくす
ることが可能となり、これによりノイズを低減させるこ
とができる。
装置によれば、アナログ回路の電源接続用セル及びコー
ナセルのうちの少なくとも一方のセル内にノイズ低減用
のキャパシタが設けられている。一方上記セルは十分な
スペースを有しているため、半導体集積回路装置のサイ
ズを大きくすることなく、キャパシタの容量を大きくす
ることが可能となり、これによりノイズを低減させるこ
とができる。
【０００６】
【実施例】本発明による半導体集積回路装置の一実施例
を図１に示す。この実施例の半導体集積回路装置（以
下、回路装置という）１はディジタル回路と、アナログ
回路とを備えている。
を図１に示す。この実施例の半導体集積回路装置（以
下、回路装置という）１はディジタル回路と、アナログ
回路とを備えている。
【０００７】ディジタル回路は接地電源用パッド２ａ、
駆動電源パッド２ｂ、データ入力用パット２ｃと、デー
タ出力用パッド２ｄ、接地電源ライン３、駆動電源ライ
ン４、及びディジタル内部回路５を備えている。又アナ
ログ回路は接地電源ライン１０、駆動電源ライン１１、
入力用セル１３、出力用セル１４、コーナセル１５、基
準レベル入力用セル１６、電源ライン接続用セル１７、
駆動電源用セル１８、接地電源用セル１９、及びアナロ
グ内部回路セル２１を備えている。なお、アナログ回路
とディジタル回路の間には電源分離用セル７，８が設け
られている。又、入力用セル１３は入力用パッド１３ａ
を、出力用セル１４は出力用パッド１４ａを、基準レベ
ル入力用セル１６は基準レベル入力用のパッド１６ａを
各々有している。
駆動電源パッド２ｂ、データ入力用パット２ｃと、デー
タ出力用パッド２ｄ、接地電源ライン３、駆動電源ライ
ン４、及びディジタル内部回路５を備えている。又アナ
ログ回路は接地電源ライン１０、駆動電源ライン１１、
入力用セル１３、出力用セル１４、コーナセル１５、基
準レベル入力用セル１６、電源ライン接続用セル１７、
駆動電源用セル１８、接地電源用セル１９、及びアナロ
グ内部回路セル２１を備えている。なお、アナログ回路
とディジタル回路の間には電源分離用セル７，８が設け
られている。又、入力用セル１３は入力用パッド１３ａ
を、出力用セル１４は出力用パッド１４ａを、基準レベ
ル入力用セル１６は基準レベル入力用のパッド１６ａを
各々有している。
【０００８】電源ライン接続用セル１７にはノイズを低
減させるために、一端が駆動電源ライン１１に接続さ
れ、他端が接地電源ライン１０に接続されるキャパシタ
２５が設けられている。又、駆動電源用セル１８には駆
動電源用パッド１８ａが、接地電源用セル１９には接地
電源用パッド１９ａが設けられている。上述のように、
本実施例の回路装置１においては、電源ラインを接続す
るためのセル１７内にノイズ低減用のキャパシタ２５を
設けたことにより、アナログ内部回路セル２１のサイズ
を従来より小さくすることが可能になる。又、セル１７
は十分なスペースを有しているため、セル１７内に設け
られるキャパシタ２５の容量を大きくすることが可能に
なる。これにより、回路装置のサイズを大きくすること
なく、ノイズの低減を図ることができる。
減させるために、一端が駆動電源ライン１１に接続さ
れ、他端が接地電源ライン１０に接続されるキャパシタ
２５が設けられている。又、駆動電源用セル１８には駆
動電源用パッド１８ａが、接地電源用セル１９には接地
電源用パッド１９ａが設けられている。上述のように、
本実施例の回路装置１においては、電源ラインを接続す
るためのセル１７内にノイズ低減用のキャパシタ２５を
設けたことにより、アナログ内部回路セル２１のサイズ
を従来より小さくすることが可能になる。又、セル１７
は十分なスペースを有しているため、セル１７内に設け
られるキャパシタ２５の容量を大きくすることが可能に
なる。これにより、回路装置のサイズを大きくすること
なく、ノイズの低減を図ることができる。
【０００９】なお、上記実施例ではノイズ低減用のキャ
パシタ２５を電源ライン接続用セル１７内に設けたが、
セル１７内に設ける代わりにコーナセル１５内にも設け
ても同様の効果を得ることができるし、２つのセル１
５，１７内に設けても良い。又、ノイズ低減用のキャパ
シタとしては、トランジスタを形成してこのトランジス
タのゲートとチャネルとの間の容量を利用することが可
能である。
パシタ２５を電源ライン接続用セル１７内に設けたが、
セル１７内に設ける代わりにコーナセル１５内にも設け
ても同様の効果を得ることができるし、２つのセル１
５，１７内に設けても良い。又、ノイズ低減用のキャパ
シタとしては、トランジスタを形成してこのトランジス
タのゲートとチャネルとの間の容量を利用することが可
能である。
【００１０】
【発明の効果】本発明によれば半導体集積回路装置のサ
イズを大きくすることなく、ノイズを低減させることが
できる。
イズを大きくすることなく、ノイズを低減させることが
できる。
【図１】本発明による半導体集積回路装置の一実施例の
平面図
平面図
【図２】従来の半導体集積回路装置の平面図
１ 半導体集積回路装置 ３ ディジタル回路の接地電源用ライン ４ ディジタル回路の駆動電源用ライン ５ ディジタル内部回路 ７，８ 電源分離用セル １０ アナログ回路接地電源用ライン １１ アナログ回路駆動電源用ライン １３ アナログ回路入力用セル １４ アナログ回路出力用セル １５ コーナセル １６ アナログ回路基準レベル用入力セル １７ アナログ回路電源ライン接続用セル １８ アナログ回路駆動電源用セル １９ アナログ回路接地電源用セル ２１ アナログ内部回路セル ２５ キャパシタ
Claims (1)
- 【請求項１】第１の駆動電源及び第１の接地電源によっ
て駆動されるディジタル回路と、 前記第１の駆動電源及び接地電源とは異なる第２の駆動
電源及び第２の接地電源によって駆動され、電源ライン
接続用セル及びコーナセルを有しているアナログ回路
と、 を備え、前記電源ライン接続用セル及びコーナセルのう
ちの少なくとも一方のセル内に、一端が前記第２の駆動
電源に接続され他端が第２の接地電源に接続されるキャ
パシタを設けたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP569192A JPH05190670A (ja) | 1992-01-16 | 1992-01-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP569192A JPH05190670A (ja) | 1992-01-16 | 1992-01-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190670A true JPH05190670A (ja) | 1993-07-30 |
Family
ID=11618128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP569192A Withdrawn JPH05190670A (ja) | 1992-01-16 | 1992-01-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190670A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337593B1 (en) | 1997-12-26 | 2002-01-08 | Hitachi, Ltd. | Semiconductor integrated circuit |
| WO2021090471A1 (ja) * | 2019-11-08 | 2021-05-14 | 株式会社ソシオネクスト | 半導体集積回路装置 |
-
1992
- 1992-01-16 JP JP569192A patent/JPH05190670A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337593B1 (en) | 1997-12-26 | 2002-01-08 | Hitachi, Ltd. | Semiconductor integrated circuit |
| WO2021090471A1 (ja) * | 2019-11-08 | 2021-05-14 | 株式会社ソシオネクスト | 半導体集積回路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |