JP3503961B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 239000000758 substrate Substances 0.000 claims description 116
- 238000001514 detection method Methods 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Dram (AREA)
Description
【0001】
【産業上の利用分野】本発明は、半導体装置に係わり、
特にMOSFETを含んだ集積回路においてそのデバイ
スを含む基板の電位を変化させるようにした半導体装置
に関する。
特にMOSFETを含んだ集積回路においてそのデバイ
スを含む基板の電位を変化させるようにした半導体装置
に関する。
【0002】
【従来の技術】集積回路の中にはMOSFETが多数含
まれるが、MOSFETにはしきい値が存在し、このし
きい値によりトランジスタのON−OFF特性が決ま
る。このしきい値は、集積回路のスピード、スタンドバ
イ電流などの制限、つまりMOSFETのドライブ能力
やゲート電圧が0Vのときのリーク電流によって決ま
る。
まれるが、MOSFETにはしきい値が存在し、このし
きい値によりトランジスタのON−OFF特性が決ま
る。このしきい値は、集積回路のスピード、スタンドバ
イ電流などの制限、つまりMOSFETのドライブ能力
やゲート電圧が0Vのときのリーク電流によって決ま
る。
【0003】MOSFETのしきい値は通常、ゲート酸
化膜厚やゲート酸化膜下のSi基板における不純物濃度
によって制限される。一般にしきい値を高くするために
は、ゲート酸化膜厚を増加したり、ゲート酸化膜下のS
i基板の不純物濃度を高くすればよい。逆に、しきい値
を低くするためには、ゲート酸化膜厚を薄くし、ゲート
酸化膜下のSi基板の不純物濃度を低くすればよい。し
かし、しきい値が高ければ、リーク電流が抑えられる代
わりにMOSFETのドライブ能力は落ちる。逆に、し
きい値が低いと、MOSFETのドライブ能力が増加す
る代わりにリーク電流は増大する。
化膜厚やゲート酸化膜下のSi基板における不純物濃度
によって制限される。一般にしきい値を高くするために
は、ゲート酸化膜厚を増加したり、ゲート酸化膜下のS
i基板の不純物濃度を高くすればよい。逆に、しきい値
を低くするためには、ゲート酸化膜厚を薄くし、ゲート
酸化膜下のSi基板の不純物濃度を低くすればよい。し
かし、しきい値が高ければ、リーク電流が抑えられる代
わりにMOSFETのドライブ能力は落ちる。逆に、し
きい値が低いと、MOSFETのドライブ能力が増加す
る代わりにリーク電流は増大する。
【0004】このように、MOSFETのしきい値が決
まってしまうと、リーク電流とドライブ能力は自ずから
決まってしまう。また、MOSFETを微細化すると、
パンチスルーやショートチャネル効果を防ぐためにゲー
ト酸化膜厚を薄くする必要があるが、この場合には過度
に不純物濃度を高くしないと所望のしきい値が得られな
い。
まってしまうと、リーク電流とドライブ能力は自ずから
決まってしまう。また、MOSFETを微細化すると、
パンチスルーやショートチャネル効果を防ぐためにゲー
ト酸化膜厚を薄くする必要があるが、この場合には過度
に不純物濃度を高くしないと所望のしきい値が得られな
い。
【0005】上記の問題点を解決するために集積回路の
一部、又は全てに基板バイアスをかける方法などが提案
されており、これらの方法はDRAMを中心に実施され
ている。基板バイアスを印加するとMOSFETのしき
い値は高くなるので、不純物濃度が多少低くともリーク
電流を下げられる。また、集積回路中のMOSFETの
ゲート酸化膜下のSi基板の不純物濃度を場所によって
変化させることにより、ドライブ能力を重視するMOS
FETのしきい値は低く設定し、リーク電流を重視する
MOSFETのしきい値を高くすることが提案され、実
施されてきた。
一部、又は全てに基板バイアスをかける方法などが提案
されており、これらの方法はDRAMを中心に実施され
ている。基板バイアスを印加するとMOSFETのしき
い値は高くなるので、不純物濃度が多少低くともリーク
電流を下げられる。また、集積回路中のMOSFETの
ゲート酸化膜下のSi基板の不純物濃度を場所によって
変化させることにより、ドライブ能力を重視するMOS
FETのしきい値は低く設定し、リーク電流を重視する
MOSFETのしきい値を高くすることが提案され、実
施されてきた。
【0006】これらの改善方法は集積度が低いときや動
作電圧が5Vまでは有効であった。しかし、集積度が増
すと、高速化と低スタンドバイのためのMOSFETの
作成方法が非常に違ってきて、プロセス上の困難度が増
してきた。また、動作電圧が下がってくると、しきい値
が動作電圧に占める割合が増加して、更にこの困難度が
増してきた。
作電圧が5Vまでは有効であった。しかし、集積度が増
すと、高速化と低スタンドバイのためのMOSFETの
作成方法が非常に違ってきて、プロセス上の困難度が増
してきた。また、動作電圧が下がってくると、しきい値
が動作電圧に占める割合が増加して、更にこの困難度が
増してきた。
【0007】例えば、動作電圧が1.5Vでは高速性を
維持するためにはしきい値が0.3V以下であること、
つまり動作電圧の約2割以下であることが必要であるこ
とが解析的に判っている。一方、300k以上のゲート
を持つロジック集積回路のスタンドバイを約10μA以
下にしようとすると、しきい値は0.6V以上にしなけ
ればならない。また、動作電圧が異なる場合には、高速
性を維持するためのしきい値が異なり、例えば、動作電
圧が3Vでは0.6V以下、1.5Vでは0.3V以下
となってしまう。このため、従来方法ではこれらの両立
は非常に困難であった。
維持するためにはしきい値が0.3V以下であること、
つまり動作電圧の約2割以下であることが必要であるこ
とが解析的に判っている。一方、300k以上のゲート
を持つロジック集積回路のスタンドバイを約10μA以
下にしようとすると、しきい値は0.6V以上にしなけ
ればならない。また、動作電圧が異なる場合には、高速
性を維持するためのしきい値が異なり、例えば、動作電
圧が3Vでは0.6V以下、1.5Vでは0.3V以下
となってしまう。このため、従来方法ではこれらの両立
は非常に困難であった。
【0008】
【発明が解決しようとする課題】このように従来、MO
SFETを有する半導体装置においては、集積回路中の
1つのMOSFETが実現できるしきい値が一つのみで
あることから、集積回路の高速化と低スタンドバイの両
立、又は、動作電圧が異なる場合における最適しきい値
の設定は困難であった。
SFETを有する半導体装置においては、集積回路中の
1つのMOSFETが実現できるしきい値が一つのみで
あることから、集積回路の高速化と低スタンドバイの両
立、又は、動作電圧が異なる場合における最適しきい値
の設定は困難であった。
【0009】本発明は、このような事情を考慮してなさ
れたものであり、本発明の目的は、高速性を重視する時
と低消費電力を重視する時のような動作電圧によってM
OSFETのしきい値をそれぞれ最適に設定することが
できる半導体装置を提供することにある。
れたものであり、本発明の目的は、高速性を重視する時
と低消費電力を重視する時のような動作電圧によってM
OSFETのしきい値をそれぞれ最適に設定することが
できる半導体装置を提供することにある。
【0010】
【課題を解決するための手段】本発明の骨子は、主回路
に供給される動作電圧の値によってMOSFETの形成
された基板バイアスを変化させることにある。つまり、
もともとのMOSFETのしきい値を低く設定してお
き、例えば回路性能を重視する動作時にはそのまま動作
させ、スタンドバイ時には基板バイアスを働かせ、MO
SFETのしきい値を高く変化させ、MOSFETのリ
ーク電流を抑え、スタンドバイ電流を低くすることを特
徴とする。
に供給される動作電圧の値によってMOSFETの形成
された基板バイアスを変化させることにある。つまり、
もともとのMOSFETのしきい値を低く設定してお
き、例えば回路性能を重視する動作時にはそのまま動作
させ、スタンドバイ時には基板バイアスを働かせ、MO
SFETのしきい値を高く変化させ、MOSFETのリ
ーク電流を抑え、スタンドバイ電流を低くすることを特
徴とする。
【0011】本発明の第1の半導体装置は、第1導電型
の半導体基板と、この基板上に形成されたpチャネル又
はnチャネルのMOSFETを含む主回路と、前記基板
に印加されるバイアスを前記主回路に供給される動作電
圧に応じて可変設定する手段とを具備し、前記バイアス
を可変設定する手段は、前記基板上に設けられた基板バ
イアス発生回路であって、この基板バイアス発生回路
は、前記基板上に設けられた前記主回路に供給される動
作電圧を検知する検知回路によって制御されることを特
徴とする。
の半導体基板と、この基板上に形成されたpチャネル又
はnチャネルのMOSFETを含む主回路と、前記基板
に印加されるバイアスを前記主回路に供給される動作電
圧に応じて可変設定する手段とを具備し、前記バイアス
を可変設定する手段は、前記基板上に設けられた基板バ
イアス発生回路であって、この基板バイアス発生回路
は、前記基板上に設けられた前記主回路に供給される動
作電圧を検知する検知回路によって制御されることを特
徴とする。
【0012】本発明の第2の半導体装置は、第1導電型
の半導体基板と、この基板の表面部に選択的に形成され
た第2導電型のウェル領域と、前記基板上に形成された
pチャネル又はnチャネルのMOSFETと前記ウェル
領域上に形成されたnチャネル又はpチャネルのMOS
FETとを含む主回路と、前記基板に印加されるバイア
ス及びウェル領域にかかるバイアスの少なくとも一方を
前記主回路に供給される動作電圧に応じて可変設定する
手段とを具備し、前記バイアスを可変設定する手段は、
前記基板上に設けられた基板バイアス発生回路であっ
て、この基板バイアス発生回路は、前記基板上に設けら
れた前記主回路に供給される動作電圧を検知する検知回
路によって制御されることを特徴とする。
の半導体基板と、この基板の表面部に選択的に形成され
た第2導電型のウェル領域と、前記基板上に形成された
pチャネル又はnチャネルのMOSFETと前記ウェル
領域上に形成されたnチャネル又はpチャネルのMOS
FETとを含む主回路と、前記基板に印加されるバイア
ス及びウェル領域にかかるバイアスの少なくとも一方を
前記主回路に供給される動作電圧に応じて可変設定する
手段とを具備し、前記バイアスを可変設定する手段は、
前記基板上に設けられた基板バイアス発生回路であっ
て、この基板バイアス発生回路は、前記基板上に設けら
れた前記主回路に供給される動作電圧を検知する検知回
路によって制御されることを特徴とする。
【0013】
【作用】本発明によれば、主回路に供給される動作電圧
に応じて基板バイアスを可変設定することにより、高速
性と低消費電力の両立、又は、動作電圧が異なる場合に
おける最適しきい値設定を達成することが可能となる。
に応じて基板バイアスを可変設定することにより、高速
性と低消費電力の両立、又は、動作電圧が異なる場合に
おける最適しきい値設定を達成することが可能となる。
【0014】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。図1は、本発明の第1の参考例に係わる半導
体装置の回路構成を示すブロック図である。図中1はn
型基板にpウェルを持つCMOS構造のLSIチップ、
2は外部とのデータの授受を行う入出力回路、3は入出
力回路2を介して供給される信号6に基づいて例えば−
0.5Vと0.5Vの電位を発生させる基板バイアス発
生回路、4はpチャネル及びnチャネルのMOSFET
を含む主回路である。LSIチップ1内に、上記入出力
回路2、基板バイアス発生回路3及び主回路4が内蔵さ
れている。
説明する。図1は、本発明の第1の参考例に係わる半導
体装置の回路構成を示すブロック図である。図中1はn
型基板にpウェルを持つCMOS構造のLSIチップ、
2は外部とのデータの授受を行う入出力回路、3は入出
力回路2を介して供給される信号6に基づいて例えば−
0.5Vと0.5Vの電位を発生させる基板バイアス発
生回路、4はpチャネル及びnチャネルのMOSFET
を含む主回路である。LSIチップ1内に、上記入出力
回路2、基板バイアス発生回路3及び主回路4が内蔵さ
れている。
【0015】図2は、LSIチップ1の素子構造、特に
主回路4における基本素子構造を示す断面図である。n
型Si基板(第1導電型半導体基板)21の表面層の一
部に、pウェル(第2導電型ウェル)31が形成されて
いる。基板21の表面にはp+ 型のソース・ドレイン領
域22とゲート酸化膜23及びゲート電極24からなる
pチャネルMOSFET(第1のMOSFET)が形成
され、pウェル31の表面にはn+ 型のソース・ドレイ
ン領域32とゲート酸化膜33及びゲート電極34から
なるnチャネルMOSFET(第2のMOSFET)が
形成されている。そして、pチャネルMOSFETとn
チャネルMOSFETとの間には素子分離用絶縁膜41
が形成されている。
主回路4における基本素子構造を示す断面図である。n
型Si基板(第1導電型半導体基板)21の表面層の一
部に、pウェル(第2導電型ウェル)31が形成されて
いる。基板21の表面にはp+ 型のソース・ドレイン領
域22とゲート酸化膜23及びゲート電極24からなる
pチャネルMOSFET(第1のMOSFET)が形成
され、pウェル31の表面にはn+ 型のソース・ドレイ
ン領域32とゲート酸化膜33及びゲート電極34から
なるnチャネルMOSFET(第2のMOSFET)が
形成されている。そして、pチャネルMOSFETとn
チャネルMOSFETとの間には素子分離用絶縁膜41
が形成されている。
【0016】次に、本参考装置の回路動作について説明
する。LSIチップ1には最小寸法が0.5μmのnチ
ャネルMOSFET(以下、nMOSと略記する)とp
チャネルMOSFET(以下、pMOSと略記する)が
含まれている。また、ゲート酸化膜厚は11nmで、不
純物濃度のピーク値は約1.5×1017cm-3である。
基板バイアスが0VのときのnMOSのしきい値が0.
3Vで、pMOSのしきい値が−0.3Vである。
する。LSIチップ1には最小寸法が0.5μmのnチ
ャネルMOSFET(以下、nMOSと略記する)とp
チャネルMOSFET(以下、pMOSと略記する)が
含まれている。また、ゲート酸化膜厚は11nmで、不
純物濃度のピーク値は約1.5×1017cm-3である。
基板バイアスが0VのときのnMOSのしきい値が0.
3Vで、pMOSのしきい値が−0.3Vである。
【0017】このLSIチップ1がスタンドバイモード
になると、信号7と8の経路を通ってnMOSのあるp
ウェル31に−0.5Vの電位を、pMOSのあるn型
基板21に0.5Vの電位を発生させる。すると、nM
OSのしきい値は約0.6Vとなり、pMOSのしきい
値は約−0.6Vとなる。これにより、MOSFETの
サブスレッショルドリーク電流は約1pA/μmとな
り、LSIチップ1に含まれるトランジスタの幅の長さ
の合計を約10mとすると、LSI全体で10μAの非
常に低いスタンドバイ電流を実現できる。一方、動作時
は基板バイアスを発生させずに0Vになり、nMOSの
しきい値は0.3Vで、pMOSのしきい値は−0.3
Vなので、LSIチップとしての性能を全く損なわな
い。
になると、信号7と8の経路を通ってnMOSのあるp
ウェル31に−0.5Vの電位を、pMOSのあるn型
基板21に0.5Vの電位を発生させる。すると、nM
OSのしきい値は約0.6Vとなり、pMOSのしきい
値は約−0.6Vとなる。これにより、MOSFETの
サブスレッショルドリーク電流は約1pA/μmとな
り、LSIチップ1に含まれるトランジスタの幅の長さ
の合計を約10mとすると、LSI全体で10μAの非
常に低いスタンドバイ電流を実現できる。一方、動作時
は基板バイアスを発生させずに0Vになり、nMOSの
しきい値は0.3Vで、pMOSのしきい値は−0.3
Vなので、LSIチップとしての性能を全く損なわな
い。
【0018】本参考装置の回路動作のもう一つの例を説
明する。同様の集積回路において基板バイアスが0Vの
ときのnMOSのしきい値を0.6Vに、pMOSのし
きい値を−0.6Vにしておく。このときのMOSFE
Tのサブスレッショルドリーク電流は約1pA/μmと
なり、LSIチップ1に含まれるトランジスタの幅の長
さの合計を約10mとすると、LSIチップ全体で10
μAの非常に低いスタンドバイ電流を実現できる。
明する。同様の集積回路において基板バイアスが0Vの
ときのnMOSのしきい値を0.6Vに、pMOSのし
きい値を−0.6Vにしておく。このときのMOSFE
Tのサブスレッショルドリーク電流は約1pA/μmと
なり、LSIチップ1に含まれるトランジスタの幅の長
さの合計を約10mとすると、LSIチップ全体で10
μAの非常に低いスタンドバイ電流を実現できる。
【0019】一方、動作時は信号7と8の経路を通って
nMOSのあるpウェル31に0.3Vの電位を、pM
OSのあるn型基板21に−0.3Vの電位を発生させ
る。すると、nMOSのしきい値は約0.3V、pMO
Sのしきい値は約−0.3Vとなり、やはりLSIチッ
プとしての性能を全く損なわない。
nMOSのあるpウェル31に0.3Vの電位を、pM
OSのあるn型基板21に−0.3Vの電位を発生させ
る。すると、nMOSのしきい値は約0.3V、pMO
Sのしきい値は約−0.3Vとなり、やはりLSIチッ
プとしての性能を全く損なわない。
【0020】このように本参考例によれば、LSIチッ
プ1内に主回路4と共に基板バイアス発生回路3を設
け、MOSFETの動作モードに応じて基板バイアスを
可変設定している。このため、高速性を重視するときに
はMOSFETのしきい値を低く設定でき、スタンドバ
イ時などの低消費電力が重視されるときにはMOSFE
Tのしきい値を高く設定することができる。従って、動
作時におけるドライブ能力を向上させると共に、スタン
ドバイ時におけるリーク電流を低減させることができ、
プロセスの複雑化を招くことなく、高速性と低消費電力
の両立を達成できる。そしてこの効果は、特に電源電圧
が下がり、集積度が高くなった場合に有効である。
プ1内に主回路4と共に基板バイアス発生回路3を設
け、MOSFETの動作モードに応じて基板バイアスを
可変設定している。このため、高速性を重視するときに
はMOSFETのしきい値を低く設定でき、スタンドバ
イ時などの低消費電力が重視されるときにはMOSFE
Tのしきい値を高く設定することができる。従って、動
作時におけるドライブ能力を向上させると共に、スタン
ドバイ時におけるリーク電流を低減させることができ、
プロセスの複雑化を招くことなく、高速性と低消費電力
の両立を達成できる。そしてこの効果は、特に電源電圧
が下がり、集積度が高くなった場合に有効である。
【0021】また、上記第1の参考例では、動作モード
として、動作時とスタンドバイ時とを例にとって基板バ
イアスの値を変化させたが、これに限らず、例えば動作
時の高速モードと低速モードとで基板バイアスの値を変
化させても良い。
として、動作時とスタンドバイ時とを例にとって基板バ
イアスの値を変化させたが、これに限らず、例えば動作
時の高速モードと低速モードとで基板バイアスの値を変
化させても良い。
【0022】次に、本発明の第2〜第5の参考例を、図
3〜図6を参照して説明する。なお、図3〜図6におい
て図1と同一部分には同一符号を付して、その詳しい説
明は省略する。
3〜図6を参照して説明する。なお、図3〜図6におい
て図1と同一部分には同一符号を付して、その詳しい説
明は省略する。
【0023】図3は本発明の第2の参考例であり、この
第2の参考例では、基板バイアス発生回路3のON−O
FFを入出力信号ではなく、外部からのコントロール信
号9で行っている。
第2の参考例では、基板バイアス発生回路3のON−O
FFを入出力信号ではなく、外部からのコントロール信
号9で行っている。
【0024】図4は本発明の第3の参考例であり、この
第3の参考例では、nMOSのあるpウェルとpMOS
のあるn型基板に同時に基板バイアスをかけるのではな
く、信号10の経路を介してpウェル又は基板の一方に
バイアス電圧を印加するようにしている。この場合にお
いて、例えば、pウェル部だけに−0.5Vの電位をか
けるようにしてもよく、逆にn型基板だけに0.5Vの
電位をかけるようにしてもよい。
第3の参考例では、nMOSのあるpウェルとpMOS
のあるn型基板に同時に基板バイアスをかけるのではな
く、信号10の経路を介してpウェル又は基板の一方に
バイアス電圧を印加するようにしている。この場合にお
いて、例えば、pウェル部だけに−0.5Vの電位をか
けるようにしてもよく、逆にn型基板だけに0.5Vの
電位をかけるようにしてもよい。
【0025】図5は本発明の第4の参考例であり、この
第4の参考例では、n型基板又はpウェル部に同時に、
または一部に直接外部からのバイアス電圧をかけて、シ
ステム内でこのバイアスを制御するようにしている。
第4の参考例では、n型基板又はpウェル部に同時に、
または一部に直接外部からのバイアス電圧をかけて、シ
ステム内でこのバイアスを制御するようにしている。
【0026】図6は、本発明の第5の参考例であり、こ
の第5の参考例では、入出力回路2に基板バイアス発生
回路3の出力7、8が入力されていない。すなわち、入
出力回路2については、基板バイアスを制御せずに主回
路4だけ制御するようにしている。
の第5の参考例では、入出力回路2に基板バイアス発生
回路3の出力7、8が入力されていない。すなわち、入
出力回路2については、基板バイアスを制御せずに主回
路4だけ制御するようにしている。
【0027】上記のような第2〜第5の参考例において
も、第1の参考例と同様の効果が得られる。次に、本発
明の第1の実施例について図7を参照して説明する。図
7は、本発明の第1の実施例に係る半導体装置の回路構
成を示すブロック図である。図中13はn型基板にpウ
ェルを持つCMOS構造のLSIチップ、14は外部と
のデータの授受を行う入出力回路、15はLSIチップ
13に入力される電圧の値を検知する検知回路、16は
検知回路15を介して供給される信号17に基づいて、
例えば、1.5Vと−1.5Vの電位を発生させる基板
バイアス発生回路、18はpチャネル及びnチャネルの
MOSFETを含む主回路である。LSIチップ13内
に、上記入出力回路14、検知回路15、基板バイアス
回路16及び主回路18が内蔵されている。
も、第1の参考例と同様の効果が得られる。次に、本発
明の第1の実施例について図7を参照して説明する。図
7は、本発明の第1の実施例に係る半導体装置の回路構
成を示すブロック図である。図中13はn型基板にpウ
ェルを持つCMOS構造のLSIチップ、14は外部と
のデータの授受を行う入出力回路、15はLSIチップ
13に入力される電圧の値を検知する検知回路、16は
検知回路15を介して供給される信号17に基づいて、
例えば、1.5Vと−1.5Vの電位を発生させる基板
バイアス発生回路、18はpチャネル及びnチャネルの
MOSFETを含む主回路である。LSIチップ13内
に、上記入出力回路14、検知回路15、基板バイアス
回路16及び主回路18が内蔵されている。
【0028】LSIチップ13の基本素子構造を示す断
面図については、第1の参考例と同様に図2を参照し、
その詳しい説明は省略する。このLSIチップに例えば
3Vが入力されると、検知回路15はHレベルの値を出
力する。このHレベルの値は信号17の経路を通って基
板バイアス発生回路16に入力される。基板バイアス発
生回路16はこの信号17を受けて、信号19と20の
経路を通ってnMOSのあるpウェル31に−1.5V
の電位を、pMOSのあるn型基板21に1.5Vの電
位を発生させる。すると、nMOSのしきい値は約0.
6Vとなり、pMOSのしきい値は約−0.6Vとな
る。上記の動作により、3V動作での高速性と低消費電
力を実現することができる。
面図については、第1の参考例と同様に図2を参照し、
その詳しい説明は省略する。このLSIチップに例えば
3Vが入力されると、検知回路15はHレベルの値を出
力する。このHレベルの値は信号17の経路を通って基
板バイアス発生回路16に入力される。基板バイアス発
生回路16はこの信号17を受けて、信号19と20の
経路を通ってnMOSのあるpウェル31に−1.5V
の電位を、pMOSのあるn型基板21に1.5Vの電
位を発生させる。すると、nMOSのしきい値は約0.
6Vとなり、pMOSのしきい値は約−0.6Vとな
る。上記の動作により、3V動作での高速性と低消費電
力を実現することができる。
【0029】一方、LSIチップ13に例えば1.5V
が入力されると、検知回路15はLレベルの値を出力す
る。このLレベルの値は信号17の経路を通って基板バ
イアス発生回路16に入力される。基板バイアス発生回
路16はこの信号17を受けて、信号19と20の経路
を通ってnMOSのあるpウェル31に−0.7Vの電
位を、pMOSのあるn型基板21に0.7Vの電位を
発生させる。すると、nMOSのしきい値は約0.3V
となり、pMOSのしきい値は約−0.3Vとなる。上
記の動作により、1.5V動作での高速性と低消費電力
を実現することができる。
が入力されると、検知回路15はLレベルの値を出力す
る。このLレベルの値は信号17の経路を通って基板バ
イアス発生回路16に入力される。基板バイアス発生回
路16はこの信号17を受けて、信号19と20の経路
を通ってnMOSのあるpウェル31に−0.7Vの電
位を、pMOSのあるn型基板21に0.7Vの電位を
発生させる。すると、nMOSのしきい値は約0.3V
となり、pMOSのしきい値は約−0.3Vとなる。上
記の動作により、1.5V動作での高速性と低消費電力
を実現することができる。
【0030】すなわち、本実施例のように検知回路を設
けることにより、動作電圧の15〜20%以下の適正な
しきい値電圧を実現でき、高速動作を広い電圧範囲で保
証することができる。
けることにより、動作電圧の15〜20%以下の適正な
しきい値電圧を実現でき、高速動作を広い電圧範囲で保
証することができる。
【0031】第1の実施例の回路動作の他の例を説明す
る。基板バイアスが0Vの時のnMOSのしきい値を
0.5Vに、pMOSのしきい値を−0.5Vにしてお
く。このLSIチップに例えば5Vが入力されると、検
知回路15はHレベルの値を出力する。このHレベルの
値は信号17の経路を通って基板バイアス発生回路16
に入力される。基板バイアス発生回路16はこの信号1
7を受けて、信号19と20の経路を通ってnMOSの
あるpウェル31に−0.8Vの電位を、pMOSのあ
るn型基板21に0.8Vの電位を発生させる。する
と、nMOSのしきい値は約1Vとなり、pMOSのし
きい値は約−1Vとなる。上記の動作により、5V動作
での高速性と低消費電力を実現することができる。
る。基板バイアスが0Vの時のnMOSのしきい値を
0.5Vに、pMOSのしきい値を−0.5Vにしてお
く。このLSIチップに例えば5Vが入力されると、検
知回路15はHレベルの値を出力する。このHレベルの
値は信号17の経路を通って基板バイアス発生回路16
に入力される。基板バイアス発生回路16はこの信号1
7を受けて、信号19と20の経路を通ってnMOSの
あるpウェル31に−0.8Vの電位を、pMOSのあ
るn型基板21に0.8Vの電位を発生させる。する
と、nMOSのしきい値は約1Vとなり、pMOSのし
きい値は約−1Vとなる。上記の動作により、5V動作
での高速性と低消費電力を実現することができる。
【0032】一方、LSIチップ13に例えば3Vが入
力されると、検知回路15はLレベルの値を出力する。
このLレベルの値は信号17の経路を通って基板バイア
ス発生回路16に入力される。基板バイアス発生回路1
6はこの信号17を受けて、基板バイアスを発生させず
に0Vになり、nMOSのしきい値は0.5Vで、pM
OSのしきい値は−0.5Vなので、3V動作での高速
性と低消費電力を実現することができる。
力されると、検知回路15はLレベルの値を出力する。
このLレベルの値は信号17の経路を通って基板バイア
ス発生回路16に入力される。基板バイアス発生回路1
6はこの信号17を受けて、基板バイアスを発生させず
に0Vになり、nMOSのしきい値は0.5Vで、pM
OSのしきい値は−0.5Vなので、3V動作での高速
性と低消費電力を実現することができる。
【0033】すなわち、電圧が高くなってパンチスルー
等のリーク電流を抑制する必要があるとき、又は、動作
消費電力を小さくしたい時などは、基板バイアスを発生
させてしきい値を高くすることにより実現できる。
等のリーク電流を抑制する必要があるとき、又は、動作
消費電力を小さくしたい時などは、基板バイアスを発生
させてしきい値を高くすることにより実現できる。
【0034】上記のように、第1の実施例によれば、L
SIチップ13内に主回路18と共に基板バイアス発生
回路16及び検知回路15を設け、主回路18に供給さ
れる動作電圧の値に応じて基板バイアスを可変設定して
いる。このため、異なる動作電圧での高速性又は低消費
電力を重視したしきい値設定を、同じプロセス条件で作
ったチップで自動的に実現することができる。
SIチップ13内に主回路18と共に基板バイアス発生
回路16及び検知回路15を設け、主回路18に供給さ
れる動作電圧の値に応じて基板バイアスを可変設定して
いる。このため、異なる動作電圧での高速性又は低消費
電力を重視したしきい値設定を、同じプロセス条件で作
ったチップで自動的に実現することができる。
【0035】本発明の第2の実施例について図8を参照
して説明する。図8は、本発明の第2の実施例に係る半
導体装置の回路構成を示すブロック図である。図中50
はn型基板にpウェルを持つCMOS構造のLSIチッ
プ、51は外部とのデータの授受を行う入出力回路、5
2はLSIチップ50に入力される電圧の値を降圧する
降圧回路、53は降圧回路52から出力される電圧の値
を検知する検知回路、54は検知回路53を介して供給
される信号55に基づいて、例えば、1.5Vと−1.
5Vの電位を発生させる基板バイアス発生回路、56は
pチャネル及びnチャネルのMOSFETを含み、高電
圧動作部と低電圧動作部とを有する主回路である。LS
Iチップ50内に、上記入出力回路51、降圧回路5
2、検知回路53、基板バイアス回路54及び主回路5
6が内蔵されている。
して説明する。図8は、本発明の第2の実施例に係る半
導体装置の回路構成を示すブロック図である。図中50
はn型基板にpウェルを持つCMOS構造のLSIチッ
プ、51は外部とのデータの授受を行う入出力回路、5
2はLSIチップ50に入力される電圧の値を降圧する
降圧回路、53は降圧回路52から出力される電圧の値
を検知する検知回路、54は検知回路53を介して供給
される信号55に基づいて、例えば、1.5Vと−1.
5Vの電位を発生させる基板バイアス発生回路、56は
pチャネル及びnチャネルのMOSFETを含み、高電
圧動作部と低電圧動作部とを有する主回路である。LS
Iチップ50内に、上記入出力回路51、降圧回路5
2、検知回路53、基板バイアス回路54及び主回路5
6が内蔵されている。
【0036】この第2の実施例では、主回路56を高電
圧動作部と低電圧動作部とに分けて、動作電圧が低く、
かつ、しきい値が動作電圧に占める割合の高い低電圧動
作部だけについて、基板バイアスを制御している。例え
ば、低電圧動作部を動作させる電圧値を検知回路53で
検知し、検知した電圧値に応じてHレベルかLレベルの
いずれかの信号55を発生させる。基板バイアス発生回
路54は、Hレベルの信号55を受けたときに、信号5
7、58の経路を通って基板バイアスを発生させる。一
方、Lレベルの信号を受けたときには、基板バイアス発
生回路54は基板バイアスを発生させない。このよう
に、低電圧動作部の動作電圧によって基板バイアスを制
御することにより、第1の実施例と同様な効果を得るこ
とができる。
圧動作部と低電圧動作部とに分けて、動作電圧が低く、
かつ、しきい値が動作電圧に占める割合の高い低電圧動
作部だけについて、基板バイアスを制御している。例え
ば、低電圧動作部を動作させる電圧値を検知回路53で
検知し、検知した電圧値に応じてHレベルかLレベルの
いずれかの信号55を発生させる。基板バイアス発生回
路54は、Hレベルの信号55を受けたときに、信号5
7、58の経路を通って基板バイアスを発生させる。一
方、Lレベルの信号を受けたときには、基板バイアス発
生回路54は基板バイアスを発生させない。このよう
に、低電圧動作部の動作電圧によって基板バイアスを制
御することにより、第1の実施例と同様な効果を得るこ
とができる。
【0037】また、例えば、入出力回路51からの信号
により、低電圧動作部の動作モードによって基板バイア
スを制御することもできる。この場合は、第1の参考例
と同様な効果を得ることができる。特に、動作電圧が低
くなると、高速性と低消費電力とを両立させることが困
難になるので、低電圧動作部の基板バイアスを制御する
ことは非常に効果が大きい。また、動作モードによって
基板バイアスを制御するときには、検知回路53は必ず
しも必要ではない。
により、低電圧動作部の動作モードによって基板バイア
スを制御することもできる。この場合は、第1の参考例
と同様な効果を得ることができる。特に、動作電圧が低
くなると、高速性と低消費電力とを両立させることが困
難になるので、低電圧動作部の基板バイアスを制御する
ことは非常に効果が大きい。また、動作モードによって
基板バイアスを制御するときには、検知回路53は必ず
しも必要ではない。
【0038】上記のように、第2の実施例によれば、L
SIチップ50内に主回路56と共に基板バイアス発生
回路54、降圧回路52及び検知回路53を設け、低電
圧動作部のついてのみ基板バイアスを可変設定してい
る。このため、しきい値が動作電圧に占める割合の高い
低電圧動作部において、最適しきい値を得ることができ
る。
SIチップ50内に主回路56と共に基板バイアス発生
回路54、降圧回路52及び検知回路53を設け、低電
圧動作部のついてのみ基板バイアスを可変設定してい
る。このため、しきい値が動作電圧に占める割合の高い
低電圧動作部において、最適しきい値を得ることができ
る。
【0039】 上記の第1、第2の実施例については、
第1の参考例と同様に、第2乃至第5の参考例が適用で
きることはいうまでもない。なお、本発明は上述した各
実施例及び参考例に限定されるものではない。
第1の参考例と同様に、第2乃至第5の参考例が適用で
きることはいうまでもない。なお、本発明は上述した各
実施例及び参考例に限定されるものではない。
【0040】上記の実施例や参考例では基板としてn型
Siを用いたが、p型Siを用いてもよい。更に、Si
に限らず他の半導体を用いることも可能である。実施例
や参考例では、ウェル構造がn型基板にpウェルを持つ
CMOS型であったが、ウェル構造がp型基板にnウェ
ルを持つCMOS型にも勿論適用でき、基板のタイプに
はよらない。また、CMOSLSIチップだけでなく、
nMOS型又はpMOS型の単独でも、更にはMOSと
バイポーラを組み合わせたBiCMOSタイプの集積回
路にも適用可能である。
Siを用いたが、p型Siを用いてもよい。更に、Si
に限らず他の半導体を用いることも可能である。実施例
や参考例では、ウェル構造がn型基板にpウェルを持つ
CMOS型であったが、ウェル構造がp型基板にnウェ
ルを持つCMOS型にも勿論適用でき、基板のタイプに
はよらない。また、CMOSLSIチップだけでなく、
nMOS型又はpMOS型の単独でも、更にはMOSと
バイポーラを組み合わせたBiCMOSタイプの集積回
路にも適用可能である。
【0041】また、動作時においても消費電力が重視さ
れ、性能が重視されないときには基板バイアス回路を働
かせMOSFETのしきい値を高くし、性能が重視され
る時には基板バイアス発生回路を動作させずに、MOS
FETのしきい値を低くすることもできる。その他、本
発明は、その要旨を逸脱しない範囲で、種々変形して実
施することができる。
れ、性能が重視されないときには基板バイアス回路を働
かせMOSFETのしきい値を高くし、性能が重視され
る時には基板バイアス発生回路を動作させずに、MOS
FETのしきい値を低くすることもできる。その他、本
発明は、その要旨を逸脱しない範囲で、種々変形して実
施することができる。
【0042】
【発明の効果】以上詳述したように本発明によれば、主
回路に供給される動作電圧に応じて基板バイアスを可変
設定することにより、MOSFETのしきい値をそれぞ
れ最適に設定することができる半導体装置を実現するこ
とが可能となる。
回路に供給される動作電圧に応じて基板バイアスを可変
設定することにより、MOSFETのしきい値をそれぞ
れ最適に設定することができる半導体装置を実現するこ
とが可能となる。
【図1】本発明の第1の参考例に係わる半導体装置の回
路構成を示すブロック図。
路構成を示すブロック図。
【図2】本発明の第1の参考例における基本素子構造を
示す断面図。
示す断面図。
【図3】本発明の第2の参考例に係わる半導体装置の回
路構成を示すブロック図。
路構成を示すブロック図。
【図4】本発明の第3の参考例に係わる半導体装置の回
路構成を示すブロック図。
路構成を示すブロック図。
【図5】本発明の第4の参考例に係わる半導体装置の回
路構成を示すブロック図。
路構成を示すブロック図。
【図6】本発明の第5の参考例に係わる半導体装置の回
路構成を示すブロック図。
路構成を示すブロック図。
【図7】本発明の第1の実施例に係わる半導体装置の回
路構成を示すブロック図。
路構成を示すブロック図。
【図8】本発明の第2の実施例に係わる半導体装置の回
路構成を示すブロック図。
路構成を示すブロック図。
1、13、50…LSIチップ、2、14、51…入出
力回路、3、16、54…基板バイアス発生回路、4、
18、56…主回路5…入出力信号、6…入出力信号に
基づいて発生された基板バイアス制御信号、7、19、
57…チップ内部で発生されたn型基板にかける基板バ
イアス、8、20、58…チップ内部で発生されたp型
基板にかける基板バイアス、9…外部基板バイアス制御
信号、10…n型基板又はpウェルにかける基板バイア
ス、11…外部からn型基板にかける基板バイアス、1
2…外部からp型基板にかける基板バイアス15、53
…検知回路17、55…検知回路からの出力信号21…
n型Si基板(第1導電型半導体基板)、22…p+ 型
ソース・ドレイン領域、23、33…ゲート酸化膜、2
4、34…ゲート電極、31…pウェル(第2導電型ウ
ェル)、32…n+ 型ソース・ドレイン領域、41…素
子分離絶縁膜、52…降圧回路。
力回路、3、16、54…基板バイアス発生回路、4、
18、56…主回路5…入出力信号、6…入出力信号に
基づいて発生された基板バイアス制御信号、7、19、
57…チップ内部で発生されたn型基板にかける基板バ
イアス、8、20、58…チップ内部で発生されたp型
基板にかける基板バイアス、9…外部基板バイアス制御
信号、10…n型基板又はpウェルにかける基板バイア
ス、11…外部からn型基板にかける基板バイアス、1
2…外部からp型基板にかける基板バイアス15、53
…検知回路17、55…検知回路からの出力信号21…
n型Si基板(第1導電型半導体基板)、22…p+ 型
ソース・ドレイン領域、23、33…ゲート酸化膜、2
4、34…ゲート電極、31…pウェル(第2導電型ウ
ェル)、32…n+ 型ソース・ドレイン領域、41…素
子分離絶縁膜、52…降圧回路。
フロントページの続き
(72)発明者 佐藤 有紀
神奈川県川崎市幸区堀川町580番1号
株式会社東芝半導体システム技術センタ
ー内
(56)参考文献 特開 平3−82151(JP,A)
特開 昭63−179576(JP,A)
特開 平2−210688(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 29/78
H01L 27/04
Claims (2)
- 【請求項1】 第1導電型の半導体基板と、この基板上
に形成されたpチャネル又はnチャネルのMOSFET
を含む主回路と、前記基板に印加されるバイアスを前記
主回路に供給される動作電圧に応じて可変設定する手段
とを具備し、 前記バイアスを可変設定する手段は、前記基板上に設け
られた基板バイアス発生回路であって、この基板バイア
ス発生回路は、前記基板上に設けられた前記主回路に供
給される動作電圧を検知する検知回路によって制御され
ることを特徴とする半導体装置。 - 【請求項2】 第1導電型の半導体基板と、この基板の
表面部に選択的に形成された第2導電型のウェル領域
と、前記基板上に形成されたpチャネル又はnチャネル
のMOSFETと前記ウェル領域上に形成されたnチャ
ネル又はpチャネルのMOSFETとを含む主回路と、
前記基板に印加されるバイアス及びウェル領域にかかる
バイアスの少なくとも一方を前記主回路に供給される動
作電圧に応じて可変設定する手段とを具備し、 前記バイアスを可変設定する手段は、前記基板上に設け
られた基板バイアス発生回路であって、この基板バイア
ス発生回路は、前記基板上に設けられた前記主回路に供
給される動作電圧を検知する検知回路によって制御され
ることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13163493A JP3503961B2 (ja) | 1992-06-02 | 1993-06-02 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14150592 | 1992-06-02 | ||
JP4-141505 | 1992-06-02 | ||
JP13163493A JP3503961B2 (ja) | 1992-06-02 | 1993-06-02 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0653496A JPH0653496A (ja) | 1994-02-25 |
JP3503961B2 true JP3503961B2 (ja) | 2004-03-08 |
Family
ID=26466412
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13163493A Expired - Fee Related JP3503961B2 (ja) | 1992-06-02 | 1993-06-02 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3503961B2 (ja) |
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TW382670B (en) | 1996-11-21 | 2000-02-21 | Hitachi Ltd | Low power processor |
WO1999010796A1 (fr) * | 1997-08-27 | 1999-03-04 | Hitachi, Ltd. | Circuit integre a semi-conducteurs et systeme de traitement de donnees |
JP4109340B2 (ja) | 1997-12-26 | 2008-07-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
WO2000045437A1 (fr) | 1999-01-26 | 2000-08-03 | Hitachi, Ltd. | Procede de reglage de polarisation inverse de circuit mos, et circuit integre mos |
JP4270336B2 (ja) * | 1999-05-27 | 2009-05-27 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP2001339045A (ja) * | 2000-05-25 | 2001-12-07 | Hitachi Ltd | 半導体集積回路装置 |
JP2007122814A (ja) | 2005-10-28 | 2007-05-17 | Oki Electric Ind Co Ltd | 半導体集積回路及びリーク電流低減方法 |
US7355437B2 (en) * | 2006-03-06 | 2008-04-08 | Altera Corporation | Latch-up prevention circuitry for integrated circuits with transistor body biasing |
US8273617B2 (en) * | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
-
1993
- 1993-06-02 JP JP13163493A patent/JP3503961B2/ja not_active Expired - Fee Related
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JPH0653496A (ja) | 1994-02-25 |
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