CN105282673A - 助听器接口电路和方法 - Google Patents

Abstract

本发明涉及一种接口焊盘电路，其配置成将电信号从半导体芯片组件传输至半导体芯片组件外部的组件，该接口焊盘电路包括：控制电路；多个半导体元件，所述多个半导体元件具有各自衬底端子且由控制电路控制；以及连接焊盘；其中至少两个半导体元件配置成向连接焊盘提供多个非零逻辑电压电平；以及其中控制电路配置成将电压电平施加到至少两个提供非零逻辑电压电平的半导体元件的衬底端子，由控制电路施加的电压电平对应于多个非零逻辑电压电平的最高电压电平。

Description

助听器接口电路和方法

技术领域

本公开涉及助听器。更具体地，本公开涉及包括多个集成电子电路的助听器。

背景技术

现代的助听器包括超大规模集成的电子电路，以便容纳必要的电路以执行助听器期望功能，同时保持助听器的物理尺寸尽可能小。这意味着助听器的含有半导体组件的芯片或管芯也必须尽可能小以便适合装入助听器外壳。同时需要最优化电路以尽可能小功率使用以便延长供电助听器的电池的寿命。

由于许多实际问题，常常需要将电路分布在若干个硅管芯上并且提供存在于不同硅管芯或芯片上的部分电路之间的互相连接，例如以从一个芯片到另一个芯片的接合的电连接的形式。这些结合的接口终端提供在每个芯片上作为较大的、金属化的区域，表示焊盘。在组装过程中，相同基底上不同芯片的焊盘通过接合线互相连接，例如通过焊接或超声焊接接合线至焊盘形成导线末端和焊盘之间的电连接。组装过程中使用的电线和焊盘通常有金或其它耐腐蚀的贵金属制成。各个芯片之间可靠地传输数字信号通常消耗芯片上许多功率，主要是因为由接口的焊盘和相关的部件和连接引入的寄生电容。由于存在于芯片的半导体元件为典型地对静电放电(ESD)敏感的MOSFET晶体管，当连接芯片至其它芯片或至外部组件时，专门的ESD保护电路的包括也是强制性的。然而，ESD保护电路还有助于接口焊盘电路的寄生电容。

发明内容

数字助听器电路可有利地能够在一个以上的逻辑电压电平下工作，例如在通电复位事件过程中，其中在高于标称工作使用的逻辑电压电平的初始逻辑电压电平下，焊盘可暂时提供电通信。当电路的所有部分正常工作时，由焊盘提供的电压电平可有利地降低，例如降至初始电压电平的一半电压。因此，每当需要时，接口的焊盘必须能够将这些电压传输至连接至其上的电路。助听器电路的逻辑电压电平的范围可为0.5伏至大约3伏。

设计了接口焊盘电路，其适配成将电信号从半导体芯片组件传输至半导体芯片组件外部的组件，接口焊盘电路包括控制电路、多个半导体元件和连接焊盘，多个半导体元件的每个半导体元件具有衬底端子(bulkterminal)并且由控制电路控制，以及适配成向连接焊盘提供逻辑零电压电平和多个特定、非零逻辑电压电平，其中多个提供的逻辑电压电平的最高电压电平施加到提供非零逻辑电压电平的每个半导体元件的衬底端子。

这种结构使得芯片具有增强的驱动强度和提供多个不同、非零逻辑电压电平的能力。在接口焊盘电路的一个或多个实施例中，一组MOSFET晶体管形式的三个半导体元件由逻辑控制电路控制，以便根据要求向接口焊盘提供较高电压电平或者较低的电压电平。第一PMOS晶体管控制较高电压电平，NMOS晶体管控制逻辑“零”电压电平(即0伏)，以及第二PMOS晶体管控制较低的电压电平。NMOS晶体管和第一PMOS晶体管均具有它们的永久地连接至它们各自源极端子的衬底端子，以便保持晶体管的阈值能力。然而，第二PMOS晶体管具有它的连接至较高电压电平的衬底端子。三个晶体管都具有它们的连接至焊盘输出端的漏极端子(drainterminal)，以便向连接至其的外部组件提供期望的逻辑电压。

如果提供较低电压电平的第二POMS晶体管以类似于第一POMS晶体管的方式使它的衬底端子连接至它的源极端子，这种结构将导致每当第一PMOS晶体管打开且第二PMOS晶体管关闭时，由于较低和较高电压电平之间的电压差值超过了第二PMOS晶体管的阈值电压V_T，存在于第二PMOS晶体管中的漏-体(drain-bulk)二极管将导电的情况。因此，第二PMOS晶体管的衬底端子需要连接至较高电压以便漏极端子和衬底端子之间的电压差值小于阈值电压。然而，这种配置导致第二PMOS晶体管阈值电压的降低。

为了抵消由较高衬底电压电位(bulkvoltagepotential)产生的第二PMOS晶体管阈值电压的恶化，由于现在衬底电压(bulkvoltage)高于晶体管的源电压的事实，本实施例需要利用专门设计的PMOS晶体管。当第二PMOS晶体管的阈值降低时，晶体管必须在物理上制造得宽得多(至比最差情形宽十五倍)以便保持晶体管的漏-源接通电阻R_DS低于它的最大允许值。

开关电路的动态功率要求由下式给出：

P_dyn＝V²·f·C(1)

这里V表示逻辑“1”电压电平，f为开关频率以及C为开关电路的电容。在本上下文中，术语“电路”可涵盖单个半导体元件以及大的复杂的电路。从公式(1)明显的是，由于动态功率随电压平方增长，电压电平V应尽可能低以便最小化晶体管中动态功率耗散。换言之，由于较大的物理宽度，所以第二PMOS晶体管的电容较大，以及由于阈值电压V_T高于剩余助听器电路的标称电压，如前述讨论，这种设计最终在芯片上占用更多空间并且消耗大量动态功率。

如果第二PMOS晶体管的漏-源接通电阻过高，它将对可由晶体管提供的电流有限制，并且因此，接口焊盘电路的驱动强度将过低。在本实施例中，由于作为使用物理上较大晶体管导致的较大寄生电容和栅电容的结果，仅可通过利用较宽晶体管设计以芯片上晶体管使用的面积增大和动态功率的增大为代价来减轻这种结果。

因此，存在减少或消除这些问题的接口焊盘电路设计的需要。为了保持接口电路焊盘的动态功率要求低，下面描述了能够利用较小晶体管设计的可选的实施例。

此外，设计了接口焊盘电路，所述接口焊盘电路进一步具有控制电路，所述控制电路适配为向各个半导体元件的衬底端子有选择性地提供多个非零逻辑电压中的一个，其中至少一个提供至特定半导体元件衬底端子的电压基本上等于由所述特定半导体元件提供的逻辑电压电平，并且至少另一个提供至相同半导体元件的衬底端子的电压基本上等于由供给接口焊盘的任何半导体元件提供的最高逻辑电压电平。

如在本说明书中使用，术语“基本上等于”或类似术语，如“基本上相同于”等，指两个物品不同不超过10％。例如，如果电压或电压电平被描述为“基本上等于”或“基本上相同于”另一个电压或电压电平，那意味着两个电压或两个电压电平不同不超过10％(例如，两个电压或电压电平可不同9％、5％、3％、1％、可相等，等)。

在该接口焊盘电路中，因此每个半导体元件的衬底端子具有两个衬底偏置电压(bulkbiasingvoltage)的一个。如果半导体元件实施为MOS晶体管，当施加衬底偏置电压时MOS晶体管的漏-体二极管保持关闭，即不汲取过量的电流，并且MOS晶体管的接通电阻R_DS保持足够低，由此消除利用较宽晶体管的需要。这允许在芯片上使用较小的晶体管设备来提供期望的逻辑电压电平，同时维持输出焊盘期望的驱动强度。如前所述，较小的MOS晶体管还具有较小的固有电容和因此较低的动态功率要求的额外的好处。

在示例性接口焊盘电路中，当所述特定半导体元件向接口焊盘提供它的相关的非零逻辑电压电平时，控制电路适配成将基本上等于由特定半导体元件提供的电压电平的非零逻辑电压电平施加到所述特定半导体元件的衬底端子，并且当接口焊盘的任何其它半导体元件向接口焊盘提供它的逻辑电压电平时，控制电路经适配成将由供给接口焊盘的任何半导体元件提供的最高逻辑电压电平施加到特定半导体元件的衬底端子。

本实施例允许接口焊盘电路提供任意数量的非零逻辑电压电平同时维持高驱动强度、低动态功率消耗和硅芯片上适中的物理空间要求。

本主题公开还涉及操作微电子集成电路的接口焊盘的方法，所述方法包括提供微电子电路的步骤，所述电路包括多个半导体元件，每个所述半导体元件控制逻辑电压电平，其中多个半导体元件的每个半导体元件具有两个衬底偏置电压的一个，第一衬底偏置电压基本上等于由所述特定半导体元件提供的逻辑电压电平，并且第二衬底偏置电压基本上等于由接口焊盘的任何半导体提供的最高逻辑电压电平，以及其中当所述特定半导体元件控制对应于所述半导体的逻辑电压电平时，两个衬底偏置电压的第一个提供至特定半导体元件的衬底端子，并且当接口焊盘的任何其它半导体元件控制对应于另一个半导体的逻辑电压电平时，两个衬底偏置电压的第二个提供至特定半导体元件的衬底端子。

因此，设计了操作微电子电路的接口焊盘的方法，其通过控制衬底偏置电压，使接口焊盘在其它微电子电路上在多个逻辑电压电平处能够驱动输入至每个半导体。因此所述方法在助听器中操作电子电路具有特别的兴趣。通过提供每个半导体元件两个不同衬底偏置电压的选择，因此当接口焊盘配置成提供不同于由所述特定半导体元件提供的逻辑电压的逻辑电压时，可最小化特定半导体元件的泄漏电流。由于这种配置接口焊盘的每个半导体元件还可制得更小，因此降低接口焊盘的动态功率要求。该方法具有与希望用于助听器的微电子电路的接口焊盘特定的关联，其中物理空间和可用功率严格受限。

接口焊盘电路，其配置成将电信号从半导体芯片组件传输至所述半导体芯片组件外部的组件，所述接口焊盘电路包括：控制电路；多个半导体元件，所述多个半导体元件具有各自衬底端子且由所述控制电路控制；以及连接焊盘；其中所述多个半导体元件的至少两个配置成向所述连接焊盘提供多个非零逻辑电压电平；以及其中将所述多个所提供的逻辑电压电平中的最高电压电平施加到至少提供非零逻辑电压电平的多个半导体元件中的至少两个半导体元件的衬底端子。

控制电路可配置成将电压电平施加到至少两个提供非零逻辑电压电平的半导体的衬底端子，由控制电路施加的电压电平对应于多个电压电平中的最高电压电平。

任选地，至少一个半导体配置成提供逻辑零电压电平。

任选地，控制电路配置成选择性地向多个半导体元件中的一个半导体元件的衬底端子提供第一非零逻辑电压或第二非零逻辑电压，其中第一非零逻辑电压基本上等于由多个半导体元件中的一个半导体元件提供的逻辑电压电平，以及第二非零逻辑电压基本上等于由多个半导体元件中的另一个半导体元件提供的最高逻辑电压电平。

将所述第二非零逻辑电压施加至所述多个半导体元件中的一个半导体元件的衬底端子。

任选地，由控制电路施加的电压电平与多个非零逻辑电压电平的最高电压相同或基本上相同。

任选地，接口焊盘电路还包括第一开关，其配置成向由控制电路控制的多个半导体元件中的一个半导体元件的衬底端子提供第一衬底偏置电压。

任选地，接口焊盘电路还包括第二开关，其配置成向由控制电路控制的多个半导体元件中的一个半导体元件的衬底端子提供第二衬底偏置电压。

任选地，用于第一开关的第一控制信号和用于第二开关的第二控制信号是互斥的。

任选地，第一开关和第二开关为装配在接口焊盘电路中的微电子开关。

任选地，多个半导体元件包括一个或多个MOS晶体管。

任选地，控制电路具有逻辑输入端子、焊盘电平控制端子和控制多个半导体元件的多个输出端子。

任选地，控制电路配置成向多个半导体元件提供互斥的控制信号。

操作微电子集成电路的方法，微电子电路包括多个半导体元件，每个所述半导体元件提供逻辑电压电平，所述方法包括：向所述多个半导体元件中的一个半导体元件提供第一衬底偏置电压或第二衬底偏置电压，所述第一衬底偏置电压基本上等于由所述多个所述半导体元件中的一个半导体元件提供的逻辑电压电平，以及所述第二衬底偏置电压基本上等于由所述半导体元件中的另一个半导体元件提供的所述最高逻辑电压电平；其中当所述半导体元件中的一个半导体元件提供它对应的逻辑电压电平时，将所述第一衬底偏置电压提供给所述多个半导体元件中的一个半导体元件的衬底端子；以及其中当所述多个半导体元件的另一个半导体元件提供它对应的逻辑电压电平时，将所述第二衬底偏置电压提供给所述多个所述半导体元件中的一个半导体元件的衬底端子。

任选地，半导体元件包括MOS晶体管。

任选地，微电子集成电路配置成在助听器中使用。

阅读下面详细的描述，其它与进一步方面和特征将明显。

附图说明

参照附图，现在将进一步更详细地描述本公开。

图1为接口焊盘电路的实施例的示例性示意图，

图2为图1所示实施例的控制信号的功能时序图，

图3为带有受控的衬底电压连接的接口焊盘电路可选的实施例的示例性示意图，

图4为图3所示实施例的控制信号的功能时序图，

图5为能够处理三个不同逻辑电压电平的接口焊盘电路的实施例的示意图。

具体实施方式

下文中参照附图描述各种特征。应注意的是，图可或不可按比例绘制，并且贯穿附图，类似结构或功能的要素由相像的标识号表示。应注意的是，附图仅希望帮助描述特征。它们并非旨在作为要求的发明的详尽描述或对要求的发明范围的限制。另外，阐明的特征不需要具有示出的所有方面或优点。结合特定特征描述的方面或优点不必要地限于所述特征并且即使未如此阐明或未如此明确地描述，仍可以任何其它特征实践。

图1为示出根据第一实施例用于助听器的微电子芯片的接口焊盘电路1主要部件的示意图。接口焊盘电路1包括控制电路2、第一PMOS晶体管3、NMOS晶体管4、第二PMOS晶体管5和接口焊盘7。第一PMOS晶体管3包括栅极端子(gateterminal)16、源极端子17、漏极端子18和衬底端子19，NMOS晶体管4包括栅极端子20、源极端子21、漏极端子22和衬底端子23，以及第二PMOS晶体管5包括栅极端子24、源极端子25、漏极端子26和衬底端子27。第二PMOS晶体管5的控制极24通过携带控制信号PM_{2_ctrl}(有效低(assertedLOW))第一控制线11连接至控制电路2，第一PMOS晶体管3的控制极16通过携带控制信号PM_{1_ctrl}(有效低)的第二控制线12连接至控制电路2，以及NMOS晶体管4的控制极20通过携带控制信号NM_ctrl(有效高(assertedHIGH))的第三控制线13连接至控制电路2。

第一PMOS晶体管3的衬底端子19和源极端子17连接至携带第一逻辑电压V_DD1的第一电压节点28，NMOS晶体管4的衬底端子23和源极端子21连接至共同节点，第二PMOS晶体管5的源极端子25连接至携带第二逻辑电压V_DD2的第二电压节点29，以及第二PMOS晶体管5的衬底端子27也连接至第一电压节点28。在图1的电路中，第一电压节点28的电压V_DD1大于第二电压节点29的电压V_DD2。因此电压V_DD1提供至第一PMO晶体管3和第二PMOS晶体管5的衬底端子。第一PMO晶体管3的漏极18、NMOS晶体管4的漏极22和第二PMOS晶体管5的漏极26通过接口输出线15全部连接至接口焊盘7。控制电路2还包括逻辑信号输出端8和控制接口焊盘电路1的运转状态的V_{DD2_enable}端9。控制电路2的逻辑信号输入端8接收来自芯片的其它部分(未示出)的逻辑输入信号，该逻辑输入信号分别作为适于驱动外部的组件的逻辑电压V_DD1或V_DD2，通过接口焊盘7用于芯片外部的组件(未示出)。

图1所示接口焊盘电路1的目的是，通过电接合或连接至接口焊盘7的电线，从包括接口焊盘电路1的硅芯片传输送数字电压至例如助听器中相同基底上的毗邻芯片。由于在助听器启动过程中在各点外部组件的不同需要，接口焊盘电路1必须能够在不同逻辑电平，即表示数字“0”的0伏和在两个不同的逻辑电平分别代表数字“1”的V_DD1和V_DD2，传输数字信号。

控制电路2输出三个互斥的控制信号，分别为NM_ctrl、PM_{1_ctrl}和PM_{2_ctrl}。如果在NMOS晶体管4的栅极端子20上接收来自控制电路2第三控制线13的控制信号(正有效(positiveasserted))NM_ctrl时，接口焊盘7的电压电平为0伏，即数字“0”。如果在第一PMOS晶体管3的栅极端子16上接收来自控制电路2第二控制线12的控制信号(负有效(negativeasserted))PM_{1_ctrl}时，接口焊盘7的电压电平为V_DD1伏，即较高逻辑电平的数字“1”。当在第二PMOS晶体管5的栅极端子24上接收来自控制电路2第一控制线11的控制信号(负有效)PM_{2_ctrl}时，接口焊盘7的电压电平为V_DD2伏，即较低逻辑电平的数字“1”。

以与第一PMOS晶体管3和NMOS晶体管4相同的方式，第二PMOS晶体管5的衬底端子27未连接至第二PMOS晶体管5的源极端子25的原因为，如果接口焊盘7的电压电平高于较低逻辑电平加上第二PMOS晶体管5的阈值电压V_T，存在于第二PMOS晶体管5的漏极端子26和衬底端子27之间的固有二极管将导电，即使第二PMOS晶体管5的栅极端子24希望关闭，反而将一些由第一电压节点28输送的电流直接导向到第二电压节点29，因此浪费可另外用于驱动接口焊盘7的电力。这将为当第一PMOS晶体管3打开时的情况，由于

V_DD1＞V_DD2(2)

和

${\mathrm{PMOS}}_1\left(\mathrm{ON}\right)\⇒V_{\mathrm{PAD}}>V_{\mathrm{DD}2}+V_{\mathrm{th}}---\left(3\right)$

因此，第二PMOS晶体管5的漏极-衬底二极管将导电。为了消除与这种结构相关的问题，现有技术的接口焊盘电路1第二PMOS晶体管5的衬底端子27连接至V_DD1而不是V_DD2。

然而，这种结构引起其它问题。由于每当第二PMOS晶体管5打开时，存在于第二PMOS晶体管5的衬底端子27上的电压V_DD1高于存在于第二PMOS晶体管5的源极端子25上的电压V_DD2，所以由于衬底影响(bulkeffect)第二PMOS晶体管5的阈值电压V_T下降，因此：

这里，当基底电压存在时V_TB为阈值电压，当源极和堆极之间的电压差值为零时，即V_SB＝0，V_T0为阈值电压的值，以及γ和φ_B为PMOS设备参数。如可由公式(4)所示，如果PMOS晶体管上体积衬底电位(bulkpotential)相对于PMOS晶体管上源电位增大，那么由于衬底的影响阈值电压V_TB也增大。消除这种现象并且补偿由降低的阈值电平引起的较高接通电阻R_DS的一种方法为使第二PMOS晶体管5物理上显著地更宽。这对接口焊盘电路1有两个不利影响。首先，更宽晶体管在芯片上占用更大面积，导致更高生产成本，其次，由此引起的增大的寄生电容和与物理上更大晶体管相关的栅电容将导致晶体管动态功率消耗增加，对照公式(1)。

图2为示出图1中接口焊盘电路的重要电压电平和共有时序的功能时序图。首先时序图从上至下的为驱动控制电路2的二进制数字输入信号，然后VDD_{2_enable}信号(有效正assertedpositive)、NMOS晶体管4的控制信号NM_ctrl(有效正)、控制第一PMOS晶体管3的控制信号PM_{1_ctrl}(有效负assertednegative)、控制第二PMOS晶体管5的控制信号PM_{2_ctrl}(有效负)和存在于接口焊盘7上的电压电平。如前所述，V_DD1为较高逻辑“1”输出电平以及V_DD2为接口焊盘7的较低逻辑“1”输出电平。下文中，从左至右参考功能时序图。

图2中由左在第一数字“0”上，NMOS晶体管4打开并且两个PMOS晶体管3和5均关闭。接口焊盘7的电压为零。在第一数字“1”上，NMOS晶体管4和第二PMOS晶体管5均关闭，并且第一PMOS晶体管3打开。由于V_{DD2_enable}信号仍为关闭的事实，所以存在于接口焊盘7上的电压电平为V_DD1。第二数字“0”具有与第一数字“0”相同的结果。然而，在第二数字“1”上，V_{DD2_enable}信号打开，NMOS晶体管4和第一PMOS晶体管3均关闭，并且第二PMOS晶体管5打开。因此存在于接口焊盘7上的电压为V_DD2。因此，接口焊盘电路1能够提供用于驱动外部电路的两个不同的逻辑“1”电平。

虽然图1的接口焊盘电路1执行了它预定的功能，但由于如下问题它具有低于理想的性能参数，即如前述讨论，第二PMOS晶体管5的衬底端子27上的衬底电压电位高于第二PMOS晶体管5的源极端子25上的电压电位。下面描述用于微电子电路接口焊盘电路的更有效和最佳的设计。

接口焊盘电路1’可选的设计公开于图3。除下面特征之外，图3所示的接口焊盘电路1’具有类似于图1电路1的特征：控制电路2具有第一衬底偏置控制端33和第二衬底偏置控制端34，用于控制传输至第二PMOS晶体管5的衬底端子27的衬底偏置电压电平。第一衬底偏置控制端33携带信号BV_DD1以及第二衬底偏置控制端34携带信号BV_DD2。较高衬底偏置电压V_DD1通过第一电压控制开关35施加至第二PMOS晶体管5的衬底端子27，所述第一电压控制开关35由来自第一衬底偏置控制端33的信号控制，以及较低衬底偏置电压V_DD2通过第二电压控制开关36施加至第二PMOS晶体管5的衬底端子27，所述第二电压控制开关36由来自第二衬底偏置控制端34的信号控制。为清楚起见，电压控制开关35和36以简单开关示于图3，但实际上在芯片上实施为由控制电路2控制的MOS晶体管。来自控制电路2的衬底偏置控制端33和34的信号BV_DD1和BV_DD2相互排斥。

本实施例的效果为以方便且简单的方式控制施加至接口焊盘电路1’第二PMOS晶体管5的衬底端子27的衬底偏置电压电平是可能的。通过控制施加至第二PMOS晶体管5的衬底端子27的衬底偏置电压电平，获得若干好处。一个好处为第二PMOS晶体管5漏极-衬底二极管非本意导电的问题完全消除，由于输出焊盘7的电压电位从不允许超过存在于第二POMS晶体管5的衬底端子27上的电压电位，并且因此不实现公式(3)的条件。另一个好处为还消除了第二PMOS晶体管5的阈值电压V_T的降低，由于仅当第二PMOS晶体管5关闭时，第二POMS晶体管5的衬底端子27上的电压电位现在高于源极端子25上的电压电位，并且当第二PMOS晶体管5打开时，第二POMS晶体管5的衬底端子27上的电压电位等于源极端子25上的电压电位。实际上，这允许第二PMOS晶体管5制作得物理上相当更小，因此降低芯片上半导体设备占用的面积，从而降低第二PMOS晶体管5的对应的电容，其反过来降低设备消耗的动态功率，因此节省能。

图4为示出图3中接口焊盘电路1’的电压电平和共有时序的功能时序图。除了用于衬底偏置电压BV_DD1和BV_DD2的控制信号的时序也示于图4的事实之外，图4时序图类似于图2所示的时序图。低衬底偏置电压端BV_DD2的控制信号紧密地跟随控制信号V_{DD2_enable}，并且每当控制信号BV_DD2打开时，控制信号与之互补，关闭，并且反之亦然。换言之，当使用高逻辑“1”电压电平时，高衬底偏置电压V_DD1提供至第二PMOS晶体管5的衬底端子27，并且当使用低逻辑“1”电压电平时，低衬底偏置电压V_DD2提供至第二PMOS晶体管5的衬底端子27。

在一个实施例中，在芯片上接口焊盘电路1’中第二PMOS晶体管5的物理尺寸可降低至接口焊盘电路1中第二PMOS晶体管5尺寸的约6％-7％而不影响接通电阻R_DS。如果助听器芯片包括例如四个图3所示种类的接口焊盘来连接其它电路，这种结构相当有助于整个芯片的更小尺寸、更高效率和低电流消耗。在典型实施例中，芯片上可有八个或更多可用接口焊盘而无电路汲取的过量的功率。

在另一个可选的实施例中，接口焊盘电路可能够在全由控制电路2选择的三个或更多不同逻辑电压电平处驱动外部组件。一个此类实施例示于图5，其中接口焊盘电路1”进一步具有第三PMOS晶体管6，其通过第三电压节点30向接口焊盘7提供逻辑电压V_DD3。在其它方面，接口焊盘电路1”具有类似于图3所示的接口焊盘电路1’的特征。电压电平V_DD2和电压电平V_DD3均低于电压电平V_DD1。控制电路2通过提供控制信号PM_{3_ctrl}的第四控制线14控制第三PMOS晶体管6。第三PMOS晶体管6的衬底端子连接至第三电压控制开关37和第四电压控制开关38共用的节点。控制电路2进一步具有控制逻辑电压V_DD3供应至接口焊盘7的V_{DD3_enable}输入端10，和携带控制信号B_VDD3的控制端32，所述控制信号B_VDD3用于控制第四电压控制开关38。第四电压控制开关38的目的为每当接口焊盘7利用逻辑输出电压V_DD3时，提供逻辑电压V_DD3至第三PMOS晶体管6的衬底端子。第三电压控制开关37的目的为每当接口焊盘7利用V_DD1或V_DD2时，提供最高逻辑电压V_DD1至第三PMOS晶体管6的衬底端子31。

当接口焊盘7提供逻辑输出电压V_DD1时，第一PMOS晶体管3被控制电路2通过第二控制线12激活。在这种情况下，通过关闭第一电压控制开关35和第三电压控制开关37，第二PMOS晶体管5和第三PMOS晶体管6的衬底端子上的衬底偏置电压分别设定为V_DD1，即最高衬底偏置电压。

当接口焊盘7提供V_DD2时，第二PMOS晶体管3被控制电路2通过第一控制线11激活。在这种情况下，通过关闭第三电压控制开关37，第三PMOS晶体管6的衬底端子上的衬底偏置电压设定为V_DD1，并且通过关闭第二电压控制开关36，第二PMOS晶体管5的衬底端子上的衬底偏置电压设定为V_DD2。

当接口焊盘7提供V_DD3时，第三PMOS晶体管6被控制电路2通过第四控制线14激活。在这种情况下，通过关闭第一电压控制开关35，第二PMOS晶体管5的衬底端子上的衬底偏置电压设定为V_DD1，并且通过关闭第二电压控制开关38，第三PMOS晶体管6的衬底端子上的衬底偏置电压设定为V_DD3。

在另一个实施例中，接口焊盘电路包括n个PMOS晶体管，其适配成提供n个对应的逻辑电压电平的一个V_DDn至接口焊盘7。如果另一个逻辑电压电平而不是由第n个PMOS晶体管提供的逻辑电压电平V_DDn被提供至接口焊盘7，控制电路2适配成将最高衬底偏置电压V_DD1施加至各个nPMOS晶体管的衬底端子，并且如果提供了逻辑电压电平V_DDn，控制电路2适配成将衬底偏置电压V_DDn施加至第n个PMOS晶体管的衬底端子。

据此，可实现一种用于电子电路如助听器中使用的微电子电路的接口焊盘电路的简单有效的设计。尽管在此参照具体结构实施例描述接口焊盘电路，但接口焊盘电路不以任何方式受限于这些实施例而是可不背离权利要求提供的限制以许多其它方式实现。

尽管已示出且描述了特定的特征，但应理解它们不希望限制要求的发明，并且它使得对本领域技术人员明显的是，可不偏离要求的发明的精神和范围做各种改变和修改。说明书和附图相应地被视为说明性的而非限制性的意思。要求的发明希望涵盖所有替代方案、修改和等效体。

Claims (15)

1.一种接口焊盘电路，其配置成将电信号从半导体芯片组件传输至所述半导体芯片组件外部的组件，所述接口焊盘电路包括：

控制电路；

多个半导体元件，所述多个半导体元件具有各自衬底端子且由所述控制电路控制；以及

连接焊盘；

其中所述多个半导体元件的至少两个配置成向所述连接焊盘提供多个非零逻辑电压电平；以及

其中将所述多个所提供的逻辑电压电平中的最高电压电平施加到提供非零逻辑电压电平的多个半导体元件中的至少两个半导体元件的衬底端子。

2.根据权利要求1所述的接口焊盘电路，其中至少一个半导体元件配置成提供逻辑零电压电平。

3.根据前述权利要求任一项所述的接口焊盘电路，其中所述控制电路配置成选择性地向多个半导体元件中的一个半导体元件的衬底端子提供第一非零逻辑电压或第二非零逻辑电压，其中所述第一非零逻辑电压基本上等于由所述多个半导体元件中的一个半导体元件提供的逻辑电压电平，以及所述第二非零逻辑电压基本上等于由多个半导体元件中的另一个半导体元件提供的所述最高逻辑电压电平。

4.根据权利要求3所述的接口焊盘电路，其中当所述多个半导体元件中的一个半导体元件将与其相关的非零逻辑电压电平提供给所述接口焊盘时，所述控制电路配置成将所述第一非零逻辑电压施加至所述的所述多个半导体元件中的一个的衬底端子；以及

其中当所述多个半导体元件的另一个半导体元件将与其相关的逻辑电压电平提供给所述接口焊盘时，所述控制电路配置成将所述第二非零逻辑电压施加至所述多个半导体元件中的一个半导体元件的衬底端子。

5.根据权利要求3或4所述的接口焊盘电路，其中由控制电路施加的电压电平与多个非零逻辑电压电平的最高电压相同或基本上相同。

6.根据前述权利要求任一项所述的接口焊盘电路，其还包括第一开关，所述第一开关配置成向由所述控制电路控制的所述多个半导体元件中的一个半导体元件的衬底端子提供第一衬底偏置电压。

7.根据权利要求6所述的接口焊盘电路，其还包括第二开关，所述第二开关配置成向由所述控制电路控制的所述多个半导体元件中的一个半导体元件的衬底端子提供第二衬底偏置电压。

8.根据权利要求7所述的接口焊盘电路，其中用于所述第一开关的第一控制信号和用于第二开关的第二控制信号是互斥的。

9.根据权利要求7或8任一项所述的接口焊盘电路，其中所述第一开关和所述第二开关为装配在所述接口焊盘电路中的微电子开关。

10.根据前述权利要求任一项所述的接口焊盘电路，其中所述半导体元件包括一个或多个MOS晶体管。

11.根据前述权利要求任一项所述的接口焊盘电路，其中所述控制电路具有逻辑输入端子、焊盘电平控制端子和控制所述多个半导体元件的多个输出端子。

12.根据前述权利要求任一项所述的接口焊盘电路，其中所述控制电路配置成向所述多个半导体元件提供互斥的控制信号。

13.一种操作微电子集成电路的方法，所述微电子电路包括多个半导体元件，每个所述半导体元件提供逻辑电压电平，所述方法包括：

向所述多个半导体元件中的一个半导体元件提供第一衬底偏置电压或第二衬底偏置电压，所述第一衬底偏置电压基本上等于由所述多个所述半导体元件中的一个半导体元件提供的逻辑电压电平，以及所述第二衬底偏置电压基本上等于由所述半导体元件中的另一个半导体元件提供的所述最高逻辑电压电平；

其中当所述半导体元件中的一个半导体元件提供它对应的逻辑电压电平时，将所述第一衬底偏置电压提供给所述多个所述半导体元件中的一个半导体元件的衬底端子；以及

其中当所述多个半导体元件的另一个半导体元件提供它对应的逻辑电压电平时，将所述第二衬底偏置电压提供给所述多个所述半导体元件中的一个半导体元件的衬底端子。

14.根据权利要求13所述的方法，其中所述多个半导体元件包括MOS晶体管。

15.根据权利要求13-14任一项所述的方法，其中所述微电子集成电路配置成在助听器中使用。