JP2822881B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0027—Modifications of threshold in field effect transistor circuits
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- G—PHYSICS
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にノイズによる誤動作防止装置を有する半導体集
積回路装置に関する。
し、特にノイズによる誤動作防止装置を有する半導体集
積回路装置に関する。
【０００２】
【従来の技術】一般的に、情報処理技術の発展に伴いシ
ステムレベルの高集積化や高速化といった要求から、半
導体集積回路の高速化ならびに高集積化が進んでいる。
ステムレベルの高集積化や高速化といった要求から、半
導体集積回路の高速化ならびに高集積化が進んでいる。
【０００３】近年、情報技術の発展により多くの装置に
半導体集積回路が用いられるようになり、炊飯器や洗濯
機のように生活に密着した装置から自動車、信号機や遮
断機といった人命に深く関わり合う大型の装置にも多く
の半導体集積回路が使用されて、半導体集積回路は人々
の生活に深くとけ込み、ほとんどの人々が意識しないう
ちに半導体集積回路による恩恵を受けている。
半導体集積回路が用いられるようになり、炊飯器や洗濯
機のように生活に密着した装置から自動車、信号機や遮
断機といった人命に深く関わり合う大型の装置にも多く
の半導体集積回路が使用されて、半導体集積回路は人々
の生活に深くとけ込み、ほとんどの人々が意識しないう
ちに半導体集積回路による恩恵を受けている。
【０００４】この半導体集積回路が人々の生活に深く関
わる装置で使われている理由は、半導体集積回路は、多
くの場合マイクロコンピュータに代表されるように、半
導体集積回路を組み込んだ装置のインテリジェント化を
実現するものであり、この装置のインテリジェント化に
よって、より快適な環境が提供される。
わる装置で使われている理由は、半導体集積回路は、多
くの場合マイクロコンピュータに代表されるように、半
導体集積回路を組み込んだ装置のインテリジェント化を
実現するものであり、この装置のインテリジェント化に
よって、より快適な環境が提供される。
【０００５】一方、半導体集積回路が装置に組み込まれ
ているが故の事故も発生する様になってきている。例え
ば、自動変速機を有する自動車（ＡＴ車）のオートスピ
ード制御用のプログラム制御装置を構成する半導体集積
回路がなんらかの原因によりプログラム暴走を起こし、
人身事故を引き起こした事例も報告されている。これは
人々の生活に深くとけ込んでいる半導体集積回路にとっ
て、高い信頼性と高精度な動作がいかに重要であるかを
示す事例である。
ているが故の事故も発生する様になってきている。例え
ば、自動変速機を有する自動車（ＡＴ車）のオートスピ
ード制御用のプログラム制御装置を構成する半導体集積
回路がなんらかの原因によりプログラム暴走を起こし、
人身事故を引き起こした事例も報告されている。これは
人々の生活に深くとけ込んでいる半導体集積回路にとっ
て、高い信頼性と高精度な動作がいかに重要であるかを
示す事例である。
【０００６】このような装置に組み込まれる半導体集積
回路の使用環境は、高信頼性や高精度という要求とは裏
腹に温度と湿度の変化が大きかったり、電気的なノイズ
や振動に満ちあふれている場合が多い。自動車や航空機
のエンジン制御に用いられる半導体集積回路の動作環境
は、決して珍しいものではなく、非常にありふれたもの
と考えられている。
回路の使用環境は、高信頼性や高精度という要求とは裏
腹に温度と湿度の変化が大きかったり、電気的なノイズ
や振動に満ちあふれている場合が多い。自動車や航空機
のエンジン制御に用いられる半導体集積回路の動作環境
は、決して珍しいものではなく、非常にありふれたもの
と考えられている。
【０００７】このような非常に厳しい環境下で動作する
半導体集積回路装置を設計する際には、当然ながら回路
動作の信頼性と高精度な動作を優先させて回路設計を行
い、その代わり高速な回路動作を多少ならず犠牲にする
トレードフオを考える場合が多かった。
半導体集積回路装置を設計する際には、当然ながら回路
動作の信頼性と高精度な動作を優先させて回路設計を行
い、その代わり高速な回路動作を多少ならず犠牲にする
トレードフオを考える場合が多かった。
【０００８】前述した様に、これらの従来の半導体集積
回路装置は電気的なノイズに曝されていたため、例え
ば、特開平４−３６７９４５号公報に開示されるよう
に、マイクロプロセッサがノイズを入力信号と誤って動
作しないように、信号線のノイズを検出し、マイクロプ
ロセッサをスタンバイ状態に遷移してノイズがおさまる
までスタンバイ状態を維持する手法が開示され、また、
特開平１−２０６４３８号公報では、プログラム制御装
置におけるノイズの減衰回路で減衰しきれないノイズが
検出されると、プログラムの暴走を避けるためにシステ
ムリセットをかける手法が開示されている。
回路装置は電気的なノイズに曝されていたため、例え
ば、特開平４−３６７９４５号公報に開示されるよう
に、マイクロプロセッサがノイズを入力信号と誤って動
作しないように、信号線のノイズを検出し、マイクロプ
ロセッサをスタンバイ状態に遷移してノイズがおさまる
までスタンバイ状態を維持する手法が開示され、また、
特開平１−２０６４３８号公報では、プログラム制御装
置におけるノイズの減衰回路で減衰しきれないノイズが
検出されると、プログラムの暴走を避けるためにシステ
ムリセットをかける手法が開示されている。
【０００９】これらの従来の半導体集積回路装置は、半
導体集積回路装置を構成するＭＯＳトランジスタのゲー
ト長が１μｍ程度で、ＭＯＳトランジスタのしきい値も
０．７Ｖ程度（Ｎチャネル型ＭＯＳトランジスタ）であ
り、簡単な制御プログラムを１０ＭＨｚ程度のクロック
で動作する半導体集積回路装置にとっては有効な手段で
ある。
導体集積回路装置を構成するＭＯＳトランジスタのゲー
ト長が１μｍ程度で、ＭＯＳトランジスタのしきい値も
０．７Ｖ程度（Ｎチャネル型ＭＯＳトランジスタ）であ
り、簡単な制御プログラムを１０ＭＨｚ程度のクロック
で動作する半導体集積回路装置にとっては有効な手段で
ある。
【００１０】
【発明が解決しようとする課題】しかしながら、一般的
な制御装置に使用されている半導体集積回路装置につい
て要求される特性も高信頼性と高精度な動作にとどまら
ず、高速でさらに複雑な動作が要求されるようになって
きた。それは、これらの半導体集積回路装置は高度な情
報化社会に暮らす人々の生活をサポートするものであ
り、様々な形で直接的あるいは間接的に高速な様々な情
報処理装置に接しているこれらの人々は、普段これらの
情報処理装置等が社会生活にもたらしてくれる快適な環
境を自らの周りの日常すべてに対して無意識のうちに求
めるようになるため、彼らの要求は急速に高度化と複雑
化の一途をたどっている。
な制御装置に使用されている半導体集積回路装置につい
て要求される特性も高信頼性と高精度な動作にとどまら
ず、高速でさらに複雑な動作が要求されるようになって
きた。それは、これらの半導体集積回路装置は高度な情
報化社会に暮らす人々の生活をサポートするものであ
り、様々な形で直接的あるいは間接的に高速な様々な情
報処理装置に接しているこれらの人々は、普段これらの
情報処理装置等が社会生活にもたらしてくれる快適な環
境を自らの周りの日常すべてに対して無意識のうちに求
めるようになるため、彼らの要求は急速に高度化と複雑
化の一途をたどっている。
【００１１】このため、この一般的な制御装置に組み込
まれる半導体集積回路装置であってもＥＷＳ等に代表さ
れる情報処理装置に使用される半導体集積回路装置と同
様に複雑で高速な動作ができるものでなければ多くの人
々の支持を受けることはできず、半導体集積回路を組み
込んだ装置も商品として成り立たなくなってしまう。
まれる半導体集積回路装置であってもＥＷＳ等に代表さ
れる情報処理装置に使用される半導体集積回路装置と同
様に複雑で高速な動作ができるものでなければ多くの人
々の支持を受けることはできず、半導体集積回路を組み
込んだ装置も商品として成り立たなくなってしまう。
【００１２】この様な背景で高速動作が要求されるよう
になった一般的な制御装置に組み込まれる半導体集積回
路装置の高速化への努力は、一般的に高速な情報処理機
器に用いられる半導体集積回路装置の高速化の工夫と同
様な方法で進められている。つまり、半導体プロセスの
設計基準のスケーリング則に従った微細化またはそれに
ともなった電源電圧の低電圧化およびトランジスタの低
しきい値化ならびに動作環境の低温変化等が行われてい
る。
になった一般的な制御装置に組み込まれる半導体集積回
路装置の高速化への努力は、一般的に高速な情報処理機
器に用いられる半導体集積回路装置の高速化の工夫と同
様な方法で進められている。つまり、半導体プロセスの
設計基準のスケーリング則に従った微細化またはそれに
ともなった電源電圧の低電圧化およびトランジスタの低
しきい値化ならびに動作環境の低温変化等が行われてい
る。
【００１３】例えば、Ｎチャネル型ＭＯＳトランジスタ
のゲート長も従来の１μｍから０．３５μｍに微細化
し、電源電圧も従来の５Ｖから３．３Ｖと低下させ、か
つＭＯＳトランジスタのしきい値電圧も従来の０．７Ｖ
から０．４Ｖに低下させて高速動作を目指したＮチャネ
ル型ＭＯＳトランジスタで半導体集積回路装置を構成す
ることが行われる。
のゲート長も従来の１μｍから０．３５μｍに微細化
し、電源電圧も従来の５Ｖから３．３Ｖと低下させ、か
つＭＯＳトランジスタのしきい値電圧も従来の０．７Ｖ
から０．４Ｖに低下させて高速動作を目指したＮチャネ
ル型ＭＯＳトランジスタで半導体集積回路装置を構成す
ることが行われる。
【００１４】しかしながら上述のＮチャネル型ＭＯＳト
ランジスタは、従来技術のＮチャネル型ＭＯＳトランジ
スタに比べてＧＮＤラインやＶＤＤラインに乗るノイズ
や急激な電源電圧変動に対して耐性が無く破壊しやすい
事がわかってきた。これは、電源電圧やＭＯＳトランジ
スタのしきい値電圧が低下しているのに対して、外乱等
によって生ずるＧＮＤラインやＶＤＤラインに乗るノイ
ズや急激な電源電圧のレベル変動の大きさは変わらない
ために、高速なＭＯＳトランジスタにとっては相対的に
従来通りのノイズや電源電圧のレベル変動が大きくなっ
ていることに相当するためである。このような高速のＭ
ＯＳトランジスタで構成される半導体集積回路装置が保
持している状態が従来では問題とならなかったノイズレ
ベルで影響を受けて論理レベルの状態反転等が容易に発
生する。
ランジスタは、従来技術のＮチャネル型ＭＯＳトランジ
スタに比べてＧＮＤラインやＶＤＤラインに乗るノイズ
や急激な電源電圧変動に対して耐性が無く破壊しやすい
事がわかってきた。これは、電源電圧やＭＯＳトランジ
スタのしきい値電圧が低下しているのに対して、外乱等
によって生ずるＧＮＤラインやＶＤＤラインに乗るノイ
ズや急激な電源電圧のレベル変動の大きさは変わらない
ために、高速なＭＯＳトランジスタにとっては相対的に
従来通りのノイズや電源電圧のレベル変動が大きくなっ
ていることに相当するためである。このような高速のＭ
ＯＳトランジスタで構成される半導体集積回路装置が保
持している状態が従来では問題とならなかったノイズレ
ベルで影響を受けて論理レベルの状態反転等が容易に発
生する。
【００１５】従って、前述した特開平４−３６７９４５
号公報で提案されている、いわゆる誤動作が生じる可能
性があるときに半導体集積回路装置の動作をスタンバイ
状態にして停止しノイズ等の誤動作の原因が無くなるま
でやり過ごすだけの誤動作防止回路では、ＭＯＳトラン
ジスタで構成される半導体集積回路装置の誤動作は防ぎ
きれない。そこで、別法として、スタンバイ状態で基板
バイアスを印加して半導体集積回路装置を構成するＭＯ
Ｓトランジスタのしきい値電圧を上げて誤動作を防止す
る方法が考えられてはいるが、この方式ではスタンバイ
期間中に基板バイアス回路は常に電力を消費しているた
め、従来型の半導体集積回路装置よりスタンバイ状態の
消費電力が増加してしまう。
号公報で提案されている、いわゆる誤動作が生じる可能
性があるときに半導体集積回路装置の動作をスタンバイ
状態にして停止しノイズ等の誤動作の原因が無くなるま
でやり過ごすだけの誤動作防止回路では、ＭＯＳトラン
ジスタで構成される半導体集積回路装置の誤動作は防ぎ
きれない。そこで、別法として、スタンバイ状態で基板
バイアスを印加して半導体集積回路装置を構成するＭＯ
Ｓトランジスタのしきい値電圧を上げて誤動作を防止す
る方法が考えられてはいるが、この方式ではスタンバイ
期間中に基板バイアス回路は常に電力を消費しているた
め、従来型の半導体集積回路装置よりスタンバイ状態の
消費電力が増加してしまう。
【００１６】また、特開平１−２０６４３８号公報に開
示される半導体集積回路装置の誤動作防止にシステムリ
セットをかけつづける方式は、年々半導体集積回路を制
御するプログラムが複雑化しているため、システムリセ
ットをかけてからシステムが立ち上がるまでのプログラ
ムステップ数が多くなり時間がかかるため、一部の用途
を除いては適用することが難しくなってきている。
示される半導体集積回路装置の誤動作防止にシステムリ
セットをかけつづける方式は、年々半導体集積回路を制
御するプログラムが複雑化しているため、システムリセ
ットをかけてからシステムが立ち上がるまでのプログラ
ムステップ数が多くなり時間がかかるため、一部の用途
を除いては適用することが難しくなってきている。
【００１７】すなわち、高信頼性と高精度な動作が要求
される半導体集積回路においては、半導体集積回路自身
が発生するノイズまたは外乱によって生ずるＧＮＤノイ
ズおよびＶＤＤノイズが原因となって生じる誤動作は大
きな問題である。
される半導体集積回路においては、半導体集積回路自身
が発生するノイズまたは外乱によって生ずるＧＮＤノイ
ズおよびＶＤＤノイズが原因となって生じる誤動作は大
きな問題である。
【００１８】特に、高速動作および高集積化を目視した
ＭＯＳトランジスタのデバイスサイズの縮小と電源電圧
の低減といった要求に答えた低しきい値のＭＯＳトラン
ジスタで回路を形成する場合、回路方式がスタティッ
ク，ダイナミックを問わず、低しきい値ＭＯＳトランジ
スタで構成される論理ゲートおよび各種回路のＧＮＤノ
イズまたはＶＤＤノイズおよび急激な電源電圧変動によ
る誤動作の発生率が、従来技術の高しきい値ＭＯＳトラ
ンジスタで構成される論理ゲートおよび各種回路の誤動
作の発生率に比べて高い。
ＭＯＳトランジスタのデバイスサイズの縮小と電源電圧
の低減といった要求に答えた低しきい値のＭＯＳトラン
ジスタで回路を形成する場合、回路方式がスタティッ
ク，ダイナミックを問わず、低しきい値ＭＯＳトランジ
スタで構成される論理ゲートおよび各種回路のＧＮＤノ
イズまたはＶＤＤノイズおよび急激な電源電圧変動によ
る誤動作の発生率が、従来技術の高しきい値ＭＯＳトラ
ンジスタで構成される論理ゲートおよび各種回路の誤動
作の発生率に比べて高い。
【００１９】その結果、ＧＮＤノイズまたはＶＤＤノイ
ズおよび急激な電源電圧変動による誤動作を抑えるため
にスタティック回路をスタンバイ状態にしても、低めら
れたＭＯＳトランジスタのしきい値電圧に対して従来通
りのノイズレベルは相対的に大きくなって回路の状態保
持能力は弱くなっているため、スタンバイ状態に移行し
ただけではスタンバイ直前の状態が保持されずスタンバ
イから復帰後に誤動作を起こしてしまうという欠点があ
った。
ズおよび急激な電源電圧変動による誤動作を抑えるため
にスタティック回路をスタンバイ状態にしても、低めら
れたＭＯＳトランジスタのしきい値電圧に対して従来通
りのノイズレベルは相対的に大きくなって回路の状態保
持能力は弱くなっているため、スタンバイ状態に移行し
ただけではスタンバイ直前の状態が保持されずスタンバ
イから復帰後に誤動作を起こしてしまうという欠点があ
った。
【００２０】
【課題を解決するための手段】本発明の半導体集積回路
装置は、動作時にＮチャネル型ＭＯＳトランジスタを形
成した基板の電位またはウェルの電位を前記Ｎチャネル
型ＭＯＳトランジスタのＮ＋拡散層（ソース）電位より
正に基板バイアス印加し、Ｐチャネル型ＭＯＳトランジ
スタを形成した基板の電位またはウェルの電位を前記Ｐ
チャネル型ＭＯＳトランジスタのＰ＋拡散層（ソース）
より負に基板バイアス印加して前記ＮチャネルおよびＰ
チャネルＭＯＳトランジスタのそれぞれのしきい値電圧
を低くして前記Ｎチャネル型ＭＯＳトランジスタおよび
Ｐチャネル型ＭＯＳトランジスタを低しきい値電圧のＭ
ＯＳトランジスタとして回路動作を行う半導体集積回路
装置において、前記半導体集積回路装置の動作または外
乱によりＧＮＤ線もしくは電源線に生じるノイズのレベ
ルまたは電源電圧変動値を前記半導体集積回路装置の保
持する規定値と比較し前記ノイズのレベルもしくは電源
電圧変動値がノイズ減衰回路で減衰出来ずかつ前記規定
値より大きい場合は誤動作発生要因とする比較手段と、
前記比較手段の出力を受けて前記Ｎチャネル型ＭＯＳト
ランジスタを形成した基板の電位またはウェルの電位を
前記Ｎ＋拡散層（ソース）電位と同電位に基板バイアス
印加し前記Ｐチャネル型ＭＯＳトランジスタを形成した
基板の電位またはウェル電位を前記Ｐ＋拡散層（ソー
ス）電位と同電位に基板バイアス印加する基板バイアス
手段と、前記半導体集積回路装置をスタンバイ状態に移
行するスタンバイ状態移行手段と、前記ノイズおよび電
源電圧変動がおさまったことを前記比較手段で検知し再
び基板バイアス印加を再開して前記半導体集積回路装置
の前記スタンバイ状態を解いて動作を続行する基板バイ
アス印加再開手段とを有する構成である。
装置は、動作時にＮチャネル型ＭＯＳトランジスタを形
成した基板の電位またはウェルの電位を前記Ｎチャネル
型ＭＯＳトランジスタのＮ＋拡散層（ソース）電位より
正に基板バイアス印加し、Ｐチャネル型ＭＯＳトランジ
スタを形成した基板の電位またはウェルの電位を前記Ｐ
チャネル型ＭＯＳトランジスタのＰ＋拡散層（ソース）
より負に基板バイアス印加して前記ＮチャネルおよびＰ
チャネルＭＯＳトランジスタのそれぞれのしきい値電圧
を低くして前記Ｎチャネル型ＭＯＳトランジスタおよび
Ｐチャネル型ＭＯＳトランジスタを低しきい値電圧のＭ
ＯＳトランジスタとして回路動作を行う半導体集積回路
装置において、前記半導体集積回路装置の動作または外
乱によりＧＮＤ線もしくは電源線に生じるノイズのレベ
ルまたは電源電圧変動値を前記半導体集積回路装置の保
持する規定値と比較し前記ノイズのレベルもしくは電源
電圧変動値がノイズ減衰回路で減衰出来ずかつ前記規定
値より大きい場合は誤動作発生要因とする比較手段と、
前記比較手段の出力を受けて前記Ｎチャネル型ＭＯＳト
ランジスタを形成した基板の電位またはウェルの電位を
前記Ｎ＋拡散層（ソース）電位と同電位に基板バイアス
印加し前記Ｐチャネル型ＭＯＳトランジスタを形成した
基板の電位またはウェル電位を前記Ｐ＋拡散層（ソー
ス）電位と同電位に基板バイアス印加する基板バイアス
手段と、前記半導体集積回路装置をスタンバイ状態に移
行するスタンバイ状態移行手段と、前記ノイズおよび電
源電圧変動がおさまったことを前記比較手段で検知し再
び基板バイアス印加を再開して前記半導体集積回路装置
の前記スタンバイ状態を解いて動作を続行する基板バイ
アス印加再開手段とを有する構成である。
【００２１】また、本発明の半導体集積回路装置は、前
記Ｎチャネル型ＭＯＳトランジスタがＰ型ウェル上に形
成され前記Ｐチャネル型ＭＯＳトランジスタがＮ型ウェ
ル上に形成されるＣＭＯＳ回路構成とすることもでき
る。
記Ｎチャネル型ＭＯＳトランジスタがＰ型ウェル上に形
成され前記Ｐチャネル型ＭＯＳトランジスタがＮ型ウェ
ル上に形成されるＣＭＯＳ回路構成とすることもでき
る。
【００２２】さらに、本発明の半導体集積回路装置の前
記比較手段は、カットオフ周波数がシステムクロック周
波数と同程度のロウパスフィルタと、前記ノイズレベル
または前記電源電圧変動値を所定の基準値と比較するレ
ベル識別回路とから成るノイズレベル識別回路と、この
ノイズレベル識別回路の出力を受け第１のインバータ
と、この第１のインバータよりも駆動能力が弱く前記第
１のインバータの出力を入力に受け出力を前記第１のイ
ンバータの入力へフィードバックするスタティクラッチ
と、このスタティクラッチの前記システムクロックの２
クロック前の出力値と前記スタティクラッチの出力値と
を比較し前記基板バイアス手段および前記移行手段およ
び基板バイアス印加手段に出力するコンパレータとから
構成することもできる。
記比較手段は、カットオフ周波数がシステムクロック周
波数と同程度のロウパスフィルタと、前記ノイズレベル
または前記電源電圧変動値を所定の基準値と比較するレ
ベル識別回路とから成るノイズレベル識別回路と、この
ノイズレベル識別回路の出力を受け第１のインバータ
と、この第１のインバータよりも駆動能力が弱く前記第
１のインバータの出力を入力に受け出力を前記第１のイ
ンバータの入力へフィードバックするスタティクラッチ
と、このスタティクラッチの前記システムクロックの２
クロック前の出力値と前記スタティクラッチの出力値と
を比較し前記基板バイアス手段および前記移行手段およ
び基板バイアス印加手段に出力するコンパレータとから
構成することもできる。
【００２３】さらにまた、本発明の半導体集積回路装置
の前記コンパレータは、前記スタティクラッチの出力を
保持するシフトレジスタと、このシフトレジスタを駆動
するウオッチドッグタイマと、前記シフトレジスタに保
持された前記システムクロックの２クロック前の前記ス
タティクラッチの出力と前記スタティクラッチの出力と
を前記ウオッチドッグタイマの出力をトリガ信号にして
比較する比較回路とを有する構成とすることもできる。
の前記コンパレータは、前記スタティクラッチの出力を
保持するシフトレジスタと、このシフトレジスタを駆動
するウオッチドッグタイマと、前記シフトレジスタに保
持された前記システムクロックの２クロック前の前記ス
タティクラッチの出力と前記スタティクラッチの出力と
を前記ウオッチドッグタイマの出力をトリガ信号にして
比較する比較回路とを有する構成とすることもできる。
【００２４】またさらに、本発明の半導体集積回路の前
記スタンバイ状態移行手段は、前記比較手段の出力を受
け前記システムクロックを最初の立下りで停止するよう
制御するクロック発生器を有する構成とすることもでき
る。
記スタンバイ状態移行手段は、前記比較手段の出力を受
け前記システムクロックを最初の立下りで停止するよう
制御するクロック発生器を有する構成とすることもでき
る。
【００２５】さらに、本発明の半導体集積回路装置の前
記基板バイアス印加再開手段は、前記比較手段の出力を
受け前記基板バイアス手段およびスタンバイ状態移行手
段へ前記半導体集積回路装置のスタンバイ状態から前記
動作状態にするようリセット信号を出力するリセット回
路を有する構成とすることもできる。
記基板バイアス印加再開手段は、前記比較手段の出力を
受け前記基板バイアス手段およびスタンバイ状態移行手
段へ前記半導体集積回路装置のスタンバイ状態から前記
動作状態にするようリセット信号を出力するリセット回
路を有する構成とすることもできる。
【００２６】
【実施例】次に本発明の第１の実施例の半導体集積回路
装置を図面を参照して説明する。
装置を図面を参照して説明する。
【００２７】図１は本発明の第１の実施例の半導体集積
回路装置のブロック図であり、図２はこの実施例の半導
体集積回路装置の断面の略図であり、図３は本実施例の
動作を説明するタイミングチャートである。
回路装置のブロック図であり、図２はこの実施例の半導
体集積回路装置の断面の略図であり、図３は本実施例の
動作を説明するタイミングチャートである。
【００２８】また、図４はＮチャネル型ＭＯＳトランジ
スタの基板電位Ｖｓｕｂに対するしきい値Ｖｔの特性曲
線で、図５はＮチャネル型ＭＯＳトランジスタ電極電位
Ｖｇの対するドレイン電流Ｉｄの特性曲線である。
スタの基板電位Ｖｓｕｂに対するしきい値Ｖｔの特性曲
線で、図５はＮチャネル型ＭＯＳトランジスタ電極電位
Ｖｇの対するドレイン電流Ｉｄの特性曲線である。
【００２９】図１を参照すると、本発明の第１の実施例
の半導体集積回路装置は、Ｐ型半導体基板を用いたＮチ
ャネル型ＭＯＳトランジスタ１１０で構成され、Ｎチャ
ネル型ＭＯＳトランジスタ１１０のしきい値電圧Ｖｔは
０．７Ｖになるように製造プロセスでつくり込み、この
半導体集積回路装置の動作時には、Ｎチャネル型ＭＯＳ
トランジスタ１１０のしきい値電圧Ｖｔを０．４Ｖに設
定する基板バイアス回路１０６を有して高速動作を行う
構成である。さらに、この実施例の半導体集積回路装置
は、ＧＮＤライン１００に一定レベル（０．７Ｖ）以上
のノイズ（ＧＮＤノイズ）が発生した場合に、このＧＮ
Ｄノイズのレベルを識別するノイズレベル識別回路１０
１を有する。
の半導体集積回路装置は、Ｐ型半導体基板を用いたＮチ
ャネル型ＭＯＳトランジスタ１１０で構成され、Ｎチャ
ネル型ＭＯＳトランジスタ１１０のしきい値電圧Ｖｔは
０．７Ｖになるように製造プロセスでつくり込み、この
半導体集積回路装置の動作時には、Ｎチャネル型ＭＯＳ
トランジスタ１１０のしきい値電圧Ｖｔを０．４Ｖに設
定する基板バイアス回路１０６を有して高速動作を行う
構成である。さらに、この実施例の半導体集積回路装置
は、ＧＮＤライン１００に一定レベル（０．７Ｖ）以上
のノイズ（ＧＮＤノイズ）が発生した場合に、このＧＮ
Ｄノイズのレベルを識別するノイズレベル識別回路１０
１を有する。
【００３０】このノイズレベル識別回路１０１は、Ｉ／
Ｏバッファ（図示してない）の動作事に生じるオーバー
シュート等が原因で生じる高周波のノイズがチャタリン
グ信号となって本発明の第１の実施例の半導体集積回路
装置自身を誤動作させることを防ぐために、カットオフ
フリケンシーがシステムクロックと同じ８０ＭＨｚであ
るロウパスフィルタ回路と、ノイズのレベルを０．７Ｖ
の基準電圧ＶＲＥＦと比較して大小を識別する抵抗式の
分圧回路、フリップフロップおよび逐次形のコンパレー
タのそれぞれをシーケンシャルに接続して形成される識
別回路とから構成される（これらの構成要素は図示して
いない）。
Ｏバッファ（図示してない）の動作事に生じるオーバー
シュート等が原因で生じる高周波のノイズがチャタリン
グ信号となって本発明の第１の実施例の半導体集積回路
装置自身を誤動作させることを防ぐために、カットオフ
フリケンシーがシステムクロックと同じ８０ＭＨｚであ
るロウパスフィルタ回路と、ノイズのレベルを０．７Ｖ
の基準電圧ＶＲＥＦと比較して大小を識別する抵抗式の
分圧回路、フリップフロップおよび逐次形のコンパレー
タのそれぞれをシーケンシャルに接続して形成される識
別回路とから構成される（これらの構成要素は図示して
いない）。
【００３１】さらに、本発明の第１の実施例の半導体装
置は、ノイズレベル識別回路１０１の出力信号を受ける
駆動力の強いインバータ１０２と駆動力の弱いインバー
タ１０３とで構成され、ノイズレベル識別回路１０１で
ノイズ発生を示すレベル信号の“Ｈｉｇｈ”レベルが入
るとノイズがおさまってノイズレベル識別回路１０１の
出力信号が反転して“Ｌｏｗ”レベルになるまで状態を
保持し、ノイズが発生中であることを次段に伝達するス
タティクラッチ１２１と、このスタティクラッチ１２１
の出力を受けるコンパレータ１０４とを有する。
置は、ノイズレベル識別回路１０１の出力信号を受ける
駆動力の強いインバータ１０２と駆動力の弱いインバー
タ１０３とで構成され、ノイズレベル識別回路１０１で
ノイズ発生を示すレベル信号の“Ｈｉｇｈ”レベルが入
るとノイズがおさまってノイズレベル識別回路１０１の
出力信号が反転して“Ｌｏｗ”レベルになるまで状態を
保持し、ノイズが発生中であることを次段に伝達するス
タティクラッチ１２１と、このスタティクラッチ１２１
の出力を受けるコンパレータ１０４とを有する。
【００３２】さらに、図９を参照すると、このコンパレ
ータ１０４は、駆動力の強いインバータ１０２と駆動力
の弱いインバータ１０３からなるスタティックラッチ回
路１２１から出力される信号１２３を記憶するシフトレ
ジス１３２と、このシフトレジスタ１３２を駆動するた
めのウォッチドッグタイマ１３１と、さらにこの出力信
号を内蔵のウオッチドッグタイマ出力１３４をトリガ信
号にして、シフトレジスタ１３２に記憶されていた約２
クロック前の前出のスタティックラッチ１２１の出力１
２３とを比較する比較回路１３３から構成される。
ータ１０４は、駆動力の強いインバータ１０２と駆動力
の弱いインバータ１０３からなるスタティックラッチ回
路１２１から出力される信号１２３を記憶するシフトレ
ジス１３２と、このシフトレジスタ１３２を駆動するた
めのウォッチドッグタイマ１３１と、さらにこの出力信
号を内蔵のウオッチドッグタイマ出力１３４をトリガ信
号にして、シフトレジスタ１３２に記憶されていた約２
クロック前の前出のスタティックラッチ１２１の出力１
２３とを比較する比較回路１３３から構成される。
【００３３】コンパレータ１０４は、比較回路１３３の
比較結果が一致せず、かつ前出のスタティックラッチ１
２１の出力がノイズ発生中を示す“Ｈｉｇｈ”レベルパ
ルス信号を出力している場合にはコンパレータ出力１０
５に“Ｈｉｇｈ”パルスを出力する。コンパレータ出力
１０５の“Ｈｉｇｈ”パルスは、スタティックラッチ１
２１の内容が変化するまで保持される。
比較結果が一致せず、かつ前出のスタティックラッチ１
２１の出力がノイズ発生中を示す“Ｈｉｇｈ”レベルパ
ルス信号を出力している場合にはコンパレータ出力１０
５に“Ｈｉｇｈ”パルスを出力する。コンパレータ出力
１０５の“Ｈｉｇｈ”パルスは、スタティックラッチ１
２１の内容が変化するまで保持される。
【００３４】また、本発明の第１の実施例の半導体装置
は、コンパレータ１０４の出力１０５の立上りエッジを
検出してスタンバイ状態から動作状態に復帰するリセッ
ト回路１０７と、このリセット回路１０７のリセット信
号１１３の立上りを検出して内部の発振回路１５１（図
１２参照）の発振を開始するまたはコンパレータ１０４
の出力１０５の立上りエッジを検出し制御クロック出力
１０９を最初の立下りで停止するクロック発生器１０８
とを有する構成である。
は、コンパレータ１０４の出力１０５の立上りエッジを
検出してスタンバイ状態から動作状態に復帰するリセッ
ト回路１０７と、このリセット回路１０７のリセット信
号１１３の立上りを検出して内部の発振回路１５１（図
１２参照）の発振を開始するまたはコンパレータ１０４
の出力１０５の立上りエッジを検出し制御クロック出力
１０９を最初の立下りで停止するクロック発生器１０８
とを有する構成である。
【００３５】このような構成により、この第１の実施例
の半導体集積回路装置のＧＮＤライン１００にＧＮＤノ
イズが発生した場合には、この半導体集積回路装置は、
その動作を停止し、スタンバイ状態に移行すると同時に
Ｎチャネル型ＭＯＳトランジスタ１１０のしきい値Ｖｔ
を製造プロセスでつくり込んだ０．７Ｖに戻し、ノイズ
がおさまると本実施例の半導体集積回路装置は、再びＮ
チャネル型ＭＯＳトランジスタ１１０のしきい値電圧を
動作時の０．４Ｖに変更するとともに半導体集積回路の
スタンバイ状態を解除して通常の動作を再開する。
の半導体集積回路装置のＧＮＤライン１００にＧＮＤノ
イズが発生した場合には、この半導体集積回路装置は、
その動作を停止し、スタンバイ状態に移行すると同時に
Ｎチャネル型ＭＯＳトランジスタ１１０のしきい値Ｖｔ
を製造プロセスでつくり込んだ０．７Ｖに戻し、ノイズ
がおさまると本実施例の半導体集積回路装置は、再びＮ
チャネル型ＭＯＳトランジスタ１１０のしきい値電圧を
動作時の０．４Ｖに変更するとともに半導体集積回路の
スタンバイ状態を解除して通常の動作を再開する。
【００３６】この第１の実施例の半導体集積回路装置は
通常の動作時は高速動作を行うために、基板バイアス回
路１０６によって基板電位を制御し、Ｎチャネル型ＭＯ
Ｓトランジスタ１１０のしきい値電圧Ｖｔ０を製造プロ
セスでつくり込んだ０．７Ｖから半導体集積回路装置の
動作時の所望のしきい値電圧の０．４Ｖに変更し、ゲー
ト長０．３５μｍのＭＯＳ構造とあいまって高速な回路
動作を行っている。
通常の動作時は高速動作を行うために、基板バイアス回
路１０６によって基板電位を制御し、Ｎチャネル型ＭＯ
Ｓトランジスタ１１０のしきい値電圧Ｖｔ０を製造プロ
セスでつくり込んだ０．７Ｖから半導体集積回路装置の
動作時の所望のしきい値電圧の０．４Ｖに変更し、ゲー
ト長０．３５μｍのＭＯＳ構造とあいまって高速な回路
動作を行っている。
【００３７】さらに、図２および図４を併せて参照する
と、基板バイアス回路１０６は図２に示す基板バイアス
用可変電源２０８に相当し、Ｐ型半導体基板２０７へＮ
＋拡散層（ソース）２０２の電位（接地）より正にバイ
アスすると、図４に示す基板電位Ｖｓｕｂに対するＮチ
ャネル型ＭＯＳトランジスタのしきい値電圧Ｖｔの特性
曲線に従ってＮチャネル型ＭＯＳトランジスタ１１０の
しきい値電圧Ｖｔが低下する。
と、基板バイアス回路１０６は図２に示す基板バイアス
用可変電源２０８に相当し、Ｐ型半導体基板２０７へＮ
＋拡散層（ソース）２０２の電位（接地）より正にバイ
アスすると、図４に示す基板電位Ｖｓｕｂに対するＮチ
ャネル型ＭＯＳトランジスタのしきい値電圧Ｖｔの特性
曲線に従ってＮチャネル型ＭＯＳトランジスタ１１０の
しきい値電圧Ｖｔが低下する。
【００３８】また、基板バイアス回路１０６、リセット
回路１０７およびクロック発生器１０８の具体的回路の
それぞれは、周知の回路で構成できるので図１０、図１
１および図１２のそれぞれに図示するに留めその詳細な
説明は省略する。
回路１０７およびクロック発生器１０８の具体的回路の
それぞれは、周知の回路で構成できるので図１０、図１
１および図１２のそれぞれに図示するに留めその詳細な
説明は省略する。
【００３９】これによって、Ｎチャネル型ＭＯＳトラン
ジスタ１１０で構成される半導体集積回路装置は所望の
低しきい値Ｖｔを持つＮチャネル型ＭＯＳトランジスタ
１１０によって高速な回路動作を行うことが出来る。
ジスタ１１０で構成される半導体集積回路装置は所望の
低しきい値Ｖｔを持つＮチャネル型ＭＯＳトランジスタ
１１０によって高速な回路動作を行うことが出来る。
【００４０】ここで、Ｎチャネル型ＭＯＳトランジスタ
のしきい値電圧Ｖｔは基板バイアス電位によって設定す
ることができるが、Ｎチャネル型ＭＯＳトランジスタの
しきい値電圧Ｖｔは半導体集積回路装置としての動作が
確実に行われる範囲に設定される必要がある。
のしきい値電圧Ｖｔは基板バイアス電位によって設定す
ることができるが、Ｎチャネル型ＭＯＳトランジスタの
しきい値電圧Ｖｔは半導体集積回路装置としての動作が
確実に行われる範囲に設定される必要がある。
【００４１】通常のＮチャネル型ＭＯＳトランジスタの
ゲート電位Ｖｇに対するドレイン電流Ｉｄの関係は、図
５に示すように、Ｐ型半導体基板２０７とＮ＋拡散層
（ソース）２０２間の組み込み電位ＶｆよりＮチャネル
型ＭＯＳトランジスタのしきい値電圧Ｖｔは高い電位に
あり、しきい値電圧Ｖｔがこの範囲にあればＭＯＳトラ
ンジスタのＯＮ／ＯＦＦをゲート電位Ｖｇによって制御
できる。
ゲート電位Ｖｇに対するドレイン電流Ｉｄの関係は、図
５に示すように、Ｐ型半導体基板２０７とＮ＋拡散層
（ソース）２０２間の組み込み電位ＶｆよりＮチャネル
型ＭＯＳトランジスタのしきい値電圧Ｖｔは高い電位に
あり、しきい値電圧Ｖｔがこの範囲にあればＭＯＳトラ
ンジスタのＯＮ／ＯＦＦをゲート電位Ｖｇによって制御
できる。
【００４２】従って、基板バイアス電位は、基板電位Ｖ
ｓｕｂが組み込み電位Ｖｆ以下になるように設定する。
ｓｕｂが組み込み電位Ｖｆ以下になるように設定する。
【００４３】次に、本発明の第１の実施例の半導体集積
回路装置のノイズ検出時の動作について順を追って説明
する。
回路装置のノイズ検出時の動作について順を追って説明
する。
【００４４】この実施例の半導体集積回路装置の主な構
成要素の入出力波形および内部状態を示すタイミングチ
ャートである図３を参照すると、動作中のこの半導体集
積回路装置のＧＮＤライン（接地線）１００に乗った半
導体集積回路装置外部の外乱によって生じたノイズまた
は半導体集積回路装置内のＩ／Ｏバッファ（図示してい
ない）の全ビット同時動作等で生じたノイズは、ノイズ
レベル識別回路１０１で不要な高周波成分を取り除きノ
イズの信号強度（ノイズレベル）を識別され、内部の回
路に送られる。
成要素の入出力波形および内部状態を示すタイミングチ
ャートである図３を参照すると、動作中のこの半導体集
積回路装置のＧＮＤライン（接地線）１００に乗った半
導体集積回路装置外部の外乱によって生じたノイズまた
は半導体集積回路装置内のＩ／Ｏバッファ（図示してい
ない）の全ビット同時動作等で生じたノイズは、ノイズ
レベル識別回路１０１で不要な高周波成分を取り除きノ
イズの信号強度（ノイズレベル）を識別され、内部の回
路に送られる。
【００４５】次に、前出のノイズレベル識別回路１０１
の出力信号を受ける駆動力の強いインバータ１０２と駆
動力の弱いインバータ１０３で構成されるスタティック
ラッチ１２１は、ノイズレベル識別回路１０１でノイズ
発生を示すレベル信号の“Ｈｉｇｈ”レベルが入ると、
ノイズがおさまってノイズレベル識別回路１０１の出力
信号が反転して“Ｌｏｗ”レベルになるまで状態を保持
し、ノイズが発生中であることを次段のコンパレータ１
０４に伝達する。コンパレータ１０４は、駆動力の強い
インバータ１０２と駆動力の弱いインバータ１０３から
なるスタティックラッチ回路１２１から出力される信号
１２３をシフトレジスタ１３２に記憶すると同時に、さ
らにこの出力信号１２３と内蔵のウオッチドッグタイマ
１３１の出力１３４をトリガ信号にしてシフトレジスタ
１３２に記憶されていた約２クロック前の前出のスタテ
ィックラッチ出力と比較回路１３３によって比較する。
の出力信号を受ける駆動力の強いインバータ１０２と駆
動力の弱いインバータ１０３で構成されるスタティック
ラッチ１２１は、ノイズレベル識別回路１０１でノイズ
発生を示すレベル信号の“Ｈｉｇｈ”レベルが入ると、
ノイズがおさまってノイズレベル識別回路１０１の出力
信号が反転して“Ｌｏｗ”レベルになるまで状態を保持
し、ノイズが発生中であることを次段のコンパレータ１
０４に伝達する。コンパレータ１０４は、駆動力の強い
インバータ１０２と駆動力の弱いインバータ１０３から
なるスタティックラッチ回路１２１から出力される信号
１２３をシフトレジスタ１３２に記憶すると同時に、さ
らにこの出力信号１２３と内蔵のウオッチドッグタイマ
１３１の出力１３４をトリガ信号にしてシフトレジスタ
１３２に記憶されていた約２クロック前の前出のスタテ
ィックラッチ出力と比較回路１３３によって比較する。
【００４６】コンパレータ１０４は前述の比較回路１３
３の比較結果が一致せず、スタティックラッチ１２１の
出力がノイズ発生中を示す“Ｈｉｇｈ”レベルパルス信
号を出力している場合には、コンパレータ出力１０５に
“Ｈｉｇｈ”レベルパルス信号を出力する。コンパレー
タ出力１０５の“Ｈｉｇｈ”レベルパルス信号は、前出
のスタティックラッチ１２１の内容が変化するまで保持
される。
３の比較結果が一致せず、スタティックラッチ１２１の
出力がノイズ発生中を示す“Ｈｉｇｈ”レベルパルス信
号を出力している場合には、コンパレータ出力１０５に
“Ｈｉｇｈ”レベルパルス信号を出力する。コンパレー
タ出力１０５の“Ｈｉｇｈ”レベルパルス信号は、前出
のスタティックラッチ１２１の内容が変化するまで保持
される。
【００４７】基板バイアス回路１０６はコンパレータ出
力１０５の立ち上がりエッジを検出してＮチャネル型Ｍ
ＯＳトランジスタ１１０に対する正の基板バイアスの印
加を中止する。基板バイアスはシステムクロック半周期
以内に立上り、安定する。
力１０５の立ち上がりエッジを検出してＮチャネル型Ｍ
ＯＳトランジスタ１１０に対する正の基板バイアスの印
加を中止する。基板バイアスはシステムクロック半周期
以内に立上り、安定する。
【００４８】同様にクロック発生器１０８は、コンパレ
ータ出力１０５の立ち上がりエッジを検出し、クロック
発生器１０８は第１優先で制御クロック出力１０９を最
初の立下りで停止し、これに続いてクロック発生器１０
８内部の内部のクロック発振も停止する。クロック発生
器１０８内部のクロック発振はトランジスタサイズが大
きくＧＮＤラインの信号レベルに大きな影響を与える可
能性が大きいため発振動作は発振波形が立ち上がる前に
停止し、内部の状態は立ち下がったままを維持する。
ータ出力１０５の立ち上がりエッジを検出し、クロック
発生器１０８は第１優先で制御クロック出力１０９を最
初の立下りで停止し、これに続いてクロック発生器１０
８内部の内部のクロック発振も停止する。クロック発生
器１０８内部のクロック発振はトランジスタサイズが大
きくＧＮＤラインの信号レベルに大きな影響を与える可
能性が大きいため発振動作は発振波形が立ち上がる前に
停止し、内部の状態は立ち下がったままを維持する。
【００４９】これらの半導体集積回路装置の発振動作の
停止によって、本発明の第１の実施例の半導体集積回路
装置はＧＮＤノイズによる誤動作の発生を避けるために
スタンバイ状態になる。この実施例の半導体集積回路装
置はダイナミックな信号パスを持たない完全スタティッ
ク回路で設計された回路であるため、制御クロックの供
給停止だけで回路動作は停止し、制御クロック停止以外
に特別なスタンバイ状態に入るための処理は行わずにス
タンバイ状態に移行できる。
停止によって、本発明の第１の実施例の半導体集積回路
装置はＧＮＤノイズによる誤動作の発生を避けるために
スタンバイ状態になる。この実施例の半導体集積回路装
置はダイナミックな信号パスを持たない完全スタティッ
ク回路で設計された回路であるため、制御クロックの供
給停止だけで回路動作は停止し、制御クロック停止以外
に特別なスタンバイ状態に入るための処理は行わずにス
タンバイ状態に移行できる。
【００５０】このスタンバイ状態では、低しきい値電圧
で高速動作を行うＮチャネル型ＭＯＳトランジスタ１１
０のしきい値電圧Ｖｔは、基板バイアスの印加が中止さ
れることにより製造時につくりこんだ０．７Ｖに復帰
し、現在多く用いられている周知技術のＮチャネル型Ｍ
ＯＳトランジスタで構成される半導体集積回路装置と同
等の耐グランドノイズ特性を持ったスタンバイ状態が得
られ、低しきい値電圧でつくり込んだ高速動作を目的と
したＮチャネル型ＭＯＳトランジスタで問題となるＧＮ
Ｄノイズによるレジスタ内容やフリップフロップ内容の
破壊の発生がおさえられる。
で高速動作を行うＮチャネル型ＭＯＳトランジスタ１１
０のしきい値電圧Ｖｔは、基板バイアスの印加が中止さ
れることにより製造時につくりこんだ０．７Ｖに復帰
し、現在多く用いられている周知技術のＮチャネル型Ｍ
ＯＳトランジスタで構成される半導体集積回路装置と同
等の耐グランドノイズ特性を持ったスタンバイ状態が得
られ、低しきい値電圧でつくり込んだ高速動作を目的と
したＮチャネル型ＭＯＳトランジスタで問題となるＧＮ
Ｄノイズによるレジスタ内容やフリップフロップ内容の
破壊の発生がおさえられる。
【００５１】また、ＧＮＤノイズを検出してスタンバイ
状態に移行している間の良好な状態保持特性を外部の電
源によらず半導体集積回路装置自体に製造プロセスでつ
くり込まれた内部の埋め込み電位差で実現するため、Ｇ
ＮＤノイズを検出してスタンバイ状態に移行している場
合の消費電力の低減も実現できる。本実施例の半導体集
積回路装置の基板バイアスの印加方法は、従来の外部電
源によってスタンバイ時のＮチャネル型ＭＯＳトランジ
スタのしきい値電圧Ｖｔを変更するために基板バイアス
を本発明の実施例半導体集積回路装置とは逆の極性で印
加する方法に比べて、消費電力を半分以下に低減でき
る。
状態に移行している間の良好な状態保持特性を外部の電
源によらず半導体集積回路装置自体に製造プロセスでつ
くり込まれた内部の埋め込み電位差で実現するため、Ｇ
ＮＤノイズを検出してスタンバイ状態に移行している場
合の消費電力の低減も実現できる。本実施例の半導体集
積回路装置の基板バイアスの印加方法は、従来の外部電
源によってスタンバイ時のＮチャネル型ＭＯＳトランジ
スタのしきい値電圧Ｖｔを変更するために基板バイアス
を本発明の実施例半導体集積回路装置とは逆の極性で印
加する方法に比べて、消費電力を半分以下に低減でき
る。
【００５２】次に本発明の第１の実施例の半導体集積回
路装置のスタンバイ状態から動作状態への復帰動作につ
いて説明する。
路装置のスタンバイ状態から動作状態への復帰動作につ
いて説明する。
【００５３】再び図１、図１１および図１２のそれぞれ
を参照すると、リセット回路１０７は、コンパレータ出
力１０５の立ち上がりエッジを検出してリセット回路１
０７の内蔵するウォッチドッグタイマはリセットされ、
カウントを開始する。ウォッチドッグタイマはシステム
クロックの４周期に１度の頻度でコンパレータ出力１０
５をサンプリングし、ＧＮＤラインのノイズが消滅して
コンパレータ出力１０５が“Ｌｏｗ”レベルに落ちたこ
とを検知するとリセット信号１１３に“Ｈｉｇｈ”レベ
ルのパルスを出力するが、リセット信号１１３の出力期
間はリセット回路１０７の内蔵するウオッチドッグタイ
マを利用して制御され、システムクロック１周期に相当
する期間である。
を参照すると、リセット回路１０７は、コンパレータ出
力１０５の立ち上がりエッジを検出してリセット回路１
０７の内蔵するウォッチドッグタイマはリセットされ、
カウントを開始する。ウォッチドッグタイマはシステム
クロックの４周期に１度の頻度でコンパレータ出力１０
５をサンプリングし、ＧＮＤラインのノイズが消滅して
コンパレータ出力１０５が“Ｌｏｗ”レベルに落ちたこ
とを検知するとリセット信号１１３に“Ｈｉｇｈ”レベ
ルのパルスを出力するが、リセット信号１１３の出力期
間はリセット回路１０７の内蔵するウオッチドッグタイ
マを利用して制御され、システムクロック１周期に相当
する期間である。
【００５４】クロック発生器１０８はリセット信号１１
３の立ち上がりを検出して内部の発振回路１５１の発振
動作を開始する。
３の立ち上がりを検出して内部の発振回路１５１の発振
動作を開始する。
【００５５】リセット回路１０７は、リセット回路１０
７に内蔵するウオッチドッグタイマを利用して、リセッ
ト信号１１３からシステムクロックＴＣＹＫの１０周期
分の期間を置いてリセット信号１１３と同様にリセット
信号１１２の“Ｈｉｇｈ”レベルのパルス信号をシステ
ムクロックＴＣＹＫの１周期間出力する。
７に内蔵するウオッチドッグタイマを利用して、リセッ
ト信号１１３からシステムクロックＴＣＹＫの１０周期
分の期間を置いてリセット信号１１３と同様にリセット
信号１１２の“Ｈｉｇｈ”レベルのパルス信号をシステ
ムクロックＴＣＹＫの１周期間出力する。
【００５６】基板バイアス回路１０６は、リセット信号
１１２の立ち上がりエッジを検出するとＮチャネル型Ｍ
ＯＳトランジスタ１１０に対する正の基板バイアスの印
加を開始する。基板バイアスはシステムクロックＴＣＹ
Ｋの半周期以内に立ち上がり安定する。クロック発生器
１０８はリセット信号１１３の立ち下りエッジを検出し
て前出のクロック発生器１０８の内部の発振回路１５１
の出力の最初に訪れる立ち上がりから制御クロック出力
１０９の出力を開始し、これによって本発明の第１の実
施例の半導体集積回路装置はスタンバイ状態から復帰
し、ＧＮＤノイズによる誤動作を生ずることなく通常の
動作に復帰する。
１１２の立ち上がりエッジを検出するとＮチャネル型Ｍ
ＯＳトランジスタ１１０に対する正の基板バイアスの印
加を開始する。基板バイアスはシステムクロックＴＣＹ
Ｋの半周期以内に立ち上がり安定する。クロック発生器
１０８はリセット信号１１３の立ち下りエッジを検出し
て前出のクロック発生器１０８の内部の発振回路１５１
の出力の最初に訪れる立ち上がりから制御クロック出力
１０９の出力を開始し、これによって本発明の第１の実
施例の半導体集積回路装置はスタンバイ状態から復帰
し、ＧＮＤノイズによる誤動作を生ずることなく通常の
動作に復帰する。
【００５７】ＧＮＤノイズに起因する半導体集積回路装
置の誤動作の原因は、ＧＮＤノイズによる誤動作発生総
件数を１００件とすると、ＧＮＤラインで発生した１つ
めのノイズによって発生するものが５０件程度（すなわ
ち、５０％の発生率）で、他には寄生容量等が原因で生
ずるＧＮＤノイズの揺り返しとこれに類する現象が引金
となって発生する誤動作が３０件で、残り２０件は特に
低しきい値のＭＯＳトランジスタで問題となる原因に分
類され、この２０件は誤動作防止のためにスタンバイ状
態に持ち込んでもＭＯＳトランジスタの保持しているデ
ータが反転したりリークしてしまうことによる誤動作で
ある。
置の誤動作の原因は、ＧＮＤノイズによる誤動作発生総
件数を１００件とすると、ＧＮＤラインで発生した１つ
めのノイズによって発生するものが５０件程度（すなわ
ち、５０％の発生率）で、他には寄生容量等が原因で生
ずるＧＮＤノイズの揺り返しとこれに類する現象が引金
となって発生する誤動作が３０件で、残り２０件は特に
低しきい値のＭＯＳトランジスタで問題となる原因に分
類され、この２０件は誤動作防止のためにスタンバイ状
態に持ち込んでもＭＯＳトランジスタの保持しているデ
ータが反転したりリークしてしまうことによる誤動作で
ある。
【００５８】本発明の第１の実施例の半導体集積回路装
置の適用により、前者のＧＮＤノイズによって直接発生
する誤動作以外の誤動作は８５％近く誤動作の発生を抑
えることが出来た。この残り１５％の誤動作の原因は、
本実施例の半導体集積回路がスタンバイ状態になるまで
の短い時間にＧＮＤノイズの揺り返しが生ずることによ
って生じた誤動作があった。
置の適用により、前者のＧＮＤノイズによって直接発生
する誤動作以外の誤動作は８５％近く誤動作の発生を抑
えることが出来た。この残り１５％の誤動作の原因は、
本実施例の半導体集積回路がスタンバイ状態になるまで
の短い時間にＧＮＤノイズの揺り返しが生ずることによ
って生じた誤動作があった。
【００５９】本発明の第１の実施例半導体集積回路装置
は、Ｎチャネル型ＭＯＳトランジスタのしきい値電圧を
基板バイアス回路によって制御し回路動作時には低しき
い値電圧で高速動作させ、ＧＮＤラインにノイズが乗る
と基板バイアスの印加を中止する事によってＮチャネル
型ＭＯＳトランジスタのしきい値電圧を製造時につくり
こんだ高しきい値に変化させる方式でスタンバイ状態に
して回路の状態保存を行うため、スタンバイ時に状態保
存を行うための特別な電源が不要でありかつスタンバイ
時の消費電力が微少なリークによるもの以外はほとんど
生じないので、従来の半導体集積回路装置に比べてスタ
ンバイ時の半導体集積回路装置全体の消費電力が５０％
以下に低減できる。
は、Ｎチャネル型ＭＯＳトランジスタのしきい値電圧を
基板バイアス回路によって制御し回路動作時には低しき
い値電圧で高速動作させ、ＧＮＤラインにノイズが乗る
と基板バイアスの印加を中止する事によってＮチャネル
型ＭＯＳトランジスタのしきい値電圧を製造時につくり
こんだ高しきい値に変化させる方式でスタンバイ状態に
して回路の状態保存を行うため、スタンバイ時に状態保
存を行うための特別な電源が不要でありかつスタンバイ
時の消費電力が微少なリークによるもの以外はほとんど
生じないので、従来の半導体集積回路装置に比べてスタ
ンバイ時の半導体集積回路装置全体の消費電力が５０％
以下に低減できる。
【００６０】本実施例はＮチャネル型ＭＯＳトランジス
タによって構成された半導体集積回路について説明した
が、Ｐチャネル型ＭＯＳトランジスタによって構成され
る半導体集積回路装置についても同様の効果がある事は
明かである。
タによって構成された半導体集積回路について説明した
が、Ｐチャネル型ＭＯＳトランジスタによって構成され
る半導体集積回路装置についても同様の効果がある事は
明かである。
【００６１】次に、本発明の第２の実施例の半導体集積
回路装置について説明する。
回路装置について説明する。
【００６２】図６は本発明の第２の実施例の半導体集積
回路装置のブロック図であり、図７は、この実施例の半
導体集積回路装置の基本動作を説明するための半導体集
積回路装置の断面の略図であり、図８は本実施例の動作
を説明するタイミングチャートである。
回路装置のブロック図であり、図７は、この実施例の半
導体集積回路装置の基本動作を説明するための半導体集
積回路装置の断面の略図であり、図８は本実施例の動作
を説明するタイミングチャートである。
【００６３】図６および図７のそれぞれを参照すると、
本発明の第２の実施例の半導体集積回路装置はＰ型半導
体基板７１６を用いたツインウェル構造ＣＭＯＳにおけ
るＰ型ウェル７０９上に形成したＮチャネル型ＭＯＳト
ランジスタ６１５とＮ型ウェル７０４上に形成したＰチ
ャネル型ＭＯＳトランジスタ６１４で構成され、Ｎチャ
ネル型ＭＯＳトランジスタ６１５のしきい値電圧Ｖｔｎ
は０．７Ｖになるよう、Ｐチャネル型ＭＯＳトランジス
タ６１４のしきい値電圧Ｖｔｐは−０．７Ｖになるよう
に製造プロセスでつくり込み、Ｎチャネル型ＭＯＳトラ
ンジスタ６１５の動作時のしきい値電圧Ｖｔｎを０．４
Ｖに設定するＰウェル基板バイアス回路６１３と、Ｐチ
ャネル型ＭＯＳトランジスタ６１４のしきい値電圧Ｖｔ
ｐを−０．４Ｖに設定するＮウェル基板バイアス回路６
１２を有して高速な回路動作を行う構成である。さら
に、この実施例の半導体集積回路装置は、ＶＤＤライン
６００に一定レベル以上のＶＤＤノイズが発生した場合
または電源電圧の急激なレベル変動が起こった場合に、
このＶＤＤノイズのレベルを識別するノイズレベル識別
回路６０１を有する。
本発明の第２の実施例の半導体集積回路装置はＰ型半導
体基板７１６を用いたツインウェル構造ＣＭＯＳにおけ
るＰ型ウェル７０９上に形成したＮチャネル型ＭＯＳト
ランジスタ６１５とＮ型ウェル７０４上に形成したＰチ
ャネル型ＭＯＳトランジスタ６１４で構成され、Ｎチャ
ネル型ＭＯＳトランジスタ６１５のしきい値電圧Ｖｔｎ
は０．７Ｖになるよう、Ｐチャネル型ＭＯＳトランジス
タ６１４のしきい値電圧Ｖｔｐは−０．７Ｖになるよう
に製造プロセスでつくり込み、Ｎチャネル型ＭＯＳトラ
ンジスタ６１５の動作時のしきい値電圧Ｖｔｎを０．４
Ｖに設定するＰウェル基板バイアス回路６１３と、Ｐチ
ャネル型ＭＯＳトランジスタ６１４のしきい値電圧Ｖｔ
ｐを−０．４Ｖに設定するＮウェル基板バイアス回路６
１２を有して高速な回路動作を行う構成である。さら
に、この実施例の半導体集積回路装置は、ＶＤＤライン
６００に一定レベル以上のＶＤＤノイズが発生した場合
または電源電圧の急激なレベル変動が起こった場合に、
このＶＤＤノイズのレベルを識別するノイズレベル識別
回路６０１を有する。
【００６４】ノイズレベル識別回路６０１は、Ｉ／Ｏバ
ッファ（図示されていない）の動作時に生じるオーバー
シュート等が原因で生じる高周波のノイズがチャタリン
グ信号となって本発明の第２の実施例の半導体集積回路
装置自身を誤動作させることを防ぐために、カットオフ
フリケンシーがシステムクロックと同じ８０ＭＨｚであ
るロウパスフィルタ回路と、ノイズのレベルを０．７Ｖ
の基準電圧ＶＲＥＦと比較して大小を識別する抵抗式の
分圧回路、フリップフロップおよび逐次形のコンパレー
タのそれぞれをシーケンシャルに接続して形成される識
別回路とから構成される（これらの構成要素は図示して
いない）。
ッファ（図示されていない）の動作時に生じるオーバー
シュート等が原因で生じる高周波のノイズがチャタリン
グ信号となって本発明の第２の実施例の半導体集積回路
装置自身を誤動作させることを防ぐために、カットオフ
フリケンシーがシステムクロックと同じ８０ＭＨｚであ
るロウパスフィルタ回路と、ノイズのレベルを０．７Ｖ
の基準電圧ＶＲＥＦと比較して大小を識別する抵抗式の
分圧回路、フリップフロップおよび逐次形のコンパレー
タのそれぞれをシーケンシャルに接続して形成される識
別回路とから構成される（これらの構成要素は図示して
いない）。
【００６５】さらに、本発明の第２の実施例の半導体集
積回路装置は、ノイズレベル識別回路６０１の出力信号
を受ける駆動力の強いインバータ６０２と駆動力の弱い
インバータ１０３とで構成され、ノイズレベル識別回路
６０１でノイズ発生を示すレベル信号の“Ｈｉｇｈ”レ
ベルが入るとノイズがおさまってノイズレベル識別回路
６０１の出力信号が反転して“Ｌｏｗ”レベルになるま
で状態を保持し、ノイズが発生中であることを次段に伝
達するスタティクラッチ６２１と、このスタティクラッ
チ６２１の出力を受けるコンパレータ６０４とを有す
る。
積回路装置は、ノイズレベル識別回路６０１の出力信号
を受ける駆動力の強いインバータ６０２と駆動力の弱い
インバータ１０３とで構成され、ノイズレベル識別回路
６０１でノイズ発生を示すレベル信号の“Ｈｉｇｈ”レ
ベルが入るとノイズがおさまってノイズレベル識別回路
６０１の出力信号が反転して“Ｌｏｗ”レベルになるま
で状態を保持し、ノイズが発生中であることを次段に伝
達するスタティクラッチ６２１と、このスタティクラッ
チ６２１の出力を受けるコンパレータ６０４とを有す
る。
【００６６】さらに、図１３を参照すると、このコンパ
レータ６０４は、シフトレジスタ６３２とシフトレジス
タ６３２を駆動するためのウォッチドッグタイマ６３１
と比較回路６３３とから構成され、駆動力の強いインバ
ータ６０２と駆動力の弱いインバータ６０３からなるス
タティックラッチ回路６２１から出力される信号６２３
をシフトレジスタ６２３に記憶すると同時に、さらにこ
の出力信号６２３を内蔵のウオッチドッグタイマ６３１
の出力６３４をトリガ信号にして、シフトレジスタ６３
２に記憶されていた約２クロック前の前出のスタティッ
クラッチ６２１の出力６２３と比較回路６３３によって
比較する。
レータ６０４は、シフトレジスタ６３２とシフトレジス
タ６３２を駆動するためのウォッチドッグタイマ６３１
と比較回路６３３とから構成され、駆動力の強いインバ
ータ６０２と駆動力の弱いインバータ６０３からなるス
タティックラッチ回路６２１から出力される信号６２３
をシフトレジスタ６２３に記憶すると同時に、さらにこ
の出力信号６２３を内蔵のウオッチドッグタイマ６３１
の出力６３４をトリガ信号にして、シフトレジスタ６３
２に記憶されていた約２クロック前の前出のスタティッ
クラッチ６２１の出力６２３と比較回路６３３によって
比較する。
【００６７】コンパレータ６０４は、比較回路６３３の
比較結果が一致せず、かつ前出のスタティックラッチ６
２１の出力６２３がノイズ発生中を示す“Ｈｉｇｈ”レ
ベルパルス信号を出力している場合にはコンパレータ出
力６０５に“Ｈｉｇｈ”パルスを出力する。コンパレー
タ出力６０５の“Ｈｉｇｈ”パルスは、スタティックラ
ッチ６２１の内容が変化するまで保持される。
比較結果が一致せず、かつ前出のスタティックラッチ６
２１の出力６２３がノイズ発生中を示す“Ｈｉｇｈ”レ
ベルパルス信号を出力している場合にはコンパレータ出
力６０５に“Ｈｉｇｈ”パルスを出力する。コンパレー
タ出力６０５の“Ｈｉｇｈ”パルスは、スタティックラ
ッチ６２１の内容が変化するまで保持される。
【００６８】さらにまた、本発明の第２の実施例の半導
体集積回路装置は、コンパレータ６０４の出力６０５の
立上りエッジを検出してスタンバイ状態から動作状態に
復帰するよう制御するリセット回路６０７と、コンパレ
ータ６０４の出力６０５の立上りエッジを検出し制御ク
ロック出力６０９を最初の立下りで停止されるかまたは
リセット回路６０７のリセット信号６１３の立上りを検
出して内部の発進を開始して制御クロック出力６０９を
制御するクロック発生器６０８とを有する構成である。
体集積回路装置は、コンパレータ６０４の出力６０５の
立上りエッジを検出してスタンバイ状態から動作状態に
復帰するよう制御するリセット回路６０７と、コンパレ
ータ６０４の出力６０５の立上りエッジを検出し制御ク
ロック出力６０９を最初の立下りで停止されるかまたは
リセット回路６０７のリセット信号６１３の立上りを検
出して内部の発進を開始して制御クロック出力６０９を
制御するクロック発生器６０８とを有する構成である。
【００６９】また、第１の実施例の半導体集積回路装置
と同様に、この第２の実施例の半導体集積回路装置の基
板バイアス回路６０６，リセット回路６０７およびクロ
ック発生器６０８の具体的回路のそれぞれは周知技術の
回路で構成できるので図１４，図１５および図１６のそ
れぞれに図示するに留め詳細な説明は省略する。
と同様に、この第２の実施例の半導体集積回路装置の基
板バイアス回路６０６，リセット回路６０７およびクロ
ック発生器６０８の具体的回路のそれぞれは周知技術の
回路で構成できるので図１４，図１５および図１６のそ
れぞれに図示するに留め詳細な説明は省略する。
【００７０】このような構成により、本発明の第２の実
施例の半導体集積回路装置のＶＤＤライン６００に一定
レベル以上のノイズが発生した場合または電源電圧の急
激なレベル変動が起こった場合には、この半導体集積回
路装置の動作を停止してスタンバイ状態に移行すると同
時にＮチャネル型ＭＯＳトランジスタのしきい値Ｖｔｎ
を製造プロセスでつくり込んだ０．７Ｖ（Ｐチャネル型
ＭＯＳトランジスタのしきい値Ｖｔｐは−０．７Ｖとす
る）にし、ＶＤＤラインのノイズあるいはレベル変動が
おさまると本実施例の半導体集積回路装置は、Ｎチャネ
ル型ＭＯＳトランジスタのしきい値電圧を動作時の０．
４Ｖ（Ｐチャネル型ＭＯＳトランジスタのしきい値電圧
は−０．４Ｖ）に変更して半導体集積回路装置のスタン
バイ状態より自動的に復帰し通常の動作を続行する。
施例の半導体集積回路装置のＶＤＤライン６００に一定
レベル以上のノイズが発生した場合または電源電圧の急
激なレベル変動が起こった場合には、この半導体集積回
路装置の動作を停止してスタンバイ状態に移行すると同
時にＮチャネル型ＭＯＳトランジスタのしきい値Ｖｔｎ
を製造プロセスでつくり込んだ０．７Ｖ（Ｐチャネル型
ＭＯＳトランジスタのしきい値Ｖｔｐは−０．７Ｖとす
る）にし、ＶＤＤラインのノイズあるいはレベル変動が
おさまると本実施例の半導体集積回路装置は、Ｎチャネ
ル型ＭＯＳトランジスタのしきい値電圧を動作時の０．
４Ｖ（Ｐチャネル型ＭＯＳトランジスタのしきい値電圧
は−０．４Ｖ）に変更して半導体集積回路装置のスタン
バイ状態より自動的に復帰し通常の動作を続行する。
【００７１】この第２の実施例の半導体集積回路装置は
通常の動作時は高速動作を行うために、基板バイアス制
御回路６０６によってバイアス電位およびバイアス電圧
の印加タイミングを制御されるＮウェル基板バイアス回
路６１２とウェル基板バイアス回路６１３とによって、
それぞれＰチャネル型ＭＯＳトランジスタ６１４の形成
されたＮウェルとＮチャネル型ＭＯＳトランジスタ６１
５が形成されているＰウェルとに対する基板電位を制御
し、Ｎチャネル型ＭＯＳトランジスタ６１４のしきい値
電圧を製造プロセスでつくり込んだ０．７Ｖから動作時
の所望のしきい値電圧０．４Ｖに変更し、さらにＰチャ
ネル型ＭＯＳトランジスタ６１５のしきい値電圧を製造
プロセスでつくり込んだ（−０．７Ｖ）から半導体集積
回路動作時の所望のしきい値電圧（−０．４Ｖ）に変更
し、ゲート長０．３５μｍのＭＯＳ構造とあいまって高
速な回路動作を行っている。
通常の動作時は高速動作を行うために、基板バイアス制
御回路６０６によってバイアス電位およびバイアス電圧
の印加タイミングを制御されるＮウェル基板バイアス回
路６１２とウェル基板バイアス回路６１３とによって、
それぞれＰチャネル型ＭＯＳトランジスタ６１４の形成
されたＮウェルとＮチャネル型ＭＯＳトランジスタ６１
５が形成されているＰウェルとに対する基板電位を制御
し、Ｎチャネル型ＭＯＳトランジスタ６１４のしきい値
電圧を製造プロセスでつくり込んだ０．７Ｖから動作時
の所望のしきい値電圧０．４Ｖに変更し、さらにＰチャ
ネル型ＭＯＳトランジスタ６１５のしきい値電圧を製造
プロセスでつくり込んだ（−０．７Ｖ）から半導体集積
回路動作時の所望のしきい値電圧（−０．４Ｖ）に変更
し、ゲート長０．３５μｍのＭＯＳ構造とあいまって高
速な回路動作を行っている。
【００７２】さらに、図７を併せて参照すると、Ｎウェ
ル基板バイアス回路６１２は図７に示すＮウェル基板バ
イアス用可変電源７０３に相当し、Ｐ型半導体基板７１
６上に形成されたＮ型ウェル７０４をＰ＋拡散層（ソー
ス）７０５より負にバイアスし、また、Ｐウェル基板バ
イアス回路６１３はＰウェル基板バイアス用可変電源７
１４にあたりＰ型半導体基板７１６上に形成されたＰ型
ウェル７０９をＮ＋拡散層（ソース）より正にバイアス
し、Ｐチャネル型ＭＯＳトランジスタ６４およびＮチャ
ネル型ＭＯＳトランジスタ６１５のしきい値のそれぞれ
は製造プロセスでつくり込んだ値０．７Ｖ（Ｐチャネル
型は−０．７Ｖ）から所望のしきい値０．４Ｖ（Ｐチャ
ネル型は−０．４Ｖ）に設定され、Ｎチャネル型ＭＯＳ
トランジスタ６１５とＰチャネル型ＭＯＳトランジスタ
６１４からなるＣＭＯＳ半導体集積回路は所望の低しき
い値Ｖｔによる高速な回路動作を行うことが出来る。
ル基板バイアス回路６１２は図７に示すＮウェル基板バ
イアス用可変電源７０３に相当し、Ｐ型半導体基板７１
６上に形成されたＮ型ウェル７０４をＰ＋拡散層（ソー
ス）７０５より負にバイアスし、また、Ｐウェル基板バ
イアス回路６１３はＰウェル基板バイアス用可変電源７
１４にあたりＰ型半導体基板７１６上に形成されたＰ型
ウェル７０９をＮ＋拡散層（ソース）より正にバイアス
し、Ｐチャネル型ＭＯＳトランジスタ６４およびＮチャ
ネル型ＭＯＳトランジスタ６１５のしきい値のそれぞれ
は製造プロセスでつくり込んだ値０．７Ｖ（Ｐチャネル
型は−０．７Ｖ）から所望のしきい値０．４Ｖ（Ｐチャ
ネル型は−０．４Ｖ）に設定され、Ｎチャネル型ＭＯＳ
トランジスタ６１５とＰチャネル型ＭＯＳトランジスタ
６１４からなるＣＭＯＳ半導体集積回路は所望の低しき
い値Ｖｔによる高速な回路動作を行うことが出来る。
【００７３】また、Ｎウェル基板バイアス回路６１２お
よびＰウェル基板バイアス回路６１３の具体的回路構成
のそれぞれは周知技術であるので図１７および図１８の
それぞれに図示するに留めその詳細な説明は省略する。
よびＰウェル基板バイアス回路６１３の具体的回路構成
のそれぞれは周知技術であるので図１７および図１８の
それぞれに図示するに留めその詳細な説明は省略する。
【００７４】次に、本発明の第２の実施例の半導体集積
回路装置のＶＤＤラインのノイズ検出時または急激な電
源電圧レベル変動検出時の動作について順を追って説明
する。
回路装置のＶＤＤラインのノイズ検出時または急激な電
源電圧レベル変動検出時の動作について順を追って説明
する。
【００７５】この実施例の半導体集積回路装置の主な構
成要素の入出力波形および内部状態を示すタイミングチ
ャートである図８を参照すると、動作中のこの半導体集
積回路装置のＶＤＤライン（電源線）６００に乗った半
導体集積回路装置外部の外乱によって生じたノイズまた
は半導体集積回路装置内のＩ／Ｏバッファ（図示してな
い）の全ビット同時動作等で生じたノイズまたは電源電
圧の１Ｖ以上の急激なレベル変動は、ノイズレベル識別
回路６０１で不要な高周波成分を取り除きノイズの信号
強度（ノイズレベル）を識別されて内部の回路に送られ
る。
成要素の入出力波形および内部状態を示すタイミングチ
ャートである図８を参照すると、動作中のこの半導体集
積回路装置のＶＤＤライン（電源線）６００に乗った半
導体集積回路装置外部の外乱によって生じたノイズまた
は半導体集積回路装置内のＩ／Ｏバッファ（図示してな
い）の全ビット同時動作等で生じたノイズまたは電源電
圧の１Ｖ以上の急激なレベル変動は、ノイズレベル識別
回路６０１で不要な高周波成分を取り除きノイズの信号
強度（ノイズレベル）を識別されて内部の回路に送られ
る。
【００７６】ノイズレベル識別回路６０１は、Ｉ／Ｏバ
ッファ（図示されていない）の動作時に生じるオーバー
シュート等が原因で生じる高周波のノイズがチャタリン
グ信号となって本発明の半導体集積回路装置自身を誤動
作させることを防ぐために、カットオフフリケンシーが
システムクロックと同じ１００ＭＨｚ程度であるロウパ
スフィルタ回路と、ノイズのレベルが０．７Ｖの基準電
圧ＶＲＥＦに対して大きいか小さいかを識別する抵抗式
の分圧回路、フリップフロップおよびコンパレータのそ
れぞれをシーケンシャルに接続して形成されるレベル識
別回路をとから構成される。
ッファ（図示されていない）の動作時に生じるオーバー
シュート等が原因で生じる高周波のノイズがチャタリン
グ信号となって本発明の半導体集積回路装置自身を誤動
作させることを防ぐために、カットオフフリケンシーが
システムクロックと同じ１００ＭＨｚ程度であるロウパ
スフィルタ回路と、ノイズのレベルが０．７Ｖの基準電
圧ＶＲＥＦに対して大きいか小さいかを識別する抵抗式
の分圧回路、フリップフロップおよびコンパレータのそ
れぞれをシーケンシャルに接続して形成されるレベル識
別回路をとから構成される。
【００７７】次に、本発明の第２の実施例の半導体集積
回路装置のノイイズレベル識別回路６０１の出力信号を
受ける駆動力の強いインバータ６０２と駆動力の弱いイ
ンバータ６０３で構成されスタティックラッチ６２１
は、ノイズレベル識別回路６０１でノイズ発生のレベル
信号“Ｈｉｇｈ”レベルが入るとノイズあるいは電源電
圧の変動がおさまってノイズレベル識別回路６０１の出
力信号が反転して“Ｌｏｗ”レベルになるまで状態を保
持し、ノイズ発生中あるいは電源電圧が変動中であるこ
とを次段のコンパレータ６０４に伝達する。
回路装置のノイイズレベル識別回路６０１の出力信号を
受ける駆動力の強いインバータ６０２と駆動力の弱いイ
ンバータ６０３で構成されスタティックラッチ６２１
は、ノイズレベル識別回路６０１でノイズ発生のレベル
信号“Ｈｉｇｈ”レベルが入るとノイズあるいは電源電
圧の変動がおさまってノイズレベル識別回路６０１の出
力信号が反転して“Ｌｏｗ”レベルになるまで状態を保
持し、ノイズ発生中あるいは電源電圧が変動中であるこ
とを次段のコンパレータ６０４に伝達する。
【００７８】このコンパレータ６０４は、駆動力の強い
インバータ６０２と駆動力の弱いインバータ６０３から
なるスタティックラッチ回路６１２から出力される信号
６２３をシフトレジスタ６３２に記憶すると同時に、こ
の出力信号６２３と内蔵のウォッチドッグタイマ６３１
の出力６３４をトリガ信号としてシフトレジスタ６３２
に記憶されていた約２クロック前の前出のスタティック
ラッチ出力６２３とを比較回路６３３によって比較す
る。
インバータ６０２と駆動力の弱いインバータ６０３から
なるスタティックラッチ回路６１２から出力される信号
６２３をシフトレジスタ６３２に記憶すると同時に、こ
の出力信号６２３と内蔵のウォッチドッグタイマ６３１
の出力６３４をトリガ信号としてシフトレジスタ６３２
に記憶されていた約２クロック前の前出のスタティック
ラッチ出力６２３とを比較回路６３３によって比較す
る。
【００７９】コンパレータ６０４は前述の比較回路６３
３の比較結果が一致せず、スタティックラッチ６１２の
出力がノイズ発生中あるいは電源電圧が変動しているこ
とを示す“Ｈｉｇｈ”レベルパルス信号を出力している
場合には、コンパレータ出力６０５に“Ｈｉｇｈ”レベ
ルパルス信号を出力する。コンパレータ出力６０５の
“Ｈｉｇｈ”レベルパルスは、スタティックラッチ６１
２の内容が変化するまで保持される。
３の比較結果が一致せず、スタティックラッチ６１２の
出力がノイズ発生中あるいは電源電圧が変動しているこ
とを示す“Ｈｉｇｈ”レベルパルス信号を出力している
場合には、コンパレータ出力６０５に“Ｈｉｇｈ”レベ
ルパルス信号を出力する。コンパレータ出力６０５の
“Ｈｉｇｈ”レベルパルスは、スタティックラッチ６１
２の内容が変化するまで保持される。
【００８０】基板バイアス制御回路６０６はコンパレー
タ出力６０５の立ち上がりエッジを検出してＮウェル基
板バイアス回路６１２とＰウェル基板バイアス回路６１
３とに対して基板バイアス印加中止の指令を送る。つま
り、Ｐチャネル型ＭＯＳトランジスタ６１４が形成され
ているＮ型ウェル７０４とＮチャネル型ＭＯＳトランジ
スタ６１５が形成されているＰ型ウェル７０９とに対す
る基板バイアスの印加を中止する。Ｎ型ウェル７０４と
Ｐ型ウェル７０９に対する基板バイアスの印加を中止す
る手順はどちらでも良いし、同時でも構わないが基板バ
イアスの印加を中止して各型のＭＯＳトランジスタのし
きい値電圧Ｖｔが製造時につくり込まれた電位に安定す
るまでの時間がシステムクロック半周期以内であれば以
降の動作タイミングに影響は生じない。
タ出力６０５の立ち上がりエッジを検出してＮウェル基
板バイアス回路６１２とＰウェル基板バイアス回路６１
３とに対して基板バイアス印加中止の指令を送る。つま
り、Ｐチャネル型ＭＯＳトランジスタ６１４が形成され
ているＮ型ウェル７０４とＮチャネル型ＭＯＳトランジ
スタ６１５が形成されているＰ型ウェル７０９とに対す
る基板バイアスの印加を中止する。Ｎ型ウェル７０４と
Ｐ型ウェル７０９に対する基板バイアスの印加を中止す
る手順はどちらでも良いし、同時でも構わないが基板バ
イアスの印加を中止して各型のＭＯＳトランジスタのし
きい値電圧Ｖｔが製造時につくり込まれた電位に安定す
るまでの時間がシステムクロック半周期以内であれば以
降の動作タイミングに影響は生じない。
【００８１】また、基板バイアス制御回路６０６と同時
に、クロック発生器６０８はコンパレータ出力６０５の
立ち上がりエッジを検出し、クロック発生器６０８は第
１優先で制御クロック出力６０９を最初の立下りで停止
し、これに続いてクロック発生器６０８内部のクロック
発振も停止する。クロック発生器６０８内部のクロック
発振はトランジスタサイズが大きくＶＤＤラインの信号
レベルに大きな影響を与える可能性が大きいため発振動
作は発振波形が立ち上がる前に停止し、内部の状態は立
ち下がったままを維持する。
に、クロック発生器６０８はコンパレータ出力６０５の
立ち上がりエッジを検出し、クロック発生器６０８は第
１優先で制御クロック出力６０９を最初の立下りで停止
し、これに続いてクロック発生器６０８内部のクロック
発振も停止する。クロック発生器６０８内部のクロック
発振はトランジスタサイズが大きくＶＤＤラインの信号
レベルに大きな影響を与える可能性が大きいため発振動
作は発振波形が立ち上がる前に停止し、内部の状態は立
ち下がったままを維持する。
【００８２】これらの半導体集積回路装置の発振動作の
停止によって、本発明の第２の実施例半導体集積回路装
置はＶＤＤラインに発生するノイズまたは電源電圧の１
Ｖを越える急激なレベル変動による誤動作の発生を避け
るためにスタンバイ状態に移行できる。
停止によって、本発明の第２の実施例半導体集積回路装
置はＶＤＤラインに発生するノイズまたは電源電圧の１
Ｖを越える急激なレベル変動による誤動作の発生を避け
るためにスタンバイ状態に移行できる。
【００８３】次に、第２の実施例の半導体集積回路装置
のスタンバイ状態から動作状態への復帰動作について説
明する。
のスタンバイ状態から動作状態への復帰動作について説
明する。
【００８４】再び図６、図１５および図１６のそれぞれ
を参照すると、リセット回路６０７は、コンパレータ出
力６０５の立ち上がりエッジを検出してリセット回路６
０７の内蔵するウォッチドッグタイマはリセットされ、
カウントを開始する。ウォッチドッグタイマはシステム
クロックの４周期に１度の頻度でコンパレータ出力６０
５をサンプリングし、ＶＤＤラインのノイズが消滅する
か電源電圧の急激な変動がおさまってコンパレータ出力
６０５が“Ｌｏｗ”レベルに落ちたことを検知すると第
１のリセット信号６１１に“Ｈｉｇｈ”レベルのパルス
を出力するが、第１のリセット信号６１１の出力期間は
リセット回路６０７の内蔵するウォッチドッグタイマを
利用して制御され、システムクロック１周期に相当する
期間である。
を参照すると、リセット回路６０７は、コンパレータ出
力６０５の立ち上がりエッジを検出してリセット回路６
０７の内蔵するウォッチドッグタイマはリセットされ、
カウントを開始する。ウォッチドッグタイマはシステム
クロックの４周期に１度の頻度でコンパレータ出力６０
５をサンプリングし、ＶＤＤラインのノイズが消滅する
か電源電圧の急激な変動がおさまってコンパレータ出力
６０５が“Ｌｏｗ”レベルに落ちたことを検知すると第
１のリセット信号６１１に“Ｈｉｇｈ”レベルのパルス
を出力するが、第１のリセット信号６１１の出力期間は
リセット回路６０７の内蔵するウォッチドッグタイマを
利用して制御され、システムクロック１周期に相当する
期間である。
【００８５】クロック発生器６０８は第１のリセット信
号６１１の立ち上がりを検出して内部の発振回路７５１
の発振動作を開始する。
号６１１の立ち上がりを検出して内部の発振回路７５１
の発振動作を開始する。
【００８６】リセット回路６０７は、リセット回路６０
７に内蔵するウォッチドッグタイマを利用して、第１の
リセット回路６１１からシステムクロックＴＣＹＫのほ
ぼ２０周期分の期間を置いて第１のリセット信号６１１
と同様に第２のリセット信号６１０の“Ｈｉｇｈ”レベ
ルパルス信号をシステムクロックＴＣＹＫの１周期間出
力する。
７に内蔵するウォッチドッグタイマを利用して、第１の
リセット回路６１１からシステムクロックＴＣＹＫのほ
ぼ２０周期分の期間を置いて第１のリセット信号６１１
と同様に第２のリセット信号６１０の“Ｈｉｇｈ”レベ
ルパルス信号をシステムクロックＴＣＹＫの１周期間出
力する。
【００８７】基板バイアス制御回路６０６は、第２のリ
セット信号６１０の立ち上がりエッジを検出するとＮウ
ェル基板バイアス回路６１２とＰウェル基板バイアス６
１３に対して基板バイアス印加開始の指令を送る。Ｎウ
ェル基板バイアス回路６１２はＰチャネル型ＭＯＳトラ
ンジスタ６１４に対する負の基板バイアスの印加を開始
し、Ｐウェル基板バイアス回路６１３はＮチャネル型Ｍ
ＯＳトランジスタ６１５に対する正の基板バイアスの印
加を開始する。基板バイアスは既にシステムクロックと
同じ速度の１００ＭＨｚで発振動作を開始しているクロ
ック発生器６０８に対して波形の歪みや動作タイミング
のずれ等を生じないためにＰ型ウェルとＮ型ウェルの基
板バイアス印加は同時に行われ、かつシステムクロック
ＴＣＹＫの半周期以内に安定する。
セット信号６１０の立ち上がりエッジを検出するとＮウ
ェル基板バイアス回路６１２とＰウェル基板バイアス６
１３に対して基板バイアス印加開始の指令を送る。Ｎウ
ェル基板バイアス回路６１２はＰチャネル型ＭＯＳトラ
ンジスタ６１４に対する負の基板バイアスの印加を開始
し、Ｐウェル基板バイアス回路６１３はＮチャネル型Ｍ
ＯＳトランジスタ６１５に対する正の基板バイアスの印
加を開始する。基板バイアスは既にシステムクロックと
同じ速度の１００ＭＨｚで発振動作を開始しているクロ
ック発生器６０８に対して波形の歪みや動作タイミング
のずれ等を生じないためにＰ型ウェルとＮ型ウェルの基
板バイアス印加は同時に行われ、かつシステムクロック
ＴＣＹＫの半周期以内に安定する。
【００８８】クロック発生器６０８は第２のリセット信
号６１０の立ち下りエッジを検出してクロック発生器６
０８の内部の発振回路７５１の出力の最初の立ち上がり
から制御クロック出力６０９の出力を開始し、これによ
って本実施例を内蔵した半導体集積回路はスタンバイ状
態から復帰し、ＶＤＤラインに乗ったノイズや１Ｖを越
える急激な電源電位変動による誤動作を生ずることなく
通常の動作に復帰する。
号６１０の立ち下りエッジを検出してクロック発生器６
０８の内部の発振回路７５１の出力の最初の立ち上がり
から制御クロック出力６０９の出力を開始し、これによ
って本実施例を内蔵した半導体集積回路はスタンバイ状
態から復帰し、ＶＤＤラインに乗ったノイズや１Ｖを越
える急激な電源電位変動による誤動作を生ずることなく
通常の動作に復帰する。
【００８９】ＣＭＯＳ構成の半導体集積回路装置におい
てＶＤＤラインに外乱あるいは内部動作に起因するノイ
ズが発生したり、電源電圧の１Ｖ以上の急激なレベル変
動があった場合に、ＣＭＯＳを構成するＰ型ＭＯＳトラ
ンジスタとＮ型ＭＯＳトランジスタのしきい値を基板バ
イアスを制御することによって変化させ、動作時には所
望の低しきい値電圧で高速動作を行っていながら高しき
い値電圧のＭＯＳトランジスタで構成される周知技術の
半導体集積回路装置と同程度または以上の耐ＶＤＤノイ
ズ耐性をもたせることができる。
てＶＤＤラインに外乱あるいは内部動作に起因するノイ
ズが発生したり、電源電圧の１Ｖ以上の急激なレベル変
動があった場合に、ＣＭＯＳを構成するＰ型ＭＯＳトラ
ンジスタとＮ型ＭＯＳトランジスタのしきい値を基板バ
イアスを制御することによって変化させ、動作時には所
望の低しきい値電圧で高速動作を行っていながら高しき
い値電圧のＭＯＳトランジスタで構成される周知技術の
半導体集積回路装置と同程度または以上の耐ＶＤＤノイ
ズ耐性をもたせることができる。
【００９０】また本実施例では、スタンバイ時の状態保
持に特別に電源を必要としないため基板バイアス回路等
による電力消費が無く、従来提案されていた方式に比較
して約５０％の消費電力の低減ができる。
持に特別に電源を必要としないため基板バイアス回路等
による電力消費が無く、従来提案されていた方式に比較
して約５０％の消費電力の低減ができる。
【００９１】
【発明の効果】以上説明したように本発明は、半導体集
積回路装置のＧＮＤラインまたはＶＤＤラインに発生し
たノイズもしくは電源電圧の急激な変動を検出し、半導
体集積回路装置自身のクロック停止を含むスタンバイ状
態に移行し半導体集積回路装置の状態維持を行うだけで
なく、基板バイアスを変化させることによってＭＯＳト
ランジスタのしきい値電圧を変更し、低しきい値電圧か
つ微細化された高速動作を目視したＭＯＳトランジスタ
に対してＧＮＤノイズあるいはＶＤＤノイズと電源電圧
の急激なレベル変動が原因となる誤動作の発生を防止し
回路の状態維持能力を向上する効果があるとともに、半
導体集積回路装置自身がノイズまたは電源電圧の急激な
変動のおさまり具合いを判断して自動的にスタンバイモ
ードから動作モードに戻るため、特別にスタンバイモー
ドから動作モードに戻すための特別な付加回路を不要に
するという効果がある。
積回路装置のＧＮＤラインまたはＶＤＤラインに発生し
たノイズもしくは電源電圧の急激な変動を検出し、半導
体集積回路装置自身のクロック停止を含むスタンバイ状
態に移行し半導体集積回路装置の状態維持を行うだけで
なく、基板バイアスを変化させることによってＭＯＳト
ランジスタのしきい値電圧を変更し、低しきい値電圧か
つ微細化された高速動作を目視したＭＯＳトランジスタ
に対してＧＮＤノイズあるいはＶＤＤノイズと電源電圧
の急激なレベル変動が原因となる誤動作の発生を防止し
回路の状態維持能力を向上する効果があるとともに、半
導体集積回路装置自身がノイズまたは電源電圧の急激な
変動のおさまり具合いを判断して自動的にスタンバイモ
ードから動作モードに戻るため、特別にスタンバイモー
ドから動作モードに戻すための特別な付加回路を不要に
するという効果がある。
【図１】本発明の第１の実施例の半導体集積回路装置の
ブロック図である。
ブロック図である。
【図２】図１に示す本発明の第１の実施例の半導体集積
回路装置の断面の略図である。
回路装置の断面の略図である。
【図３】図１に示す本発明の第１の実施例の半導体集積
回路装置の動作を説明するタイミングチャートである。
回路装置の動作を説明するタイミングチャートである。
【図４】Ｎチャネル型ＭＯＳトランジスタの基板電位
（Ｖｓｕｂ）としきい値電圧（Ｖｔ）との特性を示す図
である。
（Ｖｓｕｂ）としきい値電圧（Ｖｔ）との特性を示す図
である。
【図５】Ｎチャネル型ＭＯＳトランジスタのゲート電極
電位（Ｖｇ）とドレイン電流（Ｉｄ）との特性を示す図
である。
電位（Ｖｇ）とドレイン電流（Ｉｄ）との特性を示す図
である。
【図６】本発明の第２の実施例の半導体集積回路装置の
ブロック図である。
ブロック図である。
【図７】図６に示す本発明の実施例の半導体集積回路装
置の断面の略図である。
置の断面の略図である。
【図８】図６に示す本発明の実施例の半導体集積回路装
置の動作を説明するタイミングチャートである。
置の動作を説明するタイミングチャートである。
【図９】本発明の第１の実施例の半導体集積回路装置の
コンパレータ１０４のブロック図である。
コンパレータ１０４のブロック図である。
【図１０】本発明の第１の実施例の半導体集積回路装置
の基板バイアス回路１０６の詳細回路図である。
の基板バイアス回路１０６の詳細回路図である。
【図１１】本発明の第１の実施例の半導体集積回路装置
のリセット回路１０７の詳細回路図である。
のリセット回路１０７の詳細回路図である。
【図１２】本発明の第１の実施例の半導体集積回路装置
のクロック発生器１０８の詳細回路図である。
のクロック発生器１０８の詳細回路図である。
【図１３】本発明の第２の実施例の半導体集積回路装置
のコンパレータ６０４のブロック図である。
のコンパレータ６０４のブロック図である。
【図１４】本発明の第２の実施例の半導体集積回路装置
の基板バイアス制御回路６０６の詳細回路図である。
の基板バイアス制御回路６０６の詳細回路図である。
【図１５】本発明の第２の実施例の半導体集積回路装置
のリセット回路６０７の詳細回路図である。
のリセット回路６０７の詳細回路図である。
【図１６】本発明の第２の実施例の半導体集積回路装置
のクロック発生器６０８の詳細回路図である。
のクロック発生器６０８の詳細回路図である。
【図１７】本発明の第２の実施例の半導体集積回路装置
のＮウェル基板バイアス回路６１２の詳細回路図であ
る。
のＮウェル基板バイアス回路６１２の詳細回路図であ
る。
【図１８】本発明の第２の実施例の半導体集積回路装置
のＰウェル基板バイアス回路６１３の詳細回路図であ
る。
のＰウェル基板バイアス回路６１３の詳細回路図であ
る。
１００ ＧＮＤライン（接地線） １０１，６０１ ノイズレベル識別回路 １０２，６０２ 駆動力の強いインバータ １０３，６０３ 駆動力の弱いインバータ １０４，６０４ コンパレータ １０５，６０５ コンパレータ出力 １０６ 基板バイアス回路 １０７，６０７ リセット回路 １０８，６０８ クロック発生器 １０９，６０９ 制御クロック出力 １１０，６１５ Ｎチャネル型ＭＯＳトランジスタ １１１，６１７ ＮチャネルＭＯＳトランジスタゲー
ト入力端子 １１２，１１３，６１０，６１１ リセット信号 １２１，６２１ スタテックラッチ １２２，６２２ スタテックラッチの入力 １２３，６２３ スタテックラッチの出力 １３０，６３０ ウオッチドッグタイマの入力 １３１，６３１ ウオッチドッグタイマ １３２，６３２ シフトレジスタ １３３，６３３ 比較回路 １４１，１４５，１５３，１５４，７４１，７４５，７
５３，７５４ ラッチ回路 １４２ 基板バイアス回路 １４３，７４３ 分周器 １４４，７４４ Ｒｉｎｇ ＯＳＣ ２０１ ゲート電極入力用可変電源 ２０２ Ｎ＋拡散層（ソース） ２０３ ゲート電極 ２０４ ゲート酸化膜 ２０５ Ｎ＋拡散層（ドレイン） ２０６ 電源 ２０７，７１６ Ｐ型半導体基板 ２０８ 基板バイアス用可変電源 ６００ ＶＤＤライン（電源線） ６０６ 基板バイアス制御回路 ６１２ Ｎウェル基板バイアス回路 ６１３ Ｐウェル基板バイアス回路 ６１４ Ｐチャネル型ＭＯＳトランジスタ ６１５ Ｎチャネル型ＭＯＳトランジスタ ６１６ Ｐチャネル型ＭＯＳトランジスタゲート入力
端子 ６１７ Ｎチャネル型ＭＯＳトランジスタゲート入力
端子 ７０１ ＰチャネルＭＯＳトランジスタゲート入力用
可変電源 ７０２ 電源 ７０３ Ｎウェル基板バイアス用可変電源 ７０４ Ｎ型ウェウ ７０５ Ｐ＋拡散層（ソース） ７０６ Ｐチャネル型ＭＯＳゲート電極 ７０７ Ｐチャネル型ＭＯＳゲート酸化膜 ７０８ Ｐ＋拡散層（ドレイン） ７０９ Ｐ型ウェル ７１０ Ｎ＋拡散層（ソース） ７１１ Ｎチャネル型ＭＯＳゲート電極 ７１２ Ｎチャネル型ＭＯＳゲート酸化膜 ７１３ Ｎ＋拡散層（ドレイン） ７１４ Ｐウェル基板バイアス用可変電源 ７１５ ＮチャネルＭＯＳトランジスタゲート入力用
可変電源
ト入力端子 １１２，１１３，６１０，６１１ リセット信号 １２１，６２１ スタテックラッチ １２２，６２２ スタテックラッチの入力 １２３，６２３ スタテックラッチの出力 １３０，６３０ ウオッチドッグタイマの入力 １３１，６３１ ウオッチドッグタイマ １３２，６３２ シフトレジスタ １３３，６３３ 比較回路 １４１，１４５，１５３，１５４，７４１，７４５，７
５３，７５４ ラッチ回路 １４２ 基板バイアス回路 １４３，７４３ 分周器 １４４，７４４ Ｒｉｎｇ ＯＳＣ ２０１ ゲート電極入力用可変電源 ２０２ Ｎ＋拡散層（ソース） ２０３ ゲート電極 ２０４ ゲート酸化膜 ２０５ Ｎ＋拡散層（ドレイン） ２０６ 電源 ２０７，７１６ Ｐ型半導体基板 ２０８ 基板バイアス用可変電源 ６００ ＶＤＤライン（電源線） ６０６ 基板バイアス制御回路 ６１２ Ｎウェル基板バイアス回路 ６１３ Ｐウェル基板バイアス回路 ６１４ Ｐチャネル型ＭＯＳトランジスタ ６１５ Ｎチャネル型ＭＯＳトランジスタ ６１６ Ｐチャネル型ＭＯＳトランジスタゲート入力
端子 ６１７ Ｎチャネル型ＭＯＳトランジスタゲート入力
端子 ７０１ ＰチャネルＭＯＳトランジスタゲート入力用
可変電源 ７０２ 電源 ７０３ Ｎウェル基板バイアス用可変電源 ７０４ Ｎ型ウェウ ７０５ Ｐ＋拡散層（ソース） ７０６ Ｐチャネル型ＭＯＳゲート電極 ７０７ Ｐチャネル型ＭＯＳゲート酸化膜 ７０８ Ｐ＋拡散層（ドレイン） ７０９ Ｐ型ウェル ７１０ Ｎ＋拡散層（ソース） ７１１ Ｎチャネル型ＭＯＳゲート電極 ７１２ Ｎチャネル型ＭＯＳゲート酸化膜 ７１３ Ｎ＋拡散層（ドレイン） ７１４ Ｐウェル基板バイアス用可変電源 ７１５ ＮチャネルＭＯＳトランジスタゲート入力用
可変電源
Claims (6)
- 【請求項１】 動作時にＮチャネル型ＭＯＳトランジス
タを形成した基板の電位またはウェルの電位を前記Ｎチ
ャネル型ＭＯＳトランジスタのＮ＋拡散層（ソース）電
位より正に基板バイアス印加し、Ｐチャネル型ＭＯＳト
ランジスタを形成した基板の電位またはウェルの電位を
前記Ｐチャネル型ＭＯＳトランジスタのＰ＋拡散層（ソ
ース）より負に基板バイアス印加して前記Ｎチャネルお
よびＰチャネルＭＯＳトランジスタのそれぞれのしきい
値電圧を低くして前記Ｎチャネル型ＭＯＳトランジスタ
およびＰチャネル型ＭＯＳトランジスタを低しきい値電
圧のＭＯＳトランジスタとして回路動作を行う半導体集
積回路装置において、前記半導体集積回路装置の動作ま
たは外乱によりＧＮＤ線もしくは電源線に生じるノイズ
のレベルまたは電源電圧変動値を前記半導体集積回路装
置の保持する規定値と比較し前記ノイズのレベルもしく
は電源電圧変動値がノイズ減衰回路で減衰出来ずかつ前
記規定値より大きい場合は誤動作発生要因とする比較手
段と、前記比較手段の出力を受けて前記Ｎチャネル型Ｍ
ＯＳトランジスタを形成した基板の電位またはウェルの
電位を前記Ｎ＋拡散層（ソース）電位と同電位に基板バ
イアス印加し前記Ｐチャネル型ＭＯＳトランジスタを形
成した基板の電位またはウェル電位を前記Ｐ＋拡散層
（ソース）電位と同電位に基板バイアス印加する基板バ
イアス手段と、前記半導体集積回路装置をスタンバイ状
態に移行するスタンバイ状態移行手段と、前記ノイズお
よび電源電圧変動がおさまったことを前記比較手段で検
知し再び基板バイアス印加を再開して前記半導体集積回
路装置の前記スタンバイ状態を解いて動作を続行する基
板バイアス印加再開手段とを有することを特徴とする半
導体集積回路装置。 - 【請求項２】 前記Ｎチャネル型ＭＯＳトランジスタが
Ｐ型ウェル上に形成され前記Ｐチャネル型ＭＯＳトラン
ジスタがＮ型ウェル上に形成されるＣＭＯＳ回路構成を
有することを特徴とする請求項１記載の半導体集積回路
装置。 - 【請求項３】 前記比較手段は、カットオフ周波数がシ
ステムクロック周波数と同程度のロウパスフィルタと、
前記ノイズレベルまたは前記電源電圧変動値を所定の基
準値と比較するレベル識別回路とから成るノイズレベル
識別回路と、このノイズレベル識別回路の出力を受け第
１のインバータと、この第１のインバータよりも駆動能
力が弱く前記第１のインバータの出力を入力に受け出力
を前記第１のインバータの入力へフィードバックするス
タティクラッチと、このスタティクラッチの前記システ
ムクロックの２クロック前の出力値と前記スタティクラ
ッチの出力値とを比較し前記基板バイアス手段および前
記移行手段および基板バイアス印加手段に出力するコン
パレータとから構成されることを特徴とする請求項１ま
たは２記載の半導体集積回路装置。 - 【請求項４】 前記コンパレータは、前記スタティクラ
ッチの出力を保持するシフトレジスタと、このシフトレ
ジスタを駆動するウオッチドッグタイマと、前記シフト
レジスタに保持された前記システムクロックの２クロッ
ク前の前記スタティクラッチの出力と前記スタティクラ
ッチの出力とを前記ウオッチドッグタイマの出力をトリ
ガ信号にして比較する比較回路とを有することを特徴と
する請求項１，２または３記載の半導体集積回路装置。 - 【請求項５】 前記スタンバイ状態移行手段は、前記比
較手段の出力を受け前記システムクロックを最初の立下
りで停止するよう制御するクロック発生器を有すること
を特徴とする請求項１，２，３または４記載の半導体集
積回路装置。 - 【請求項６】 前記基板バイアス印加再開手段は、前記
比較手段の出力を受け前記基板バイアス手段およびスタ
ンバイ状態移行手段へ前記半導体集積回路装置のスタン
バイ状態から前記動作状態にするようリセット信号を出
力するリセット回路を有することを特徴とする請求項
１，２，３，４または５記載の半導体集積回路装置。
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