JP3732914B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に高速性と低電力性を兼ね備えた半導体装置に適した技術である。
【０００２】
【従来の技術】
基板バイアス制御による低電力技術としては、例えば、１９９６ アイ・イー・イー・イー インターナショナル ソリッド ステート サーキット ダイジェスト オブ テクニカル ペーパーズ、第１６６頁から第１６７頁(1996 IEEE International Solid-State Circuit, Digest of Technical Papers(1996) pp.166-167)に記載されている。
【０００３】
【発明が解決しようとする課題】
近年、CMOS LSI(Complementary Metal Oxide Semiconductor Large Scale Integrated Circuit)の低電圧動作に伴い、MOSFET(トランジスタ)のしきい値電圧VTを動作電圧の低下に応じて小さくし高速動作を維持する動きが活発になっている。しかし、電源電圧が2V以下になり、それに応じてしきい値電圧VTを0.5V以下に小さくするとトランジスタが完全にカットオフできなくなる、いわゆるサブスレッショルドリーク電流が増加する。このためLSIチップのスタンバイ電流が増大し、例えば、電池動作を前提とするCMOS LSIチップから構成されるシステムを設計する際のあい路となっている。しきい値電圧VTがさらに小さくなるにつれ通常動作時の電流までも増大するとさえいわれている。
【０００４】
このあい路を打開するために、通常動作期間はチップ内のすべてのMOSFETのしきい値電圧VTを小さくして高速動作させ、スタンバイ時にはしきい値電圧VTを十分大きな値にしてスタンドバイ電流を低減する方式がよく知られている。しかし、この方式には以下の３つの問題点がある。
【０００５】
（１）従来は電源投入時にラッチアップなどによって過大電流が流れ、CMOS LSIチップ内の配線が溶断したりする。あるいは電源の電流容量を越え、正常な電源電圧が印加できなかったりする。MOSFETの基板(ウエル)とソースが等電位とはならないレイアウトと結線になっていることに起因する。例えば、そのソースに正の電圧電源を与えるpチャネルMOSFET(PMOSFET)を例にとろう。ソース(p層)に正の電圧電源(例えば、1.8V)が印加されると、その直前まではウエル(nウエル)はフローティング0Vであるから、ソース・ウエル間のpn接合は順方向に過度にバイアスされてCMOSラッチアップの原因となる。従来までの2V以上のCMOS LSIの製品では、MOSFETのウエルとソースができるだけ等電位になるように両者を近くで結線しているから、電源投入過程でも、その後の通常動作時と同様に上記pn接合は順方向にバイアスされることはない。しかも、しきい値電圧VTは常に一定でありその値がほぼ0.5V以上に設定されているのでサブスレッショルド電流が問題になることもない。nチャネルMOSFET(NMOSFET)でも同様だがPMOSFETほどには深刻な問題とはならない。そのドレインに電源電圧が印加された場合、その直前まではNMOSFETの基板(pウエル)はフローティング0Vでソースも0Vのアース電位に固定されているので、ドレインとウエルで形成されるpn接合が順方向にバイアスされないためである。ただし、ドレイン・ソース間には、しきい値電圧VTが0.5V以下ではサブスレッショルド電流は流れる。ウエルとソースを分離・制御することを特長とした上記従来の技術に記載した文献には、このような電源投入時の問題は述べられておらず、CMOS LSIの低しきい値電圧VT化に伴う新たな課題である。
【０００６】
（２）通常動作モードからスタンバイモードへの切り換え時間、あるいはスタンバイモードから通常動作モードへの切り換え時間がμsオーダとなりきわめて長い。例えば、、基板電圧を同じチップ内部で発生する場合を考えてみよう。基板電圧は、チップ内のキャパシタをポンピングするいわゆるチャージポンピング回路をもとに作られるから、その出力電流は低く限定される。一方、基板電源端子はチップ内のトランジスタで共通に結線されているために、合計の基板容量はきわめて大きな値(100pF以上)となる。したがって、上記のようにモード切り換え時には、電流駆動能力の低い基板電圧発生回路で大きな負荷(基板)容量を駆動することになり、その応答時間が長くなる。
【０００７】
（３）通常動作期間中に、入出力の電圧変化のない(いわゆる非活性状態にある)CMOS回路あるいは回路ブロック内のトランジスタのしきい値電圧VTは小さいので、CMOS回路といえどもサブスレッショルド電流がいたるところに流れ、チップ全体の動作電流を増大させる。
【０００８】
本発明は、これらの諸問題を解決するトランジスタの基板（あるいはウェル）電圧の制御法に関する。
【０００９】
本発明の目的は、低しきい値電圧のMOSFETを含むCMOS回路の電源投入時あるいは電源遮断時に起こすラッチアップを阻止することにある。
【００１０】
本発明の他の目的は、通常動作中のサブスレッショルド電流を低減することにある。
【００１１】
本発明の他の目的は、2V以下の低電圧動作のCMOS回路およびそれを用いたLSIならびに半導体装置において、高速性を維持したままで低消費電力ならびに高安定動作を図ることにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明かになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、CMOS回路のウエル電圧を電源投入、通常動作ならびに電源遮断時にわたって制御する。
【００１５】
（１）半導体装置は、通常動作時には実質的に十分カットオフできないMOSFETから成るCMOS回路のウェルに該MOSFETがカットオフできるようにウェル電圧を印加した後に、該CMOS回路に電源電圧を印加する。
【００１６】
（２）半導体装置は、第１と第２の電源電圧から成り、第１の電源電圧で動作する電圧変換回路を含む回路によって発生された第３の電源電圧を、通常動作時には実質的に十分カットオフできないMOSFETから成るCMOS回路のウェルに該MOSFETがカットオフできるようにウェル電圧として印加した後に、該CMOS回路に第２の電源電圧を印加する。
【００１７】
（３）半導体装置は、通常動作時には実質的にカットオフできないMOSFETを含むCMOS回路のウェル電位を固定する回路と、該CMOS回路の入力信号の変化に応じて該MOSFETのウェル電位を容量結合によって変化させる回路を具備する。
【００１８】
（４）半導体装置は、１個のMOSFETとキャパシタから成るダイナミックメモリセルとCMOS回路を含み、通常動作中には、該CMOS回路を構成するMOSFETのウェル電位はパルス変化させられるものであり、該ダイナミックメモリセルの基板電圧は実質的に直流電源電圧である。
【００１９】
（５）半導体装置は、大きな電圧で動作し、かつ大きなしきい値電圧のMOSFETから成るスタティックメモリセルと小さな電圧で動作し、かつ小さなしきい値電圧のMOSFETから成るCMOS回路を含み、該CMOS回路内のMOSFETのウェル電位をパルス変化させる。
【００２０】
（６）半導体装置は、少なくとも一つのCMOS回路と、スタンバイ制御回路と、電圧変換回路を含み、該電圧変換回路よって発生された電圧を該スタンバイ制御回路に供給し、該スタンバイ制御回路は該電圧を用いて該CMOS回路のウェル電位を動作状態によって変化させ、該ウェル容量よりも大きな容量のキャパシタを該電圧変換回路の出力に接続している。
【００２１】
【発明の実施の形態】
図１は本発明の一実施例である。高い電源電圧Vcc1(例えば、3.3V)で動作する回路ブロックCT1では、その内部トランジスタの動作時のしきい値電圧VTは例えば、0.5Vと十分大きく選べる。十分高い電源（動作）電圧なので、わざわざ、しきい値電圧VTを0.1Vなどと低くしなくても高速動作は可能なのである。したがって、通常動作時とスタンバイ時のしきい値電圧VTをわざわざ切り換えなくてもサブスレッショルド電流は無視できるほど小さいので、それらトランジスタのソースと基板は同じ電圧を与えるように結線することができる。ここでVBはコントロール信号ФP、Фで制御される基板電圧発生・制御回路である。
【００２２】
一方、低い電源電圧Vcc2(例えば、1.8V)で動作する回路ブロックCT2では、その内部トランジスタのしきい値電圧VTを通常動作時には例えば、0.1Vと小さくして高速動作させ、スタンバイ時には例えば、0.5Vと大きくしてスタンドバイ電流を減らさなければならない。このしきい値電圧VTの制御はトランジスタの基板NW、PWを制御することで行う。
【００２３】
この場合、電源投入時の回路ブロックCT2内トランジスタの基板電圧は図２のように制御される。
【００２４】
基板NW、PWの電圧VBP、VBNは最初に投入された3.3Vをもとに作られるが、この電圧は低い電源電圧で動作する回路ブロックCT2内のトランジスタを十分カットオフする値に選ばれる。例えば、PMOSFETに対しては3.3Vで、NMOSFETに対しては−1.5Vである。まず、この基板電圧を回路ブロックCT2に与え、その後で低い電源電圧Vcc2を与える。したがって、低い電源電圧を投入する過程では、回路ブロックCT2内トランジスタのしきい値電圧VTは十分大きいので各トランジスタからのサブスレッショルド電流が累積されて過大なチップ電流になることもないし、各トランジスタの基板電圧は0V程度のフローティング状態とはならないのでラッチアップを起こすことはない。
【００２５】
その後、基板NW、PWの電圧VBP,VBNを浅くすることで(例えば、2.3Vと−0.5V程度)、回路ブロックCT2内のトランジスタのしきい値電圧VTを低くして通常動作に移行させ、主要回路の動作を開始させる。回路ブロック内のクロックを停止する（クロックをハイレベル又はローレベルに固定する）スタンバイ時、スリープ時あるいはチップの非選択時には基板電圧VBP、VBNを深く(例えば、3.3Vと−1.5V)することで回路ブロックCT2内のトランジスタのしきい値電圧VTを高くする。これによりサブスレッショルド電流による消費電力増加を減少させることができる。
【００２６】
電源遮断時には基板電圧VBP、VBNを十分深くしてからVcc2をオフにし、その後に電源電圧Vcc1をオフにする。ここで電源電圧の印加順序は、例えば、高い電源電圧Vcc1が印加されてから、タイマーなどによって時間間隔を作り、その後、低い電源電圧Vcc2を入力すればよい。また回路ブロックCT1と回路ブロックCT2は異なる半導体チップで構成しても、あるいは同一チップ上に集積してもよい。
【００２７】
図３は回路ブロックCT1と回路ブロックCT2を同一チップ上に集積した実施例である。I/Oはチップ外とのインターフェース回路、LG1からLG4は基板電圧を制御させる回路ブロックで、低しきい値電圧VTトランジスタを含む回路で構成されている。SRAMはスタティックメモリセルで構成されたメモリアレイSARYを含むスタティックメモリで、VCCSはメモリセルへの電力供給電源電圧である。DRAMは１個のMOSFETとキャパシタから成るダイナミックメモリセルで構成されたメモリアレイDARYを含むダイナミックメモリで、Vpはキャパシタ電極電圧である。DL、/DLはデータ線で、WLはワード線である。
【００２８】
とくに限定しないが、メモリアレイSARYおよびメモリアレイDARYはここでは高しきい値VTトランジスタで構成されているものとする。VBは基板電圧発生回路で、基板電圧制御回路CLGからのコントロール信号群（φp、／φp、φ１、／φ１、φ２、／φ２、φ３、／φ３、φ4、／φ4）によって制御されている。VBAはメモリアレーへの基板電圧発生回路であり、メモリアレイSARYおよびメモリアレイDARY内の基板電圧VPS、VNS、VNDを供給している。これらの基板電圧VPS、VNS、VNDは通常は直流電圧あるいは準直流電圧である。ここで基板電圧発生回路VB、基板電圧制御回路CLGおよび基板電圧発生回路VBAからなる回路ブロックCT1の主要部は高しきい値電圧VT のMOSFETで構成されている。また、インターフェース回路I/Oおよび基板電圧発生回路VBには高い電源電圧(Vcc1)が供給され、その他の回路ブロックには低い電源電圧(Vcc2)が供給されている。
【００２９】
ここでメモリアレイSARYおよびメモリアレイDARYは他の回路とは異なる性質を持っているので、基板電圧の与え方は異なっている。すなわち、メモリアレイ部はチップ全体に占める面積の割合が大きいので、一般に高密度が望ましい。このためには素子間分離幅を狭くしなければならない。これは一般にメモリアレイ全体に一定の実質的に直流である基板電圧を与える基板バイアス方式と併用されて実現されることが多い。もしこの部分の基板容量を駆動すると素子分離特性が劣化する以外に、この基板容量が大きいためにチップ全体の消費電力を増大するなどといった問題点が生じるためである。したがって、通常はメモリアレイSARY内の基板電圧VNSは0Vに、基板電圧VPSは電源電圧Vccsに等しく設定され、またメモリアレイDARYでは基板電圧VNDは−1.5V程度の実質的に直流である電圧が与えられる。ここでメモリアレイSARY内のメモリセルはフリップフロップなので、それを構成するトランジスタのしきい値電圧VTが小さすぎるとセル内のサブスレッショルド電流が増加する。メモリアレイSARYは多数のメモリセルで構成されるからメモリアレイSARY全体としてはこの電流は大きな値となる。そこでこれらセル内トランジスタのしきい値電圧VTは例えば0.5V程度と大きくし、その大きなしきい値電圧VTに見合うだけの高い電源電圧Vccsに設定するとセルは高速に動作する。例えば電源電圧Vccsは電源電圧Vcc2(1.8V)よりも大きな電源電圧Vcc1(3.3V)にするのも電源電圧の数を増やさないので有効である。
【００３０】
図４は、図３の代表的なデバイス断面構造の概略図である。スタティックメモリSRAMのメモリアレイ部ならびにダイナミックメモリDRAMのメモリアレイ部のキャパシターについては図面を分かり易くするために省略している。
【００３１】
以下図３のチップを前提に、内部の各回路ブロックに上述した発明を具体的に適用した例を述べる。
【００３２】
図５は図３の回路ブロック(LG1からLG4)内部のサブ回路ブロックに適用した本発明の一実施例である。回路ブロックCT2内の低しきい値電圧VT を有するMOSFETの基板(NW、PW)電圧は、回路ブロックCT1および回路ブロック/CT1によって制御されている。本実施例では、この制御をキャパシタ(CP,CN)を利用して行うことに特長がある。基板電圧発生・制御回路VBは、コントロール信号（φp，φ，/φp，/φ）と基板バイアス電圧(VBP，VBN)を高い電源電圧Vcc1(例えば3.3V)から発生し、出力するようにされる。ｐチャネルトランジスタ(PMOSFET)QPPおよびｎチャネルトランジスタ(NMOSFET)QPNは高しきい値電圧VTを有するトランジスタである。
【００３３】
図６に図５の回路の動作を示す。基板バイアス電圧VBP，VBNは一般には基板電圧発生・制御回路VBによって最初に投入された3.3Vをもとに作られるが、基板バイアス電圧VBPとして直接Vcc1(3.3V)で代用する例で説明する。まず、この基板バイアス電圧VBPを回路ブロックCT2に与え、その後で低い電源電圧Vcc2を与える。したがって、低い電源電圧Vcc2を投入する過程では、回路ブロックCT2内のトランジスタのしきい値電圧VTは例えば、0.5Vと十分大きく、pn接合は順方向にバイアスされることはないので、各トランジスタからのサブスレッショルド電流が累積されて過大なチップ電流になることはないし、ラッチアップを起こすこともない。通常動作に移行する際には、制御信号φpおよび/φpをそれぞれ高い電圧('H')、低い電圧('L')レベルにしトランジスタQPPおよびQPNをオフさせ，その後，制御信号φおよび/φをそれぞれ'L'，'H'レベルにする。かくてキャパシタ(CP,CN)結合で基板(NW，PW)電圧は変化し、それぞれ例えば2.3Vおよび-0.5V程度になる。基板の電圧が浅くなるので、回路ブロックCT2内のトランジスタのしきい値電圧VTが小さくなる。したがって、高速動作が可能となる。次にこの状態からスタンバイ、スリープあるいはチップの非選択モードに移行するには、制御信号φpおよび/φpを'L'および'H'にしてトランジスタQPPおよびQPNをオンさせ、その後、制御信号φおよび/φをそれぞれ'H'，'L'レベルに戻す。基板に深い電圧がかかるために回路ブロックCT2内のトランジスタのしきい値電圧VTが例えば、0.5Vと大きくなる。したがって、サブスレッショルド電流による消費電力増加をなくすことができる。
【００３４】
このように動作モードに応じて基板電圧を変える動作は、コンデンサ(CP,CN)による容量結合で行われるので瞬時に行える利点がある。しかし、ソースやドレインのpn接合リーク電流あるいはMOSFETの基板電流によって基板電圧は徐々に浅くなる。特にこの基板電流は、動作周波数に比例して大きくなる。図６の基板(ウェル)リフレッシュはこれを2.3Vと -0.5Vに復帰させるための動作である。特に限定しないが、基板電圧をモニタしたり、あるいはタイマによって決められた時間でこのリフレッシュ動作を行う。このリフレッシュ動作は、通常動作状態にある回路を、一度スタンバイ状態にして再度通常動作状態に戻すという動作である。尚、チップを高速動作させる場合のリフレッシュ間隔を、低速動作させる場合のそれよりも短くするといったように、基板電流の大きさに応じてリフレッシュ間隔を可変にすることも動作の信頼性を向上させるのに有効である。
【００３５】
図７は図５のトランジスタ(QPP，QPN)及びキャパシタ(CP，CN)のレイアウト例である。図８は図７のレイアウトの断面図(B---B’断面)である。図３２は図７のレイアウトの断面図(C---C’断面)である。基板バイアス電圧VBP，VBNは第二配線層（第二金属配線層）でトランジスタQPP及びQPNのソースに接続される。トランジスタQPP及びQPNのドレインは第二配線層に接続され、主要回路に給電する基板電圧NWおよびPWを出力する。また、キャパシタCP，CNはMOS容量によって形成されている。
【００３６】
図９は図５の応用例で、２個のサブ回路ブロックCT2(1),CT2(2)のいずれか一方を選択駆動する例である。ウエルブロック選択信号WBと起動クロックφによって選択サブ回路、例えば、サブ回路ブロックCT2(1)に属する基板電圧発生回路CT1(1),/CT1(1)のみが選択駆動され、それに属するウエルNW(1),PW(1)の電圧はCT2(1)内のMOSFETのしきい値電圧VTを低下させるように駆動される。一方非選択サブ回路ブロックCT2(2)のウエルは駆動されないのでサブ回路ブロックCT2(2)内のMOSFETのしきい値電圧VTは大きな値のままである。このように分割選択駆動しないと、サブ回路ブロックCT2(1)とサブ回路ブロックCT2(2)の全体のウエルを駆動する必要があるし、通常動作中に低しきい値電圧VTによって流れるサブスレッショルド電流はサブ回路ブロックCT2(1)とサブ回路ブロックCT2(2)内のすべてのMOSFETから流れる。したがって、本実施例ではパルス駆動に伴う電力もサブスレッショルド電流も半減することになる。
【００３７】
図１０は、図９の例をメモリ(DRAM,SRAM)の行デコーダとドライバに適用した例である。通常メモリアレーは多数のサブアレーに分割され、サブアレー対応に行デコーダとワード線駆動回路(ワードドライバ)が配置されている。しかし、実際に選択・駆動されるサブアレーは少数であることに着目すると、選択されるサブアレーに属する行デコーダとワードドライバ内のMOSFETのウエルはしきい値電圧VTが小さくなるように駆動し、他の大部分の非選択サブアレーのそれは駆動せずにしきい値電圧VTが大きなままに保持しておけば、全体としては消費電力もサブスレッショルド電流も激減する。
【００３８】
図１０では２個のサブアレーARY1,ARY2の例を概念的に示した。サブアレー ARY1,ARY2はそれぞれ128本のワード線(WL)と複数のデータ線DL(図中では簡単のため１本のみ示した)から成り、その交点にメモリセルMCが接続されている。それぞれのワード線(WL)にはCMOSインバータ(QDP,QDN)から成るワードドライバdrvとワード線を選択する行デコーダdecが接続されている。デコーダdecはNMOSFETが直列接続されたNAND論理で、それぞれのゲートには内部アドレス信号ai,...ajなどが入力されている。
【００３９】
外部クロックCLKが’H’(3.3V)の状態ではプリチャージされている。その後クロックCLKが’L’(0V)になるとPMOSFET QPPはオフとなり、内部アドレス信号は外部アドレスAi,...Ajの論理状態に応じて0Vから1.8Vあるいは0Vとなる。例えば、ワード線WL1を選択するアドレス信号の場合には、ワード線WL1に接続されたデコーダdecのNMOSFETのすべてがオンとなり、ワードドライバdrvの入力は0Vに放電しPMOSFET QDPはオンする。この結果ワード線WL1には1.8Vのパルス電圧が出力される。ここで選択されたワード線WL1を含む回路ブロックCT2(1)内のウエルNW(1),PW(1)をしきい値電圧VTを小さくするように駆動しておけば、デコーダdecからワード線WL1にパルスが出力するまでの時間は高速化できる。また非選択回路ブロックCT2(2)内のウエルは駆動されることはないので、パルス駆動に伴う電力の増加やサブスレッショルド電流の増加はない。ウエルブロックセレクタは、内部アドレス信号によっていずれの回路ブロックのウエルを駆動するかを選択する。
【００４０】
図１１は図５の回路ブロックCT2を一個のインバータにし、さらに制御信号φおよび/φを入力信号INから生成した場合の実施例である。入力信号INが'L'から'H'に変化すると、基板(NW、PW)の電圧はそれぞれキャパシタ(CP,CN)によるカップリングで高くなる。したがって、PMOSFETのしきい値電圧VTは大きくなるのでサブスレッショルド電流が小さくなる。また、NMOSFETのしきい値電圧VTが低くなるのでインバータの負荷駆動力が増加する。逆に、入力信号INが'H'から'L'に変化すると、基板電圧は逆に低くなる。したがって、今度はPMOSFETのしきい値電圧VTは低くなり、負荷駆動力が増加し、また、NMOSFETのしきい値電圧VTが高くなるのでサブスレッショルド電流が小さくなる。このように入力信号によって自動的にMOSFETのしきい値電圧VTが変化し、サブスレッショルド電流を抑えながら、インバータの負荷駆動能力を増加させることができる。制御信号φpおよび/φpは電源投入時などあるいは前述したリフレッシュに用いる。基板は図５と同様、基板(ウェル)リフレッシュが必要である。以上の動作の詳しいタイミングチャートを図１２に示す。VTPならびにVTNはそれぞれPMOSFETとNMOSFETのしきい値電圧VTで、ここでは区別して表現している。ウェル(NW,PW)の最高電圧と最低電圧は、トランジスタQPPとQPNがダイオードとして働くために、それぞれVBP＋VTP, VBN−VTNにクランプされる。
【００４１】
図１３は図１１の回路のレイアウト例である。図１４は図１１のレイアウトの断面図である。トランジスタQPP，QPNはウェルを分離して形成する必要があり、またキャパシタCP，CNは、基板を給電している表面高濃度層までゲート電極を延長することで実現している。
【００４２】
図１５は図１１の回路と同様の機能を持つ他の実施例である。キャパシタCP,CNはインバータ列INVを介して接続されている。このインバータ列INVは、それらの消費電力を小さくするために高いきい値電圧VTのMOSFETで構成されていてもよいし，あるいは低いきい値電圧VTのMOSFETであるが、ゲート幅W/ゲート長Lの小さなMOSFETで構成されていてもよい。図１１ではインバータの入力容量はキャパシタCP,CNによって大きくなるが、本実施例ではインバータがバッファになるのでそれを抑えることができる。図１６は２個のインバータ列INVを一つにまとめた実施例で、入力容量と面積をさらに小さくすることができる。
【００４３】
図１７は図１５の発明を複数のインバータ列に適用した実施例、すなわち、インバータIV1、IV2、IV3、IV4が直列に接続された回路の例である。トランジスタQPP，QPNとキャパシタCP,CNを複数のインバータで共用しているので実効的に小面積になる。すなわち、導通させるMOSFETのしきい値電圧VTを小さくし、非導通にさせるMOSFETのしきい値電圧VTは大きくさせるために、基板(ウェル)は１個毎に結線した２種のウェル配線が必要になるが、トランジスタQPP1，QPN1ならびにインバータ列INVとキャパシタＣｐはインバータIV2とIV4で、またトランジスタQPP2，QPN2ならびにインバータ列INVとキャパシタＣNはインバータIV1とIV3で共用している。このような共用は図１１及び図１６の実施例にも適用できることは言うまでない。
【００４４】
図１８は図１１の発明をNOR論理回路に応用した例である。図中(a)、(b)はそれぞれPMOSFET、NMOSFETで構成している。(a)では入力(I1,I2)の少なくても一方が’L’になるとそれまで’L’であった出力Outには’H’が出力される。(b)では入力の少なくても一方が’H’になるとそれまで’H’であった出力Outには’L’が出力される。
【００４５】
図１９は図１１の発明をNAND論理回路へ応用した例である。出力Outは最初プリチャージ信号φPと低しきい値電圧VTのPMOSFETで1.8Vにプリチャージされ、入力(I1,I2)はすべて’L’(0V)である。その後入力のすべてが’H’(1.8V)になると直列接続されたNMOSFETはすべて導通し、フローティング’H’であった出力は0Vに放電する。この回路は図１０の行デコーダにも応用できる。(b)はウエルのプリチャージMOSFETを共有し面積を減らした例である。ウエルの容量が(a)に比べて２倍になっても入力I1と入力I2に接続された２個のキャパシタでウエルを駆動する。したがって、ウエル電位の変化は(a)と同じとなって出力Outを高速に放電することができる。(c)はPMOSFETで構成したものである。入力I1，I2が同時に’L’になると、それまで0Vにプリチャージされていた出力Outは’H’に充電される。
【００４６】
次に図３のインタフェース回路I/Oへの応用について述べる。図２０はチップ外からの入力(In)バッファである。(a)は高い電流電圧3.3Vと高いきい値電圧VT のMOSFETを用いたよく知られた回路である。(b)はトランジスタQPとQNに小さなしきい値電圧VTのMOSFETを用いた例である。トランジスタQPPとQPNは大きなしきい値電圧VTでスイッチの役目をする。入力バッファが不必要な時間帯はトランジスタQPP，QPNをオフにして、電源電圧VCC1とアース間に流れるトランジスタQPとQNのサブスレッショルド電流を阻止する。有効な信号が入力される時間帯ではトランジスタQPP，QPNをオンにする。
【００４７】
図２１は、インタフェース回路I/Oのデータ出力段に図１１の発明を適用したものである。汎用のダイナミックメモリ(DRAM)チップなどに多用されているように、CMOSラッチアップ等のノイズ耐性を向上するために、インタフェース回路I/O内のデータ出力段を同極性例えば、NMOSFETで構成し低電源電圧Vcc2で駆動した例である。出力(Dout)部は、同じ様な出力バッファ回路が複数個共通に接続されたWired OR（ワイアド・オア）回路になっている。Wired OR接続では、ある１個の出力回路が選択されて共通結線された出力Dout部にデータが出力されている期間中は、他の出力バッファ回路は完全にオフである必要がある。またすべての出力バッファ回路が非選択の場合には共通出力(Dout)部は完全にオフでなければならない。低電圧・低しきい値電圧VT動作のもとでこれを実現するには上述した発明が有効である。図ではトランジスタQN1およびQN2は低しきい値電圧VTの出力段NMOSFETで、それらの基板(ウェル)電圧を与えるトランジスタQPN1およびQPN2は高しきい値電圧VTのPMOSFETである。この回路の特長は、対となるデータ出力信号do，/doの情報に応じて出力段MOSFET(QN1,QN2)のしきい値電圧VTを変えることにある。まず、トランジスタQPN1，QPN2をオンすることで基板PW1およびPW2を基板バイアス電圧VBNの電位にプリチャージする。この電位ではトランジスタQN1,QN2QN間に流れるサブスレッショルド電流は無視できる値になるように設定しておく。その後、出力信号do、/doが情報に応じて’H’と’L’，あるいは’L’と’H’の組み合わせになることで出力Doutにデータが出力される。その際、導通する方のNMOSFETの基板電圧はキャパシタによるカップリングでそのしきい値電圧VTが低くなるので負荷駆動能力が向上し高速になる。駆動されない他方のNMOSFETのしきい値電圧VTは高いままなのでサブスレッショルド電流は無視できる。
【００４８】
図２２はウエル(NW)駆動回路の具体例である。(a)は図５の制御信号φをCMOSインバータから発生させる例である。ウエルの寄生容量とキャパシタCPの比を調整することによって、例えば、図６のウエルNWの電圧2.3Vを発生させることができる。(b)はキャパシタCPを使わずに、直接2.3V電源電圧をウエルNWに印加する回路である。制御信号φは0Vから3.3Vの電圧範囲をとり、トランジスタQNのソース電圧は2.3Vである。したがって、制御信号φが0VでトランジスタQNは低しきい値電圧VTでもトランジスタQNは十分にカットオフできる。また、制御信号φ3.3Vになると低しきい値電圧VTなので高速にウエルNWを駆動できる。ここで2.3Vは、外部電圧3.3Vをチップ内部で降圧させて作ることができる。
【００４９】
図２３は本発明の他の実施例である。VB1,VB2は電源電圧Vcc1からチップ内部で基板(ウェル)電圧を発生させる回路（後述）である。大きなしきい値電圧VTであるMOSFET(QPP, QPN)は、発生させた基板電圧を主要回路のMOSFETの基板に給電するときにオンするスイッチの役目をする。例えば、前述したようにスタンバイ時等である。キャパシタCBP，CBNは主要回路のMOSFETの基板容量である。キャパシタCPP，CPBは、キャパシタCBPおよびCBNよりも十分大きな値に選ばれるようにされるので、上記スイッチがオンしても基板電圧の変動は小さい。これらのキャパシタは他の回路と同一チップ上に形成してもよいし、チップ外で例えばタンタルコンデンサや電解コンデンサで形成してもよい。チップ外で形成する場合には図中のノードN1,N2がパッケージ端子となり、そこにキャパシタが外付けされるので端子数が増加する。しかし容易に大きな容量を得ることができる。 このためキャパシタCPP,CPBに予め蓄えられた大量の電荷のほんの一部をキャパシタCPB, CBNに移すだけでよいので、高速にスタンバイ状態に必要な基板電圧に設定できる。基板電圧発生回路VB1およびVB2の電源容量は一般に小さいので、それらを通してキャパシタCBPおよびCBNを充電するといった問題点はない。もちろん、基板電圧発生回路VB1,VB2は使わずに、ノードN1,N2にチップ外部からパッケージ端子を介して直接に所要基板電圧を印加することもできる。
【００５０】
図２４〜図２６は、これまで使用を前提としてきた基板バイアス電圧VBN，基板バイアス電圧VBP，降圧電圧VCLを発生する電源回路の概念図である。詳細は単行本「超LSIメモリ」（伊藤清男著，培風館、1994年11月5日発行，239〜328頁）に記載されている。図２４は3.3V電源をもとに負電圧（例えば、−1.5V）電源を作る例である。リングオシレータとダイオード接続のMOSFETから成る。図２５は3.3V電源をもとに3.3V以上の昇圧電源を作る例である。チップ内のリングオシレータと昇圧キャパシタを用いる。尚、これまではVBP=3.3Vを仮定した説明が多かったが、この場合にはこのような昇圧電源はもちろん不要である。しかし基板バイアス電圧VBPなどの値はMOSFETの特性で決められるので、一般にはこのうようなVCC1(3.3V)以上の昇圧電源が必要である。図２６は3.3V電源を用いて降圧電圧VCL(2.3V)を得る例である。降圧電圧VCLの値はチップ内で発生させた参照電圧VREFとコンパレータで決めることができる。
【００５１】
以上、図３の内部回路への適用例を中心に述べてきたが、本発明の適用はこれに限定されることはない。図２７は図３に示した実施例をより簡単に図示したもので、これをもとに他の実施例を述べる。インタフェース回路I/Oはチップ外部とのインターフェースを行い、主に高しきい値電圧VTのMOSFETで構成されており、高い電源電圧Vcc1が印加されている。基板電圧発生回路VBには、高い電源電圧Vcc1(＞ Vcc2)が印加され、基板バイアス電圧VBPおよびVBNを発生するようにされる。主要回路は低しきい値電圧VTのMOSFETで構成され、低い電源電圧(Vcc2)が印加されている。当然ながら前述したように、I/Oは全てが高いVTのMOSFETで構成されていなくてもよいし、主要回路の全てが低しきい値電圧VTのMOSFETで構成されている必要はない。また、基板電圧発生回路VBの出力であるPMOSFETの基板バイアス電圧VBPは、主要回路内のPMOSFETのしきい値電圧VTを十分高い値（実際にはPMOSFETなのでしきい値電圧VTは絶対値）にできれば電源電圧Vcc1を直接基板バイアス電圧VBPとみなして使うこともできる。
【００５２】
図２８は図２で説明した本発明の電源投入に関する発明を単一電源のチップに適用した例である。基板バイアスモニタ回路DTは、電源投入時に基板電位が十分安定に供給できたことを検出する回路である。その検出出力によって高しきい値電圧VTのPMOSFETをオンさせ、インタフェース回路I/Oと主要回路に電源電圧Vccを供給している。
【００５３】
図２９は降圧電源回路VDを用いた実施例である。高い電源電圧Vccから低い電源電圧VcLを降圧電源回路VDによって生成し、主要回路に給電している。この場合、単一電源で、主要回路を構成するデバイスの最適動作電圧になるように降圧電圧VCL、基板バイアス電圧VBP，VBNを内部で調整できる利点がある。もちろんこの場合にも基板バイアス電圧VBPとVBNが印加されてから降圧電圧VCLを印加する。
【００５４】
図３０は外部電源が２種(VCC1,VCC2)の場合にでもユーザに電源投入順序に対する制約を与えない方式例である。低しきい値電圧VTを多用する主要回路には図２８の発明を適用し低電圧(VCC2)電源で動作させる。一方、高しきい値電圧VTのMOSFETを多用するインタフェース回路I/Oは他の電源電圧（例えば、VCC1）で動作させ。インタフェース回路I/Oと主要回路間には動作電圧の差があるので小規模な電圧レベル変換回路が必要であるが、電源電圧VCC1で動作する回路ブロックと電源電圧VCC2で動作する回路ブロックはほぼ独立に動作し、低しきい値電圧VTの主要回路のラッチアップも防げるから、ユーザにとって使い易いチップが実現できる。
【００５５】
図３１はこの場合の内部回路の動作を示している。図５に対応した回路である。本例ではインタフェース回路I/Oは1.8Vの高電圧電源で動作し、主要回路は1.2Vの低電圧電源で動作するものとしている。電源電圧VCC2で動作する昇圧回路によって昇圧(VBP=2.7V)電源を作り、制御信号φPは0Vから基板バイアス電圧VBPまでのパルス振幅をとる。また、制御信号φ，/φは、例えば、0Vから基板バイアス電圧VBPまでのパルス振幅をとる。負電圧電源回路によってVBN(-1.5V)がつくられ、制御信号/φPは0Vから基板バイアス電圧VBPまでのパルス振幅をとる。したがって、電源電圧VCC2が電源投入時にトランジスタQPPとQPNがオンとなって低しきい値電圧VTのトランジスタQP，QNに十分なウエル電圧が与えられてから、図３０のトランジスタQがオンになって図３１の低しきい値電圧VTの主要回路に電源電圧VCC2(VCC2印加よりも遅れて印加されるのでVCC2と区別してある)が印加される。
【００５６】
以上の実施例では、トランジスタの構造およびその基板構造は特に限定しない。SOI(Silicon(Semiconductor) on Insulator)構造のようなMOSFETを用いてもよい。要は基板電圧によってしきい値電圧VTが制御できるような構造のトランジスタであればよい。また大きな電源電圧(例えば、Vcc1)が印加されるMOSFETのゲート酸化膜を、小さな電源電圧(例えば、Vcc2)が印加されるMOSFETのそれよりも厚くすれば、チップ全体として高信頼性が保証されることは言うまでもない。また図３ではあらゆる機能ブロックをチップ内に集積した例を示したが、それぞれ独立したチップ、例えば、ダイナミックメモリ(DRAM)チップ、スタティックメモリ(SRAM)チップあるいはマイクロプロセッサチップにでも本発明を適用できる。
【００５７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５８】
すなわち、高速・低消費電力で動作の安定なCMOS回路、及びそれで構成されたCMOS LSIチップならびに半導体装置が実現できる。
【図面の簡単な説明】
【図１】本発明によるCMOS半導体装置を示す。
【図２】本発明によるCMOS半導体装置の動作タイミングを示す。
【図３】本発明によるCMOS LSIチップを示す。
【図４】本発明によるCMOS LSIチップの断面の概略をを示す。
【図５】本発明によるCMOS回路を示す。
【図６】本発明によるCMOS回路の動作タイミングを示す。
【図７】図５の回路のレイアウトを示す。
【図８】図５の回路のレイアウトの断面の概略を示す。
【図９】本発明による回路サブブロックの選択・駆動法を示す。
【図１０】本発明による行選択回路とその動作タイミングを示す。
【図１１】本発明によるCMOSインバータを示す。
【図１２】本発明によるCMOSインバータの動作タイミングを示す。
【図１３】図１１の回路のレイアウトならびにその断面を示す。
【図１４】図１１の回路のレイアウトの断面を示す。
【図１５】図１１の回路の変形例を示す。
【図１６】図１１の回路の変形例を示す。
【図１７】本発明をインバータ列に適用した例を示す。
【図１８】本発明によるNOR論理回路を示す。
【図１９】本発明によるNAND論理回路を示す。
【図２０】入力バッファ回路の例を示す。
【図２１】本発明によるデータ出力回路を示す。
【図２２】本発明によるウエル駆動回路を示す。
【図２３】本発明によるウエル電圧の印加方式をを示す。
【図２４】負電圧電源回路の従来例を示す。
【図２５】昇圧電源回路の従来例を示す。
【図２６】降圧電源回路の従来例を示す。
【図２７】本発明による２電源チップの構成を示す。
【図２８】本発明による単一電源チップを示す。
【図２９】本発明による単一電源チップを示す。
【図３０】本発明による２電源チップの構成を示す。
【図３１】本発明による２電源チップの内部回路を示す。
【図３２】図５の回路のレイアウトの別の断面の概略を示す。
【符号の説明】
Φ，/Φ，ΦP，/ΦP…ウエル電圧制御信号、NW…PMOSFETのウエル，
PW…NMOSFETのウエル、VBP…PMOSFETのウエル用電源電圧、
VBN…NMOSFETのウエル用電源電圧。

Claims (8)

  1. ＣＭＯＳ回路を有する半導体装置において、
    上記ＣＭＯＳ回路は第１動作状態と第２動作状態とを有し、上記ＭＯＳＦＥＴに印加されるウェル電圧は上記第１動作状態において上記第２動作状態におけるよりも浅く制御されることで、上記第１動作状態における上記ＭＯＳＦＥＴのしきい値電圧の絶対値は上記第２動作状態における上記ＭＯＳＦＥＴのしきい値電圧の絶対値が小さくなるよう制御され、
    電源投入過程において、上記ＭＯＳＦＥＴに所定のウェル電位を印加することにより上記ＭＯＳＦＥＴのソース・ウェル間のｐｎ接合が順方向にバイアスされることによるＣＭＯＳラッチアップを防止した後に、上記ＣＭＯＳ回路の電源電圧を印加することを特徴とする半導体装置。
  2. 請求項１において、
    上記ＭＯＳＦＥＴはサブスレッショルド電流により、上記第１動作状態において実質的に十分カットオフできないＭＯＳＦＥＴであることを特徴とする半導体装置。
  3. 請求項１または２において、
    上記ウェル電圧を制御するウェル電圧制御回路を有し、
    電源遮断過程において、上記ＣＭＯＳ回路の電源電圧を遮断した後に、上記ウェル電圧制御回路の電源電圧を遮断することを特徴とする半導体装置。
  4. ウェル電圧制御回路とＣＭＯＳ回路とを有し、
    上記ＣＭＯＳ回路は第１動作状態と第２動作状態とを有し、上記ＭＯＳＦＥＴに印加されるウェル電圧は上記第１動作状態において上記第２動作状態におけるよりも浅く制御されることで、上記第１動作状態における上記ＭＯＳＦＥＴのしきい値電圧の絶対値は上記第２動作状態における上記ＭＯＳＦＥＴのしきい値電圧の絶対値が小さくなるよう制御され、
    電源投入過程において、上記ウェル電圧制御回路により上記ＭＯＳＦＥＴのウェル電位を駆動した後に、上記ＣＭＯＳ回路の電源電圧を印加することを特徴とする半導体装置。
  5. 請求項４において、
    上記ウェル電圧制御回路の電源電圧は上記ＣＭＯＳ回路の電源電圧よりも大きいことを特徴とする半導体装置。
  6. 請求項４または５において、
    上記ＭＯＳＦＥＴはサブスレッショルド電流により、上記第１動作状態において実質的に十分カットオフできないＭＯＳＦＥＴであることを特徴とする半導体装置。
  7. 請求項４乃至６のいずれかにおいて、
    電源遮断過程において、上記ＣＭＯＳ回路の電源電圧を遮断した後に、上記ウェル電圧制御回路の電源電圧を遮断することを特徴とする半導体装置。
  8. 請求項１乃至７のいずれかにおいて、
    上記ＣＭＯＳ回路の電源電圧は２Ｖ以下であることを特徴とする半導体装置。
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