JP5486172B2 - 半導体記憶装置 - Google Patents
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Description
以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。この実施の形態1は、本発明をDRAM回路に適用したものである。図1に本実施の形態1にかかる半導体記憶装置のDRAM回路100のチップの平面構成図の一例を示す。なお、図1は、DRAM回路100のチップのセンスアンプ領域の周辺、つまり、図10のセンスアンプ領域3周辺の平面模式図を示している。なお、図に示された符号のうち、図10と同じ符号を付した構成は、図10と同じか又は類似の構成を示している。また、図1のセンスアンプ領域3に形成される複数のセンスアンプとセンスアンプを駆動するドライバトランジスタの接続構成は図12と同様である。よって、以下の説明においても図12と同じ符号を用いた場合は、同じものを指すものとする。
以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。この実施の形態2は、実施の形態1と同様、本発明の半導体記憶装置をDRAM回路に適用したものである。図3に本実施の形態2にかかる半導体記憶装置のDRAM回路200の構成の一例を示す。また、図3のセンスアンプ領域3に形成される複数のセンスアンプとセンスアンプを駆動するドライバトランジスタの接続構成を図4に示す。なお、図に示された符号のうち、図1、図12と同じ符号を付した構成は、図1、図12と同じか又は類似の構成を示している。
以下、本発明を適用した具体的な実施の形態3について、図面を参照しながら詳細に説明する。この実施の形態3は、実施の形態1、2と同様、本発明の半導体記憶装置をDRAM回路に適用したものである。図6に本実施の形態3にかかる半導体記憶装置のDRAM回路300の構成の一例を示す。なお、図に示された符号のうち、図1、図3と同じ符号を付した構成は、図1、図3と同じか又は類似の構成を示している。本実施の形態3と実施の形態2の異なる点は、PMOSトランジスタQP4が形成されるPMOSトランジスタ領域23の配置場所である。よって、本実施の形態3では、その部分を重点的に説明し、その他の実施の形態2と同様の部分は説明を省力する。
以下、本発明を適用した具体的な実施の形態4について、図面を参照しながら詳細に説明する。この実施の形態4は、実施の形態1、2、3と同様、本発明の半導体記憶装置をDRAM回路に適用したものである。図7に本実施の形態4にかかる半導体記憶装置のDRAM回路400の構成の一例を示す。なお、図に示された符号のうち、図1、図3、図6と同じ符号を付した構成は、図1、図3、図6と同じか又は類似の構成を示している。本実施の形態4と実施の形態2、3の異なる点は、PMOSトランジスタQP3、QP4のドレインを互いに共用する構成とした点である。よって、本実施の形態4では、その部分を重点的に説明し、その他の実施の形態2、3と同様の部分は説明を省力する。
2 メモリセルアレイ領域
3 センスアンプ領域
4 ワード線ドライバ領域
20 Nウェル領域
21、22、23、24 PMOSトランジスタ領域
30 Pウェル領域
31、32、33 NMOSトランジスタ領域
50 境界線(素子分離領域)
51 P型センスアンプ配列
52 N型センスアンプ配列
53、54、55、56 ドライバトランジスタ配列領域
61、62 ゲート電極
63 ドレイン拡散領域
64、65 ソース拡散領域
QP1〜QP4 PMOSトランジスタ
QN1〜QN3 NMOSトランジスタ
SA1、SA2、・・・ センスアンプ
Claims (9)
- メモリセルが接続されるビット線を駆動するセンスアンプと、
前記センスアンプに対して電源を供給するドライバトランジスタとを有する半導体記憶装置であって、
前記センスアンプは、列状に配置されて、第1導電型のトランジスタが配列する第1のセンスアンプ列と第2導電型のトランジスタが配列する第2のセンスアンプ列を構成し、
前記ドライバトランジスタは、前記第1のセンスアンプ列と前記第2のセンスアンプ列の間において、前記第1のセンスアンプ列に対応する第1導電型の第1のドライバトランジスタと、前記第2のセンスアンプ列に対応する第2導電型の第2のドライバトランジスタを含む少なくとも一列のトランジスタ列を構成し、
前記第1のドライバトランジスタが形成されている第2導電型の第1のウェルは、前記第2のドライバトランジスタがそれぞれ形成されている二つの第1導電型の第2のウェルに挟まれるように配置される半導体記憶装置。 - 前記第1のセンスアンプ列の第1導電型のトランジスタは、前記第1のドライバトランジスタが形成される前記第1のウェルに形成され、
前記第2のセンスアンプ列の第2導電型のトランジスタは、前記第2のドライバトランジスタが形成される前記第2のウェルに形成される請求項1に記載の半導体記憶装置。 - 前記第1のウェルは、前記第2のウェル側に突出した複数の凸状領域を離反して設け、
前記第2のウェルは、前記第1のウェル側に突出した複数の凸状領域を、前記第1のウェルの凸状領域の間に設け、
前記第1のウェルの凸状領域に前記第1のドライバトランジスタが形成され、前記第2のウェルの凸状領域に前記第2のドライバトランジスタが形成される請求項2に記載の半導体記憶装置。 - 前記ドライバトランジスタは、前記第1のセンスアンプ列と前記第2のセンスアンプ列の間において、前記第1のセンスアンプ列に対応する第1導電型の第3のドライバトランジスタを更に有し、前記第1乃至第3のドライバトランジスタを含む少なくとも一列のトランジスタ列を構成する請求項1に記載の半導体記憶装置。
- 前記第1のドライバトランジスタと前記第3のドライバトランジスタは、ドレインもしくはソースを共用し、前記第2のドライバトランジスタを含むトランジスタ列と同じ列に配置される請求項4に記載の半導体記憶装置。
- 前記ドライバトランジスタは、前記第1のセンスアンプ列と前記第2のセンスアンプ列の間において、前記第1のセンスアンプ列に対応する第1導電型の第3のドライバトランジスタを更に有し、
前記第3のドライバトランジスタは、前記第1のドライバトランジスタと前記第2のドライバトランジスタを含むトランジスタ列と異なる列に配置される請求項1に記載の半導体記憶装置。 - 前記第1のドライバトランジスタは、前記第1のセンスアンプ列の第1導電型のトランジスタに対して第1の電源電圧を供給し、
前記第3のドライバトランジスタは、前記第1のセンスアンプ列の第1導電型のトランジスタに対して前記第1の電源電圧よりも高い、もしくは、低い電圧を供給する請求項4から請求項6のいずれか1項に記載の半導体記憶装置。 - 前記第1のドライバトランジスタ及び前記第3のドライバトランジスタ及び前記第1のセンスアンプ列の第1導電型のトランジスタは、同じ第2導電型の第1のウェルに形成され、
前記第2のドライバトランジスタ及び前記第2のセンスアンプ列の第2導電型のトランジスタは、第1導電型の第2のウェルに形成される請求項4から請求項7のいずれか1項に記載の半導体記憶装置。 - 前記第1のウェルは、前記第2のウェル側に突出した複数の凸状領域を離反して設け、
前記第2のウェルは、前記第1のウェル側に突出した複数の凸状領域を、前記第1のウェルの凸状領域の間に設け、
前記第1のウェルの凸状領域に、前記第1のドライバトランジスタ、もしくは、前記第1のドライバトランジスタ及び前記第3のドライバトランジスタが形成され、前記第2のウェルの凸状領域に前記第2のドライバトランジスタが形成される請求項8に記載の半導体記憶装置。
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