CN105845687B - 半导体存储器装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体存储器装置及其制造方法，该半导体存储器装置包括：堆叠件，其包括以交替和重复方式堆叠在衬底上的栅电极和绝缘层。单元沟道结构穿过堆叠件。单元沟道结构包括接触衬底的第一半导体图案和在第一半导体图案上的第一沟道图案。第一半导体图案延伸至从衬底的表面至第一半导体图案的顶表面的第一高度。伪沟道结构位于衬底上并且与堆叠件间隔开。伪沟道结构包括接触衬底的第二半导体图案和在第二半导体图案上的第二沟道图案。第二半导体图案延伸至从衬底的表面至第二半导体图案的顶表面的第二高度。第一高度大于第二高度。

Description

半导体存储器装置及其制造方法
相关申请的交叉引用
本申请要求在韩国知识产权局于2015年1月30日提交的韩国专利申请No.10-2015-0015310和于2015年2月13日提交的韩国专利申请No.10-2015-0022401的优先权，所述申请的全部内容以引用方式并入本文中。
技术领域
本发明构思的示例实施例涉及一种半导体存储器装置和/或制造该半导体存储器装置的方法，并且具体地说，涉及一种具有改进的可靠性和增大的集成密度的半导体存储器装置和/或制造该半导体存储器装置的方法。
背景技术
在半导体装置中，增大的集成可降低成本和改进性能。目前，在二维存储器半导体装置或平面存储器半导体装置中，集成在很大程度上受到形成细微图案的技术的影响，因为集成主要由单位存储器单元占据的面积确定。然而，由于需要超高价设备来形成细微图案，因此增大二维存储器半导体装置的集成在经济上仍然受到限制。
为了克服这种限制，提出了三维存储器装置(也就是说，包括三维排列的存储器单元)。
发明内容
本发明构思的示例实施例提供了一种具有改进的可靠性和增大的集成密度的半导体存储器装置。
本发明构思的示例实施例提供了一种制造具有改进的可靠性和增大的集成密度的半导体存储器装置的方法。
根据本发明构思的示例实施例，一种半导体存储器装置可包括：衬底；衬底上的堆叠件，所述堆叠件包括以交替和重复方式堆叠在衬底上的栅电极和绝缘层；单元沟道结构，其穿过堆叠件，所述单元沟道结构包括接触衬底的第一半导体图案和第一半导体图案上的第一沟道图案，第一沟道图案与第一半导体图案接触，第一半导体图案延伸至从衬底的表面至第一半导体图案的顶表面的第一高度；以及衬底上的第一伪沟道结构，第一伪沟道结构与堆叠件间隔开，第一伪沟道结构包括接触衬底的第二半导体图案和第二半导体图案上的第二沟道图案，第二沟道图案接触第二半导体图案。第二半导体图案可延伸至从衬底的表面至第二半导体图案的顶表面的第二高度。第一高度大于第二高度。
在示例实施例中，半导体存储器装置还可包括连接至单元沟道结构的位线。
在示例实施例中，单元沟道结构还可包括堆叠件与第一沟道图案之间的第一数据存储图案。第一伪沟道结构还可包括与第二沟道图案的侧壁接触的第二数据存储图案。第一沟道图案中的材料可与第二沟道图案中的材料相同。第一数据存储图案中的材料可与第二数据存储图案中的材料相同。
在示例实施例中，衬底可包括具有单元阵列区和连接区的单元区、与单元区间隔开的***区和在单元区与***区之间的边界区。堆叠件可位于单元区上。堆叠件可沿着第一方向从单元阵列区延伸至连接区。堆叠件可具有在连接区上具有台阶结构的边缘部分。
在示例实施例中，半导体存储器装置还可包括覆盖堆叠件的边缘部分的模制绝缘层。模制绝缘层可位于连接区、边界区和***区上。第一伪沟道结构可穿过模制绝缘层。第一伪沟道结构可接触衬底。
在示例实施例中，半导体存储器装置还可包括连接区上的第二伪沟道结构。第二伪沟道结构可穿过模制绝缘层和堆叠件的边缘部分。第二伪沟道结构可包括第三半导体图案和第三沟道图案。第三沟道图案可位于第三半导体图案上。第三沟道图案可接触第三半导体图案。
在示例实施例中，第一伪沟道结构在平面图中可具有圆形形状、椭圆形形状和条形形状之一。
在示例实施例中，半导体存储器装置还可包括***区上的***电路装置。***电路装置可包括***栅极绝缘层、***栅电极和***源极/漏极区。
在示例实施例中，半导体存储器装置还可包括接触第一半导体图案的侧壁的栅极介电层。栅极介电层可不邻近于第二半导体图案的侧壁。
根据本发明构思的示例实施例，一种半导体存储器装置可包括：衬底，其包括具有单元阵列区和连接区的单元区、与单元区间隔开的***区和在单元区的连接区与***区之间的边界区；在单元区上的堆叠件，所述堆叠件沿着第一方向彼此间隔开，堆叠件中的每一个包括以交替和重复方式堆叠在衬底上的栅电极和绝缘层，并且在连接区上具有边缘部分；单元沟道结构，其单元阵列区上穿过堆叠件，单元沟道结构中的每一个包括位于第一半导体图案上并且与第一半导体图案接触的第一沟道图案；第一伪沟道结构，其连接区上穿过堆叠件，第一伪沟道结构中的每一个包括位于第二半导体图案上并且与第二半导体图案接触的第二沟道图案；以及在边界区上的第二伪沟道结构，所述第二伪沟道结构包括位于第三半导体图案上并且与第三半导体图案接触的第三沟道图案。
在示例实施例中，第一半导体图案可延伸至从衬底的表面至第一半导体图案的顶表面的第一高度。邻近于第三半导体图案的第一伪沟道结构中的至少一个的第二半导体图案还可包括第一子半导体图案，并且第一子半导体图案可延伸至从衬底的表面至第一子半导体图案的顶表面的第二高度。第三半导体图案可延伸至从衬底的表面至第三半导体图案的顶表面的第三高度。第二高度和第三高度可小于第一高度。
在示例实施例中，邻近于第一半导体图案的第一伪沟道结构中的至少一个的第二半导体图案还可包括第二子半导体图案，并且第二子半导体图案可延伸至从衬底的表面至第二子半导体图案的顶表面的第四高度。第四高度可大于第二高度和第三高度。
在示例实施例中，半导体存储器装置还可包括***区上的***电路装置以及连接至***区上的***电路装置的***接触部分。***电路装置可包括***栅极绝缘层、***栅电极和***源极/漏极区。
在示例实施例中，半导体存储器装置还可包括在***区、边界区和连接区上的模制绝缘层。模制绝缘层可覆盖堆叠件的边缘部分。堆叠件的第一伪沟道结构和第二伪沟道结构可穿过模制绝缘层。
在示例实施例中，单元沟道结构中的每一个还可包括与第一沟道图案的侧壁接触的第一数据存储图案。第一伪沟道结构中的每一个还可包括与第二沟道图案的侧壁接触的第二数据存储图案，并且第二伪沟道结构还可包括与第三沟道图案的侧壁接触的第三数据存储图案。第一沟道图案、第二沟道图案和第三沟道图案可包括相同的沟道材料，并且第一数据存储图案、第二数据存储图案和第三数据存储图案可包括相同的数据存储材料。
在示例实施例中，所述装置还可包括边界区上的多个第二伪沟道结构。所述多个第二伪沟道结构可包括所述第二伪沟道结构。所述多个第二伪沟道结构各自在平面图中可具有圆形形状和椭圆形形状之一。所述多个第二伪沟道结构在平面图中可沿着第一方向按照至少一行排列。
在示例实施例中，第二伪沟道结构在平面图中可具有条形形状，并且第二伪沟道结构可沿着第一方向延伸。
根据本发明构思的示例实施例，一种半导体存储器装置可包括：衬底；衬底上的堆叠件，堆叠件包括以交替和重复方式堆叠在衬底上的栅电极和绝缘层；单元沟道结构，其穿过堆叠件，所述单元沟道结构包括接触衬底的第一半导体图案和第一半导体图案上的第一沟道图案，第一半导体图案与第一半导体图案接触；衬底上的第一伪沟道结构，所述第一伪沟道结构与堆叠件间隔开，第一伪沟道结构包括接触衬底的第二半导体图案和位于第二半导体图案上的第二沟道图案，第二沟道图案与第二半导体图案接触；以及栅极介电层，所述栅极介电层接触第一半导体图案的侧壁。所述栅极介电层不邻近于第二半导体图案的侧壁。
在示例实施例中，第一半导体图案的侧壁可具有凹进部分，并且第二半导体图案的侧壁可不包括凹进部分。
在示例实施例中，第一半导体图案可延伸至从衬底的表面至第一半导体图案的顶表面的第一高度，并且第二半导体图案可延伸至从衬底的表面至第二半导体图案的顶表面的第二高度。第一高度可大于第二高度。
根据本发明构思的示例实施例，一种半导体存储器装置可包括：衬底，其包括具有单元阵列区和连接区的单元区和与单元区间隔开的***区；单元区上的堆叠件，所述堆叠件包括以交替和重复方式堆叠在衬底上的栅电极和绝缘层，堆叠件具有在连接区上的台阶边缘部分；单元沟道结构，其在单元阵列区上穿过堆叠件，单元沟道结构包括第一半导体图案和位于第一半导体图案上并且与第一半导体图案接触的第一沟道图案；以及伪沟道结构，其在连接区上穿过堆叠件。伪沟道结构中的每一个包括位于第二半导体图案上并且与第二半导体图案接触的第二沟道图案。第一半导体图案可延伸至从衬底的表面至第一半导体图案的顶表面的第一高度。设置为距离单元沟道结构最远的一个伪沟道结构可包括子半导体图案。所述子半导体图案可延伸至从衬底的表面至第二半导体图案的顶表面的第二高度。第二高度可小于第一高度。
根据本发明构思的示例实施例，一种制造半导体存储器装置的方法可包括以下步骤：形成堆叠件,该堆叠件包括以交替和重复方式堆叠在衬底的单元区上的栅电极和绝缘层，衬底包括单元区、***区和在单元区与***区之间的边界区；形成在单元区上穿过堆叠件的单元沟道结构，单元沟道结构包括接触衬底的第一半导体图案和第一半导体图案上的第一沟道图案，第一沟道图案接触第一半导体图案；在***区和边界区上形成模制绝缘层；以及形成在边界区上穿过模制绝缘层的第一伪沟道结构，第一伪沟道结构与堆叠件间隔开，第一伪沟道结构包括接触衬底的第二半导体图案和第二半导体图案上的第二沟道图案，第二沟道图案接触第二半导体图案。第二半导体图案可延伸至从衬底的表面至第二半导体图案的顶表面的第二高度。第一高度可大于第二高度。
在示例实施例中，形成单元沟道结构的步骤可包括在堆叠件与第一沟道图案之间形成第一数据存储图案。
在示例实施例中，形成第一伪沟道结构的步骤可包括：在模制绝缘层与第二沟道图案之间形成第二数据存储图案。第一沟道图案和第二沟道图案可包括相同的沟道材料。第一数据存储图案和第二数据存储图案可包括相同的数据存储材料。
在示例实施例中，单元区可包括单元阵列区和邻近于单元阵列区的连接区。堆叠件可包括在连接区上具有台阶结构的边缘部分。模制绝缘层可覆盖堆叠件的边缘部分。
在示例实施例中，所述方法还可包括以下步骤：形成在连接区上穿过堆叠件的边缘部分的第二伪沟道结构。形成第二伪沟道结构的步骤可包括：形成与衬底接触的第三半导体图案和在第三半导体图案上的第三沟道图案。
在示例实施例中，所述方法还可包括以下步骤：在***区上形成***电路装置。形成***电路装置的步骤可包括：形成堆叠在衬底上的***栅极绝缘层和***栅电极以及邻近于***栅电极的侧壁的衬底中的源极/漏极区。
在示例实施例中，所述方法还可包括：形成接触第一半导体图案的侧壁的栅极介电层。栅极介电层可不形成为邻近于第二半导体图案的侧壁。
根据本发明构思的示例实施例，一种制造半导体存储器装置的方法可包括以下步骤：在衬底的单元区上形成模制结构，模制结构包括以交替和重复方式堆叠在单元区上的绝缘层和牺牲层，衬底包括单元区、***区和在单元区与***区之间的边界区，单元区包括单元阵列区和连接区；在连接区、边界区和***区上形成模制绝缘层，模制绝缘层覆盖模制结构的一部分；形成在单元区上穿过模制结构的单元沟道结构，单元沟道结构包括接触衬底的第一半导体图案和第一半导体图案上的第一沟道图案，第一沟道图案接触第一半导体图案；形成在连接区上穿过模制绝缘层和模制结构的第一伪沟道结构，第一伪沟道结构中的每一个包括接触衬底的第二半导体图案和第二半导体图案上的第二沟道图案，第二沟道图案接触第二半导体图案；以及形成在边界区上穿过模制绝缘层的第二伪沟道结构。第二伪沟道结构包括接触衬底的第三半导体图案和第三半导体图案上的第三沟道图案。第三沟道图案接触第三半导体图案。
在示例实施例中，第一半导体图案可延伸至从衬底的表面至第一半导体图案的顶表面的第一高度。邻近于第三半导体图案的第一伪沟道结构中的至少一个的第二半导体图案还可包括第一子半导体图案。第一子半导体图案可延伸至从衬底的表面至第一子半导体图案的顶表面的第二高度。第三半导体图案可延伸至从衬底的表面至第三半导体图案的顶表面的第三高度。第二高度可小于第一高度。第三高度可小于第一高度。
在示例实施例中，邻近于第一半导体图案的第一伪沟道结构中的至少一个的第二半导体图案还可包括第二子半导体图案。第二子半导体图案可延伸至从衬底的表面至第二子半导体图案的顶表面的第四高度。第四高度可大于第二高度和第三高度。
在示例实施例中，形成单元沟道结构的步骤还可包括：形成与第一沟道图案的侧壁接触的第一数据存储层。形成第一伪沟道结构的步骤还可包括：形成与第二沟道图案的侧壁接触的第二数据存储层。形成第二伪沟道结构的步骤还可包括：形成与第三沟道图案的侧壁接触的第三数据存储层。第一沟道图案、第二沟道图案和第三沟道图案可由相同的沟道材料形成。第一数据存储图案、第二数据存储图案和第三数据存储图案可由相同的数据存储材料形成。
在示例实施例中，所述方法还可包括：形成多个第二伪沟道结构。形成多个第二伪沟道结构的步骤可包括：所述形成第二伪沟道结构的步骤。形成多个第二伪沟道结构的步骤可包括：形成沿着一定方向排列的所述多个第二伪沟道结构，并且形成第二伪沟道结构以使得第二伪沟道结构中的每一个具有圆形形状和椭圆形形状之一。
在示例实施例中，所述方法还可包括：形成多个第二伪沟道结构。形成多个第二伪沟道结构的步骤可包括：所述形成第二伪沟道结构的步骤。形成多个第二伪沟道结构的步骤可包括：形成沿着一定方向排列的所述多个第二伪沟道结构。第二伪沟道结构中的每一个可具有条形形状。
在示例实施例中，所述方法还可包括：在***区上形成***电路装置；以及形成覆盖***电路装置的***保护层。形成***电路装置的步骤可包括：在衬底上形成***栅极绝缘层，在***栅极绝缘层上形成***栅电极，以及在邻近于***栅电极的两个侧壁的衬底中形成源极/漏极区。形成模制绝缘层的步骤可包括：形成模制绝缘层以使得模制绝缘层覆盖***保护层。
在示例实施例中，所述方法还可包括：形成与第一半导体图案和第二半导体图案的侧壁接触的栅极介电层。栅极介电层可不邻近于第三半导体图案的侧壁。
在示例实施例中，所述方法还可包括：形成栅电极：形成穿过模制结构的沟槽；通过选择性地去除通过沟槽暴露的模制结构的牺牲层来形成开口；在开口中形成栅极导电层；以及将栅极导电层图案化。
根据示例实施例，一种半导体存储器装置可包括：衬底，其包括具有单元阵列区和连接区的单元区、与单元区间隔开的***区以及在单元区与***区之间的边界区；单元区上的堆叠件；在衬底上彼此间隔开的多个沟道结构。所述堆叠件可包括在衬底上以交替和重复方式堆叠在彼此上的栅电极和绝缘层。所述多个沟道结构各自包括半导体图案的顶部上的沟道图案。所述多个沟道结构可包括在单元阵列区上的单元沟道结构。所述多个沟道结构可竖直地延伸通过堆叠件。单元沟道结构的沟道图案的底部与衬底的表面间隔开第一高度。所述多个沟道结构可包括在边界区上的伪沟道结构。该伪沟道结构的沟道图案的底部与衬底的表面可间隔开第二高度，第二高度比第一高度更小。
在示例实施例中，所述多个沟道结构中的一些可包括接触半导体图案的侧壁的栅极介电层。栅极介电层中的一些可接触单元沟道结构的半导体图案的侧壁。所述栅极介电层中的任何一个都可不邻近于所述伪沟道结构的半导体图案的侧壁。
在示例实施例中，所述多个沟道结构可包括在连接区上的至少一个第一伪沟道结构。边界区上的伪沟道结构可为第二伪沟道结构。单元沟道结构的半导体图案可从衬底的表面延伸至第一高度。第二伪沟道结构的半导体图案可从衬底的表面延伸至第二高度。至少一个第一伪沟道结构中的一个第一伪沟道结构的半导体图案可延伸至在第一高度与第二高度之间的高度。
在示例实施例中，所述装置可包括模制绝缘层，模制绝缘层覆盖堆叠件的边缘部分和所述边界区。伪沟道结构可穿过模制绝缘层。单元沟道结构可排列为使得它们不穿过模制绝缘层。
在示例实施例中，所述装置还可包括位线，所述位线连接至单元沟道结构。所述多个沟道结构可包括包围所述多个沟道结构的沟道图案的数据存储图案。
附图说明
将从以下结合附图的简单描述中更加清楚地理解示例实施例。附图表示本文所述的非限制性示例实施例。附图不一定按照比例绘制，而是其重点放在示出本发明构思的原理上。在附图中：
图1是示出根据本发明构思的示例实施例的半导体存储器装置的示意性平面图；
图2A至图2C是图1的AR部分的放大图和示出根据本发明构思的示例实施例的半导体存储器装置的示意性平面图；
图3至图5是示出根据本发明构思的示例实施例的半导体存储器装置的剖视图；图3是沿着图2A至图2C中任一个的线I-I'截取的剖视图，并且图4和图5是沿着图2A至图2C中任一个的线II-II'截取的剖视图；
图6A至图6C分别是图3的部分A1、图4的部分A2和图4的部分A3的放大剖视图；
图7A至图7D是示出根据本发明构思的示例实施例的半导体存储器装置的示意性平面图；
图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A和图18A以及图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B和图18B是示出根据本发明构思的示例实施例的用于制造半导体存储器装置的方法的剖视图；图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A和图18A是对应于图2A至图2C中任一个的线I-I'的剖视图，并且图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B和图18B是对应于图2A至图2C中任一个的线II-II'的剖视图；
图19A至图19C分别是图12A的部分B1、的图12B部分B2和图12B的部分B3的放大剖视图；
图20是示出包括根据本发明构思的示例实施例的存储器装置的存储器***的示例的示意性框图；以及
图21是示出包括根据本发明构思的示例实施例的半导体存储器装置的电子***的示例的示意性框图。
具体实施方式
现在，将参照其中示出了一些示例实施例的附图更加完全地描述本发明构思的示例实施例。然而，本发明构思的示例实施例可按照许多不同的形式实现，并且不应理解为限于本文阐述的实施例；相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把本发明构思的范围完全传递给本领域普通技术人员。在附图中，为了清楚起见，将层和区的厚度夸大。图中相同的附图标记指代相同的元件，因此可省略它们的描述。
应该理解，当元件被称作“连接至”或“耦接至”另一元件时，其可直接连接至或耦接至所述另一元件，或者可存在中间元件。相反，当元件被称作“直接连接”或“直接耦接”至另一元件时，不存在中间元件。相同的附图标记始终指代相同的元件。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。应该按照相同的方式解释其它用于描述各元件或各层之间的关系的词语(例如，“在……之间”与“直接在……之间”、“邻近”与“直接邻近”、“在……上”与“直接在……上”等)。
应该理解，虽然本文中可使用术语“第一”、“第二”等来描述多个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区、层或部分与另一元件、组件、区、层或部分区分开。因此，下面讨论的第一元件、组件、区、层或部分可被称作第二元件、组件、区、层或部分，而不脱离示例实施例的教导。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与其它元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，示例性术语“在……之下”可涵盖在……之上和在……之下这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。
本文所用的术语仅是为了描述特定实施例，并且不旨在限制示例实施例。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。还应该理解，术语“包含”、“包含……的”、“包括”和/或“包括……的”当用于本申请中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
本文参照作为理想实施例(和中间结构)的示意图的剖视图来描述本发明构思的示例实施例。这样，作为例如制造技术和/或公差的结果，可以预见附图中的形状的变化。因此，本发明构思的示例实施例不应被理解为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。例如，示为矩形的蚀刻区或植入区可具有圆形或弯曲特征。因此，图中示出的区实际上是示意性的，并且它们的形状不旨在示出装置的区的实际形状，并且不旨在限制示例实施例的范围。
除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与示例实施例所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些术语之类的术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化的或过于正式的含义解释它们。
虽然可不示出一些截面图的对应的平面图和/或透视图，但是本文示出的器件结构的截面图针对沿着平面图中将示出的两个不同方向和/或沿着透视图中将示出的三个不同方向延伸的多个器件结构提供了支持。所述两个不同方向可以彼此正交或可以不彼此正交。所述三个不同方向可包括可以与所述两个不同方向正交的第三方向。所述多个器件结构可在相同电子装置中集成。例如，当在截面图中示出一器件结构(例如，存储器单元结构或晶体管结构)时，电子装置可包括多个所述器件结构(例如，存储器单元结构或晶体管结构)，如将通过电子装置的平面图示出的那样。所述多个器件结构可按照阵列和/或按照二维图案排列。
下文中，将参照附图详细描述本发明构思的示例实施例。
图1是示出根据本发明构思的示例实施例的半导体存储器装置的示意性平面图。
参照图1，根据本发明构思的示例实施例，单元区CR可布置在半导体存储器装置的中心区中。单元区CR可包括单元阵列区CAA和连接区CTA。存储器单元可在单元阵列区CAA中按照阵列排列。
与栅电极(或字线)接触的栅极接触部分可布置在连接区CTA中。***区PR可布置在单元区CR周围。控制或操作存储器单元的***电路可布置在***区PR中。例如，***电路可包括行解码器或读出放大器。边界区BR可布置在单元区CR与***区PR之间。例如，边界区BR可布置在连接区CTA与***区PR之间。
图2A至图2C是图1的AR部分的放大图和示出根据本发明构思的示例实施例的半导体存储器装置的示意性平面图。图3至图5是示出根据本发明构思的示例实施例的半导体存储器装置的剖视图。图3是沿着图2A至图2C中任一个的线I-I'截取的剖视图，图4和图5是沿着图2A至图2C中任一个的线II-II'截取的剖视图。图6A至图6C分别是图3的部分A1、图4的部分A2和图4的部分A3的放大剖视图。图7A至图7D是示出根据本发明构思的示例实施例的半导体存储器装置的示意性平面图。
参照图2A、图3至图5，根据本发明构思的示例实施例，半导体存储器装置可包括衬底100上的堆叠件30、穿过各个堆叠件30的单元沟道结构200a、堆叠件30之间的衬底100中的共源极区152、与单元沟道结构200a间隔开的第一伪沟道结构200b和第二伪沟道结构200c以及至少一个***电路装置PT。衬底100可包括：单元区CR，其包括单元阵列区CAA和邻近于单元阵列区CAA的连接区CTA；***区PR，其与单元区CR间隔开；以及边界区BR，其布置在单元区CR与***区PR之间。
衬底100可由半导体材料形成或者包括半导体材料。例如，衬底100可为单晶硅晶圆、单晶锗晶圆或单晶硅-锗晶圆。在示例实施例中，衬底100可为SOI(绝缘体上半导体)晶圆。例如，衬底100可包括半导体衬底、布置在半导体衬底上以覆盖设置在半导体衬底上的晶体管的绝缘层和布置在绝缘层上的半导体层(例如，硅层、硅-锗层或锗层)。例如，衬底100可为p型半导体衬底，但是本发明构思的示例实施例可不限于此。另外，衬底100可包括阱区(未示出)。
***电路装置PT可布置在***区PR上。***电路装置PT可包括***栅极绝缘层101、***栅极绝缘层101上的***栅电极103和邻近于***栅电极103的两个侧壁的源极/漏极区107。***栅极绝缘层101可布置在衬底100上，并且可包括氧化物材料(例如，氧化硅)、高k介电材料或它们的组合，或者由这些材料或它们的组合形成。例如，***栅电极103可由硅(例如，多晶硅)、金属硅化物(例如，硅化钨(WSi)、硅化镍(NiSi)、硅化钴(CoSi)、硅化钛(TiSi)或硅化钽(TaSi))、金属(例如，钨或铝)或它们的任何组合形成，或者***栅电极103可包括前述材料或它们的任何组合。***栅极间隔件105可形成在***栅电极103的两个侧壁上。源极/漏极区107可布置在衬底100中，并且可包括N型杂质(例如，磷(P))或P型杂质(例如，硼(B))。例如，***电路装置PT可为高压晶体管或低压晶体管。***保护层109可布置在***区PR上以覆盖***电路装置PT。***保护层109可包括氧化硅或氮化硅，或者由氧化硅或氮化硅形成。
堆叠件30可布置在单元区CR上。例如，堆叠件30可沿着第一方向D1从单元阵列区CAA延伸至连接区CTA。各堆叠件30可布置为沿着与第一方向D1交叉的第二方向D2彼此间隔开。例如，各堆叠件30可沿着第二方向D2通过沿着第一方向D1延伸的沟槽150彼此隔离。第一方向D1和第二方向D2可平行于例如衬底100的主表面。
堆叠件30中的每一个可包括以交替和重复方式堆叠在衬底100上的栅电极GE和绝缘层110。在各个堆叠件400中，一些绝缘层110的厚度可大于或小于其它绝缘层110的厚度。例如，最下面的绝缘层110-1可比其它绝缘层110更薄。另外，相对于衬底100的第二绝缘层110-2或者最上面的绝缘层110-3可比其它绝缘层110更厚。例如，绝缘层110中的每一个可包括氧化硅或者由氧化硅形成。在示例实施例中，例如，绝缘层110中的每一个可包括氮化硅或者由氮化硅形成。
栅电极GE中的每一个可包括导电材料。例如，栅电极GE中的每一个可包括半导体层、金属硅化物层、金属层、金属氮化物层和/或它们的任何组合中的至少一个，或者由半导体层、金属硅化物层、金属层、金属氮化物层和/或它们的任何组合中的至少一个形成。在示例实施例中，用于栅电极GE的半导体层可为掺杂的硅层。用于栅电极GE的金属硅化物层可包括硅化钴、硅化钛、硅化钨或硅化钽中的至少一个。用于栅电极GE的金属层可包括钨、镍、钴、钛或钽中的至少一个。用于栅电极GE的金属氮化物层可包括氮化钛、氮化钨或氮化钽中的至少一个。
在示例实施例中，三维半导体存储器装置可为三维NANDFLASH存储器装置，并且在这种情况下，栅电极GE可用作存储器单元的控制栅电极。例如，除最上面的栅电极GE3和最下面的栅电极GE1以外的栅电极GE2可用作控制栅电极和将控制栅电极水平地彼此连接的字线。栅电极GE可与单元沟道结构200a耦接，以构成存储器单元。因此，竖直存储器单元串(其中的每一个包括竖直堆叠的存储器单元)可设置在单元阵列区CAA上。最下面的栅电极GE1和最上面的栅电极GE3可用作选择晶体管SST、GST的栅电极。例如，最上面的栅电极GE3可用作用于控制位线BL与单元沟道结构200a之间的电连接的串选择晶体管SST的栅电极，最下面的栅电极GE1可用作用于控制共源极区152与单元沟道结构200a之间的电连接的地选择晶体管GST的栅电极。
堆叠件30中的每一个可具有按照台阶结构形成的边缘部分30e。例如，在连接区CTA上，栅电极GE中的每一个可具有沿着第一方向D1从单元阵列区CAA延伸的焊盘部分GEP。在示例实施例中，堆叠件30中的每一个的边缘部分30e的竖直高度可沿着远离单元阵列区CAA的方向按照台阶式降低。也就是说，栅电极GE沿着第一方向D1的水平长度可沿着远离衬底100的方向减小。模制绝缘层118可布置在连接区CAA、边界区BR和***区PR上，以覆盖堆叠件30。例如，模制绝缘层118可覆盖堆叠件30的边缘部分30e(例如，栅电极GE的焊盘部分GEP)。在边界区BR上，模制绝缘层118可基本与衬底100接触。模制绝缘层118可布置在***保护层109上，并且可覆盖***电路装置PT。模制绝缘层118可包括氧化物或低k介电材料，或者由氧化物或低k介电材料形成。
单元沟道结构200a可通过穿过堆叠件30连接至衬底100。也就是说，单元沟道结构200a可穿过堆叠件30，以与衬底100接触，并且可沿着垂直于衬底100的主表面的第三方向D3延伸。第三方向D3可与第一方向D1和第二方向D2二者正交。单元沟道结构200a可由堆叠件30包围。例如，单元沟道结构200a可由堆叠件30中的每一个的栅电极GE包围。当在平面图中看时，单元沟道结构200a可排列为沿着第一方向D1形成多行和沿着第二方向D2形成多列。如图2A所示，沿着第一方向D1按照z字形排列的单元沟道结构200a中的两行可沿着第二方向D2重复地排列。也就是说，单元沟道结构200a中的两行可穿过堆叠件30中的每一个。在示例实施例中，沿着第一方向D1按照z字形排列的单元沟道结构200a中的一行或超过三行可沿着第二方向D2重复地排列。
单元沟道结构200a中的每一个可包括第一半导体图案126a、第一沟道图案140a和第一数据存储图案130a。另外，单元沟道结构200a中的每一个可包括第一绝缘间隙填充图案144a。第一沟道图案140a和第一数据存储图案130a以及第一绝缘间隙填充图案144a可布置在第一半导体图案126a上。
第一半导体图案126a可与衬底100直接接触，并且延伸至衬底100中。例如，第一半导体图案126a的一部分可掩埋于衬底100中，并且第一半导体图案126a的另一部分可从衬底100的表面向上突出，以具有柱形。第一半导体图案126a可具有第一高度T1，这是从衬底100的表面至第一半导体图案126a的顶表面的最大高度。第一高度T1可大于最下面的栅电极GE1的厚度。例如，第一半导体图案126a的顶表面可位于比最下面的栅电极GE1的顶表面更高的水平。第一半导体图案126a的顶表面可位于比相对于衬底100的第二绝缘层110-2的顶表面更低的水平。第一半导体图案126a可包括硅或由硅形成。例如，第一半导体图案126a可为包括单晶硅或多晶硅或者由单晶硅或多晶硅形成的外延图案。在示例实施例中，第一半导体图案126a可包括锗(Ge)、硅锗(SiGe)、III-V族化合物半导体、II-VI族化合物半导体中的至少一个，或者由锗(Ge)、硅锗(SiGe)、III-V族化合物半导体、II-VI族化合物半导体中的至少一个形成。例如，第一半导体图案126a可包括未掺杂的半导体材料或掺杂有电导率与衬底100的电导率相同的掺杂物的半导体材料，或者由未掺杂的半导体材料或掺杂有电导率与衬底100的电导率相同的掺杂物的半导体材料形成。
栅极介电层156可布置在第一半导体图案126a的侧壁126as上。栅极介电层156可布置在最下面的栅电极GE1与第一半导体图案126a之间。栅极介电层156可包括氧化硅(例如，热氧化硅)或者由氧化硅(例如，热氧化硅)形成。栅极介电层156可具有凸出形状。栅极介电层156可具有范围为例如从至的最大厚度。第一半导体图案126a可包括侧壁126as，侧壁126as的一部分是凹进的。例如，第一半导体图案126a的侧壁126as的一部分可通过栅极介电层156凹进。例如，第一半导体图案126a的侧壁126as中的每一个的最大凹进深度可在从约至约的范围内。
第一沟道图案140a可布置在第一半导体图案126a上并且沿着第三方向D3延伸。第一沟道图案140a可与第一半导体图案126a接触。第一沟道图案140a可布置在第一数据存储图案130a与第一绝缘间隙填充图案144a之间。第一沟道图案140a可具有顶部敞开的结构。在示例实施例中，第一沟道图案140a可为顶部敞开和底部敞开的结构、空心圆柱形结构或者通心粉形状的结构。在示例实施例中，第一沟道图案140a可按照实心柱的形式布置，并且在这种情况下，第一绝缘间隙填充图案144a可不设置在单元沟道结构200a中。第一沟道图案140a可包括多晶半导体材料、非晶半导体材料或单晶半导体材料，或者由多晶半导体材料、非晶半导体材料或单晶半导体材料形成。第一沟道图案140a可包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)和/或它们的组合中的至少一个。第一沟道图案140a可包括未掺杂的半导体材料或与衬底100具有相同的电导率类型的掺杂的半导体材料。
第一数据存储图案130a可布置在各个堆叠件30与第一沟道图案140a之间。第一数据存储图案130a可布置在第一半导体图案126a上并且沿着第三方向D3延伸。第一数据存储图案130a可为顶部敞开和底部敞开的结构。第一数据存储图案130a可包括其中可存储数据的薄层。例如，第一数据存储图案130a可被构造为，使得可利用单元沟道结构200a与栅电极GE之间的电压差或者利用通过这种电压差导致的Fowler-Nordheim隧穿效应来改变第一数据存储图案130a中的数据。然而，本发明构思不限于此。在示例实施例中，第一数据存储图案130a可包括能够基于另一操作原理存储数据的薄层(例如，用于相变存储器装置的薄层或者用于可变电阻存储器装置的薄层)。
如图6A所示，第一数据存储图案130a可包括邻近于栅电极GE的第一阻挡绝缘层132、与第一沟道图案140a接触的隧道绝缘层136和它们之间的电荷存储层134。隧道绝缘层136可包括氧化硅或者由氧化硅形成。电荷存储层134可为陷阱绝缘层或具有导电纳米点的绝缘层。例如，陷阱绝缘层可包括氮化硅或者由氮化硅形成。第一阻挡绝缘层132可包括氧化硅和/或高k介电材料(例如，氧化铝或氧化铪)，或者由氧化硅和/或高k介电材料(例如，氧化铝或氧化铪)形成。第一阻挡绝缘层132可按照单层或多层的形式布置。在示例实施例中，第一阻挡绝缘层132可为由氧化硅制成的单层。在示例实施例中，第一阻挡绝缘层132可设为具有包括氧化铝层和/或氧化铪层的多层结构。
另外，第二阻挡绝缘层158可设置在栅电极GE与单元沟道结构200a之间，以及在绝缘层110与栅电极GE之间。例如，第二阻挡绝缘层158可包括介于栅电极GE与单元沟道结构200a之间的一部分和覆盖栅电极GE的顶表面和底表面的另一部分。第二阻挡绝缘层158可按照单层或多层的形式布置。此外，第二阻挡绝缘层158可包括高k介电材料(例如，氧化铝或氧化铪)或者由高k介电材料(例如，氧化铝或氧化铪)形成。在示例实施例中，可省略第二阻挡绝缘层158的形成。
第一绝缘间隙填充图案144a可布置在第一半导体图案126a上并且沿着第三方向D3延伸。第一绝缘间隙填充图案144a可被构造为填充第一沟道图案140a的内空间。第一绝缘间隙填充图案144a可包括氧化硅或氮化硅或者由氧化硅或氮化硅形成。
第一伪沟道结构200b可布置在连接区CTA上，并且第二伪沟道结构200c可布置在边界区BR上。第一伪沟道结构200b和第二伪沟道结构200c可为无源沟道结构。
第一伪沟道结构200b可通过模制绝缘层118和每一个堆叠件30布置在衬底上。第一沟道结构200b中的每一个可穿过堆叠件30中的每一个的台阶边缘部分30e。例如，第一伪沟道结构200b中的每一个可穿过对应的一个栅电极GE的焊盘部分GEP的端部、布置在其下方的至少一个栅电极GE和至少一个绝缘层110以及布置在其上方的模制绝缘层118。在示例实施例中，最靠近单元阵列区CAA的第一伪沟道结构200b可穿过模制绝缘层118、最上面的栅电极GE3的焊盘部分GEP的端部、最上面的栅电极GE3下方的栅电极GE以及最上面的栅电极GE3下方的绝缘层110，从而与衬底100接触。距离单元阵列区CAA最远(或者最靠近边界区BR)的第一伪沟道结构200b可穿过模制绝缘层118、相对于衬底100的第二栅电极GE2的焊盘部分GEP的端部、相对于衬底100的第二绝缘层110-2、最下面的栅电极GE1以及最下面的绝缘层110-1，从而与衬底100接触。在示例实施例中，最靠近边界区BR的第一伪沟道结构200b可穿过模制绝缘层118、最下面的栅电极GE1的焊盘部分GEP的端部以及最下面的绝缘层110-1，从而与衬底100接触。在堆叠件30中的每一个中，第一伪沟道结构200b可排列为形成平行于第一方向D1的两行。然而，本发明构思不限于此。在示例实施例中，在堆叠件中的每一个中，第一伪沟道结构200b可沿着第一方向D1按照一行或超过三行排列。
第一伪沟道结构200b中的每一个可包括第二半导体图案126b、第二沟道图案140b、第二数据存储图案130b和第二绝缘间隙填充图案144b。第二沟道图案140b、第二数据存储图案130b和第二绝缘间隙填充图案144b可布置在第二半导体图案126b上并且沿着第三方向D3延伸。
第二半导体图案126b可与衬底100直接接触并且延伸至衬底100中。例如，第二半导体图案126b的一部分可掩埋于衬底100中，并且第二半导体图案126b的另一部分可从衬底100的表面向上突出，以具有柱形。在示例实施例中，第二半导体图案126b中的一些(例如，最靠近边界区BR的第二半导体图案126b)可较深地延伸至衬底100中。第二半导体图案126b可布置在对应的一个堆叠件30的下部中。
第二半导体图案126b的顶表面可位于比最下面的栅电极GE1的顶表面更高的水平。第二半导体图案126b的顶表面可位于比相对于衬底100的第二绝缘层110-2的顶表面更低的水平。第二半导体图案126b可包括第一子半导体图案126b-1和第二子半导体图案126b-2。第一子半导体图案126b-1可最靠近边界区BR(例如，第三半导体图案126c)，并且可距离单元阵列区CAA(例如，第一半导体图案126a)最远。第二子半导体图案126b-2可最靠近单元阵列区CAA(例如，第一半导体图案126a)。第一子半导体图案126b-1可具有第二高度T2，即从衬底100至第一子半导体图案126b-1的顶表面的最大高度。第二子半导体图案126b-2可具有第三高度T3，即从衬底100至第二子半导体图案126b-2的顶表面的最大高度。第二高度T2和第三高度T3可大于最下面的栅电极GE1的厚度。第三高度T3可基本等于第一半导体图案126a的第一高度T1。第二高度T2可小于第一高度T1和第三高度T3。第二半导体图案126b可包括与第一半导体图案126a的材料相同的材料，或者由与第一半导体图案126a的材料相同的材料形成。
栅极介电层156可布置在第二半导体图案126b的侧壁126bs上。栅极介电层156可布置在最下面的栅电极GE1与第一半导体图案126a之间。栅极介电层156可包括氧化物(例如，热氧化硅)或者由氧化物(例如，热氧化硅)形成。栅极介电层156可具有凸出形状。第二半导体图案126b可包括侧壁126bs，其一部分是凹进的。例如，第二半导体图案126b的侧壁126bs的一部分可通过栅极介电层156凹进。例如，第二半导体图案126b的侧壁126bs中的每一个的最大凹进深度可在从约至约的范围内。结果，第二半导体图案126b的第一子半导体图案126b-1可具有位于比第一栅电极GE1的顶表面更高的水平的顶表面。因此，由于栅极介电层156可合适地形成并且在第一子半导体图案126b-1的侧壁126bs上没有缺陷，因此可确保最下面的栅电极GE1与第一子半导体图案126b-1之间的改进的绝缘特性。因此，通过第一子半导体图案126b-1的漏电流可受限(和/或被防止)，从而可实现具有高可靠性的半导体装置。
第二沟道图案140b可与第二半导体图案126b接触。第二沟道图案140b可布置在第二数据存储图案130b与第二绝缘间隙填充图案144b之间。第二沟道图案140b可包括与第一沟道图案140a的材料相同的材料，或者由该材料形成。在剖视图中，第二沟道图案140b可具有与第一沟道图案140a的结构或形状基本相同的结构或形状。
第二数据存储图案130b可布置在堆叠件30与第二沟道图案140b之间以及在模制绝缘层118与第二沟道图案140b之间。第二数据存储图案130b可包括与第一数据存储图案130a的材料相同的材料或者由该材料形成。在平面图中，第二数据存储图案130b可具有与第一数据存储图案130a的结构或形状基本相同的结构或形状。如图6B所示，第二数据存储图案130b可包括邻近于栅电极GE的第一阻挡绝缘层132、与第二沟道图案140b接触的隧道绝缘层136和它们之间的电荷存储层134。第一阻挡绝缘层132的一侧的至少一部分可邻近于栅电极GE，并且第一阻挡绝缘层132的另一侧的至少一部分可与模制绝缘层118接触。
另外，第二阻挡绝缘层158可布置在栅电极GE与第一伪沟道结构200b之间以及在绝缘层110与栅电极GE之间。在示例实施例中，可省略第二阻挡绝缘层158的形成。
第二绝缘间隙填充图案144b可布置在第二半导体图案126b上并且沿着第三方向D3延伸。第二绝缘间隙填充图案144b可被构造为填充第二沟道图案140b的内空间。第二绝缘间隙填充图案144b可包括与第一绝缘间隙填充图案144a的材料相同的材料，或者由该材料形成。在剖视图中，第二绝缘间隙填充图案144b可具有与第一绝缘间隙填充图案144a的结构或形状基本相同的结构或形状。第二绝缘间隙填充图案144b可包括氧化硅或氮化硅或者由氧化硅或氮化形成硅。
第二伪沟道结构200c可穿过边界区BR上的模制绝缘层118。第二伪沟道结构200c可与衬底100接触。当在平面图中看时，第二伪沟道结构200c中的每一个可具有如图2A所示的基本圆形或椭圆形形状，或者可具有如图2B所示的条形形状(或线形形状)。当参照图2A和图2B在平面图中看时，第二伪沟道结构200c可沿着第二方向D2排列为形成一列。例如，第二伪沟道结构200c可与堆叠件30间隔开，并且可沿着第二方向D2排成一列。第二伪沟道结构200c中的至少一个可布置为邻近于对应的一个堆叠件30。在示例实施例中，如图2C所示，第二伪沟道结构200c可沿着第二方向D2排列为形成两列。在这种情况下，第二伪沟道结构200c中的每一个在平面图中可具有基本圆形形状或椭圆形形状。然而，本发明构思不限于此，并且第二伪沟道结构200c可沿着第二方向D2排列为形成不止三列。在示例实施例中，如图7A所示，其中的每一个在平面图中具有条形形状(或线形形状)的第二伪沟道结构200c可沿着第二方向在连接区CTA与***区PR之间延伸。例如，第二伪沟道结构200c中的每一个可沿着第一方向D1与堆叠件30间隔开，并且可沿着第二方向D2延伸。在示例实施例中，如图7B和图7C所示，第二伪沟道结构200c可布置在单元区CR周围。例如，在平面图中，第二伪沟道结构200c可沿着第二方向D2布置在连接区CTA与***区PR之间以及沿着第一方向D1布置在单元区CR与***区PR之间。在示例实施例中，第二伪沟道结构200c可具有如图7D所示的平面图中的环形结构，并且可包围单元区CR上的结构。
第二伪沟道结构200c中的每一个可包括第三半导体图案126c、第三沟道图案140c、第三数据存储图案130c和第三绝缘间隙填充图案144c。第三沟道图案140c、第三数据存储图案130c和第三绝缘间隙填充图案144c可布置在第三半导体图案126c上，并且沿着第三方向D3延伸。
第三半导体图案126c可与衬底100直接接触，并且延伸进入衬底100中。例如，第三半导体图案126b的一部分可掩埋于衬底100中，并且第三半导体图案126c的另一部分可从衬底100的表面向上突出，以具有柱形。在示例实施例中，一些第三半导体图案126c可比第一半导体图案126a更深地延伸进入衬底100中。第三半导体图案126c可具有第四高度T4，第四高度T4为从衬底100至第三半导体图案126c的顶表面的最大高度。第四高度T4可小于第一半导体图案126a的第一高度T1和第二半导体图案126b的第二高度T2和第三高度T3。在示例实施例中，第四高度T4可大于第二高度T2且小于第一高度T1和第三高度T3，如图5所示。第三半导体图案126c可包括与第一半导体图案126a和第二半导体图案126b的材料相同的材料，或者由所述材料形成。
栅极介电层156可不布置在或不形成在第三半导体图案126c的侧壁126cs上。第三半导体图案126c的侧壁126cs可不具有凹进部分。例如，第三半导体图案126c的侧壁126cs的至少一部分可具有平坦截面轮廓。第三半导体图案126c可与模制绝缘层118直接接触。
第一半导体图案126a、第二半导体图案126b和第三半导体图案126c的顶表面可分别具有各种形状。例如，第一半导体图案126a、第二半导体图案126b和第三半导体图案126c的顶表面可具有平坦形状、相对于衬底100倾斜的形状或者类似锥形体的形状。
第三沟道图案140c可与第三半导体图案126c接触。第三沟道图案140c可布置在第三数据存储图案130c与第三绝缘间隙填充图案144c之间。第三沟道图案140c可包括与第一沟道图案140a和第二沟道图案140b的材料相同的材料，或者由所述材料形成。在剖视图中，第三沟道图案140c可具有与第一沟道图案140a和/或第二沟道图案140b的结构或形状基本相同的结构或形状。
第三数据存储图案130c可布置在模制绝缘层118与第三沟道图案140c之间。第三数据存储图案130c可包括与第一数据存储图案130a和第二数据存储图案130b的材料相同的材料，或者由所述材料形成。在剖视图中，第三数据存储图案130c可具有与第一数据存储图案130a和第二数据存储图案130b的结构或形状基本相同的结构或形状。如图6C所示，第三数据存储图案130c可包括与模制绝缘层118接触的第一阻挡绝缘层132、与第三沟道图案140c接触的隧道绝缘层136和它们之间的电荷存储层134。
第三绝缘间隙填充图案144c可布置在第三半导体图案126c上并且沿着第三方向D3延伸。第三绝缘间隙填充图案144c可被构造为填充第三沟道图案140c的内空间。第三绝缘间隙填充图案144c可包括与第一绝缘间隙填充图案144a和第二绝缘间隙填充图案144b相同的材料，或者由所述材料形成。在剖视图中，第三绝缘间隙填充图案144c可具有与第一绝缘间隙填充图案144a和第二绝缘间隙填充图案144b的结构或形状基本相同的结构或形状。
导电焊盘128可分别设置在单元沟道结构200a以及第一伪沟道结构200b和第二伪沟道结构200c上。导电焊盘128中的每一个可包括导电材料。导电焊盘128中的每一个可包括掺有掺杂物的杂质区。在示例实施例中，单元沟道结构200a中的与导电焊盘128接触的端部可用作漏极区。
共源极区152可形成在通过将各堆叠件30沿着第二方向D2彼此分离的沟槽150暴露出的衬底100中。例如，共源极区152可布置在各堆叠件30之间的衬底中，并且可沿着第一方向D1延伸。共源极区152可掺杂有n型掺杂物(例如，砷(As)或磷(P))。
共源极插塞166可设置在沟槽150中，并且可连接至共源极区152。共源极插塞166可与第一方向D1或共源极区152平行地延伸。绝缘隔离间隔件162可设置在堆叠件30与共源极插塞166之间。绝缘隔离间隔件162可设置为覆盖堆叠件30的侧壁。在示例实施例中，绝缘隔离间隔件162可设置为填充邻近的堆叠件30之间的间隙，并且共源极插塞166可设置为穿过绝缘隔离间隔件162，并且与共源极区152的一部分接触。绝缘隔离间隔件162可包括氧化硅、氮化硅、氧氮化硅或低k材料中的至少一个，或者由氧化硅、氮化硅、氧氮化硅或低k材料中的至少一个形成。共源极插塞166可包括金属(例如，钨、铜或铝)或者由所述金属形成。共源极插塞166还可包括势垒金属层。例如，用于共源极插塞166的势垒金属层可包括过渡金属(例如，钛或钽)和/或导电金属氮化物(例如，氮化钛或氮化钽)中的至少一个，或者由过渡金属(例如，钛或钽)和/或导电金属氮化物(例如，氮化钛或氮化钽)中的至少一个形成。
封盖绝缘层148和第一层间绝缘层170可设置在堆叠件30和模制绝缘层118上。第一层间绝缘层170可覆盖共源极插塞166。穿过第一层间绝缘层170和封盖绝缘层148的子位线接触部分168可设置在单元阵列区CAA上，以分别与导电焊盘128接触。子位线SBL可设置在单元阵列区CAA上，以分别与子位线接触部分168接触。子位线SBL可设置在第一层间绝缘层170上，并且可电连接通过沟槽150彼此分离的邻近的两个单元沟道结构200a。
第二层间绝缘层174可布置在第一层间绝缘层170上，以覆盖子位线SBL。封盖绝缘层148以及第一层间绝缘层170和第二层间绝缘层174可包括例如氮化硅或氧化硅，或者由例如氮化硅或氧化硅形成。
栅极接触部分180可设置在连接区CTA上，以与栅电极GE的焊盘部分GEP接触。栅极接触部分180可穿过第一层间绝缘层170和第二层间绝缘层174、封盖绝缘层148、模制绝缘层118以及第二阻挡绝缘层158。在示例实施例中，栅极接触部分180可穿过第一层间绝缘层170和第二层间绝缘层174、封盖绝缘层148、模制绝缘层118、绝缘层110和第二阻挡绝缘层158。栅极接触部分180中的每一个的高度可沿着靠近边界区BR的方向增加。
***接触部分182可设置在***区PR上。***接触部分182可穿过第一层间绝缘层170、第二层间绝缘层174、封盖绝缘层148以及***保护层109，并且至少可与***电路装置PT的源极/漏极区107接触。
位线BL、第一互连层M1和第二互连层M2可布置在第二层间绝缘层174上。位线BL可设置在单元阵列区CAA上，第一互连层可设置在连接区CTA上，并且第二互连层可设置在***区PR上。位线BL可沿着第二方向D2延伸。各个位线BL可通过对应的一个子位线接触部分176连接至对应的一个子位线SBL。结果，位线BL可分别电连接至单元沟道结构200a。第一互连层M1可分别电连接至栅极接触部分180。第一互连层M1可分别电连接位于相同水平的各栅电极。在示例实施例中，连接至最下面的栅电极GE的第一互连层M1可不彼此连接。第二互连层M2可分别电连接至***接触部分182。第二互连层M2可电连接至第一互连层M1和/或位线BL。
子位线接触部分168中的每一个、子位线SBL中的每一个、位线接触部分176中的每一个、栅极接触部分180中的每一个和***接触部分182中的每一个可包括金属材料(例如，钨、铜或铝)，或者由金属材料(例如，钨、铜或铝)形成。另外，子位线接触部分168中的每一个、子位线SBL中的每一个、位线接触部分176中的每一个、栅极接触部分180中的每一个和***接触部分182中的每一个还可包括势垒金属层，该势垒金属层可包括过渡金属(例如，钛或钽)和/或导电金属氮化物(例如，氮化钛或氮化钽)中的至少一个或者由过渡金属(例如，钛或钽)和/或导电金属氮化物(例如，氮化钛或氮化钽)中的至少一个形成。位线BL中的每一个和第一互连层M1和第二互连层M2中的每一个可包括金属材料(例如，铝或铜)或者由金属材料(例如，铝或铜)形成。
第一伪沟道结构200b和第二伪沟道结构200c可不电连接至位线BL以及第一互连层M1和第二互连层M2。因此，第一伪沟道结构200b和第二伪沟道结构200c可电隔离。
图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A和图18A以及图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B和图18B是示出根据本发明构思的示例实施例的用于制造半导体存储器装置的方法的剖视图。图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A和图18A是对应于图2A至图2C中任一个的线I-I'的剖视图，并且图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B和图18B是对应于图2A至图2C中任一个的线II-II'的剖视图。图19A至图19C分别是图12A的部分B1、图12B的部分B2和图12B的部分B3的放大剖视图。
参照图8A和图8B，***电路装置PT和模制结构10可形成在衬底100上。衬底100可包括：单元区CR，其包括单元阵列区CAA和连接区CTA；***区PR；以及在连接区CTA与***区PR之间的边界区BR。
衬底100可由半导体材料形成或者包括半导体材料。例如，衬底100可为单晶硅晶圆、单晶锗晶圆或者单晶硅-锗晶圆。在示例实施例中，衬底100可为SOI(绝缘体上半导体)晶圆。例如，衬底100可包括：半导体衬底；绝缘层，其布置在半导体衬底上以覆盖设置在半导体衬底上的晶体管；以及半导体层(例如，硅层、硅-锗层、锗层)，其布置在绝缘层上。例如，衬底100可为具有第一导电类型(例如，p型)的半导体衬底。阱区(未示出)可形成在衬底100中。
***电路装置PT可形成在***区PR上。***电路装置PT可包括堆叠在衬底100上的***栅极绝缘层101和***栅电极103以及邻近于***栅电极103的两个侧壁的形成在衬底100中的源极/漏极区107。***栅极间隔件105可形成在***栅电极103的两个侧壁上。例如，***电路装置PT的形成可包括以下步骤：在衬底100上按次序形成***栅极绝缘层101和***栅电极103；以及将杂质注入至邻近于***栅电极103的两个侧壁的衬底100中，以形成源极/漏极区107。例如，***电路装置PT可形成为用作高电压晶体管或低电压晶体管。***保护层109可形成在衬底100上，以覆盖***电路装置PT和暴露出单元区CR和边界区BR的衬底100。
***栅极绝缘层101可由氧化物(例如，氧化硅)或高k介电材料形成，或者包括氧化物(例如，氧化硅)或高k介电材料。***栅电极103可由硅(例如，多晶硅)、金属硅化物(例如，硅化钨(WSi)、硅化镍(NiSi)、硅化钴(CoSi)、硅化钛(TiSi)或硅化钽(TaSi))、金属(例如，钨或铝)和/或它们的组合中的至少一个形成，或者包括硅(例如，多晶硅)、金属硅化物(例如，硅化钨(WSi)、硅化镍(NiSi)、硅化钴(CoSi)、硅化钛(TiSi)或硅化钽(TaSi))、金属(例如，钨或铝)和/或它们的组合中的至少一个。例如，***保护层109可由氧化硅或氮化硅形成，或者包括氧化硅或氮化硅形成。
模制结构10可形成在单元区CR、边界区BR和***保护层109上。模制结构10可包括以交替和重复方式堆叠在衬底100上的绝缘层110和牺牲层112。换句话说，模制结构10可包括多个绝缘层110和多个牺牲层112。牺牲层112可由相对于绝缘层110具有蚀刻选择性的材料形成。例如，牺牲层112可由蚀刻率比绝缘层110在利用用于去除牺牲层112的化学蚀刻剂的湿蚀刻工艺中的蚀刻率高得多的材料形成。例如，绝缘层110中的每一个可为氧化硅层，并且牺牲层112中的每一个可为氮化硅层。在示例实施例中，绝缘层110中的每一个可为氧化硅层，并且牺牲层112中的每一个可由氮化硅层、碳化硅层、硅层或硅锗层中的一个形成。在示例实施例中，绝缘层110中的每一个可由氮化硅层形成，并且牺牲层112中的每一个可由氧化硅层、碳化硅层、硅层或硅锗层中的一个形成。
可利用热化学气相沉积(热CVD)工艺、等离子体增强CVD工艺或原子层沉积(ALD)工艺形成绝缘层110和牺牲层112。
各牺牲层112可形成为具有基本相等的厚度。在示例实施例中，与衬底100接触的最下面的绝缘层110-1可为通过热氧化工艺或沉积工艺形成的氧化硅层，并且可比设置在其上的其它绝缘层110更薄。在示例实施例中，相对于衬底100的第二绝缘层110-2和最上面的绝缘层110-3可形成为比其它绝缘层110或牺牲层112更厚。
参照图9A和图9B，模制结构10可被图案化为在连接区CTA上具有台阶式轮廓。换句话说，模制结构10可被图案化为具有带台阶结构的边缘部分10e。例如，牺牲层112可具有形成台阶结构的焊盘部分112a。牺牲层112的焊盘部分112a中的每一个的一部分可形成为暴露出来。在示例实施例中，模制结构10可被图案化为具有台阶结构，以使得牺牲层112的焊盘部分112a的顶表面被绝缘层110覆盖而不暴露。在连接区CTA上，模制结构10的竖直高度可沿着远离单元阵列区CAA的方向台阶式降低。
模制绝缘层118可形成在连接区CTA、边界区BR和***区PR上。模制绝缘层118可覆盖模制结构10的边缘部分10e。模制绝缘层118可覆盖牺牲层112的焊盘部分112a。模制绝缘层118可与边界区BR的衬底100接触。例如，模制绝缘层118可由氧化物或低k介电材料形成，或者包括氧化物或低k介电材料。
参照图10A和图10B，第一沟道孔120a、第二沟道孔120b和第三沟道开口120c可分别形成在单元阵列区CAA、连接区CTA和边界区BR上。
在单元阵列区CAA上，第一沟道孔120a可形成为穿过模制结构10并且暴露出衬底100。例如，可通过各向异性地蚀刻模制结构10以形成第一沟道孔120a。当可形成第一沟道孔120a时，可将衬底100过度蚀刻以凹陷。当在平面图中看时，第一沟道孔120a可形成为具有与图2A的单元沟道结构200a的排列方式相同的排列方式。
在连接区CTA上，第二沟道孔120b可形成为穿过模制绝缘层118和边缘部分10e，并且暴露出衬底100。可通过各向异性地蚀刻模制绝缘层118和模制结构10以形成第二沟道孔120b。例如，可通过蚀刻对应的一个牺牲层112的焊盘部分112a的边缘部分、所述对应的一个牺牲层112下方的其它牺牲层112中的至少一个以及所述对应的一个牺牲层112下方的绝缘层110中的至少一个以形成第二沟道孔120b。当可形成第二沟道孔120b时，可将衬底100过度蚀刻以凹陷。当在平面图中看时，第二沟道孔120b可形成为具有与图2A的第一伪沟道结构200b的排列方式相同的排列方式。
在边界区BR上，可通过蚀刻模制绝缘层118来形成第三沟道开口120c，并且随后可蚀刻衬底100以凹陷。第三沟道开口120c可具有孔形。例如，第三沟道开口120c在平面图中可具有基本圆形形状或椭圆形形状。多个第三沟道开口120c可按照与图2A的第二伪沟道结构200c的排列方式相同的排列方式排列为形成与第二方向D2平行的列。在示例实施例中，多个第三沟道开口120c可按照与图2C的第二伪沟道结构200c的排列方式相同的排列方式排列为形成与第二方向D2平行的多列。在示例实施例中，其中的每一个具有孔形的多个第三沟道开口120c可沿着第一方向D1和第二方向D2排列，以按照与图7B的第二伪沟道结构200c的排列方式相同的排列方式包围单元区CR。在示例实施例中，第三沟道开口120c可具有沟槽形状(或狭缝形状)。例如，第三沟道开口120c在平面图中可具有条形形状(或线形形状)。多个第三沟道开口120c可按照与图2B的第二伪沟道结构200c的排列方式相同的排列方式排列为形成与第二方向D2平行的一列。在示例实施例中，具有沟槽形状的第三沟道开口120c可按照与图7A的第二伪沟道结构200c的排列方式相同的排列方式沿着第二方向D2延伸。在示例实施例中，其中的每一个具有孔形的第三沟道开口120c可按照与图7C的第二伪沟道结构200c的排列方式相同的排列方式沿着第一方向D1和第二方向D2延伸，并且第三沟道开口120c可按照与图7D的第二伪沟道结构200c的环形形状相同的环形形状包围单元区CR。
参照图11A和图11B，第一半导体图案126a、第二半导体图案126b和第三半导体图案126c可分别形成在第一沟道孔120a、第二沟道孔120b和第三沟道孔120c中。第一半导体图案至第三半导体图案(126a、126b、126c)可与衬底100接触。第一半导体图案至第三半导体图案(126a、126b、126c)中的每一个的一部分可掩埋于衬底100中，并且第一半导体图案至第三半导体图案(126a、126b、126c)中的每一个的另一部分可从衬底100的表面向上突出，以具有柱形。第一半导体图案126a和第二半导体图案126b的顶表面可位于比最下面的一个牺牲层112的顶表面更高的水平和比相对于半导体100的第二绝缘层110-2的顶表面更低的水平。第一半导体图案至第三半导体图案(126a、126b、126c)的顶表面中的每一个可具有各种形状。例如，第一半导体图案126a、第二半导体图案126b和第三半导体图案126c的顶表面可具有平坦形状、相对于衬底100倾斜的形状或者类似于锥形体的形状。
第一半导体图案126a中的每一个可具有第一高度T1。第一高度T1可为从衬底100的表面至第一半导体图案126a的顶表面的最大高度。第二半导体图案126b可包括第一子半导体图案126b-1和第二子半导体图案126b-2。第一子半导体图案126b-1可最靠近边界区BR(例如，第三半导体图案126c)，并且可距离单元阵列区CAA(例如，第一半导体图案126a)最远。第二子半导体图案126b-2可最靠近单元阵列区CAA(例如，第一半导体图案126a)。第一子半导体图案126b-1可具有第二高度T2，即从衬底100至第一子半导体图案126b-1的顶表面的最大高度。第二子半导体图案126b-2可具有第三高度T3，即从衬底100至第二子半导体图案126b-2的顶表面的最大高度。第三半导体图案126c可具有第四高度T4。第四高度T4可为从半导体100的表面至第三半导体衬底126c的顶表面的最大高度。第四高度T4可小于第一高度至第三高度(T1、T2、T3)。第三高度T3可基本等于第一高度T1。第二高度T2可小于第一高度T1和第三高度T3。在示例实施例中，第四高度T4可大于第二高度T2且小于第一高度T1和第三高度T3，如图5所示。
可通过相同的选择性外延生长工艺形成第一半导体图案至第三半导体图案(126a、126b、126c)。第一半导体图案至第三半导体图案(126a、126b、126c)中的每一个可为包括硅的外延图案。第一半导体图案至第三半导体图案(126a、126b、126c)可为由单晶硅或多晶硅形成的外延图案。
例如，可利用二氯甲硅烷(SiH2Cl2)在700℃至1000℃范围的高温下执行用于第一半导体图案至第三半导体图案(126a、126b、126c)的形成的选择性外延生长工艺。因此，从模制绝缘层118产生的杂质(例如，氢、碳或氮)可通过第三沟道开口112c以气体方式排放。形成在位于最靠近边界区BR的第二沟道孔120b中的第一子半导体图案126b-1可由于第三沟道开口120c而合适地生长。因此，第一子半导体图案126b-1的顶表面比最下面的牺牲层112的顶表面更高。
在没有第三沟道开口120c的情况下，通过邻近于边界区BR的第二沟道孔120b以气体方式排放的杂质的量可在选择性外延生长工艺的过程中增加。因此，可抑制邻近于边界区BR的第二半导体图案126b的生长。结果，第一子半导体图案126b-1的顶表面可比最下面的牺牲层112的顶表面更低。因此，可产生通过第一子半导体126b-1的漏电流，并且半导体装置的可靠性可变差。
根据上述本发明构思的示例实施例，由于第三沟道开口120c可用作从模制绝缘层118以气体方式排放杂质的通道，因此可限制(和/或防止)第二半导体图案126b(例如，第一子半导体图案126b-1)的生长抑制。
在示例实施例中，第一半导体图案至第三半导体图案(126a、126b、126c)中的每一个可由锗(Ge)、硅锗(SiGe)、III-V族化合物半导体、II-VI族化合物半导体中的至少一个形成。第一半导体图案至第三半导体图案(126a、126b、126c)中的每一个可由未掺杂的半导体材料或掺杂有电导率与衬底100的电导率相同的掺杂物的半导体材料形成。
参照图12A、图12B、图19A、图19B和图19C，单元沟道结构200a、第一伪沟道结构200b和第二伪沟道结构200c可分别形成在单元阵列区CAA、连接区CTA和边界区BR上。单元沟道结构200a中的每一个可形成在对应的一个第一沟道孔120a中，第一伪沟道结构200b中的每一个可形成在对应的一个第二沟道孔120b中，并且第二伪沟道结构200c可形成在第三沟道开口120c中。单元沟道结构200a可排列为形成与第一方向D1平行的多行和与第二方向D2平行的多列，如图2A所示。
单元沟道结构200a中的每一个可包括第一半导体图案126a、第一沟道图案140a、第一数据存储图案130a和第一绝缘间隙填充图案144a。第一数据存储图案130a、第一沟道图案140a和第一绝缘间隙填充图案144a可形成在第一半导体图案126a上。例如，第一数据存储图案130a、第一沟道图案140a和第一绝缘间隙填充图案144a可按次序形成在设有第一半导体图案126a的第一沟道孔120a中的每一个的内侧表面上。
第一数据存储图案130a可形成为覆盖第一沟道孔120a中的每一个的内侧表面。例如，第一数据存储图案130a可按照间隔件的形式形成在第一沟道孔120a中的每一个的内侧表面上，并且可在第一半导体图案126a上竖直地延伸。第一数据存储图案130a可具有顶部敞开和底部敞开的结构。第一数据存储图案130a可与模制结构10的绝缘层110和牺牲层112接触。第一数据存储图案130a可包括其中可存储数据的薄层。例如，第一数据存储图案130a可被构造为使得可利用通过这种电压差导致的Fowler-Nordheim隧穿效应来改变第一数据存储图案130a中的数据。然而，本发明构思不限于此。在示例实施例中，第一数据存储图案130a可包括能够基于另一操作原理存储数据的薄层(例如，用于相变存储器装置的薄层或用于可变电阻存储器装置的薄层)。
如图19A所示，第一数据存储图案130a可包括第一阻挡绝缘层132、电荷存储层134和隧道绝缘层136。例如，第一阻挡绝缘层132、电荷存储层134和隧道绝缘层136可按次序形成在第一沟道孔120a中的每一个的内侧表面上。第一阻挡绝缘层132可由氧化硅和/或高k介电材料(例如，氧化铝或氧化铪)形成，或者包括氧化硅和/或高k介电材料(例如，氧化铝或氧化铪)。第一阻挡绝缘层132可按照单层或多层的形式布置。在示例实施例中，第一阻挡绝缘层132可为由氧化硅制成的单层。在示例实施例中，第一阻挡绝缘层132可设为具有包括氧化铝层和/或氧化铪层的多层结构。
电荷存储层134可为陷阱绝缘层或具有导电纳米点的绝缘层。例如，陷阱绝缘层可由氮化硅形成或包括氮化硅。例如，隧道绝缘层136可由氧化硅形成或包括氧化硅。可利用等离子体增强CVD工艺或原子层沉积(ALD)工艺形成第一阻挡绝缘层132和电荷存储层134。可利用等离子体增强CVD工艺、原子层沉积(ALD)工艺或热氧化工艺来形成隧道绝缘层136。隧道绝缘层136可与第一沟道图案140a接触。
第一沟道图案140a可与第一数据存储图案130a接触，并且可保形地形成在第一沟道孔120a中的每一个中，以成为竖直地立于第一半导体图案126a上的衬砌结构。第一沟道图案140a可与第一半导体图案126a接触。第一沟道图案140a可具有顶部敞开的结构。在示例实施例中，第一沟道图案140a可为顶部敞开和底部敞开的结构、空心圆柱形结构或者通心粉形状的结构。在示例实施例中，第一沟道图案140a可按照实心柱的形式布置，并且在这种情况下，第一绝缘间隙填充图案144a可不设置在第一沟道孔120a中的每一个中。第一沟道图案140a可由多晶半导体材料、非晶半导体材料或单晶半导体材料形成，或者包括多晶半导体材料、非晶半导体材料或单晶半导体材料。第一沟道图案140a可由硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)和/或它们的组合中的至少一个形成，或者包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)和/或它们的组合中的至少一个。第一沟道图案140a可由未掺杂的半导体材料或导电类型与衬底100的导电类型相同的掺杂的半导体材料形成，或者包括未掺杂的半导体材料或导电类型与衬底100的导电类型相同的掺杂的半导体材料。可利用ALD工艺、CVD工艺或外延生长工艺形成第一沟道图案140a。
第一绝缘间隙填充图案144a可形成为填充设有第一沟道图案140a的第一沟道孔124中的每一个。第一绝缘间隙填充图案144a可由氧化硅或氮化硅形成，或者包括氧化硅或氮化硅。
第一伪沟道结构200b中的每一个可包括第二半导体图案126b、第二沟道图案140b、第二数据存储图案130b和第二绝缘间隙填充图案144b。第二数据存储图案130b、第二沟道图案140b和第二绝缘间隙填充图案144b可形成在第二半导体图案126b上。例如，第二数据存储图案130b、第二沟道图案140b和第二绝缘间隙填充图案144b可按次序形成在设有第二半导体图案126b的第二沟道孔120b中的每一个的内侧表面上。
第二数据存储图案130b可形成为覆盖第二沟道孔120b中的每一个的内侧表面。例如，第二数据存储图案130b可按照间隔件的形式形成在第二沟道孔120b中的每一个中，并且可在第二半导体图案126b上竖直地延伸。在剖视图中，第二数据存储图案130b可具有与第一沟道结构200a的第一数据存储图案130a的结构或形状基本相同的结构或形状。第二数据存储图案130b可包括与第一数据存储图案130a的材料相同的材料。例如，第二数据存储图案130b可包括按次序形成在第二沟道孔120b中的每一个的内侧表面上的第一阻挡绝缘层132、电荷存储层134和隧道绝缘层136，如图19B所示。
第二沟道图案140b可与第二数据存储图案130b接触，并且可保形地形成在第二沟道孔120b中的每一个中，以成为竖直地立于第二半导体图案126b上的衬砌结构。第二沟道图案140b可与第二半导体图案126b接触。在剖视图中，第二沟道图案140b可具有与第一沟道图案140a的结构或形状基本相同的结构或形状。第二沟道图案140b可由与第一沟道图案140a的材料相同的材料形成，或者包括所述材料。第二绝缘间隙填充图案144b可形成为填充设有第二沟道图案140b的第二沟道孔120b中的每一个。在剖视图中，第二绝缘间隙填充图案144b可具有与第一绝缘间隙填充图案144a的结构或形状基本相同的结构或形状。第二绝缘间隙填充图案144b可由与第一绝缘间隙填充图案144a的材料相同的材料形成，或者包括所述材料。
第二伪沟道结构200c中的每一个可包括第三半导体图案126c、第三沟道图案140c、第三数据存储图案130c和第三绝缘间隙填充图案144c。第三数据存储图案130c、第三沟道图案140c和第三绝缘间隙填充图案144c可形成在第三半导体图案126c上。例如，第三数据存储图案130c、第三沟道图案140c和第三绝缘间隙填充图案144c可按次序形成在设有第三半导体图案126c的第三沟道开口120c的内侧表面上。第二伪沟道结构200c可与模制绝缘层118接触。
第三数据存储图案130c可形成为覆盖第三沟道开口120c的内侧表面。例如，第三数据存储图案130c可按照间隔件的形式形成在第三沟道开口120c中，并且可在第三半导体图案126c上竖直地延伸。第三数据存储图案130c可与模制绝缘层118接触。在剖视图中，第三数据存储图案130c可具有与第一数据存储图案130a和第二数据存储图案130b的结构或形状基本相同的结构或形状。第三数据存储图案130c可包括与第一数据存储图案130a和第二数据存储图案130b的材料相同的材料。例如，第三数据存储图案130c可包括按次序形成在第三沟道开口120c的内侧表面上的第一阻挡绝缘层132、电荷存储层134和隧道绝缘层136，如图19C所示。可利用相同工艺形成第一数据存储图案至第三数据存储图案(130a、130b、130c)。
第三沟道图案140c可与第三数据存储图案130c接触，并且保形地形成在第三沟道开口120c中，以成为竖直地立于第三半导体图案126c上的衬砌结构。第三沟道图案140c可与第三半导体图案126c接触。在剖视图中，第三沟道图案140c可具有与第一沟道图案140a和第二沟道图案140b的结构或形状基本相同的结构或形状。第三沟道图案140c可由与第一沟道图案140a和第二沟道图案140b的材料相同的材料形成，或者包括所述材料。可利用相同工艺形成第一沟道图案至第三沟道图案(140a、140b、140c)。
第三绝缘间隙填充图案144c可形成为填充设有第三沟道图案140c的第三沟道开口120c。在剖视图中，第三绝缘间隙填充图案144c可具有与第一绝缘间隙填充图案144a和第二绝缘间隙填充图案144b的结构或形状基本相同的结构或形状。第三绝缘间隙填充图案144c可由与第一绝缘间隙填充图案144a和第二绝缘间隙填充图案144b的材料相同的材料形成，或者包括所述材料。可利用相同工艺形成第一绝缘间隙填充图案至第三绝缘间隙填充图案(144a、144b、144c)。
当在平面图中看时，第二伪沟道结构200c可具有如图2A所示的基本圆形形状或椭圆形形状，或者可具有如图2B所示的条形形状(或线形形状)。当参照图2A和图2B在平面图中看时，多个第二伪沟道结构200c可沿着第二方向D2排列为形成一列。例如，第二伪沟道结构200c可与模制结构10(例如，图16B的堆叠件30)间隔开，并且可沿着第二方向D2排列为形成一列。在示例实施例中，如图2C所示，第二伪沟道结构200c可沿着第二方向D2排列为形成两列。在这种情况下，在平面图中，第二伪沟道结构200c中的每一个可具有基本圆形形状或椭圆形形状。然而，本发明构思不限于此，并且第二伪沟道结构200c可沿着第二方向D2排列为形成不止三列。在示例实施例中，如图7A所示，第二伪沟道结构200c(其中的每一个在平面图中具有条形形状(或线形形状))可沿着第二方向在连接区CTA与***区PR之间延伸。例如，第二伪沟道结构200c中的每一个可沿着第一方向D1与模制结构10(例如，图16B的堆叠件30)间隔开，并且可沿着第二方向D2延伸。在示例实施例中，如图7B和图7C所示，第二伪沟道结构200c可布置在单元区CR周围。例如，在平面图中，第二伪沟道结构可沿着第二方向D2布置在连接区CTA与***区PR之间，以及沿着第一方向D1布置在单元区CR与***区PR之间。在示例实施例中，第二伪沟道结构200c在如图7D所示的平面图中可具有环形结构，并可包围单元区CR上的结构。
导电焊盘128可分别形成在单元沟道结构200a以及第一伪沟道结构200b和第二伪沟道结构200c上。在示例实施例中，导电焊盘128可不形成在除单元沟道结构200a以外的第一伪沟道结构200b和/或第二伪沟道结构200c上。导电焊盘128中的每一个可由导电材料形成或者包括导电材料。导电焊盘128中的每一个可包括掺杂有掺杂物的杂质区。在示例实施例中，单元沟道结构200a中的与导电焊盘128接触的端部可用作漏极区。封盖绝缘层148可形成在模制结构10和模制绝缘层118上，以覆盖导电焊盘128。封盖绝缘层148可由氧化物或氮化物形成或者包括氧化物或氮化物。
参照图13A和图13B，沟槽150可形成在单元区CR上的模制结构10中。可通过将模制结构10图案化以暴露出衬底100来形成沟槽150。例如，如图2A所示，沟槽150可形成为沿着第一方向D1从单元阵列区CAA延伸至连接区CTA。沟槽150可形成为沿着第一方向D1形成按照z字形排列的两行单元沟道结构200a，如图2A所示。因此，沿着第一方向D1按照z字形排列的两行单元沟道结构200a可沿着第二方向D2重复地排列。在示例实施例中，沿着第一方向D1按照z字形排列的一行或超过三行单元沟道结构200a可沿着第二方向D2重复地排列。另外，如图2A所示，沟槽150可形成在各第一伪沟道结构200b之间，使得各第一伪沟道结构200b可排列为形成与第一方向D1平行的两行。在示例实施例中，沟槽150可形成在各第一伪沟道结构200b之间，使得各第一伪沟道结构200b可排列为形成与第一方向D1平行的一行或超过三行。
共源极区152可形成在通过沟槽150暴露出的衬底100中。例如，可通过将n型杂质(例如，磷(P)或砷(As))注入至通过沟槽150暴露出的衬底100中来形成共源极区152。
参照图14A和图14B，开口154可形成在单元阵列区CAA和连接区CTA上的模制结构10中。例如，可通过从通过沟槽150暴露的模制结构10去除牺牲层112来形成开口154。开口154的形成可包括：利用各项同性蚀刻技术选择性地去除牺牲层112。开口154可形成为暴露出单元沟道结构200a中的每一个的侧壁的一部分和第一伪沟道结构200b中的每一个的侧壁的一部分。
栅极介电层156可形成在第一半导体图案126a的侧壁126as和第二半导体图案126b的侧壁126bs上。例如，栅极介电层156可由氧化物形成。例如，可通过热氧化通过开口154暴露的第一半导体图案126a的侧壁126as和第二半导体图案126b的侧壁126bs来形成栅极介电层156。栅极介电层156可在单元区CR上具有凸出形状，并且合适地形成在第一半导体图案126a的侧壁126as和第二半导体图案126b的侧壁126bs上。栅极介电层156可具有例如范围为至的最大厚度。由于可通过热氧化工艺形成栅极介电层156，因此第一半导体图案126a的侧壁126as和第二半导体图案126b的侧壁126bs中的每一个的一部分可凹进。例如，第一半导体图案126a的侧壁126as和第二半导体图案126b的侧壁126bs中的每一个的最大凹进深度可在从约至约的范围内。
由于第三半导体图案126c可不通过开口154暴露，因此栅极介电层156可不形成在与模制绝缘层118接触的第三半导体图案126c的侧壁126cs上。因此，第三半导体图案的侧壁126cs可不具有凹进部分。例如，第三半导体图案的侧壁126cs的至少一部分可具有平坦的截面轮廓。
参照图15A和图15B，栅极导电层159可形成在衬底100上，以填充开口154。栅极导电层159可由半导体层、金属硅化物层、金属层、金属氮化物层和/或它们的组合中的至少一个形成，或者包括半导体层、金属硅化物层、金属层、金属氮化物层和/或它们的组合中的至少一个。在示例实施例中，用于栅极导电层159的半导体层可为掺杂的硅层。用于栅极导电层159的金属硅化物层可由硅化钴、硅化钛、硅化钨或硅化钽形成，或者包括硅化钴、硅化钛、硅化钨或硅化钽。用于栅极导电层159的金属层可由钨、镍、钴、钛或钽形成，或者包括钨、镍、钴、钛或钽。用于栅极导电层159的金属氮化物层可由氮化钛、氮化钨或氮化钽形成，或者包括氮化钛、氮化钨或氮化钽。
第二阻挡绝缘层158可在形成栅极导电层159之前形成在开口154中。因此，第二阻挡绝缘层158可覆盖栅极导电层159的顶表面、底表面和侧表面，并且与第一阻挡绝缘层132接触。第二阻挡绝缘层158可按照单层或多层的形式形成。此外，第二阻挡绝缘层158可由高k介电材料(例如，氧化铝或氧化铪)形成，或者包括所述材料。在示例实施例中，可省略第二阻挡绝缘层158的形成。
参照图16A和图16B，可通过将栅极导电层159图案化来形成栅电极GE。例如，可通过执行各项同性蚀刻工艺去除形成在沟槽150中和封盖绝缘层148上的那部分栅极导电层159，因此栅极导电层159可沿着第三方向D3通过绝缘层110彼此分离，以形成保留在开口154中的栅电极GE。栅电极GE可从单元阵列区CAA延伸至连接区CTA，并且具有带台阶结构的焊盘部分GEP。栅电极GE的水平长度可沿着远离衬底100的第三方向D3减小。
结果，可形成各堆叠件30，各堆叠件30中的每一个包括以交替和重复方式堆叠在单元区CR上的栅电极GE和绝缘层110。如图2A所示，各堆叠件30可沿着第一方向D1延伸，并且沿着第二方向D2通过沟槽150彼此间隔开。单元沟道结构200a可穿过堆叠件30。栅电极GE可包围单元沟道结构200a。第一伪沟道结构200b可穿过堆叠件30的一部分。结果，单元沟道结构200a和第一伪沟道结构200b可排列在参照图2A和图2B描述的堆叠件30中的每一个中。栅电极GE可包围第一伪沟道结构200b的一部分。堆叠件30中的每一个可具有边缘部分30e，边缘部分30e在连接区CTA上具有台阶结构。第二伪沟道结构200c可设为与堆叠件30间隔开。在示例实施例中，第二伪沟道结构200c中的至少一个可设置为邻近于对应的一个堆叠件30。
栅电极GE可与单元沟道结构200a耦接，以构成存储器单元。竖直存储器单元串(其中的每一个包括竖直堆叠的存储器单元)可设置在单元阵列区CAA上。最下面的栅电极GE1和最上面的栅电极GE2可用作用于地选择晶体管GST和串选择晶体管SST的栅电极。除最上面的栅电极GE3和最下面的栅电极GE1以外的栅电极GE2可用作存储器单元的控制栅电极。
共源极插塞166和绝缘隔离间隔件162可形成在共源极区152上，以填充沟槽150。绝缘隔离间隔件162可形成为覆盖栅电极GE的侧壁和将栅电极GE与共源极插塞166电隔离。绝缘隔离间隔件162可由氧化硅、氮化硅、氧氮化硅或低k材料中的至少一个形成。共源极插塞166可形成在设有绝缘隔离间隔件162的沟槽150中，以电连接至共源极区152。共源极插塞166可与共源极区152或第一方向D1平行地延伸。在示例实施例中，共源极插塞166可形成为填充形成在绝缘隔离间隔件162中的孔，因此共源极插塞166可穿过绝缘隔离间隔件162，并且与共源极区152接触。共源极插塞166可由金属材料(例如，钨、铜或铝)形成，或者包括所述金属材料。另外，共源极插塞166还可包括势垒金属层。例如，用于共源极插塞166的势垒金属层可由过渡金属(例如，钛或钽)或导电金属氮化物(例如，氮化钛或氮化钽)中的至少一个形成，或者包括过渡金属(例如，钛或钽)或导电金属氮化物(例如，氮化钛或氮化钽)中的至少一个。在示例实施例中，在形成共源极插塞166之前，共源极区152可重度掺杂有杂质(例如，n型杂质)。
参照图17A和图17B，子位线接触部分168和子位线SBL可形成在单元阵列区CAA上。子位线接触部分168可形成为电连接至单元沟道结构200a，并且子位线SBL可形成为电连接至子位线接触部分168。
第一层间绝缘层170可形成在封盖绝缘层148上。例如，第一层间绝缘层170可由氧化物、低k介电材料或氮化物形成。子位线接触部分168可形成为穿过第一层间绝缘层170和封盖绝缘层148，并且与导电焊盘128接触。
子位线接触部分168的形成可包括：在第一层间绝缘层170和封盖绝缘层148中形成接触孔，以暴露出导电焊盘128；将导电层沉积在接触孔中；以及随后使导电层平坦化。
电连接至子位线接触部分168的子位线SBL可形成在第一层间绝缘层170上。子位线SBL中的每一个可连接一对子位线接触部分168，所述一对子位线接触部分168连接至沿着第二方向D2彼此相对并且通过沟槽150彼此分离的一对单元沟道结构200a，如图2A所示。子位线SBL中的每一个可沿着第二方向D2延伸。子位线SBL中的每一个和子位线接触部分168中的每一个可由导电材料(例如，硅、钨或铜)形成。另外，子位线SBL中的每一个和子位线接触部分168中的每一个还可包括势垒金属层，其可包括过渡金属(例如，钛或钽)和/或导电金属氮化物(例如，氮化钛或氮化钽)中的至少一个，或者由过渡金属(例如，钛或钽)和/或导电金属氮化物(例如，氮化钛或氮化钽)中的至少一个形成。
参照图18A和图18B，位线接触部分176可形成在单元阵列区CAA上。栅极接触部分180和第一互连层M1可形成在连接区CTA上。***接触部分182和第二互连层M2可形成在***区PR上。
第二层间绝缘层174可形成在第一层间绝缘层170上，以覆盖子位线SBL。第二层间绝缘层174可由氧化物、低k介电材料或氮化物形成。栅极接触部分180可形成在连接区CTA上，以穿过第二层间绝缘层174、第一层间绝缘层170、模制绝缘层118和第二阻挡绝缘层158。在示例实施例中，栅极接触部分180可形成在连接区CTA上，以穿过第二层间绝缘层174、第一层间绝缘层170、模制绝缘层118、绝缘层110和第二阻挡绝缘层158。栅极接触部分180中的每一个可与对应的一个栅电极GE的焊盘部分GEP接触。栅极接触部分180中的每一个的高度可沿着在第一方向D1上靠近边界区BR的方向增大。
***接触部分182可形成在***区PR上，以穿过第二层间绝缘层174、第一层间绝缘层170、模制绝缘层118和***保护层109。***接触部分182可与***电路装置PT的源极/漏极区107接触。
栅极接触部分180中的每一个和***接触部分182中的每一个可由导电材料(例如，硅、钨或铜)形成。另外，栅极接触部分180中的每一个和***接触部分182中的每一个可包括势垒金属层，势垒金属层可包括过渡金属(例如，钛或钽)和/或导电金属氮化物(例如，氮化钛或氮化钽)中的至少一个，或者由过渡金属(例如，钛或钽)和/或导电金属氮化物(例如，氮化钛或氮化钽)中的至少一个形成。
位线BL可形成在第二层间绝缘层174上。位线BL可与位线接触部分176接触，所述位线接触部分176可形成为穿过第二层间绝缘层174和与子位线SBL接触。各位线BL可分别沿着第二方向D2延伸。位线BL可电连接至单元沟道结构200a。
第一互连层M1可形成在连接区CTA上，以电连接栅极接触部分180。第一互连层M1可将位于相同水平的各栅电极GE电连接。在示例实施例中，电连接至最下面的栅电极GE的第一互连层M1可不彼此连接。
第二互连层M2可形成在***区PR上，以电连接至***接触部分182。第二互连层M2可电连接至第一互连层M1和/或位线BL。位线BL以及第一互连层M1和第二互连层M2可由金属(例如，铝或铜)形成，或者包括所述金属。
第一伪沟道结构200b和第二伪沟道结构200c可不电连接至位线BL以及第一互连层M1和第二互连层M2。也就是说，第一伪沟道结构200b和第二伪沟道结构200c可电隔离。
图20是示出包括根据本发明构思的示例实施例的半导体存储器装置的存储器***的示例的示意性框图。
参照图20，存储器***1000可被构造为将数据存储在至少一个半导体装置中。例如，存储器***1000可按照存储卡或固态盘(SSD)的形式布置。存储器***1000可包括设置在壳体1100中的控制器1200和存储器装置1300。存储器***1000可被构造为允许在控制器1200与存储器装置1300之间交换电信号。例如，可响应于来自控制器1200的命令而执行在存储器装置1300与控制器1200之间交换数据的操作。换句话说，存储器***1000可被构造为将数据存储在存储器装置1300中，或者将存储在存储器装置1300中的数据发送至其外部。存储器装置1300可包括根据本发明构思的示例实施例的半导体存储器装置。
图21是示出包括根据本发明构思的示例实施例的半导体存储器装置的电子***的示例的示意性框图。
参照图21，电子***2000可包括控制器2200、存储器装置2300和输入输出装置2400。控制器2200、存储器装置2300和输入输出装置2400可经总线2100彼此电耦接或电连接。总线2100可对应于通过其发送电信号或数据的路径。控制器2200可包括微处理器、数字信号处理器、微控制器或逻辑装置中的至少一个。逻辑装置可具有与微处理器、数字信号处理器和微控制器中的任一个的功能相似的功能。输入输出装置2400可包括键区、键盘或显示装置中的至少一个。存储器装置2300可存储通过控制器2200执行的数据和/或命令。存储器装置2300可包括易失性存储器装置和/或非易失性存储器装置。例如，存储器装置2300可包括闪速存储器装置。可替换地，存储器装置2300可包括具有例如至少一个闪速存储器装置的固态盘(SSD)，并且在这种情况下，电子***2000可稳定地存储大容量的数据。在特定实施例中，存储器装置2300可包括根据本发明构思的示例实施例的半导体存储器装置。电子***2000还可包括用于通过无线方式或有线方式将数据发送至通信网络或从通信网络接收数据的接口单元2500。例如，接口单元2500可包括用于无线通信的天线或者用于有线通信的收发器。
根据本发明构思的示例实施例，单元沟道结构的第一半导体图案可形成在单元阵列区上，第一伪沟道结构的第二半导体图案可形成在连接区上，并且第二伪沟道结构的第三半导体图案可形成在边界区上。可通过外延生长工艺形成第一半导体图案至第三半导体图案。最靠近第三半导体图案的第二半导体图案的生长可较少地受到由于其中可形成第三半导体图案的沟道孔而从模制绝缘层以气体方式排放的杂质的影响。也就是说，用于第三半导体图案的沟道孔可用作从模制绝缘层产生的杂质的气体排放路径。结果，最靠近边界区的第二半导体图案可形成为具有如下的顶表面，所述顶表面所在的水平比堆叠在衬底上的最下面的一个栅电极所在的水平更高。栅极介电层可合适地形成在第二半导体图案的侧壁上，而没有缺陷。因此，可确保第二半导体图案与最下面的栅电极之间的隔离特性，因此可限制(和/或防止)通过第二半导体图案的漏电流。因此，可实现具有改进的可靠性和增大的集成密度的半导体存储器装置。
应该理解，应该仅按照描述性含义而非为了限制的目的来理解本文所述的示例实施例。根据示例实施例的各个装置或方法中的特征或方面的描述应该通常被理解为适用于根据示例实施例的其它装置或方法中的其它相似特征或方面。虽然已经具体示出和描述了本发明构思的一些示例实施例，但是本领域普通技术人员应该理解，在不脱离所附权利要求的精神和范围的情况下，可在其中作出形式和细节上的改变。

Claims (25)

1.一种半导体存储器装置，包括：
衬底；
堆叠件，其在所述衬底上，所述堆叠件包括以交替和重复方式堆叠在所述衬底上的栅电极和绝缘层；
单元沟道结构，其穿过所述堆叠件，所述单元沟道结构包括接触所述衬底的第一半导体图案和所述第一半导体图案上的第一沟道图案，所述第一沟道图案与所述第一半导体图案接触，所述第一半导体图案延伸至从所述衬底的表面至所述第一半导体图案的顶表面的第一高度；以及
第一伪沟道结构，其在所述衬底上，所述第一伪沟道结构与所述堆叠件间隔开，所述第一伪沟道结构包括接触所述衬底的第二半导体图案和所述第二半导体图案上的第二沟道图案，所述第二沟道图案接触所述第二半导体图案，所述第二半导体图案延伸至从所述衬底的表面至所述第二半导体图案的顶表面的第二高度，并且所述第一高度大于所述第二高度。
2.根据权利要求1所述的装置，还包括：连接至所述单元沟道结构的位线。
3.根据权利要求1所述的装置，其中，所述单元沟道结构还包括所述堆叠件与所述第一沟道图案之间的第一数据存储图案，所述第一伪沟道结构还包括与所述第二沟道图案的侧壁接触的第二数据存储图案，所述第一沟道图案中的材料与所述第二沟道图案中的材料相同，并且所述第一数据存储图案中的材料与所述第二数据存储图案中的材料相同。
4.根据权利要求1所述的装置，其中，所述衬底包括单元区、与所述单元区间隔开的***区和所述单元区与所述***区之间的边界区，所述单元区包括单元阵列区和邻近于所述单元阵列区的连接区，所述堆叠件位于所述单元区上，所述堆叠件沿着第一方向从所述单元阵列区延伸至所述连接区，并且所述堆叠件的边缘部分在所述连接区上具有台阶结构。
5.根据权利要求4所述的装置，还包括：覆盖所述堆叠件的边缘部分的模制绝缘层，其中，所述模制绝缘层位于所述连接区、所述边界区和所述***区上，所述第一伪沟道结构穿过所述模制绝缘层，并且所述第一伪沟道结构接触所述衬底。
6.根据权利要求5所述的装置，还包括：所述连接区上的第二伪沟道结构，其中，所述第二伪沟道结构穿过所述模制绝缘层和所述堆叠件的边缘部分，所述第二伪沟道结构包括第三半导体图案和第三沟道图案，所述第三沟道图案位于所述第三半导体图案上，并且所述第三沟道图案与所述第三半导体图案接触。
7.根据权利要求6所述的装置，其中，所述第一伪沟道结构在平面图中具有圆形形状、椭圆形形状和条形形状之一。
8.根据权利要求4所述的装置，还包括：所述***区上的***电路装置，其中，所述***电路装置包括***栅极绝缘层、***栅电极和***源极/漏极区。
9.根据权利要求1所述的装置，还包括：与所述第一半导体图案的侧壁接触的栅极介电层，其中，所述栅极介电层不邻近于所述第二半导体图案的侧壁。
10.一种半导体存储器装置，包括：
衬底，其包括具有单元阵列区和连接区的单元区、与所述单元区间隔开的***区和所述单元区的连接区与所述***区之间的边界区；
堆叠件，其在所述单元区上，所述堆叠件沿着第一方向彼此间隔开，所述堆叠件中的每一个包括以交替和重复方式堆叠在所述衬底上的栅电极和绝缘层，并且在所述连接区上具有边缘部分；
单元沟道结构，其在所述单元阵列区上穿过所述堆叠件，所述单元沟道结构中的每一个包括第一半导体图案和位于所述第一半导体图案上并且与所述第一半导体图案接触的第一沟道图案；
第一伪沟道结构，其在所述连接区上穿过所述堆叠件，所述第一伪沟道结构中的每一个包括第二半导体图案和位于所述第二半导体图案上并且与所述第二半导体图案接触的第二沟道图案；以及
第二伪沟道结构，其在所述边界区上，所述第二伪沟道结构包括第三半导体图案和位于所述第三半导体图案上并且与所述第三半导体图案接触的第三沟道图案。
11.根据权利要求10所述的装置，其中,所述第一半导体图案延伸至从所述衬底的表面至所述第一半导体图案的顶表面的第一高度，邻近于所述第三半导体图案的第一伪沟道结构中的至少一个的第二半导体图案还包括第一子半导体图案，所述第一子半导体图案延伸至从所述衬底的表面至所述第一子半导体图案的顶表面的第二高度，所述第三半导体图案延伸至从所述衬底的表面至所述第三半导体图案的顶表面的第三高度，并且所述第二高度和所述第三高度小于所述第一高度。
12.根据权利要求11所述的装置，其中，邻近于所述第一半导体图案的第一伪沟道结构中的至少一个的第二半导体图案还包括第二子半导体图案，所述第二子半导体图案延伸至从所述衬底的表面至所述第二子半导体图案的顶表面的第四高度，并且所述第四高度大于所述第二高度和所述第三高度。
13.根据权利要求12所述的装置，还包括：所述***区上的***电路装置；以及连接至所述***区上的所述***电路装置的***接触部分，
其中，所述***电路装置包括***栅极绝缘层、***栅电极和***源极/漏极区。
14.根据权利要求12所述的装置，还包括：在所述***区、所述边界区和所述连接区上的模制绝缘层，其中，所述模制绝缘层覆盖所述堆叠件的边缘部分，并且所述堆叠件的所述第一伪沟道结构和所述第二伪沟道结构穿过所述模制绝缘层。
15.根据权利要求12所述的装置，其中，所述单元沟道结构中的每一个还包括与所述第一沟道图案的侧壁接触的第一数据存储图案，
所述第一伪沟道结构中的每一个还包括与所述第二沟道图案的侧壁接触的第二数据存储图案，所述第二伪沟道结构还包括与所述第三沟道图案的侧壁接触的第三数据存储图案，
所述第一沟道图案、所述第二沟道图案和所述第三沟道图案包括相同的沟道材料，并且所述第一数据存储图案、所述第二数据存储图案和所述第三数据存储图案包括相同的数据存储材料。
16.一种制造半导体存储器装置的方法，包括以下步骤：
形成堆叠件，所述堆叠件包括以交替和重复方式堆叠在衬底的单元区上的栅电极和绝缘层，所述衬底包括所述单元区、***区和所述单元区与所述***区之间的边界区；
形成穿过所述单元区上的所述堆叠件的单元沟道结构，所述单元沟道结构包括接触所述衬底的第一半导体图案和所述第一半导体图案上的第一沟道图案，所述第一沟道图案接触所述第一半导体图案，所述第一半导体图案延伸至从所述衬底的表面至所述第一半导体图案的顶表面的第一高度；
在所述***区和所述边界区上形成模制绝缘层；以及
形成在所述边界区上穿过所述模制绝缘层的第一伪沟道结构，所述第一伪沟道结构与所述堆叠件间隔开，所述第一伪沟道结构包括接触所述衬底的第二半导体图案和所述第二半导体图案上的第二沟道图案，所述第二沟道图案接触所述第二半导体图案，所述第二半导体图案延伸至从所述衬底的表面至所述第二半导体图案的顶表面的第二高度，并且所述第一高度大于所述第二高度。
17.根据权利要求16所述的方法，其中，形成单元沟道结构的步骤包括在所述堆叠件与所述第一沟道图案之间形成第一数据存储图案，
形成第一伪沟道结构的步骤包括在所述模制绝缘层与所述第二沟道图案之间形成第二数据存储图案，所述第一沟道图案和所述第二沟道图案包括相同的沟道材料，所述第一数据存储图案和所述第二数据存储图案包括相同的数据存储材料。
18.根据权利要求16所述的方法，其中，所述单元区包括单元阵列区和邻近于所述单元阵列区的连接区，所述堆叠件包括在所述连接区上具有台阶结构的边缘部分，并且所述模制绝缘层覆盖所述堆叠件的边缘部分。
19.根据权利要求18所述的方法，还包括以下步骤：
形成在所述连接区上穿过所述堆叠件的边缘部分的第二伪沟道结构，
其中，形成第二伪沟道结构的步骤包括：形成与所述衬底接触的第三半导体图案和所述半导体图案上的第三沟道图案。
20.根据权利要求16所述的方法，还包括以下步骤：
在所述***区上形成***电路装置，
其中形成***电路装置的步骤包括：形成堆叠在所述衬底上的***栅极绝缘层和***栅电极以及邻近于所述***栅电极的侧壁的所述衬底中的源极/漏极区。
21.一种半导体存储器装置，包括：
衬底，其包括具有单元阵列区和连接区的单元区、与所述单元区间隔开的***区和所述单元区与所述***区之间的边界区；
堆叠件，其在所述单元区上，所述堆叠件包括在所述衬底上以交替和重复方式堆叠在彼此上的栅电极和绝缘层；以及
多个沟道结构，其在所述衬底上彼此间隔开，所述多个沟道结构各自包括半导体图案的顶部上的沟道图案，所述多个沟道结构包括在所述单元阵列区上的单元沟道结构，所述单元沟道结构竖直地延伸通过所述堆叠件，所述单元沟道结构的沟道图案的底部与所述衬底的表面间隔开第一高度，所述多个沟道结构包括所述边界区上的伪沟道结构，并且所述伪沟道结构的沟道图案的底部与所述衬底的表面间隔开第二高度，所述第二高度比所述第一高度更小。
22.根据权利要求21所述的装置，其中，所述多个沟道结构中的一些包括接触半导体图案的侧壁的栅极介电层，所述栅极介电层中的一些接触所述单元沟道结构的半导体图案的侧壁，并且所述栅极介电层中的任何一个都不邻近于所述伪沟道结构的半导体图案的侧壁。
23.根据权利要求21所述的装置，其中，所述多个沟道结构包括在所述连接区上的至少一个第一伪沟道结构，所述边界区上的所述伪沟道结构是第二伪沟道结构，所述单元沟道结构的半导体图案从所述衬底的表面延伸至所述第一高度，所述第二伪沟道结构的半导体图案从所述衬底的表面延伸至所述第二高度，所述至少一个第一伪沟道结构中的一个第一伪沟道结构的半导体图案从所述衬底的表面延伸至在所述第一高度与所述第二高度之间的高度。
24.根据权利要求21所述的装置，还包括：模制绝缘层，其覆盖所述堆叠件的边缘部分和所述边界区，其中，所述伪沟道结构穿过所述模制绝缘层，并且所述单元沟道结构不穿过所述模制绝缘层。
25.根据权利要求21所述的装置，还包括：位线，其连接至所述单元沟道结构，其中，所述多个沟道结构包括数据存储图案，所述数据存储图案包围所述多个沟道结构的沟道图案。
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