KR102353929B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 기판 상에 차례로 적층되는 게이트 전극들을 포함하고, 제1 방향을 따라 배치되는 적층 구조체들, 상기 적층 구조체들 사이들에 각각 배치되는 분리 절연막들, 각각의 상기 적층 구조체들을 관통하여 상기 기판에 연결되는 수직 기둥들, 상기 수직 기둥들 상에 배치되고, 상기 제1 방향으로 상기 적층 구조체들을 가로지르는 비트라인들, 상기 수직 기둥들과 상기 비트라인들을 연결하는 비트라인 콘택 구조체들 및 상기 분리 절연막들 상에 각각 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 셀 더미 라인들을 포함하는 반도체 장치가 제공된다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 그러나, 3차원 반도체 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 향상되고 고집적화된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 기판 상에 차례로 적층되는 게이트 전극들을 포함하고, 제1 방향을 따라 배치되는 적층 구조체들; 상기 적층 구조체들 사이들에 각각 배치되는 분리 절연막들; 각각의 상기 적층 구조체들을 관통하여 상기 기판에 연결되는 수직 기둥들; 상기 수직 기둥들 상에 배치되고, 상기 제1 방향으로 상기 적층 구조체들을 가로지르는 비트라인들; 상기 수직 기둥들과 상기 비트라인들을 연결하는 비트라인 콘택 구조체들; 및 상기 분리 절연막들 상에 각각 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 셀 더미 라인들을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 셀 어레이 영역 및 더미 영역을 포함하는 기판; 상기 기판 상에 수직적으로 적층된 게이트 전극들을 포함하고, 제1 방향을 따라 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 적층 구조체들; 각각의 상기 적층 구조체들을 관통하여 상기 기판에 연결되는 수직 기둥들; 상기 제1 방향으로 상기 적층 구조체들을 가로지르는 비트라인들; 상기 셀 어레이 영역 상의 적층 구조체들을 관통하는 수직 기둥들 상에 각각 배치되는 비트라인 콘택 구조체들; 및 수직적으로 상기 적층 구조체들과 상기 비트라인들 사이에 배치되고, 평면적으로 격자 구조을 이루며 상기 비트라인 콘택 구조체들과 중첩되지 않는 셀 더미 라인들을 포함한다.
본 발명의 실시예들에 따르면, 수직 기둥들은 비트라인 콘택 구조체들을 통해 비트라인들에 직접 연결될 수 있다. 더하여, 비트라인들의 길이 방향으로 서로 이격되고, 다른 스트링 선택 라인들에 각각 결합되는 한 쌍의 수직 기둥들은 상응하는 비트라인 콘택 구조체들을 통해 하나의 비트라인에 공통으로 연결될 수 있다. 또한, 비트라인 콘택 구조체들이 형성되지 않은 영역 상에 더미 라인들을 형성함으로써, 패턴 밀도 차이에 따른 불량의 발생을 최소화할 수 있다. 결과적으로, 신뢰성이 향상되고 고직접화된 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 4a, 도 4b 및 도 4c는 각각 도 3의 I-I', II-II' 및 III-III'에 따른 단면도들이다.
도 5a 및 도 5b는 도 4a의 A 부분에 대응하는 확대도들이다.
도 6a, 도 6c 및 도 6d는 본 발명의 실시예들에 따른 수직 기둥들, 비트라인 콘택 구조체 및 비트라인들의 배치를 설명하기 위한 도면들로, 도 3의 B 부분에 대응하는 확대 평면도들이다.
도 6b는 본 발명의 실시예들에 따른 수직 기둥들, 비트라인 콘택 구조체 및 비트라인들의 배치를 설명하기 위한 부분 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 장치의 평면도로서, 도 3의 셀 어레이 영역에 대응되는 도면이다.
도 8은 도 7의 I-I' 선에 따른 단면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 장치의 평면도로서, 도 7에 대응되는 도면이다.
도 10a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 도 3의 I-I' 선에 대응하는 단면도들이다.
도 10b 내지 도 15b는 도 3의 II-II' 선에 대응하는 단면도들이다.
도 16 및 도 18은 본 발명의 실시예들에 따른 반도체 장치의 평면도들이다.
도 17은 도 16의 A-A'에 따른 단면도이고, 도 19는 도 18의 A-A'에 따른 단면도이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 컬럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 일 실시예에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트라인들을 포함할 수 있다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드 라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드 라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 셀 어레이는 공통 소스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 예로, 공통 소스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 4a, 도 4b 및 도 4c는 각각 도 3의 I-I', II-II' 및 III-III'에 따른 단면도들이다. 도 5a 및 도 5b는 도 4a의 A 부분에 대응하는 확대도들이다.
도 3, 도 4a 내지 도 4c 및 도 5a를 참조하면, 셀 어레이 영역(CAR), 연결 영역(CNR) 및 이들 사이의 경계 영역(BDR)을 포함하는 기판(100)이 제공된다. 기판(100)은 제1 도전형, 예를 들면 p형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
기판(100) 상에 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은, 도 3에 도시된 바와 같이, 제1 방향(D1)으로 연장되고, 제1 방향(D1)과 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다. 예컨대, 적층 구조체들(ST)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장될 수 있으며, 제1 방향(D1)으로 연장하는 제1 분리 영역(140)에 의하여 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST)의 각각은 기판(100) 상에 수직적으로 번갈아 적층된 절연 패턴들(116) 및 게이트 전극들(EL)을 포함할 수 있다. 게이트 전극들(EL)은 기판(100) 상에 차례로 적층된 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인(SSL)은 각각 도 2를 참조하여 설명한 접지 선택 라인(GSL), 워드 라인들(WL0-WL3) 및 스트링 선택 라인(SSL)에 대응될 수 있다. 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)이 각각 단수로 개로 제공되고, 이들 사이에 6개의 워드 라인들(WL)이 적층된 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되지 않는다. 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)은 각각 복수 개로 제공되거나, 워드 라인들(WL)은 7개 이상일 수 있다. 게이트 전극들(EL)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다.
절연 패턴들(116)의 두께는 반도체 장치의 특성에 따라 달라질 수 있다. 일 예로, 절연 패턴들(116)은 실질적으로 서로 동일한 두께를 가질 수 있다. 다른 예로, 절연 패턴들(116) 중 일부(예컨대, 최상층의 절연 패턴)는 워드 라인들(WL) 사이의 절연 패턴들(116)보다 두껍게 형성될 수 있다. 절연 패턴들(116)은 예컨대, 실리콘 산화막을 포함할 수 있다. 기판(100)과 적층 구조체들(ST) 사이에 버퍼 절연막(105)이 배치될 수 있다. 버퍼 절연막(105)은 그 위에 형성되는 절연 패턴들(116)보다 얇은 두께를 가질 수 있다. 버퍼 절연막(105)은 예컨대, 실리콘 산화막일 수 있다.
적층 구조체들(ST)은 연결 영역(CNR)에서 계단식 구조(stepwise structure)를 가질 수 있다. 상세하게, 연결 영역(CNR)에서 적층 구조체들(ST)의 높이는, 셀 어레이 영역(CAR)에서 멀어질수록(즉, 제1 방향(D1)을 따라) 계단식으로 감소될 수 있다. 달리 얘기하면, 게이트 전극들(EL)의 면적은, 기판(100)의 상면에서 멀어질수록 감소될 수 있다. 요컨대, 연결 영역(CNR)에서 게이트 전극들(EL)의 일측벽들은 서로 다른 수평적 위치에 배치될 수 있으며, 최상층의 게이트 전극(예컨대, 스트링 선택 라인(SSL))을 제외한 게이트 전극들(EL)의 각각은, 그것의 상부에 위치하는 다른 게이트 전극(EL)에 의해 노출되는 단부를 가질 수 있다.
서로 인접한 적층 구조체들(ST) 사이에 제1 분리 절연막(142)이 배치될 수 있다. 즉, 제1 분리 영역(140) 내에 제1 분리 절연막(142)이 제공될 수 있다. 제1 분리 절연막(142)은 서로 인접한 적층 구조체들(ST)의 게이트 전극들(EL)을 수평적으로 분리할 수 있다. 제1 분리 절연막(142) 아래의 기판(100) 내에 공통 소스 영역(CSR)이 제공될 수 있다. 공통 소스 영역(CSR)은 기판(100) 내에서 제1 방향(D1)으로 연장할 수 있다. 공통 소스 영역(CSR)은, 제1 도전형과 다른 제2 도전형(예를 들면, N형)을 가질 수 있다. 도 4c에 도시된 바와 같이, 공통 소스 플러그(144)가 제1 분리 절연막(142)을 관통하여 공통 소스 영역(CSR)에 접속될 수 있다. 예컨대, 공통 소스 플러그(144)는 제1 분리 절연막(142)을 관통하여 공통 소스 영역(CSR)에 국소적으로 접속될 수 있다. 즉, 공통 소스 플러그(144)는 기둥 형상을 가질 수 있다. 서로 다른 제1 분리 절연막들(142)을 각각 관통하는 공통 소스 플러그들(144)은 제2 방향(D2)을 따라 배치될 수 있으며, 제2 방향(D2)으로 연장하는 하나의 공통 소스 라인(CSL)에 전기적으로 공통 연결될 수 있다. 아울러, 도시하지는 않았지만, 하나의 제1 분리 절연막(142) 내에는 제1 방향(D1)을 따라 배치되는 복수 개의 공통 소스 플러그들(144)이 제공될 수 있다.
적층 구조체들(ST)을 관통하여 기판(100) 노출하는 수직 홀들(125) 내에 수직 기둥들(VP)이 제공될 수 있다. 수직 기둥들(VP)은 적층 구조체들(ST)을 관통하여 기판(100)에 접속될 수 있다. 또한, 수직 기둥들(VP)은 게이트 전극들(EL)과 결합할 수 있다. 수직 기둥들(VP)은 기판(100)으로부터 위로 연장되는(즉, 제3 방향(D3)으로 연장되는) 장축을 가질 수 있다. 수직 기둥들(VP)의 상단에는 도전 패드(D)가 위치할 수 있다. 도전 패드(D)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
수직 기둥들(VP)은 반도체 물질 또는 도전성 물질을 포함할 수 있다. 일 실시예에 따르면, 수직 기둥들(VP) 각각은, 도 5a에 도시된 바와 같이, 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다. 일 예로, 하부 및 상부 반도체 패턴들(LSP, USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 서로 다른 결정 구조를 가질 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 언도프트 상태이거나, 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다.
하부 반도체 패턴(LSP)은 접지 선택 라인(GSL)을 관통하여, 기판(100)과 직접 접촉할 수 있다. 하부 반도체 패턴(LSP)의 하단은 기판(100) 내로 삽입될 수 있다. 상부 반도체 패턴(USP)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태를 가질 수 있다. 이 경우, 제1 반도체 패턴(SP1)의 내부는 충진 절연막(127)으로 채워질 수 있다. 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)의 내벽과 하부 반도체 패턴(LSP)의 상면과 접촉될 수 있다. 즉, 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 제2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다. 하부 반도체 패턴(LSP)과 접지 선택 라인(GSL) 사이에는 게이트 절연막(GD)이 개재될 수 있다. 게이트 절연막(GD)은 일 예로, 실리콘 산화막일 수 있다.
다른 실시예에 따르면, 수직 기둥들(VP)의 하부 반도체 패턴(LSP)은 생략될 수 있다. 즉, 수직 기둥들(VP)은, 도 5b에 도시된 바와 같이, 제1 및 제2 반도체 패턴들(SP1, SP2)로 구성될 수 있다. 제1 반도체 패턴들(SP1)은 접지 선택 라인(GSL)을 관통하여, 기판(100)과 직접 접촉할 수 있다. 그리고, 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)의 내벽 및 기판(100)과 상면과 접촉될 수 있다. 즉, 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)과 기판(100)을 전기적으로 연결할 수 있다. 제1 반도체 패턴(SP1)의 바닥면은 기판(100)의 상면보다 낮은 레벨에 위치할 수 있다.
하나의 적층 구조체(ST)를 관통하는 수직 기둥들(VP)은, 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향을 따라 지그재그 형태로 배치되는 제1 내지 제4 수직 기둥들(VP1, VP2, VP3, VP4)을 포함할 수 있다. 예컨대, 제1 및 제3 수직 기둥들(VP1, VP3)은 제2 방향(D2)으로 서로 인접할 수 있으며, 제2 및 제4 수직 기둥들(VP2, VP4)에 대해 사선 방향에 배치될 수 있다. 제1 내지 제4 수직 기둥들(VP1-VP4)은 각각 제1 방향(D1)을 따라 배치되어 제1 내지 제4 열들을 이룰 수 있다. 일 실시예에 따르면, 하나의 스트링 선택 라인(SSL)에 결합되는(달리 얘기하면, 하나의 적층 구조체(ST)를 관통하는) 제1 내지 제4 수직 기둥들(VP1-VP4)과 인접한 다른 스트링 선택 라인(SSL)에 결합되는 제1 내지 제4 수직 기둥들(VP1-VP4)은 제1 분리 절연막(142)을 사이에 두고 서로 미러 대칭적(mirror symmetry)으로 배치될 수 있다. 본 실시예에서, 각각의 적층 구조체들(ST)을 관통하는 4개의 열들의 수직 기둥들(VP1-VP4)을 도시하였으나, 이에 한정되는 것은 아니다. 하나의 스트링 선택 라인(SSL)을 관통하는 수직 기둥들(VP)의 열의 개수는 다양하게 변경될 수 있다.
복수의 열들을 이루는 수직 기둥들(VP) 중 일부는 더미 수직 기둥들(DVP1, DVP2)일 수 있다. 예컨대, 더미 수직 기둥들(DVP1, DVP2)은 셀 어레이 영역(CAR) 상에 제공되는 제1 더미 수직 기둥들(DVP1) 및 경계 영역(BDR) 상에 제공되는 제2 더미 수직 기둥들(DVP2)을 포함할 수 있다. 평면적으로, 제1 더미 수직 기둥들(DVP1)은 공통 소스 라인(CSL)의 일측 또는 타측에 인접하여 제2 방향(D2)을 따라 지그재그 형태로 배치될 수 있다. 더미 수직 기둥들(DVP1, DVP2) 상에는 비트라인 하부 콘택(152) 및/또는 비트라인 상부 콘택(172)이 배치되지 않을 수 있다. 결과적으로, 더미 수직 기둥들(DVP1, DVP2)은 비트라인들(BL1, BL2)과 연결되지 않을 수 있다. 도시하지는 않았지만, 더미 수직 기둥들은 연결 영역(CNR)에도 제공되어 적층 구조체들(ST)을 관통할 수 있다.
데이터 저장막(DS)이 적층 구조체들(ST)과 수직 기둥들(VP) 사이에 배치될 수 있다. 데이터 저장막(DS)은 도 5a에 도시된 바와 같이, 적층 구조체들(ST)을 관통하는 수직 절연층(VL)과, 게이트 전극들(EL)과 수직 절연층(VL) 사이에서 게이트 전극들(EL)의 상면들 및 하면들로 연장되는 수평 절연층(HL)을 포함할 수 있다. 일 실시예에 따르면, 반도체 장치는 낸드 플래시 메모리 장치일 수 있다. 예를 들어, 데이터 저장막(DS)은 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 더 구체적인 예로, 전하 저장막(CTL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride) 또는 나노크리스탈 실리콘(nanocrystalline Si) 중의 적어도 하나를 포함할 수 있다. 터널 절연막은 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 예로, 터널 절연막은 실리콘 산화막일 수 있다. 블로킹 절연막은 실리콘 산화막을 포함하는 제1 불로킹 절연막, 및 알루미늄 산화막 또는 하프늄 산화막과 같은 고유전막을 포함하는 제2 블로킹 절연막 중 적어도 하나를 포함할 수 있다. 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 수직 기둥들(VP)과 전극들 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
매립 절연막(120)이 기판(100)의 전면 상에 배치되어 복수의 적층 구조체들(ST)을 덮을 수 있다. 연결 영역(CNR)에서 매립 절연막(120)의 수직적 두께는, 셀 어레이 영역(CAR)으로부터 멀어질수록 계단식으로 증가할 수 있다. 매립 절연막(120)은 평탄화된 상면을 가질 수 있다. 수직 기둥들(VP)의 상면은 매립 절연막(120)의 상면과 실질적으로 동일한 높이를 가질 수 있다. 즉, 수직 기둥들(VP)의 상면은 매립 절연막(120)의 상면과 공면을 이룰 수 있다. 매립 절연막(120) 상에 제1, 제2 및 제3 층간 절연막들(150, 160, 170)이 차례로 배치되어, 적층 구조체들(ST)을 덮을 수 있다. 매립 절연막(120) 및 층간 절연막들(150, 160, 170)의 각각은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및 실리콘 산화막보다 낮은 유전율을 갖는 low-k 절연막 중 적어도 하나를 포함할 수 있다.
셀 어레이 영역(CAR)의 제3 층간 절연막(170) 상에 비트라인들(BL1, BL2)이 배치될 수 있다. 비트라인들(BL1, BL2)은 제2 방향(D2)으로 연장되어 적층 구조체들(ST)을 가로지를 수 있다. 비트라인들(BL1, BL2)은 제1 방향(D1)을 따라 교번적으로 배치되는 제1 비트라인(BL1) 및 제2 비트라인(BL2)을 포함할 수 있다. 본 발명의 실시예들에 따르면, 제1 및 제2 비트라인들(BL1, BL2)의 각각은, 상응하는 비트라인 콘택 구조체들(BCS)을 통해 제2 방향(D2)으로 이격된 적어도 한 쌍의 수직 기둥들(VP)에 공통으로 연결될 수 있다. 예컨대, 도 3에 도시된 바와 같이, 제1 비트라인(BL1)은 제1 분리 절연막(142)을 사이에 두고 제2 방향(D2)으로 서로 이격된 한 쌍의 제1 수직 기둥들(VP1)과 전기적으로 공통 연결될 수 있다. 그리고, 제2 비트라인(BL2)은 제1 분리 절연막(142)을 사이에 두고 제2 방향(D2)으로 서로 이격된 한 쌍의 제3 수직 기둥들(VP3)과 전기적으로 공통 연결될 수 있다. 즉, 하나의 비트 라인(BL1 또는 BL2)에 공통으로 연결된 한 쌍의 수직 기둥들(VP)은 제2 방향(D2)으로 서로 이격되어 서로 다른 스트링 선택 라인들(SSL)에 각각 결합될 수 있다. 한편, 경계 영역(BDR)의 제3 층간 절연막(170) 상에는 비트라인들(BL1, BL2)이 제공되지 않을 수 있다.
비트라인 콘택 구조체들(BCS)의 각각은 비트라인 하부 콘택(152) 및 비트라인 상부 콘택(172)을 포함할 수 있다. 비트라인 하부 콘택(152)은 제1 층간 절연막(150)을 관통하여 수직 기둥(VP)에 접속될 수 있다. 비트라인 상부 콘택(172)은 제2 및 제3 층간 절연막들(160, 170)을 관통할 수 있으며, 상응하는 비트라인(BL1 또는 BL2)과 비트라인 하부 콘택(152)을 연결할 수 있다. 즉, 비트라인 상부 콘택(172)의 상면은 비트라인(BL1 또는 BL2)과 접할 수 있고, 그의 하면은 비트라인 하부 콘택(152)과 접할 수 있다. 이하, 도 6a 내지 도 6d를 참조하여, 수직 기둥들(VP), 비트라인 콘택 구조체(BCS) 및 비트라인들(BL1, BL2)의 배치가 보다 자세히 설명된다. 도 6a, 도 6c 및 도 6d는 본 발명의 실시예들에 따른 수직 기둥들, 비트라인 콘택 구조체 및 비트라인들의 배치를 설명하기 위한 도면들로, 도 3의 B 부분에 대응하는 확대 평면도들이다. 도 6b는 본 발명의 실시예들에 따른 수직 기둥들, 비트라인 콘택 구조체 및 비트라인들의 배치를 설명하기 위한 부분 단면도이다.
도 6a 및 도 6b를 참조하면, 수직 기둥(VP)의 상면의 중심(또는 수직 기둥(VP)의 중심축, C1)과 비트라인 상부 콘택(172)의 상면의 중심(또는 상부 콘택(172)의 중심축, C3)은 서로 오프셋 될 수 있다. 즉, 비트라인 상부 콘택(172)은 그 아래의 수직 기둥(VP)의 상면의 중심(C1)을 기준으로 일정 방향으로 쉬프트 될 수 있다. 예컨대, 각각의 비트라인 상부 콘택들(172)의 상면의 중심(C3)은 수직 기둥(VP)의 상면의 중심(C1)을 기준으로 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 쉬프트 될 수 있다.
구체적으로, 도 6a에 도시된 바와 같이, 제1 수직 기둥(VP1) 상의 비트라인 상부 콘택(172)은 제1 방향(D1)의 반대 방향으로 쉬프트되어 제1 비트라인(BL1)과 중첩되고, 제2 비트라인(BL2)과는 이격될 수 있다. 또한, 제3 수직 기둥(VP3) 상의 비트라인 상부 콘택(172)은 제1 방향(D1)으로 쉬프트되어 제2 비트라인(BL2)과 중첩되고, 제1 비트라인(BL1)과는 이격될 수 있다. 이에 따라, 제2 방향(D2)으로 서로 이격되어 하나의 스트링 선택 라인(SSL)에 결합된 한 쌍의 수직 기둥들(VP1, VP3)이 서로 다른 비트라인들(BL1, BL2)에 각각 연결될 수 있다. 일 실시예에 따르면, 비트라인 하부 콘택(152)의 상면의 중심(C2)과 수직 기둥(VP)의 상면의 중심(C1)이, 기판(100)의 상면에 수직한 제3 방향(D3)으로 정렬될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
다른 실시예에 따르면, 비트라인 하부 콘택(152)의 상면의 중심(C2)과 수직 기둥(VP)의 상면의 중심(C1)은 서로 오프셋될 수 있다. 예컨대, 도 6c에 도시된 바와 같이, 비트라인 하부 콘택(152)의 상면의 중심(C2)은 그 아래의 제1 수직 기둥(VP1)의 상면의 중심(C1)을 기준으로 제1 방향(D1)의 반대 방향으로 쉬프트 될 수 있다. 또는, 비트라인 하부 콘택(152)의 상면의 중심(C2)은 그 아래의 제3 수직 기둥(VP3)의 상면의 중심(C1)을 기준으로 제1 방향(D1)으로 쉬프트 될 수 있다.
또 다른 실시예에 따르면, 비트라인 상부 콘택(172)의 상면의 중심(C3)은 수직 기둥(VP)의 상면의 중심(C1)을 기준으로 사선 방향으로 쉬프트될 수 있다. 여기서, 사선 방향이란 제1 및 제2 방향들(D1, D2) 모두와 교차하는 방향을 의미한다. 예컨대, 도 6d에 도시된 바와 같이, 비트라인 하부 콘택(152)의 상면의 중심(C2)은 그 아래의 제1 수직 기둥(VP1)의 상면의 중심(C1)을 기준으로 제1 사선 방향(D4)으로 쉬프트 될 수 있다. 또는, 비트라인 하부 콘택(152)의 상면의 중심(C2)은 그 아래의 제3 수직 기둥(VP3)의 상면의 중심(C1)을 기준으로 제2 사선 방향(D5)으로 쉬프트 될 수 있다.
한편, 비트라인 상부 콘택(172)은, 도 6a, 도 6c 및 도 6d에 도시된 바와 같이, 장축 및 단축을 갖는 타원형의 평면 형상을 가질 수 있다. 예컨대, 비트라인 상부 콘택(172)의 장축은 제2 방향(D2)에 평행할 수 있고, 단축은 제1 방향(D1)에 평행할 수 있다. 더하여, 도 6b에 도시된 바와 같이, 비트라인 상부 콘택(172)의 수직적 길이는 비트라인 하부 콘택(152)의 수직적 길이보다 클 수 있다.
계속해서, 도 3, 도 4a 내지 도 4c 및 도 5a를 참조하면, 제2 층간 절연막(160) 내에 더미 라인들(162, 164, 166)이 배치될 수 있다. 더미 라인들(162, 164, 166)은 셀 어레이 영역(CAR) 상의 제2 층간 절연막(160) 내에 배치되는 셀 더미 라인들(162, 164), 및 경계 영역(BDR) 상의 제2 층간 절연막(160) 내에 배치되는 주변 더미 라인들(166)을 포함할 수 있다. 셀 및 주변 더미 라인들(162, 164, 166)은 제2 층간 절연막(160)의 상면과 공면을 이룰 수 있다. 달리 얘기하면, 셀 및 주변 더미 라인들(162, 164, 166)의 상면들은 비트라인 하부 콘택들(152)의 상면들보다 높고, 비트라인 상부 콘택들(172)의 상면들보다 낮을 수 있다.
셀 더미 라인들(162, 164)은 비트라인 하부 콘택들(152)이 형성되지 않은 영역 상에 제공될 수 있다. 예컨대, 셀 더미 라인들(162, 164)은 서로 인접한 적층 구조체들(ST) 사이의 제1 분리 절연막(142) 상에 배치되는 제1 셀 더미 라인(162), 및 공통 소스 라인(CSL)의 아래에 배치되는 제2 셀 더미 라인(164)을 포함할 수 있다. 즉, 평면적으로 제1 셀 더미 라인(162)은 제1 분리 절연막(142)과 중첩될 수 있고, 제2 셀 더미 라인(164)은 공통 소스 라인(CSL)과 중첩될 수 있다. 전술한 바와 같이, 공통 소스 라인(CSL)에 인접한 수직 기둥들은 제1 더미 수직 기둥들(DVP1)에 해당하고, 제1 더미 수직 기둥들(DVP1) 상에는 비트라인 하부 콘택들(152)이 배치되지 않는다. 한편, 공통 소스 라인(CSL)은 비트라인들(BL1, BL2)과 동일한 레벨에 위치할 수 있다. 즉, 공통 소스 라인(CSL)은 셀 어레이 영역(CAR)의 제3 층간 절연막(170) 상에 배치되며, 비트라인들(BL1, BL2) 사이에 개재될 수 있다.
일 실시예에 따르면, 복수 개의 제1 셀 더미 라인들(162)이 제2 방향(D2)으로 이격된 제1 분리 절연막들(142) 상에 각각 배치되어 제1 방향(D1)으로 연장될 수 있다. 또한, 제2 셀 더미 라인(164)은 공통 소스 라인(CSL)을 따라 제2 방향(D2)으로 연장되어 복수의 제1 셀 더미 라인들(162)과 연결될 수 있다. 즉, 제2 셀 더미 라인(164)은 각각의 제1 셀 더미 라인들(162)과 부분적으로 중첩될 수 있다. 도시하지는 않았지만, 제2 셀 더미 라인(164)은 복수 개로 제공되어 제1 방향(D1)을 따라 배치될 수 있다. 이 경우, 제1 및 제2 셀 더미 라인들(162, 164)은 격자 구조를 이룰 수 있다.
각각의 공통 소스 플러그들(144)과 제2 셀 더미 라인(164) 사이에 제1 하부 콘택들(154)이 배치될 수 있다. 즉, 제1 하부 콘택들(154)의 각각은 셀 어레이 영역(CAR) 상의 제1 층간 절연막(150) 내에 배치되어 상응하는 공통 소스 플러그(144)와 제2 셀 더미 라인(164)을 연결할 수 있다. 제2 방향(D2)을 따라 배치되는 복수의 제1 하부 콘택들(154)은 하나의 제2 셀 더미 라인(164)에 공통으로 연결될 수 있다.
제2 셀 더미 라인(164)과 공통 소스 라인(CSL) 사이에 제1 상부 콘택(174)이 배치될 수 있다. 즉, 제1 상부 콘택(174)은 셀 어레이 영역(CAR) 상의 제3 층간 절연막(170) 내에 배치되어 제2 셀 더미 라인(164)과 공통 소스 라인(CSL)을 연결할 수 있다. 제1 상부 콘택(174)은 복수 개로 제공될 수 있으며, 복수 개의 제1 상부 콘택들(174)은 제2 방향(D2)을 따라 배치될 수 있다. 평면적으로, 공통 소스 플러그들(144), 제1 하부 콘택들(154), 및 제1 상부 콘택들(174)은 제1 및 제2 셀 더미 라인들(162, 164)이 교차하는 지점들에 위치할 수 있다. 결과적으로, 공통 소스 라인(CSL)은 제1 상부 콘택들(174), 제2 셀 더미 라인(164) 및 제1 하부 콘택들(154)을 통해 복수의 공통 소스 플러그들(144)과 전기적으로 연결될 수 있다.
주변 더미 라인들(166)은 셀 더미 라인들(162, 164)로부터 이격되어 경계 영역(BDR) 상의 제2 층간 절연막(160)에 배치될 수 있다. 주변 더미 라인들(166)은 제1 방향(D1)을 따라 배치되고, 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 본 예에서, 경계 영역(BDR) 상에 3개의 주변 더미 라인들(166)이 배치되는 것으로 도시되었으나, 이에 한정되는 것은 아니다.
연결 영역(CNR) 상에, 수직적으로 적층된 게이트 전극들(EL)을 주변 로직 회로들(예를 들어, 디코더)과 연결하기 위한 배선 구조체가 배치될 수 있다. 상세하게, 연결 영역(CNR) 상에 매립 절연막(120)을 관통하여 게이트 전극들(EL)의 단부들에 접속하는 콘택 플러그들(148)이 배치될 수 있다. 콘택 플러그들(148)의 상면들은 매립 절연막(120)의 상면과 공면을 이룰 수 있으며, 콘택 플러그들(148)의 수직적 길이는 셀 어레이 영역(CAR)으로부터 멀어질수록 증가될 수 있다. 콘택 플러그들(148) 상에 제2 하부 콘택들(156)이 각각 배치될 수 있다. 제2 하부 콘택들(156)은 제1 층간 절연막(150)을 관통하여 콘택 플러그들(148)에 접속될 수 있다. 콘택 플러그들(148)은 금속 물질(예컨대, 텅스텐) 및 도전성 금속질화물(예컨대, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물) 중 적어도 하나를 포함할 수 있다.
연결 영역(CNR) 상의 제2 층간 절연막(160) 내에 제1 방향(D1)을 따라 배치되는 하부 배선들(168)이 제공될 수 있다. 하부 배선들(168)의 각각은 제2 방향(D2)으로 서로 이격된 한 쌍의 제2 하부 콘택들(156)과 공통으로 접할 수 있다. 이에 따라, 하부 배선들(168)의 각각은 제2 방향(D2)으로 서로 이격된 한 쌍의 콘택 플러그들(148)과 공통으로 연결될 수 있다. 하부 배선들(168)은 제2 방향(D2)의 장축을 갖는 바(bar) 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 하부 배선들(168)의 상면은 제2 층간 절연막(160)의 상면과 공면을 이룰 수 있다.
하부 배선들(168) 상에 상부 배선들(180)이 배치될 수 있다. 상부 배선들(180)은 비트라인들(BL1, BL2)과 동일한 레벨에 위치할 수 있다. 즉, 상부 배선들(180)은 연결 영역(CNR)의 제3 층간 절연막(170) 상에 배치될 수 있다. 상부 배선들(180)은 제2 상부 콘택들(176)을 통해 하부 배선들(168)에 연결될 수 있다. 제2 상부 콘택들(176)은 연결 영역(CNR)의 제3 층간 절연막(170) 내에 배치될 수 있다. 제2 상부 콘택들(176)은 평면적으로 제1 분리 절연막(142)과 중첩되고, 제1 방향(D1)을 따라 이격되어 배치될 수 있다. 일 실시예에 따르면, 상부 배선들(180)의 각각은 제1 방향(D1)으로 연장되는 제1 부분, 및 제1 부분의 일단으로부터 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향으로 연장되는 제2 부분을 포함할 수 있다. 즉, 상부 배선들(180)의 각각은'L'자 형상을 가질 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 상부 배선들(180)의 제2 부분들은 제2 상부 콘택들(176)과 접할 수 있다. 또한, 상부 배선들(180)의 제2 부분들의 제2 방향(D2)의 길이는 셀 어레이 영역(CAR)에 인접할수록 증가할 수 있다.
상술한 콘택들(152, 154, 156, 172, 174, 176), 더미 라인들(162, 164, 166), 비트라인들(BL1, BL2), 공통 소스 라인(CSL), 및 배선들(168, 180)의 각각은 금속 물질(예컨대, 텅스턴 또는 구리) 및 도전성 금속질화물(예컨대, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물) 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 콘택들(152, 154, 156, 172, 174, 176), 더미 라인들(162, 164, 166) 및 하부 배선들(168)은 제1 금속 물질(예컨대, 텅스텐)을 포함할 수 있고, 비트라인들(BL1, BL2), 공통 소스 라인(CSL) 및 상부 배선들(180)은 제2 금속 물질(예컨대, 구리)를 포함할 수 있다.
본 발명의 실시예들에 따르면, 수직 기둥들(VP)은 비트라인 콘택 구조체들(BCS)을 통해 비트라인들(BL1, BL2)에 직접 연결될 수 있다. 더하여, 제2 방향(D2)으로 이격되어 서로 다른 스트링 선택 라인들(SSL)에 각각 결합되는 한 쌍의 수직 기둥들(VP)은 상응하는 비트라인 콘택 구조체들(BCS)을 통해 하나의 비트라인(BL1 또는 BL2)에 공통으로 연결될 수 있다. 즉, 본 발명의 실시예들의 경우, 제2 방향(D2)으로 서로 인접한 비트라인 하부 콘택들(152)의 쌍들을 연결하기 위한 보조 배선들이 생략될 수 있다. 일반적으로, 보조 배선들은 셀 어레이 영역(CAR) 상의 제2 층간 절연막(160) 내에 형성되며, 연결 영역(CNR) 상의 하부 배선들(168)과 동시에 형성될 수 있다. 보조 배선들 없이 하부 배선들(168)을 형성하는 경우, 셀 어레이 영역(CAR)과 연결 영역(CNR) 간의 패턴 밀도 차이에 따른 불량(예컨대, CMP 공정에 따른 디싱(dishing))이 발생될 수 있다. 그러나, 본 발명의 실시예들에 따르면, 셀 어레이 영역(CAR) 및 경계 영역(BDR) 상의 제2 층간 절연막(160) 내에 더미 라인들(162, 164, 166)을 형성함으로써, 상술한 패턴 밀도 차이에 따른 불량의 발생을 최소화할 수 있다. 결과적으로, 신뢰성이 향상되고 고직접화된 반도체 소자가 제공될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 장치의 평면도로서, 도 3의 셀 어레이 영역에 대응되는 도면이다. 도 8은 도 7의 I-I' 선에 따른 단면도이다. 설명의 간소화를 위해, 도 3, 도 4a 내지 도 4c 및 도 5a를 참조하여 앞서 설명된 반도체 장치와 동일한 기술적 특징들에 대한 상세한 설명은 생략될 수 있다.
도 7 및 도 8을 참조하면, 적층 구조체들(ST)의 각각의 스트링 선택 라인(SSL)은 두 개의 스트링 선택 라인들로 분리될 수 있다. 예컨대, 적층 구조체들(ST)의 각각은 제2 분리 절연막(146)을 사이에 두고 제2 방향(D2)으로 이격된 제1 스트링 선택 라인(SSL1) 및 제2 스트링 선택 라인(SSL2)을 포함할 수 있다. 제2 분리 절연막(146)은 제2 분리 영역(145) 내에 제공될 수 있다. 제2 분리 영역(145)은 스트링 선택 라인만(SSL)을 분리하며, 그 아래의 게이트 전극들(EL)을 분리하지 않을 수 있다. 즉, 도 8에 도시된 바와 같이, 제2 분리 절연막(146)의 하면은 최상층의 워드라인(WL)의 상면보다 높고 스트링 선택 라인(SSL)의 하면과 같거나 낮을 수 있다.
다른 관점에서, 본 발명의 실시예들에 따른 분리 절연막들은 제2 방향(D2)으로 이격된 제1 분리 절연막(142)과 제2 분리 절연막(146)을 포함하고, 제1 및 제2 분리 절연막들(142, 146)은 스트링 선택 라인들을 정의할 수 있다. 제2 방향(D2)으로 이격된 분리 절연막들 중 적어도 하나는 워드라인들(WL)을 제2 방향(D2)으로 분리하는 분리 절연막일 수 있다. 본 실시예에서, 제1 분리 절연막(142)은 워드라인들(WL)을 제2 방향(D2)으로 분리하는 분리 절연막이고, 제2 분리 절연막(146)은 스트링 선택 라인(SSL)을 분리하는 분리 절연막일 수 있다. 제2 분리 절연막(146)의 폭은 제1 분리 절연막(142)의 폭보다 작을 수 있다. 제1 및 제2 분리 절연막들(142, 146)은 제2 방향(D2)을 따라 교번적으로 배치될 수 있다.
하나의 적층 구조체(ST)를 관통하는 수직 기둥들(VP)은, 제2 방향(D2)을 따라 지그재그 형태로 배열되는 제1 내지 제8 수직 기둥들(VP1, VP2, VP3, VP4, VP5, VP6, VP7, VP8)을 포함할 수 있다. 제1 내지 제4 수직 기둥들(VP1-VP4)은 제1 스트링 선택 라인(SSL1)과 결합될 수 있고, 제5 내지 제8 수직 기둥들(VP5-VP8)은 제2 스트링 선택 라인(SSL2)과 결합될 수 있다. 예컨대, 제1 및 제3 수직 기둥들(VP1, VP3)은 제2 방향(D2)으로 서로 인접할 수 있으며, 제2 및 제4 수직 기둥들(VP2, VP4)에 대해 사선 방향에 배치될 수 있다. 마찬가지로, 제5 및 제7 수직 기둥들(VP5, VP7)은 제2 방향(D2)으로 서로 인접할 수 있으며, 제6 및 제8 수직 기둥들(VP6, VP8)에 대해 사선 방향에 배치될 수 있다. 제1 내지 제8 수직 기둥들(VP1-VP8)의 각각은 복수 개로 제공되어 제1 방향(D1)을 따라 열을 구성할 수 있다. 평면적 관점에서, 제1 스트링 선택 라인(SSL1)을 관통하는 제1 내지 제4 수직 기둥들(VP1-VP4)과 제2 스트링 선택 라인(SSL2)을 관통하는 제5 내지 제8 수직 기둥들(VP5-VP8)은 제2 분리 절연막(146)을 사이에 두고 미러 대칭적(mirror symmetry)으로 배치될 수 있다. 예컨대, 제4 수직 기둥(VP4)과 제8 수직 기둥(VP8)은 제2 분리 절연막(146)을 사이에 두고 제2 방향(D2)으로 서로 인접할 수 있다.
본 실시예에 따르면, 더미 수직 기둥들은 셀 어레이 영역(CAR) 상에 제공되는 제3 더미 수직 기둥들(DVP3)을 더 포함할 수 있다. 제3 더미 수직 기둥들(DVP3)은 제2 분리 절연막(146)을 관통하고, 제1 방향(D1)을 따라 배치되어 열을 이룰 수 있다. 제3 더미 수직 기둥들(DVP3)은, 제1 및 제2 더미 수직 기둥들(DVP1, DVP2)과 마찬가지로 수직 기둥들(VP)과 동일한 구조를 가지나, 그 위에 비트라인 하부 콘택들(152)이 제공되지 않는 수직 기둥들일 수 있다. 달리 얘기하면, 제2 분리 절연막(146)에 의하여 분리되는 스트링 선택 라인들(SSL1, SSL2)을 포함하는 적층 구조체(ST)에 9열의 수직 기둥들이 제공되는 경우, 5번째 열의 수직 기둥들은 제3 더미 수직 기둥들(DVP3)일 수 있다.
그 외 구성들은 도 3, 도 4a 내지 도 4c, 및 도 5a를 참조하여 설명한 바와 동일, 유사할 수 있다. 또한, 도시하지는 않았지만, 도 5b, 도 6a 내지 도 6d의 실시예도 본 실시예에 적용될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 장치의 평면도로서, 도 7에 대응되는 도면이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략하고, 도 7 및 도 8의 실시예와의 차이점을 위주로 설명한다.
도 9를 참조하면, 제2 셀 더미 라인(164)은 그의 양측벽들로부터 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 돌출된 돌출부들(164P)을 포함할 수 있다. 서로 가장 인접한 돌출부들(164P)은 서로 반대되는 방향으로 돌출될 수 있다. 즉, 돌출부들(164P)은 제2 방향(D2)을 따라 지그재그 형태로 배치될 수 있다. 평면적 관점에서, 돌출부들(164P)의 각각은 그 아래의 제1 더미 수직 기둥(DVP1) 또는 제3 더미 수직 기둥(DVP3)과 중첩될 수 있다. 본 실시예의 제2 셀 더미 라인(164)은 도 3, 도 4a 내지 도 4c, 및 도 5a의 실시예에도 적용될 수 있다.
도 10a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 도 3의 I-I' 선에 대응하는 단면도들이다. 도 10b 내지 도 15b는 도 3의 II-II' 선에 대응하는 단면도들이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 3, 도 10a 및 도 10b를 참조하면, 셀 어레이 영역(CAR), 연결 영역(CNR) 및 이들 사이의 경계 영역(BDR)을 포함하는 기판(100)이 제공된다. 기판(100)은 제1 도전형, 예를 들면 p형을 갖는 반도체 기판일 수 있다.
기판(100)의 전면 상에 박막 구조체(110)가 형성될 수 있다. 박막 구조체(110)는 기판(100) 상에 번갈아 반복적으로 적층된 희생막들(112) 및 절연막들(114)을 포함할 수 있다. 희생막들(112)은 절연막들(114)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 희생막들(112)은 실리콘막, 실리콘 카바이드, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 절연막들(114)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 희생막들(112)과 다른 물질일 수 있다. 일 실시예에 있어서, 희생막들(112)은 실리콘 질화막으로 형성되고, 절연막들(114)은 실리콘 산화막으로 형성될 수 있다. 다른 실시예에 있어서, 희생막들(112)은 실리콘막으로 형성되고, 절연막들(114)은 실리콘 산화막으로 형성될 수 있다. 희생막들(112) 및 절연막들(114)은 일 예로, 화학적 기상 증착 방법에 의하여 형성될 수 있다. 절연막들(114)은 동일한 두께를 가지거나, 절연막들(114) 중 일부는 두께가 다를 수도 있다. 예컨대, 최상층의 절연막의 두께는 다른 절연막들의 두께보다 두꺼울 수 있다.
박막 구조체(110)는 연결 영역(CNR)에서 계단식 구조(stepwise structure)를 가질 수 있다. 박막 구조체(110)의 희생막들(112)과 절연막들(114)의 끝단 부분들은 연결 영역(CNR)에 배치될 수 있으며, 희생막들(112)의 일 측벽들은 연결 영역(CNR)에서 서로 다른 수평적 위치에 배치될 수 있다. 나아가, 희생막들(112)의 일측벽들 간의 수평적 거리는 실질적으로 균일할 수 있다.
박막 구조체(110)를 형성하는 것은, 기판(100)의 전면 상에 교대로 적층된 희생막들(112) 및 절연막들(114)을 포함하는 예비 박막 구조체를 형성하는 것, 및 예비 박막 구조체를 패터닝하는 것을 포함할 수 있다. 예비 박막 구조체의 패터닝은, 마스크 패턴(미도시)의 수평적 면적을 감소시키는 공정과, 예비 박막 구조체를 이방성 식각하는 공정을 번갈아 반복적으로 수행하는 것을 포함할 수 있다. 이와 같은 공정들을 번갈아 반복적으로 수행함에 따라, 연결 영역(CNR)에서 절연막들(114)의 끝단 부분들이 하부에서부터 순차적으로 노출될 수 있다. 다시 말해, 연결 영역(CNR)에서 절연막들(114) 각각의 상면이 노출될 수 있다.
박막 구조체(110)의 형성 전에, 기판(100) 상에 버퍼 절연막(105)이 형성될 수 있다. 일 예로, 버퍼 절연막(105)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이와 달리, 버퍼 절연막(105)은 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다. 버퍼 절연막(105)은 그 위에 형성되는 희생막들(112) 및 절연막들(114)보다 얇은 두께를 가질 수 있다.
기판(100) 상에 박막 구조체(110)를 덮는 매립 절연막(120)이 형성될 수 있다. 매립 절연막(120)은 증착 기술을 이용하여 박막 구조체(110)를 덮는 절연막을 형성한 후 평탄화 공정을 수행하여 형성될 수 있다. 이에 따라, 매립 절연막(120)은 평탄화된 상면을 가질 수 있다. 매립 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및 실리콘 산화막보다 낮은 유전율을 갖는 low-k 절연막 중 적어도 하나를 포함할 수 있다.
도 3, 도 11a 및 도 11b를 참조하면, 박막 구조체(110)를 관통하여 기판(100)을 노출하는 수직 홀들(125)이 형성될 수 있다. 일 실시예에 따르면, 수직 홀들(125)은 박막 구조체(110) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 형성될 수 있다. 이방성 식각 공정에 의해 기판(100)의 상면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 수직 홀들(125) 아래의 기판(100)은 소정의 깊이로 리세스될 수 있다.
수직 홀들(125)에 의해 노출된 기판(100)을 시드(seed)로 이용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 하부 반도체 패턴들(LSP)이 형성될 수 있다. 하부 반도체 패턴들(LSP)은 기판(100)과 같은 도전형의 반도체 물질로 이루어질 수 있으며, 수직 홀들(125)의 하부 영역을 채우는 필라(pillar) 형태로 형성될 수 있다.
하부 반도체 패턴들(LSP)이 형성된 수직 홀들(125)의 측벽 상에 수직 절연층(VL) 및 상부 반도체 패턴들(USP)이 차례로 형성될 수 있다. 수직 절연층(VL)은 예컨대, 수직 홀들(125)의 측벽 상에 차례로 적층된 블로킹 절연막, 터널 절연막 및 전하 저장막을 포함할 수 있다. 상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)로 형성될 수 있다. 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 상부 반도체 패턴(USP)의 내부는 충진 절연막(127)으로 채워질 수 있다. 상부 반도체 패턴(USP)의 바닥면은 하부 반도체 패턴(LSP)의 상면보다 낮은 레벨에 위치할 수 있다. 즉, 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)에 삽입된 구조를 가질 수 있다. 상부 반도체 패턴(USP)은 반도체 물질로 이루어질 수 있다. 상부 반도체 패턴(USP)은 도 5a를 참조하여 설명한 제1 및 제2 반도체 패턴들(SP1, SP2)을 포함할 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 수직 기둥들(VP)로 정의될 수 있다. 예컨대, 수직 기둥들(VP)은, 도 3에 도시된 바와 같이, 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향을 따라 지그재그 순서로 배치되는 제1 내지 제4 수직 기둥들(VP1-VP4)을 포함할 수 있다. 제1 내지 제4 수직 기둥들(VP1-VP4)은 각각 제1 방향(D1)을 따라 배치되어 제1 내지 제4 열들을 이룰 수 있다.
수직 기둥들(VP)의 상단에 도전 패드들(D)이 형성될 수 있다. 도전 패드들(D)은 수직 기둥들(VP)의 상부 영역을 리세스한 후, 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 또한, 도전 패드들(D)은 그것의 아래에 위치하는 수직 기둥들(VP)과 다른 도전형의 불순물로 도핑될 수 있다. 이에 따라, 도전 패드들(D)은 그 하부 영역과 다이오드를 구성할 수 있다.
도 3, 도 12a 및 도 12b를 참조하면, 박막 구조체(110)를 패터닝하여 기판(100)을 노출하는 제1 분리 영역(140)이 형성될 수 있다. 예컨대, 박막 구조체(110)의 패터닝 공정은, 박막 구조체(110) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 이용하여 버퍼 절연막(105), 희생막들(112) 및 절연막들(114)을 식각하는 것을 포함할 수 있다. 제1 분리 영역(140)은 제1 방향(D1)으로 연장되는 트렌치 형태로 형성될 수 있다. 제1 분리 영역(140)의 형성 동안, 오버 식각(over etch)에 의해 제1 분리 영역(140)에 노출된 기판(100)의 상면이 소정 깊이로 리세스될 수 있다. 이하, 패터닝된 절연막들(114)은 절연 패턴들(116)로 지칭될 수 있다.
제1 분리 영역(140)에 노출된 희생막들(112)이 제거되어, 절연 패턴들(116) 사이에 게이트 영역들(GR)이 형성될 수 있다. 게이트 영역들(GR)은 절연 패턴들(116) 사이의 희생막들(112)을 선택적으로 제거함으로써 형성될 수 있다. 희생막들(112)의 선택적 제거는 등방성 식각 공정을 이용할 수 있다. 일 실시예에 있어서, 희생막들(112)이 실리콘 질화막을 포함하고, 절연 패턴들(116)이 실리콘 산화막을 포함하는 경우, 등방성 식각 공정은 인산을 포함하는 식각 용액을 이용하여 수행될 수 있다. 게이트 영역들(GR)은 제1 분리 영역(140)로부터 절연 패턴들(116) 사이로 수평적으로 연장될 수 있으며, 수직 절연층(VL)의 측벽을 노출할 수 있다. 즉, 게이트 영역들(GR)은 수직적으로 인접한 절연 패턴들(116)과 수직 절연층(VL)의 측벽에 의해 정의될 수 있다
도 3, 도 13a 및 도 13b를 참조하면, 최하부의 게이트 영역(GR)에 노출된 하부 반도체 패턴(LSP)을 열산화하여 게이트 절연막(GD)(예를 들어, 실리콘 산화막, 또는 실리콘게르마늄 산화막)이 형성될 수 있다.
이어서, 게이트 영역들(GR)에 게이트 전극들(EL)이 형성될 수 있다. 예컨대, 게이트 전극들(EL)은 제1 분리 영역(140)을 통하여 게이트 영역들(GR) 내에 제1 도전막을 형성한 후 제1 분리 영역(140) 내에 형성된 제1 도전막의 일부를 제거하여 형성될 수 있다. 제1 도전막은 도핑된 폴리실리콘, 금속 물질(예컨대, 텅스텐) 및 도전성 금속질화물(예컨대, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물) 중 적어도 하나로 형성될 수 있다. 제1 도전막은 원자층 증착 방법에 의하여 형성될 수 있다. 일 실시예에 따르면, 제1 도전막의 형성 전에, 게이트 영역들(GR)의 내벽을 콘포말하게 덮는 수평 절연층(HL)이 형성될 수 있다. 예컨대, 수평 절연층(HL)은 알루미늄 산화막 및/또는 하프늄 산화막과 같은 고유전막으로 형성될 수 있다.
게이트 영역들(GR) 내에 게이트 전극들(EL)이 형성됨에 따라, 기판(100) 상에 번갈아 반복적으로 적층된 절연 패턴들(116) 및 게이트 전극들(EL)을 포함하는 적층 구조체들(ST)이 형성될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다. 적층 구조체들(ST) 사이의 기판(100) 내에 공통 소스 영역들(CSR)이 형성될 수 있다. 공통 소스 영역들(CSR)은 기판(100)과 다른 타입의 불순물을 기판(100) 내에 도핑하여 형성될 수 있다. 공통 소스 영역들(CSR)은 제1 방향(D1)으로 연장될 수 있다.
계속해서, 제1 분리 영역들(140) 내에 제1 분리 절연막(142)이 형성될 수 있다. 예컨대, 제1 분리 절연막(142)은 실리콘 산화막으로 형성될 수 있다. 제1 분리 영역들(140) 내에 제1 분리 절연막들(140, 도 4c 참조)을 관통하여 공통 소스 영역들(CSR)에 접속하는 공통 소스 플러그들(144)이 형성될 수 있다.
도 3, 도 14a 및 도 14b를 참조하면, 매립 절연막(120)을 관통하여 게이트 전극들(EL)의 단부들에 접속하는 콘택 플러그들(148)이 형성될 수 있다. 콘택 플러그들(148)은 매립 절연막(120)을 관통하여 게이트 전극들(EL)의 단부들을 노출하는 콘택 홀들을 형성한 후, 콘택 홀들 내에 도전 물질(예컨대, 텅스텐)을 채워 형성될 수 있다.
매립 절연막(120) 상에 제1 층간 절연막(150)이 형성되고, 제1 층간 절연막(150) 내에 하부 콘택들(152, 154, 146)이 형성될 수 있다. 하부 콘택들(152, 154, 156)은 수직 기둥들(VP)과 접속하는 비트라인 하부 콘택들(152), 공통 소스 플러그들(144)과 접속하는 제1 하부 콘택들(154, 도 4c 참조), 및 콘택 플러그들(148)과 접속하는 제2 하부 콘택들(156)을 포함할 수 있다. 일 실시예에 따르면, 하부 콘택들(152, 154, 156)은 다마신 공정에 의해 형성될 수 있다. 수직 기둥들(VP) 중 그 위에 비트라인 하부 콘택들(152)이 형성되지 않은 수직 기둥들은 더미 수직 기둥들(DVP1, DVP2)로 정의될 수 있다.
도 3, 도 15a, 및 도 15b를 참조하면, 제1 층간 절연막(150) 상에 제2 층간 절연막(160)이 형성되고, 제2 층간 절연막(160) 내에 더미 라인들(162, 164, 166) 및 하부 배선들(168)이 형성될 수 있다. 더미 라인들(162, 164, 166)은 제1 셀 더미 라인(162), 제2 셀 더미 라인(164) 및 주변 더미 라인(166)을 포함할 수 있다. 더미 라인들(162, 164, 166), 및 하부 배선들(168)의 형상 및 배치에 대해서는 도 3, 도 4a 내지 도 4를 참조하여 전술하였으므로 상세한 설명은 생략한다.
더미 라인들(162, 164, 166) 및 하부 배선들(168)은 다마신 공정에 의해 형성될 수 있다. 상세하게, 더미 라인들(162, 164, 166) 및 하부 배선들(168)을 형성하는 것은, 제2 층간 절연막(160) 내에 더미 라인 및 하부 배선 트렌치들(162T, 164T, 166T, 168T)을 형성하는 것, 제2 층간 절연막(160) 상에 더미 라인 및 하부 배선 트렌치들(162T, 164T, 166T, 168T)을 채우는 제2 도전막을 형성하는 것, 및 제2 층간 절연막(160)의 상면이 노출될 때까지 제2 도전막을 평탄화하는 것을 포함할 수 있다. 여기서, 더미 라인 트렌치들(162T, 164T, 166T)은 제1 셀 더미 라인(162)이 형성되는 제1 셀 더미 라인 트렌치(162T), 제2 셀 더미 라인(164)이 형성되는 제2 셀 더미 라인 트렌치(164T), 및 주변 더미 라인(166)이 형성되는 주변 더미 라인 트렌치(166T)를 포함할 수 있다. 제2 도전막은 금속 물질(예컨대, 텅스텐 또는 구리) 및 도전성 금속질화물(예컨대, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물) 중 적어도 하나를 포함할 수 있다. 제2 도전막의 평탄화는 예컨대, CMP 공정을 이용하여 수행될 수 있다. 더미 라인들(162, 164, 166)은 제2 도전막의 평탄화 공정(즉, CMP 공정)의 수행 시, 셀 어레이 영역(CAR) 및 경계 영역(BDR)과, 연결 영역(CNR) 간의 패턴 밀도 차이에 의해 불량(예컨대, 디싱(disihing))의 발생을 최소화시킬 수 있다.
다시 도 3 및 도 4a 내지 도 4c를 참조하면, 제2 층간 절연막(160) 상에 제3 층간 절연막(170)이 형성되고, 제3 층간 절연막(170) 내에 상부 콘택들(172, 174, 176)이 형성될 수 있다. 상부 콘택들(172, 174, 176)은 비트라인 하부 콘택들(152)과 접속하는 비트라인 상부 콘택들(172), 제2 셀 더미 라인들(164)과 접속하는 제1 상부 콘택들(174), 및 하부 배선들(168)과 접속하는 제2 상부 콘택들(176)을 포함할 수 있다. 비트라인 하부 콘택들(152)은 제3 층간 절연막(170)을 관통하여 제2 층간 절연막(160) 내로 연장할 수 있다. 하부 콘택들(152, 154, 156, 158)과 마찬가지로, 상부 콘택들(172, 174, 176)은 다마신 공정에 의해 형성될 수 있다.
이어서, 제3 층간 절연막(170) 상에 비트라인 상부 콘택들(172)과 접속하는 비트라인들(BL1, BL2), 제1 상부 콘택들(174)과 접속하는 공통 소스 라인(CSL) 및 제2 상부 콘택들(176)과 접속하는 상부 배선들(180)이 형성될 수 있다. 이로써, 도 3 및 도 4a 내지 도 4c의 반도체 장치의 구현이 완료될 수 있다.
도 16 및 도 18은 본 발명의 실시예들에 따른 반도체 장치의 평면도들이다. 도 17은 도 16의 A-A'에 따른 단면도이고, 도 19는 도 18의 A-A'에 따른 단면도이다. 설명의 간소화를 위해, 도 3, 도 4a 내지 도 4c, 및 도 5a를 참조하여 앞서 설명된 반도체 장치와 동일한 기술적 특징들에 대한 상세한 설명은 생략될 수 있다.
도 16 및 도 17을 참조하면, 기판(100)은, 셀 어레이 영역(CAR), 제1 방향(D1)에서 셀 어레이 영역(CAR) 양측의 연결 영역들(CNR), 셀 어레이 영역(CAR)과 각각의 연결 영역들(CNR) 사이의 경계 영역들(BDR) 및 제2 방향(D2)에서 셀 어레이 영역(CAR) 양측에 배치된 더미 영역들(DMR)을 포함할 수 있다.
기판(100) 상에 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장되고, 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 배치될 수 있다. 적층 구조체들(ST)의 각각은 기판(100) 상에 수직적으로 번갈아 적층된 게이트 전극들(EL) 및 절연 패턴들(116)을 포함한다. 게이트 전극들(EL)은 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 포함할 수 있다. 서로 인접한 적층 구조체들(ST) 사이에는, 제1 방향(D1)으로 연장하는 제1 분리 절연막(142)이 배치될 수 있다.
적층 구조체들(ST)은 셀 어레이 영역(CAR)으로부터 연결 영역(CNR)으로 연장될 수 있으며, 연결 영역(CNR)에서 적층 구조체들(ST)은 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 계단식 구조(stepwise structure)를 가질 수 있다. 즉, 연결 영역(CNR)에서, 게이트 전극들(EL)의 측벽들은 서로 이격되어 배치되며, 게이트 전극들(EL)의 수직적 높이가 증가할수록 게이트 전극들(EL)의 면적이 감소될 수 있다. 더하여, 적층 구조체들(ST) 중 최외각에 배치되는 적층 구조체들(ST)은 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향으로 계단식 구조(stepwise structure)를 가질 수 있다.
수직 기둥들(VP)이 각각의 적층 구조체들(ST)을 관통하여 기판(100)에 연결될 수 있다. 수직 기둥들(VP)은 반도체 물질 또는 도전성 물질을 포함할 수 있다. 평면적 관점에서, 수직 기둥들(VP)은 제1 방향(D1) 또는 제2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다. 셀 어레이 영역(CAR)의 수직 기둥들(VP)(단, 도 3에 도시된 바와 같이, 평면적으로 공통 소스 라인(CSL)에 인접한 더미 수직 기둥들은 제외)은 비트라인 콘택 구조체들(BCS)을 통해 비트라인들(BL1, BL2)과 연결될 수 있다. 이와 달리, 경계 영역(BDR) 및 더미 영역(DMR)의 수직 기둥들은 비트라인들(BL1, BL2)과 연결되지 않을 수 있다. 즉, 경계 영역(BDR) 및 더미 영역(DMR)의 수직 기둥들은 더미 수직 기둥들(DVP) 일 수 있다. 예컨대, 더미 수직 기둥들(DVP) 상에는 비트라인 하부 콘택(152) 또는 비트라인 상부 콘택(172)이 배치되지 않을 수 있다. 수직 기둥들(VP)은 비트라인 콘택 구조체들(BCS)을 통해 비트라인들(BL1, BL2)에 연결될 수 있다.
셀 어레이 영역(CAR), 경계 영역들(BDR) 및 더미 영역들(DMR) 상의 제2 층간 절연막(160) 내에 셀 및 주변 더미 라인들(162, 164, 166)이 배치될 수 있다. 셀 어레이 영역(CAR) 및 더미 영역들(DMR) 상에서, 제1 셀 더미 라인들(162)은 제1 방향(D1)으로 연장되고, 제2 방향(D2)으로 서로 이격될 수 있다. 셀 어레이 영역(CAR) 상의 제1 셀 더미 라인들(162)은 적층 구조체들(ST) 사이의 제1 분리 절연막들(142) 상에 배치될 수 있다. 더미 영역들(DMR) 상의 제1 셀 더미 라인들(162)은 제1 분리 절연막들(142) 상에 배치되는 것과 더불어, 서로 인접한 제1 분리 절연막들(142) 사이의 적층 구조체들(ST) 상에도 배치될 수 있다. 결과적으로, 셀 어레이 영역(CAR) 상에 배치되는 제1 셀 더미 라인들(162) 사이의 이격 거리들은 더미 영역들(DMR) 상에 배치되는 제1 셀 더미 라인들(162) 사이의 이격 거리들과 다를 수 있다. 즉, 셀 어레이 영역(CAR) 상에 배치되는 제1 셀 더미 라인들(162) 사이의 제1 이격 거리들(d1)은 더미 영역들(DMR) 상에 배치되는 제1 셀 더미 라인들(162) 사이의 제2 이격 거리들(d2)보다 클 수 있다. 달리 얘기하면, 제1 셀 더미 라인들(162)의 패턴 밀도는 셀 어레이 영역(CAR)에서보다 더미 영역들(DMR)에서 더 클 수 있다.
다른 실시예에 따르면, 도 18 및 도 19에 도시된 바와 같이, 더미 영역들(DMR) 상의 제1 셀 더미 라인들(162) 사이의 이격 거리들은 셀 어레이 영역(CAR)에 인접할수록 계단식으로 증가할 수 있다. 예컨대, 최외각의 적층 구조체(ST) 상에 배치되는 제1 셀 더미 라인들(162) 사이의 제2 이격 거리들(d2)은, 셀 어레이 영역(CAR)에 인접한 다른 적층 구조체(ST) 상의 제1 셀 더미 라인들(162) 사이의 제3 이격 거리들(d3)보다 작을 수 있다. 달리 얘기하면, 제1 셀 더미 라인들(162)의 패턴 밀도는 셀 어레이 영역(CAR)에 인접할수록 계단식으로 감소할 수 있다.
제2 셀 더미 라인들(164)은 제1 방향(D1)을 따라 배치되며, 제2 방향(D2)으로 연장하여 셀 어레이 영역(CAR) 및 더미 영역들(DMR) 상의 제1 셀 더미 라인들(162)을 가로지를 수 있다. 각각의 제2 셀 더미 라인들(164)은 각각의 제1 셀 더미 라인들(162)과 부분적으로 중첩될 수 있다. 셀 어레이 영역(CAR) 및 더미 영역들(DMR) 상에서, 제1 및 제2 셀 더미 라인들(162, 164)은 격자 구조를 이룰 수 있다. 경계 영역들(BDR) 상의 주변 더미 라인들(166)은 제1 방향(D1)을 따라 배치되고, 제2 방향(D2)으로 연장하여 셀 어레이 영역(CAR) 및 더미 영역들(DMR)을 가로지를 수 있다.
그 외 구성들은 도 3, 도 4a 내지 도 4c, 및 도 5a를 참조하여 설명한 바와 동일, 유사할 수 있다. 또한, 도시하지는 않았지만, 도 5b, 도 6a 내지 도 6d의 실시예도 본 실시예에 적용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다.

Claims (10)

  1. 기판 상에 차례로 적층되는 게이트 전극들을 포함하고, 상기 기판과 수평한 제1 방향을 따라 배치되는 적층 구조체들;
    상기 제1 방향으로 인접한 상기 적층 구조체들 사이들에 각각 배치되는 분리 절연막들;
    각각의 상기 적층 구조체들을 관통하여 상기 기판에 연결되는 수직 기둥들;
    상기 수직 기둥들 상에 배치되고, 상기 제1 방향으로 상기 적층 구조체들을 가로지르는 비트라인들;
    상기 수직 기둥들과 상기 비트라인들을 연결하는 비트라인 콘택 구조체들; 및
    상기 분리 절연막들 상에 각각 배치되고, 상기 기판과 수평하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 셀 더미 라인들을 포함하고,
    상기 비트라인 콘택 구조체들의 각각은,
    그 아래의 수직 기둥과 접하는 비트라인 하부 콘택; 및
    상기 비트라인 하부 콘택과 상응하는 비트라인을 직접 연결하는 비트라인 상부 콘택을 포함하되,
    상기 제1 셀 더미 라인들의 상면들은 상기 비트라인 하부 콘택의 상면보다 높고, 상기 비트라인 상부 콘택의 상면보다 낮은 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 비트라인 상부 콘택의 상면의 제1 중심과 그 아래의 수직 기둥의 상면의 제2 중심은 서로 오프셋(off set) 되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 비트라인 상부 콘택은 상기 제1 방향의 장축 및 상기 제2 방향의 단축을 갖는 타원형의 평면 형상을 갖고,
    상기 비트라인 상부 콘택의 수직적 길이는 상기 비트라인 하부 콘택의 수직적 길이보다 큰 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제1 셀 더미 라인들의 각각과 연결되는 제2 셀 더미 라인을 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 분리 절연막들 아래의 상기 기판 내에 배치되는 공통 소스 영역들; 및
    상기 분리 절연막들을 각각 관통하여 상기 공통 소스 영역들에 각각 접속되고, 상기 제1 방향을 따라 배치되는 공통 소스 플러그들을 더 포함하되,
    상기 제2 셀 더미 라인은 상기 공통 소스 플러그들과 전기적으로 공통 연결되는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제1 및 제2 셀 더미 라인들로부터 이격되고, 상기 제2 방향을 따라 배치되는 주변 더미 라인들을 더 포함하되,
    상기 제1 및 제2 셀 더미 라인들 및 상기 주변 더미 라인들의 상면들은 실질적으로 서로 동일한 높이를 갖는 반도체 장치.
  8. 셀 어레이 영역 및 더미 영역을 포함하는 기판;
    상기 기판 상에 수직적으로 적층된 게이트 전극들을 포함하고, 제1 방향을 따라 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 적층 구조체들;
    각각의 상기 적층 구조체들을 관통하여 상기 기판에 연결되는 수직 기둥들;
    상기 제1 방향으로 상기 적층 구조체들을 가로지르는 비트라인들;
    상기 셀 어레이 영역 상의 적층 구조체들을 관통하는 수직 기둥들 상에 각각 배치되는 비트라인 콘택 구조체들; 및
    수직적으로 상기 적층 구조체들과 상기 비트라인들 사이에 배치되고, 평면적으로 격자구조를 이루며 상기 비트라인 콘택 구조체들과 중첩되지 않는 셀 더미 라인들을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 셀 더미 라인들은:
    상기 제1 방향을 따라 배치되고, 상기 제2 방향으로 연장하는 제1 셀 더미 라인들;
    상기 제2 방향을 따라 배치되고, 상기 제1 방향으로 연장하여 상기 제1 셀 더미 라인들의 각각과 부분적으로 중첩되는 제2 셀 더미 라인들을 포함하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 비트라인 콘택 구조체들의 각각은,
    그 아래의 수직 기둥과 접하는 비트라인 하부 콘택; 및
    상기 비트라인 하부 콘택과 상응하는 비트라인을 직접 연결하는 비트라인 상부 콘택을 포함하되,
    상기 비트라인 상부 콘택의 상면의 제1 중심은 그 아래의 수직 기둥의 상면의 제2 중심을 기준으로 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 쉬프트 되는 반도체 장치.
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