KR20210054373A - 반도체 메모리 장치 - Google Patents
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Abstract
본 기술은 반도체 메모리 장치를 포함하고, 상기 반도체 메모리 장치는 주변회로를 포함하는 기판, 상기 기판에 중첩되고 제1 방향으로 연장된 다수의 층계들을 포함하는 계단형 더미 적층체, 상기 계단형 더미 적층체를 관통하는 다수의 콘택그룹들, 및 상기 콘택그룹들에 각각 연결된 상부배선들을 포함할 수 있다. 상기 콘택그룹들은, 상기 제1 방향으로 배열된 2개 이상의 제1 콘택 플러그들로 구성된 제1 콘택그룹을 포함한다. 상기 상부배선들은, 상기 제1 콘택 플러그들에 공통으로 연결된 제1 상부배선을 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 주변회로에 중첩된 적층체를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 메모리 셀 어레이 및 메모리 셀 어레이에 연결된 주변회로를 포함한다. 메모리 셀 어레이는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함하고, 주변회로는 메모리 셀들의 다양한 동작들을 수행하도록 구성된다.
반도체 메모리 장치의 집적도를 향상시키기 위하여, 메모리 셀 어레이를 주변회로에 중첩시킬 수 있다. 이러한 구조를 형성함에 있어서, 다양한 공정불량이 발생될 수 있다.
본 발명의 실시 예는 공정불량에 의한 반도체 메모리 장치의 수율 저하를 개선할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 주변회로를 포함하는 기판, 상기 기판에 중첩되고 제1 방향으로 연장된 다수의 층계들을 포함하는 계단형 더미 적층체, 상기 계단형 더미 적층체를 관통하는 다수의 콘택그룹들, 및 상기 콘택그룹들에 각각 연결된 상부배선들을 포함할 수 있다. 상기 콘택그룹들은, 상기 제1 방향으로 배열된 2개 이상의 제1 콘택 플러그들로 구성된 제1 콘택그룹을 포함할 수 있다. 상기 상부배선들은, 상기 제1 콘택 플러그들에 공통으로 연결된 제1 상부배선을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 주변회로를 포함하는 기판, 상기 기판에 중첩되고 제1 방향으로 연장된 다수의 층계들을 포함하는 계단형 더미 적층체, 상기 계단형 더미 적층체를 관통하고 상기 층계들에 나란한 평면에서 상기 제1 방향에 대한 사선방향으로 서로 이웃한 제1 콘택 플러그 및 제2 콘택 플러그, 상기 제1 콘택 플러그에 연결된 제1 상부배선, 및 상기 제2 콘택 플러그에 연결되고, 상기 제1 상부배선으로부터 이격된 제2 상부배선을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 주변회로를 포함하는 기판, 상기 기판에 중첩된 제1 게이트 적층체, 상기 기판에 중첩되고 상기 제1 게이트 적층체에 나란한 제2 게이트 적층체, 상기 제1 게이트 적층체 및 상기 제2 게이트 적층체 사이에 배치되고 제1 방향으로 연장된 다수의 층계들을 포함하는 계단형 더미 적층체, 서로 다른 상기 층계들에 중첩되고 상기 계단형 더미 적층체를 관통하도록 연장된 다수의 콘택그룹들, 상기 제1 게이트 적층체에 연결된 제1 게이트 콘택 플러그, 상기 제2 게이트 적층체에 연결된 제2 게이트 콘택 플러그, 상기 콘택그룹들 중 제1 콘택그룹과 상기 제1 게이트 콘택 플러그를 연결하는 제1 상부배선, 및 상기 콘택그룹들 중 제2 콘택그룹과 상기 제2 게이트 콘택 플러그를 연결하는 제2 상부배선을 포함할 수 있다.
본 기술은 계단형 구조의 층계가 연장된 방향으로 배열된 콘택 플러그들을 동일한 상부배선에 연결시키거나, 서로 다른 상부배선들에 각각 연결된 콘택 플러그들이 상기 층계가 연장된 방향에서 어긋나도록 배열한다. 이로써, 본 기술은 반도체 메모리 장치를 제조하는 과정에서 콘택 플러그 내에 발생된 보이드 또는 심에 의한 브릿지 불량을 줄일 수 있다. 따라서, 본 기술은 공정불량에 의한 반도체 메모리 장치의 수율 저하를 개선할 수 있다.
도 1은 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 주변회로 및 메모리 셀 어레이의 배치를 개략적으로 나타내는 도면이다.
도 3a 및 도 3b는 다양한 실시 예들에 따른 메모리 셀 스트링들을 나타내는 회로도들이다.
도 4a 및 도 4b는 일 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 5a 및 도 5b는 도 4b에 도시된 선 I-I', 및 선 Ⅱ-Ⅱ'를 따라 절취한 단면도들을 각각 나타낸다.
도 6은 도 4a 및 도 4b에 도시된 반도체 메모리 장치의 콘택영역을 나타내는 사시도이다.
도 7a 및 도 7b는 일 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 8은 도 7a 및 도 7b에 도시된 반도체 메모리 장치의 콘택영역을 나타내는 사시도이다.
도 9는 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타내는 순서도이다.
도 10a 내지 도 10e는 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 사시도들이다.
도 11은 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 12는 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 2는 도 1에 도시된 주변회로 및 메모리 셀 어레이의 배치를 개략적으로 나타내는 도면이다.
도 3a 및 도 3b는 다양한 실시 예들에 따른 메모리 셀 스트링들을 나타내는 회로도들이다.
도 4a 및 도 4b는 일 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 5a 및 도 5b는 도 4b에 도시된 선 I-I', 및 선 Ⅱ-Ⅱ'를 따라 절취한 단면도들을 각각 나타낸다.
도 6은 도 4a 및 도 4b에 도시된 반도체 메모리 장치의 콘택영역을 나타내는 사시도이다.
도 7a 및 도 7b는 일 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 8은 도 7a 및 도 7b에 도시된 반도체 메모리 장치의 콘택영역을 나타내는 사시도이다.
도 9는 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타내는 순서도이다.
도 10a 내지 도 10e는 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 사시도들이다.
도 11은 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 12는 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며, 본 발명의 범위는 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않는다.
도 1은 일 실시 예에 따른 반도체 메모리 장치(10)를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 주변회로(30) 및 메모리 셀 어레이(40)를 포함한다.
주변회로(30)는 메모리 셀 어레이(40)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(40)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(40)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 일 실시 예로서, 주변회로(30)는 제어로직(Control Logic: 39), 동작전압생성부(Operation Voltage Generator: 31), 로우디코더(Row decoder: 33), 및 페이지 버퍼 그룹(Page Buffer Group: 35)을 포함할 수 있다.
메모리 셀 어레이(40)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 하나 이상의 드레인 셀렉트 라인들(DSLs), 다수의 워드라인들(WLs), 하나 이상의 소스 셀렉트 라인들(SSLs), 및 다수의 비트라인들(BLs)에 연결될 수 있다.
제어로직(39)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변회로(30)를 제어할 수 있다.
동작전압생성부(31)는 제어로직(39)의 제어에 응답하여 프로그램 동작 및 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(VOPs)을 생성할 수 있다. 동작 전압들(VOPs)은 프로그램 전압, 검증 전압, 패스 전압, 셀렉트 라인 전압 등을 포함할 수 있다.
로우디코더(33)는 제어로직(39)의 제어에 응답하여 메모리 블록을 선택할 수 있다. 로우디코더(33)는 선택된 메모리 블록에 연결된 드레인 셀렉트 라인들(DSLs), 워드라인들(WLs) 및 소스 셀렉트 라인들(SSLs)에 동작 전압들(VOPs)을 인가하도록 구성될 수 있다.
페이지 버퍼 그룹(35)은 비트라인들(BLs)을 통해 메모리 셀 어레이(40)에 연결될 수 있다. 페이지 버퍼 그룹(35)은 제어로직(39)의 제어에 응답하여 프로그램 동작시 입출력 회로(미도시)로부터 수신되는 데이터를 임시 저장할 수 있다. 페이지 버퍼 그룹(35)은 제어로직(39)의 제어에 응답하여 리드 동작 또는 검증 동작 시, 비트 라인들(BLs)의 전압 또는 전류를 센싱할 수 있다.
도 2는 도 1에 도시된 주변회로(30) 및 메모리 셀 어레이(40)의 배치를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 메모리 셀 어레이(40)는 주변회로(30)에 중첩될 수 있다. 도면에 도시되진 않았으나, 주변회로(30) 및 메모리 셀 어레이(40)는 기판 상에 배치될 수 있다. 기판은 메모리 셀 어레이(40)에 중첩된 제1 영역 및 제1 영역으로부터 측부로 연장된 제2 영역을 포함할 수 있다. 주변회로(30)는 제1 영역 및 제2 영역에 중첩되도록 배치될 수 있다.
메모리 셀 어레이(40)는 다수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있다. 메모리 블록들(BLK1 내지 BLKz) 각각은 다수의 메모리 셀 스트링들을 포함할 수 있다.
도 3a 및 도 3b는 다양한 실시 예들에 따른 메모리 셀 스트링들(CSa, CSb)을 나타내는 회로도들이다.
도 3a 및 도 3b를 참조하면 메모리 셀 스트링들(CSa, CSb) 각각은 비트라인들(BL) 중 그에 대응하는 하나와 공통소스라인(CSL)에 연결될 수 있다. 메모리 셀 스트링들(CSa, CSb) 각각은 소스 셀렉트 트랜지스터(SST)의 제어에 따라 공통소스라인(CSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 제어에 따라 그에 대응하는 비트라인(BL)에 연결될 수 있다.
메모리 셀 스트링들(CSa, CSb) 각각은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결된 다수의 메모리 셀들(MC)을 포함할 수 있다. 공통소스라인(CSL)과 다수의 메모리 셀들(MC) 사이에 하나의 소스 셀렉트 트랜지스터(SST)가 배치되거나, 직렬로 연결된 2이상의 소스 셀렉트 트랜지스터들(SST)이 배치될 수 있다. 비트라인(BL)과 다수의 메모리 셀들(MC) 사이에 하나의 드레인 셀렉트 트랜지스터(DST)가 배치되거나, 직렬로 연결된 2이상의 드레인 셀렉트 트랜지스터들(DST)이 배치될 수 있다.
다수의 메모리 셀들(MC)은 워드라인들(WL)에 각각 연결될 수 있다. 다수의 메모리 셀들(MC)의 동작은 워드라인들(WL)에 인가되는 셀 게이트 신호들에 의해 제어될 수 있다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 동작은 소스 셀렉트 라인(SSL)에 인가되는 소스 셀렉트 게이트 신호에 의해 제어될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 동작은 드레인 셀렉트 라인(DSL)에 인가되는 드레인 셀렉트 게이트 신호에 의해 제어될 수 있다.
도 3a를 참조하면, 메모리 셀 스트링(CSa)의 메모리 셀들(MC)은 그에 대응하는 비트라인(BL)과 공통소스라인(CSL) 사이에 일렬로 적층될 수 있다.
도 3b를 참조하면, 메모리 셀 스트링(CSb)의 메모리 셀들(MC)은 파이프 게이트(PG)와 비트라인(BL) 사이에 적층된 제1 열과, 파이프 게이트(PG)와 공통소스라인(CSL) 사이에 적층된 제2 열로 구분될 수 있다. 제1 열의 메모리 셀들과 제2 열의 메모리 셀들은 파이프 게이트(PG)의 제어에 따라 동작하는 파이프 트랜지스터(Ptr)에 의해 서로 연결될 수 있다.
도 3a 및 도 3b에 도시된 소스 셀렉트 라인(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)은 게이트 적층체를 통해 구현될 수 있다.
도 4a 및 도 4b는 일 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도들이다. 도 4a는 제1 및 제2 게이트 적층체들(GST_A 및 GST_B)과 더미 적층체(DM)의 레이아웃을 나타내는 평면도이고, 도 4b는 비트라인들(BL) 및 상부배선들(La1, La2, Lb1, Lb2)의 레이아웃을 나타내는 평면도이다.
도 4a 및 도 4b를 참조하면, 반도체 메모리 장치는 셀 영역(CA) 및 콘택영역(CTA)을 포함할 수 있다.
셀 영역(CA)은 다수의 메모리 셀 스트링들이 배치되는 영역이다. 메모리 셀 스트링들 각각은 도 3a에 도시된 메모리 셀 스트링(CSa) 또는 도 3b에 도시된 메모리 셀 스트링(CSb)으로서 구현될 수 있다.
도 4a를 참조하면, 제1 게이트 적층체(GST_A) 및 제2 게이트 적층체(GST_B)는 서로 나란하게 배치될 수 있다. 제1 게이트 적층체(GST_A) 및 제2 게이트 적층체(GST_B) 각각은 제1 방향(D1) 및 제2 방향(D2)을 따라 연장될 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 XYZ좌표계에서 서로 교차되는 X축 및 Y축에 각각 나란할 수 있다. 제1 게이트 적층체(GST_A) 및 제2 게이트 적층체(GST_B) 각각은 도전패턴들을 포함할 수 있다. 도전패턴들은 도 3a 및 도 3b를 참조하여 설명한 워드라인들(WL), 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)을 구성할 수 있다. 제1 게이트 적층체(GST_A) 및 제2 게이트 적층체(GST_B) 각각에 포함된 도전패턴들은 그에 대응하는 메모리 셀 스트링에 연결되고, 제3 방향(D3)으로 서로 이격되어 적층될 수 있다. 제3 방향(D3)은 XYZ좌표계에서 XY평면에 직교하는 Z축에 나란할 수 있다.
제1 게이트 적층체(GST_A) 및 제2 게이트 적층체(GST_B) 각각은 다수의 채널구조들(CH)에 의해 관통될 수 있다. 채널구조들(CH)은 셀 영역(CA)에 배치된다. 채널구조들(CH) 각각은 그에 대응하는 메모리 셀 스트링의 채널영역으로 이용될 수 있다. 채널구조들(CH) 각각은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 그에 대응하는 메모리 셀의 데이터 저장영역으로 이용될 수 있다.
채널구조들(CH)은 도 4b에 도시된 바와 같이 비트라인 콘택 플러그들(BCT)을 경유하여 비트라인들(BL)에 접속될 수 있다. 도 4a에 도시된 제1 게이트 적층체(GST_A)를 관통하는 채널구조들(CH) 중 하나와 도 4a에 도시된 제2 게이트 적층체(GST_B)를 관통하는 채널구조들(CH) 중 하나는 도 4b에 도시된 비트라인들(BL) 중 그에 대응하는 하나에 공통으로 접속될 수 있다.
도 4a 및 도 4b를 참조하면, 제1 게이트 적층체(GST_A) 및 제2 게이트 적층체(GST_B) 각각은 콘택영역(CTA)에서 계단형 구조로 형성될 수 있다. 콘택영역(CTA)은 메모리 셀 스트링들과 도 2를 참조하여 설명한 주변회로(30)를 서로 연결시키기 위한 연결구조들이 배치되는 영역이다. 연결구조들은 게이트 콘택 플러그들(GCTa1, GCTa2, GCTb1, GCTb2), 콘택 플러그들(CTa11, CTa12, CTb11, CTb12) 및 상부배선들(La1, La2, Lb1, Lb2)을 포함할 수 있다.
제1 게이트 적층체(GST_A) 및 제2 게이트 적층체(GST_B)는 계단형 구조를 통해 게이트 콘택 플러그들(GCTa1, GCTa2, GCTb1, GCTb2)에 연결될 수 있다. 게이트 콘택 플러그들(GCTa1, GCTa2, GCTb1, GCTb2)은 제1 게이트 적층체(GST_A)에 연결된 제1 게이트 콘택 플러그들(GCTa1, GCTa2) 및 제2 게이트 적층체(GST_B)에 연결된 제2 게이트 콘택 플러그들(GCTb1, GCTb2)로 구분될 수 있다.
더미 적층체(DM)는 콘택영역(CTA)에서 도 2를 참조하여 설명한 주변회로(30)에 중첩될 수 있다. 더미 적층체(DM)는 제1 게이트 적층체(GST_A) 및 제2 게이트 적층체(GST_B)에 인접하여 배치될 수 있다. 일 실시 예로서, 더미 적층체(DM)는 제1 게이트 적층체(GST_A) 및 제2 게이트 적층체(GST_B) 사이에 배치될 수 있다. 본 발명은 이에 제한되지 않으며, 더미 적층체(DM)의 위치는 반도체 메모리 장치의 설계에 따라 다양하게 변경될 수 있다.
더미 적층체(DM)는 콘택 플러그들(CTa11, CTa12, CTb11, CTb12)에 의해 관통될 수 있다. 콘택 플러그들(CTa11, CTa12, CTb11, CTb12)은 도 2에 도시된 주변회로(30)를 향하여 연장될 수 있다. 콘택 플러그들(CTa11, CTa12, CTb11, CTb12)은 다수의 콘택그룹들로 구분될 수 있다. 콘택그룹들은 상부배선들(La1, La2, Lb1, Lb2)을 통해 제1 및 제2 게이트 콘택 플러그들(GCTa1, GCTa2, GCTb1, GCTb2)에 각각 연결될 수 있다. 동일한 콘택그룹을 구성하는 콘택 플러그들은 그에 대응하는 하나의 상부배선을 통해 그에 대응하는 하나의 게이트 콘택 플러그에 전기적으로 연결될 수 있다. 도 4a 및 도 4b는 제1 게이트 콘택 플러그들(GCTa1, GCTa2) 중 하나(GCTa1)에 대응하는 제1 콘택그룹과 제2 게이트 콘택 플러그들(GCTb1, GCTb2) 중 하나(GCTb1)에 대응하는 제2 콘택그룹을 나타낸다.
더미 적층체(DM)는 다수의 층계들을 포함하는 계단형 구조로 형성될 수 있다. 콘택그룹들 각각은 그에 대응하는 층계가 연장된 방향을 따라 배열된 2개 이상의 콘택 플러그들을 포함할 수 있다. 일 실시 예로서, 더미 적층체(DM)는 각각이 제1 방향(D1)으로 연장된 층계들(Sa 내지 Sc)을 포함할 수 있다. 제1 콘택그룹은 제1 방향(D1)으로 배열된 제1 콘택 플러그들(CTa11, CTa12)을 포함할 수 있고, 제2 콘택그룹은 제1 방향(D1)으로 배열된 제2 콘택 플러그들(CTb11, CTb12)을 포함할 수 있다.
콘택그룹들은 서로 다른 층계들에 중첩될 수 있다. 예를 들어, 제1 콘택그룹의 제1 콘택 플러그들(CTa11, CTa12)은 서로 이웃한 Sa층계 및 Sb층계의 경계에 중첩될 수 있고, 제2 콘택그룹의 제2 콘택 플러그들(CTb11, CTb12)은 Sc층계에 중첩될 수 있다. 일 실시 예로서, 제2 콘택 플러그들(CTb11, CTb12)은 층계들(Sa 내지 Sc)의 측벽들로부터 이격될 수 있다.
상부배선들(La1, La2, Lb1, Lb2)은 서로 이격될 수 있다. 상부배선들(La1, La2, Lb1, Lb2)은 제1 게이트 콘택 플러그들(CTa11, CTa12)에 각각 연결된 제1 상부배선들(La1, La2) 및 제2 게이트 콘택 플러그들(CTb11, CTb12)에 각각 연결된 제2 상부배선들(Lb1, Lb2)로 구분될 수 있다. 제1 상부배선들(La1, La2) 각각은 제1 게이트 적층체(GST_A)와 더미 적층체(DM)에 중첩되도록 연장될 수 있다. 제2 상부배선들(Lb1, Lb2) 각각은 제2 게이트 적층체(GST_B)와 더미 적층체(DM)에 중첩되도록 연장될 수 있다.
상부배선들(La1, La2, Lb1, Lb2) 각각은 그에 대응하는 콘택그룹을 구성하는 콘택 플러그들에 공통으로 연결될 수 있다. 예를 들어, 제1 콘택그룹의 제1 콘택 플러그들(CTa11, CTa12)은 제1 상부배선들(La1, La2) 중 그에 대응하는 제1 상부배선(La1)에 공통으로 연결될 수 있고, 제2 콘택그룹의 제2 콘택 플러그들(CTb11, CTb12)은 제2 상부배선들(Lb1, Lb2) 중 그에 대응하는 제2 상부배선(Lb1)에 공통으로 연결될 수 있다.
제1 게이트 적층체(GST_A), 제2 게이트 적층체(GST_B), 및 더미 적층체(DM)는 슬릿(SI)을 통해 서로 이격될 수 있다. 슬릿(SI)은 콘택영역(CTA)에서 더미 적층체(DM) 주위를 둘러싸도록 연장될 수 있다.
도 5a 및 도 5b는 도 4b에 도시된 선 I-I', 및 선 Ⅱ-Ⅱ'를 따라 절취한 단면도들을 각각 나타낸다.
도 5a를 참조하면, 제1 및 제2 게이트 적층체들(GST_A 및 GST_B) 각각은 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(CPk 내지 CPn; k는 자연수, n은 k보다 큰 자연수)을 포함할 수 있다. 도면에 도시되진 않았으나, 제1 및 제2 게이트 적층체들(GST_A 및 GST_B) 각각은 층간 절연막들(ILD) 및 도전패턴들(CPk 내지 CPn) 아래에 교대로 적층된 하부 도전패턴들 및 하부 층간 절연막들을 더 포함한다. 슬릿(SI)은 제1 게이트 적층체(GST_A)의 도전패턴들(CPk 내지 CPn) 및 하부 도전패턴들(미도시)을 제2 게이트 적층체(GST_B)의 도전패턴들(CPk 내지 CPn) 및 하부 도전패턴들(미도시)로부터 분리시킬 수 있다.
일 실시 예로서, 제1 및 제2 게이트 적층체들(GST_A 및 GST_B) 각각의 도전패턴들(CPk 내지 CPn)은 도 3a를 참조하여 설명한 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)을 구성할 수 있다. 도 3a에 도시된 소스 셀렉트 라인(SSL)은 도면에 도시되지 않은 하부 도전패턴들 중 어느 하나로 구성될 수 있다. 다른 실시 예로서, 제1 게이트 적층체(GST_A)의 도전패턴들(CPk 내지 CPn)은 도 3b를 참조하여 설명한 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)을 구성할 수 있고, 제2 게이트 적층체(GST_B)의 도전패턴들(CPk 내지 CPn)은 도 3b를 참조하여 설명한 워드라인들(WL) 및 소스 셀렉트 라인(SSL)을 구성할 수 있다.
층간 절연막들(ILD) 및 도전패턴들(CPk 내지 CPn)은 셀 영역에서 그에 대응하는 채널구조(CH)를 감쌀 수 있다. 채널구조(CH)는 채널구조(CH)의 중심영역에 배치된 코어절연막(CO) 및 캡핑패턴(CAP)과, 캡핑패턴(CAP) 및 코어절연막(CO)의 표면을 따라 연장된 채널막(CL)을 포함할 수 있다. 채널막(CL)은 실리콘등의 반도체막으로 형성될 수 있다. 캡핑패턴(CAP)은 도프트 반도체막으로 형성될 수 있다. 도면에 도시되진 않았으나, 다른 일 실시 예로서, 코어절연막(CO)은 생략될 수 있고, 채널막(CL)이 그에 대응하는 채널구조(CH)의 중심영역을 채우도록 형성될 수 있다.
채널구조(CH)는 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 채널구조(CH)의 측벽으로부터 그에 대응하는 게이트 적층체(GST_A 또는 GST_B)를 향하여 순차로 적층된 터널 절연막, 데이터 저장막, 및 블로킹 절연막을 포함할 수 있다. 데이터 저장막은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 본 발명의 이에 한정되지 않으며, 데이터 저장막은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
제1 및 제2 게이트 적층체들(GST_A 및 GST_B)은 제1 상부 절연막(UI1)으로 덮이고, 채널구조(CH) 및 메모리막(ML)은 제1 상부 절연막(UI1)을 관통하도록 연장될 수 있다. 제1 상부 절연막(UI1)은 제2 상부 절연막(UI2)으로 덮일 수 있다.
비트라인 콘택 플러그(BCT)는 제2 상부 절연막(UI2)을 관통하고 그에 대응하는 채널구조(CH)에 연결될 수 있다. 비트라인(BL)은 그에 대응하는 비트라인 콘택 플러그(BCT)에 연결되고, 제2 상부 절연막(UI2)에 중첩되도록 연장될 수 있다.
도 5b를 참조하면, 도 5a에 도시된 도전패턴들(CPk 내지 CPn)은 콘택영역으로 연장되어 계단형 구조를 형성할 수 있다. 도 5b는 계단형 구조의 일부를 구성하는 도전패턴들(CPm-2 내지 CPm; m은 k<m<n을 만족하는 자연수)을 도시하고 있으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 도 4a에 도시된 제1 게이트 적층체(GST_A) 및 제2 게이트 적층체(GST_B) 각각의 계단형 구조는 도전패턴들(CPk 내지 CPn) 및 하부 도전패턴들이 계단형 구조의 층계들 각각을 구성하도록 식각됨에 따라 정의될 수 있다.
더미 적층체(DM)는 슬릿(SI)을 통해 층간 절연막들(ILD) 및 도전패턴들(CPk 내지 CPn)로부터 분리된 더미 층간 절연막들(ILDd) 및 희생막들(SC)을 포함할 수 있다. 더미 층간 절연막들(ILDd) 및 희생막들(SC)은 서로 교대로 적층되고, 계단형 구조를 형성할 수 있다.
더미 층간 절연막들(ILDd)은 층간 절연막들(ILD)과 동일한 물질로 구성될 수 있고, 희생막들(SC)은 층간 절연막들(ILD)과 다른 식각률을 갖는 물질로 구성될 수 있다. 예를 들어, 더미 층간 절연막들(ILDd) 각각은 산화막으로 구성되고, 희생막들(SC) 각각은 질화막으로 구성될 수 있다.
도전패턴들(CPk 내지 CPm)과 층간 절연막들(ILD)에 의해 정의된 계단형 구조와, 더미 적층체(DM)의 계단형 구조 각각은 갭필 절연막(GI)으로 덮일 수 있다. 갭필 절연막(GI)은 계단형 구조들로 인한 단차를 완화시킬 수 있다. 도 5a를 참조하여 상술한 제1 및 제2 상부 절연막들(UI1, UI2)은 갭필 절연막(GI)에 중첩되도록 연장될 수 있다.
더미 적층체(DM), 갭필 절연막(GI) 및 제1 및 제2 상부 절연막들(UI1 및 UI2) 각각은 도 4a 및 도 4b를 참조하여 설명한 바와 같이 다수의 콘택그룹들로 구분되는 콘택 플러그들(CTa11, CTa12, CTb11, CTb12)에 의해 관통될 수 있다. 콘택 플러그들(CTa11, CTa12, CTb11, CTb12) 중 일부는 더미 적층체(DM)의 계단형 구조를 구성하는 층계들간 경계에 정의된 모서리(CN)를 관통할 수 있다. 예를 들어, 도 4a 및 도 4b에 도시된 제1 콘택 플러그들(CTa11, CTa12)이 층계들간 경계에 정의된 모서리(CN)를 관통할 수 있다.
반도체 메모리 장치를 제조하는 과정에서 층계들간 경계에 정의된 모서리(CN)에 보이드 또는 심이 발생될 수 있다. 이로 인하여, 모서리(CN)를 따라 도 4a 및 도 4b에 도시된 제1 콘택 플러그들(CTa11, CTa12)의 내부에 보이드 또는 심이 발생될 수 있다. 본 발명의 실시 예에 따르면, 층계들이 연장된 방향을 따라 배열된 각 콘택그룹의 콘택 플러그들이 동일한 상부배선에 연결된다. 이에 따라, 보이드 또는 심에 의해 층계들이 연장된 방향을 따라 배열된 각 콘택그룹의 콘택 플러그들이 서로 연결되는 브릿지 현상이 발생하더라도 반도체 메모리 장치의 동작 신뢰성을 확보할 수 있다.
도 4b에 도시된 제1 상부배선들(La1, La2) 및 제2 상부배선들(Lb1, Lb2) 각각은 제2 상부 절연막(UI2) 상에 배치되고, 그에 대응하는 콘택그룹의 콘택 플러그들에 연결될 수 있다. 예를 들어, 제1 상부배선(La1)은 그에 대응하는 제1 콘택그룹의 제1 콘택 플러그(CTa11)에 연결되고, 제2 상부 절연막(UI2) 및 그에 대응하는 제1 게이트 콘택 플러그(GCTa1)에 중첩되도록 연장될 수 있다.
도 4b에 도시된 제1 게이트 콘택 플러그들(GCTa1, GCTa2, GCTb1, GCTb2) 및 제2 게이트 콘택 플러그들(GCTa1, GCTa2, GCTb1, GCTb2) 각각은 도전패턴들 중 그에 대응하는 하나의 도전패턴과 제1 및 제2 상부배선들 중 그에 대응하는 하나의 상부배선을 연결할 수 있다. 예를 들어, 제1 게이트 콘택 플러그(GCTa1)는 제1 게이트 적층체(GST_A)의 도전패턴들 중 하나의 도전패턴(CPm)과 제1 상부배선(La1)을 연결하도록 제1 및 제2 상부 절연막(UI1 및 UI2) 및 갭필 절연막(GI)을 관통할 수 있다.
도 6은 도 4a 및 도 4b에 도시된 반도체 메모리 장치의 콘택영역(CTA)을 나타내는 사시도이다.
도 6을 참조하면, 콘택영역(CTA)에서 제1 게이트 적층체(GST_A), 제2 게이트 적층체(GST_B), 및 더미 적층체(DM)는 도 1을 참조하여 설명한 주변회로(30)를 포함하는 기판(SUB)에 중첩될 수 있다.
제1 콘택그룹(Ga)의 제1 콘택 플러그들(CTa11, CTa12)과 제2 콘택그룹(Gb)의 제2 콘택 플러그들(CTb11, CTb12)은 도 1을 참조하여 설명한 주변회로(30)의 로우디코더(33)에 연결될 수 있다. 로우 디코더(33)는 기판(SUB)의 일부 영역에 배치될 수 있다. 로우디코더(33)와 콘택 플러그들(CTa11, CTa12, CTb11, CTb12)을 연결하기 위한 인터커넥션 구조는 반도체 메모리 장치의 설계에 따라 다양하게 변경될 수 있다.
본 발명의 실시 예에 따르면, 제1 콘택그룹(Ga)과 제2 콘택그룹(Gb)은 더미 적층체(DM)의 서로 다른 층계들에 중첩된다. 또한 제1 콘택그룹(Ga)을 구성하는 제1 콘택 플러그들(CTa11, CTa12) 및 제2 콘택그룹(Gb)을 구성하는 제2 콘택 플러그들(CTb11, CTb12)은 그에 대응하는 층계의 연장방향을 따라 배열된다. 그리고, 제1 콘택그룹(Ga)을 구성하는 제1 콘택 플러그들(CTa11, CTa12)은 그에 대응하는 제1 상부배선(La1)을 통해 제1 게이트 콘택 플러그(GCTa1)에 연결되고, 제1 게이트 콘택 플러그(GCTa1)는 제1 게이트 적층체(GST_A)의 도전패턴들 중 하나에 연결될 수 있다. 제2 콘택그룹(Gb)을 구성하는 제2 콘택 플러그들(CTb11, CTb12)은 그에 대응하는 제2 상부배선(Lb1)을 통해 제2 게이트 콘택 플러그(GCTb1)에 연결되고, 제2 게이트 콘택 플러그(GCTb1)는 제2 게이트 적층체(GST_B)의 도전패턴들 중 하나에 연결될 수 있다. 이러한 구조에 따르면, 브릿지 현상에 의해 도 5b에 도시된 바와 같이 층계들의 경계에서 모서리(CN)의 연장방향을 따라 제1 콘택 플러그들(CTa11, CTa12)이 연결되더라도 반도체 메모리 장치의 동작 신뢰성을 확보할 수 있다.
도 7a 및 도 7b는 일 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도들이다. 도 7a는 제1 및 제2 게이트 적층체들(GST_A 및 GST_B)과 더미 적층체(DM')의 레이아웃을 나타내는 평면도이고, 도 7b는 비트라인들(BL) 및 상부배선들(La1', La2', Lb1', Lb2')의 레이아웃을 나타내는 평면도이다.
도 7a 및 도 7b를 참조하면, 반도체 메모리 장치는 셀 영역(CA) 및 콘택영역(CTA')을 포함할 수 있다.
셀 영역(CA)은 도 4a 및 도 4b를 참조하여 설명한 셀 영역(CA)과 동일하다.제1 게이트 적층체(GST_A) 및 제2 게이트 적층체(GST_B)는 도 4a 및 도 4b와 도 5a 및 도 5b를 참조하여 설명한 바와 동일하게 구성될 수 있다.
제1 게이트 적층체(GST_A) 및 제2 게이트 적층체(GST_B) 각각은 도 4a를 참조하여 설명한 바와 동일하게 다수의 채널구조들(CH)에 의해 관통될 수 있다. 채널구조들(CH) 각각은 셀 영역(CA)에 배치된다. 채널구조들(CH) 각각은 도 4a를 참조하여 설명한 바와 동일하게 메모리막(ML)으로 둘러싸일 수 있다.
채널구조들(CH)은 도 4a 및 도 4b를 참조하여 설명한 바와 동일하게 비트라인 콘택 플러그들(BCT)을 경유하여 비트라인들(BL)에 접속될 수 있다.
콘택영역(CTA')은 도 4a 및 도 4b를 참조하여 설명한 바와 동일하게 연결구조들이 배치되는 영역이다. 연결구조들은 게이트 콘택 플러그들(GCTa1, GCTa2, GCTb1, GCTb2), 상부배선들(La1', La2', Lb1', Lb2') 및 콘택 플러그들(CTa1, CTb1)을 포함할 수 있다.
게이트 콘택 플러그들(GCTa1, GCTa2, GCTb1, GCTb2)은 도 4b를 참조하여 설명한 바와 동일하게 제1 게이트 적층체(GST_A)에 연결된 제1 게이트 콘택 플러그들(GCTa1, GCTa2) 및 제2 게이트 적층체(GST_B)에 연결된 제2 게이트 콘택 플러그들(GCTb1, GCTb2)로 구분될 수 있다.
상부배선들(La1', La2', Lb1', Lb2')은 서로 이격될 수 있다. 상부배선들(La1', La2', Lb1', Lb2')은 제1 게이트 콘택 플러그들(CTa11, CTa12)에 각각 연결된 제1 상부배선들(La1', La2') 및 제2 게이트 콘택 플러그들(CTb11, CTb12)에 각각 연결된 제2 상부배선들(Lb1', Lb2')로 구분될 수 있다. 제1 상부배선들(La1', La2') 각각은 제1 게이트 적층체(GST_A), 슬릿(SI) 및 더미 적층체(DM')에 중첩되도록 연장될 수 있다. 제2 상부배선들(Lb1', Lb2') 각각은 제2 게이트 적층체(GST_B), 슬릿(SI) 및 더미 적층체(DM')에 중첩되도록 연장될 수 있다.
더미 적층체(DM')는 콘택영역(CTA')에서 도 2를 참조하여 설명한 주변회로(30)에 중첩될 수 있다. 더미 적층체(DM')는 도 4a 및 도 4b를 참조하여 설명한 바와 동일하게 제1 게이트 적층체(GST_A) 및 제2 게이트 적층체(GST_B)에 인접하여 배치될 수 있다.
더미 적층체(DM')는 다수의 층계들을 포함하는 계단형 구조로 형성될 수 있다. 더미 적층체(DM')는 서로 다른 층계들에 중첩된 다수의 콘택 플러그들에 의해 관통될 수 있다. 콘택 플러그들은 제1 및 제2 상부배선들(La1', La2', Lb1', Lb2')에 각각 연결될 수 있다. 콘택 플러그들은 층계들에 나란한 평면에서 상기 층계들의 연장방향에 대한 사선방향으로 서로 이웃할 수 있다. 예를 들어, 더미 적층체(DM')는 제1 방향(D1)으로 연장된 층계들(Sa' 내지 Sc')을 포함할 수 있다. 콘택 플러그들은 제1 방향(D1)에 대한 사선방향으로 서로 이웃한 제1 콘택 플러그(CTa1) 및 제2 콘택 플러그(CTb1)를 포함할 수 있다. 제1 콘택 플러그(CTa1)는 서로 이웃한 Sa'층계 및 Sb'층계의 경계에 중첩될 수 있고, 제2 콘택 플러그(CTb1)는 Sc'층계에 중첩될 수 있다. 일 실시 예로서, 제2 콘택 플러그(CTb1)는 층계들(Sa' 내지 Sc')의 측벽들로부터 이격될 수 있다.
상술한 제1 및 제2 콘택 플러그들(CTa1, CTb1) 각각은 그에 대응하는 하나의 상부배선에 연결될 수 있다. 예를 들어, 제1 콘택 플러그(CTa1)는 제1 상부배선들(La1', La2') 중 제1 상부배선(La1')에 연결되고, 제2 콘택 플러그(CTb1)는 제2 상부배선들(Lb1', Lb2') 중 제2 상부배선(Lb1')에 연결된다.
제1 게이트 적층체(GST_A) 및 제2 게이트 적층체(GST_B) 각각은 도 5a를 참조하여 설명한 바와 동일한 적층구조로 형성될 수 있다. 더미 적층체(DM')는 도 5b를 참조하여 설명한 더미 적층체(DM)와 동일한 적층구조로 형성될 수 있다.
도 8은 도 7a 및 도 7b에 도시된 반도체 메모리 장치의 콘택영역(CTA')을 나타내는 사시도이다.
도 8을 참조하면, 콘택영역(CTA')에서 제1 게이트 적층체(GST_A), 제2 게이트 적층체(GST_B), 및 더미 적층체(DM')는 도 1을 참조하여 설명한 주변회로(30)를 포함하는 기판(SUB)에 중첩될 수 있다.
제1 콘택 플러그(CTa1) 및 제2 콘택 플러그(CTb1)는 도 1을 참조하여 설명한 주변회로(30)의 로우디코더(33)에 연결될 수 있다. 로우디코더(33)는 기판(SUB)의 일부 영역에 배치될 수 있다. 로우디코더(33)와 콘택 플러그들(CTa1, CTb1)을 연결하기 위한 인터커넥션 구조는 반도체 메모리 장치의 설계에 따라 다양하게 변경될 수 있다.
본 발명의 실시 예에 따르면, 제1 상부배선(La1')과 제2 상부배선(Lb1')은 층계들의 연장방향에 대해 사선방향으로 배열된 제1 콘택 플러그(CTa1) 및 제2 콘택 플러그(CTb1)에 각각 연결된다. 이러한 구조에 따르면, 층계들의 경계에서 모서리의 연장방향을 따라 발생되는 보이드 또는 심에 의한 브릿지 불량을 줄일 수 있다.
도 9는 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타내는 순서도이다.
도 9를 참조하면, 반도체 메모리 장치는 채널구조들에 의해 관통되는 예비 적층체를 형성하는 단계 S1, 계단형 구조를 형성하는 단계 S3, 도전패턴들을 형성하는 단계 S5, 콘택 플러그들을 형성하는 단계 S7, 및 상부배선들을 형성하는 단계 S9을 포함할 수 있다.
도 10a 내지 도 10e는 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 사시도들이다. 도 10a 내지 도 10e는 도 4a 및 도 4b, 도 5a 및 도 5b, 그리고 도 6에 도시된 반도체 메모리 장치의 제조방법에 대한 일 실시 예를 나타낸다.
도 9 및 도 10a를 참조하면, 채널구조들(115)에 의해 관통되는 예비 적층체(110)를 형성하는 단계 S1은 도 6을 참조하여 설명한 주변회로를 포함하는 기판(SUB)이 제공된 후, 기판(SUB) 상에서 수행될 수 있다.
채널구조들(115)에 의해 관통되는 예비 적층체(110)를 형성하는 단계 S1은 교대로 적층된 희생막들(101) 및 층간 절연막들(103)을 형성하는 단계 및 메모리막(113)으로 둘러싸인 채널구조(115)를 형성하는 단계를 포함할 수 있다.
예비 적층체(110)의 희생막들(101) 및 층간 절연막들(103)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 층간 절연막들(103)은 실리콘 산화막등의 산화물로 형성될 수 있다. 희생막들(101)은 층간 절연막들(103)과 식각률이 다른 물질로 형성될 수 있다. 예를 들어, 희생막들(101)은 실리콘 질화막등의 질화물로 형성될 수 있다.
메모리막(113)으로 둘러싸인 채널구조(115)를 형성하는 단계는 희생막들(101) 및 층간 절연막들(103)을 관통하는 채널홀들을 형성하는 단계, 채널홀들 각각의 측벽 상에 메모리막(113)을 형성하는 단계, 메모리막(113)에 의해 정의된 채널홀들 각각의 중심영역을 그에 대응하는 채널구조(115)로 채우는 단계를 포함할 수 있다. 메모리막(113)은 도 5a를 참조하여 상술한 메모리막(ML)과 동일한 물질들로 구성될 수 있다. 채널구조들(115) 각각은 도 5a를 참조하여 상술한 채널구조(CH)와 동일한 물질들로 구성될 수 있다.
계단형 구조(120)를 형성하는 단계 S3는 희생막들(101) 및 층간 절연막들(103)에 의해 계단형 구조(120)가 정의될 수 있도록 희생막들(101) 및 층간 절연막들(103)을 식각함으로써 수행될 수 있다. 도면에 도시되진 않았으나, 계단형 구조(120)를 형성하기 위한 식각공정 시, 희생막들(101)이 배치된 층들에 언더컷 영역이 정의될 수 있다. 언더컷 영역은 계단형 구조(120)의 층계들의 연장방향을 따라 연장될 수 있고, 후속에서 언더컷 영역에 보이드가 형성될 수 있다. 예를 들어, 계단형 구조(120)의 층계들은 제1 방향(D1)으로 연장될 수 있으며, 언더컷 영역은 희생막들(101)이 배치된 층들 각각에 제1 방향(D1)으로 정의될 수 있다.
도 4a 및 도 4b와 도 6을 참조하여 설명한 실시 예에 따르면, 동일한 상부배선에 연결되는 콘택 플러그들의 정렬방향은 상기 언더컷 영역을 따라 정의되는 보이드의 방향을 고려하여 설계된다. 도 7a 및 도 7b와 도 8를 참조하여 설명한 실시 예에 따르면, 서로 다른 상부배선들에 연결되는 콘택 플러그들의 정렬방향은 상기 언더컷 영역을 따라 정의되는 보이드의 방향을 고려하여 설계한다. 따라서, 본 발명의 실시 예들에 따르면, 계단형 구조(120)를 형성하기 위한 식각 공정에 의해 보이드가 발생하더라도 반도체 메모리 장치의 동작불량을 개선할 수 있다.
도 9 및 도 10b를 참조하면, 도전패턴들을 형성하는 단계 S5를 수행하기 전, 예비 적층체(110)를 관통하는 제1 슬릿(131)을 형성할 수 있다.
제1 슬릿(131)을 형성하는 단계는 갭필 절연막(121)을 형성하는 단계, 갭필 절연막(121) 상에 제1 상부 절연막(123)을 형성하는 단계, 및 제1 상부 절연막(123), 갭필 절연막(121) 및 예비 적층체(110)를 식각하는 단계를 포함할 수 있다.
갭필 절연막(121)은 도 10a에 도시된 계단형 구조(120)에 의한 단차를 완화할 수 있다. 제1 상부 절연막(123)은 도 10a에 도시된 채널구조들(115)을 덮도록 연장될 수 있다.
예비 적층체(110)는 제1 슬릿(131)에 의해 예비 게이트 적층체(110G) 및 더미 적층체(110D)로 구분될 수 있다.
도 9 및 도 10c를 참조하면, 도전패턴들을 형성하는 단계 S5를 수행하기 전, 도 10b에 도시된 제1 슬릿(131)을 절연막(133)으로 채울 수 있다.
도 10d 및 도 10e는 도 9에 도시된 도전패턴들(145)을 형성하는 단계 S5에 대한 일 실시 예를 나타낸다.
도 10d를 참조하면, 도전패턴들(145)을 형성하는 단계 S5는 도 10c에 도시된 예비 게이트 적층체(110G)를 관통하는 제2 슬릿(141)을 형성하는 단계, 및 제2 슬릿(141)을 통해 도 10c에 도시된 희생막들(101)을 제거하는 단계를 포함할 수 있다. 이하, 희생막들(101)이 제거된 영역들을 수평공간들(143)로 정의한다.
제2 슬릿(141)은 절연막(133)으로 채워지는 제1 슬릿에 연결될 수 있다. 수평공간들(143)을 형성하기 위한 희생막들의 제거공정 동안, 절연막(133)은 더미 적층체(110D)를 보호할 수 있다.
수평공간들(143) 각각은 제3 방향(D3)으로 서로 이웃한 층간 절연막들(103) 사이에 정의될 수 있다.
도 10e를 참조하면, 도전패턴들(145)을 형성하는 단계 S5는 도 10d에 도시된 수평공간들(143) 각각을 도전물로 채우는 단계를 포함할 수 있다. 이로써, 도 10d에 도시된 제2 슬릿(141)에 의해 서로 분리되고, 각각이 교대로 적층된 도전패턴들(145) 및 층간 절연막들(103)을 포함하는 제1 게이트 적층체(110Ga) 및 제2 게이트 적층체(110Gb)가 형성될 수 있다.
이어서, 제1 상부 절연막(123) 상에 제2 상부 절연막(151)을 형성할 수 있다.
도 9 및 도 10e를 참조하면, 제2 상부 절연막(151), 제1 상부 절연막(123), 갭필 절연막(121), 층간 절연막들(103) 및 더미 적층체(110D) 중 적어도 어느 하나를 관통하는 콘택 플러그들을 형성하는 단계 S7를 수행할 수 있다.
도 10e는 도 6에 도시된 제2 콘택 플러그들(CTb11, CTb12)에 대응하는 콘택 플러그들(153b1, 153b2)을 나타내고 있으나, 콘택 플러그들을 형성하는 단계 S7에서 도 6에 도시된 게이트 콘택 플러그들(GCTa1, GCTb1), 및 제1 콘택그룹(Ga)의 제1 콘택 플러그들(CTa11, CTa12)이 더 형성될 수 있다.
도 9 및 도 10e를 참조하면, 제2 상부 절연막(151) 상에 상부배선들(155a, 155b)을 형성하는 단계 S9를 수행할 수 있다. 상부배선들(155a, 155b)은 제1 게이트 적층체(110Ga) 및 제2 게이트 적층체(110Gb)에 각각 연결된 제1 상부배선(155a) 및 제2 상부배선(155b)을 포함할 수 있다.
도 7a 및 도 7b와 도 8에 도시된 반도체 메모리 장치는 도 10a 내지 도 10e를 참조하여 설명한 공정들을 이용하여 형성될 수 있다.
도 11은 일 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 11을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 주변회로를 포함하는 기판 상에 배치된 계단형 더미 적층체, 계단형 더미 적층체를 관통하는 콘택그룹들 및 콘택그룹들에 각각 연결된 상부배선들을 포함할 수 있다. 콘택그룹들 각각은 하나의 콘택 플러그 또는 2이상의 콘택 플러그들을 포함할 수 있다. 서로 다른 콘택그룹들은 계단형 더미 적층체의 서로 다른 층계들을 관통할 수 있다. 콘택그룹들 각각이 2이상의 콘택 플러그들을 포함하는 경우, 콘택그룹들 각각의 콘택 플러그들은 그에 대응하는 층계가 연장된 방향으로 배열될 수 있다. 서로 다른 상부배선들에 연결된 콘택 플러그들은 층계들이 연장된 방향에 대한 사선방향으로 이웃할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 12는 일 실시 예에 따른 컴퓨팅 시스템(1200)의 구성을 나타내는 블록도이다.
도 12를 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212), 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 도 11을 참조하여 상술한 메모리 장치(1120)와 동일하게 구성될 수 있다. 메모리 컨트롤러(1211)는 도 11을 참조하여 상술한 메모리 컨트롤러(1100)와 동일하게 구성될 수 있다.
30: 주변회로
SUB: 기판
GST_A, 110Ga: 제1 게이트 적층체 GST_B, 110Gb: 제2 게이트 적층체
DM, DM', 110D: 더미 적층체 CPk 내지 CPn, 145: 도전패턴
ILD, 103: 층간 절연막
GCTa1, GCTa2: 제1 게이트 콘택 플러그
GCTb1, GCTb2: 제2 게이트 콘택 플러그
La1, La2, La1', La2': 제1 상부배선 Lb1, Lb2, Lb1', Lb2': 제2 상부배선
Ga: 제1 콘택그룹 Gb: 제2 콘택그룹
CTa11, CTa12, CTa1: 제1 콘택 플러그
CTb11, CTb12, CTb1:제2 콘택 플러그
GST_A, 110Ga: 제1 게이트 적층체 GST_B, 110Gb: 제2 게이트 적층체
DM, DM', 110D: 더미 적층체 CPk 내지 CPn, 145: 도전패턴
ILD, 103: 층간 절연막
GCTa1, GCTa2: 제1 게이트 콘택 플러그
GCTb1, GCTb2: 제2 게이트 콘택 플러그
La1, La2, La1', La2': 제1 상부배선 Lb1, Lb2, Lb1', Lb2': 제2 상부배선
Ga: 제1 콘택그룹 Gb: 제2 콘택그룹
CTa11, CTa12, CTa1: 제1 콘택 플러그
CTb11, CTb12, CTb1:제2 콘택 플러그
Claims (18)
- 주변회로를 포함하는 기판;
상기 기판에 중첩되고, 제1 방향으로 연장된 다수의 층계들을 포함하는 계단형 더미 적층체;
상기 계단형 더미 적층체를 관통하는 다수의 콘택그룹들; 및
상기 콘택그룹들에 각각 연결된 상부배선들을 포함하고,
상기 콘택그룹들은, 상기 제1 방향으로 배열된 2개 이상의 제1 콘택 플러그들로 구성된 제1 콘택그룹을 포함하고,
상기 상부배선들은, 상기 제1 콘택 플러그들에 공통으로 연결된 제1 상부배선을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제1 콘택 플러그들은 상기 층계들 중 서로 이웃한 층계들 간 경계에 정의된 모서리를 관통하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 기판 상에 배치되고, 채널구조를 감싸며 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 제1 게이트 적층체; 및
상기 도전패턴들 중 어느 하나와 상기 제1 상부배선을 연결하는 제1 게이트 콘택 플러그를 더 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 콘택그룹들은 상기 제1 방향으로 배열된 2개 이상의 제2 콘택 플러그들로 구성된 제2 콘택그룹을 포함하고,
상기 상부배선들은 상기 제2 콘택 플러그들에 공통으로 연결된 제2 상부배선을 더 포함하는 반도체 메모리 장치. - 제 4 항에 있어서,
상기 제2 콘택 플러그들은 상기 층계들의 측벽들로부터 이격된 반도체 메모리 장치. - 제 4 항에 있어서,
상기 기판 상에 배치되고, 채널구조를 감싸며 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 제2 게이트 적층체; 및
상기 도전패턴들 중 어느 하나와 상기 제2 상부배선을 연결하는 제2 게이트 콘택 플러그를 더 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 계단형 더미 적층체는
상기 기판 상에 교대로 적층된 산화막들 및 질화막들을 포함하는 반도체 메모리 장치. - 주변회로를 포함하는 기판;
상기 기판에 중첩되고, 제1 방향으로 연장된 다수의 층계들을 포함하는 계단형 더미 적층체;
상기 계단형 더미 적층체를 관통하고, 상기 층계들에 나란한 평면에서 상기 제1 방향에 대한 사선방향으로 서로 이웃한 제1 콘택 플러그 및 제2 콘택 플러그;
상기 제1 콘택 플러그에 연결된 제1 상부배선; 및
상기 제2 콘택 플러그에 연결되고, 상기 제1 상부배선으로부터 이격된 제2 상부배선을 포함하는 반도체 메모리 장치. - 제 8 항에 있어서,
상기 제1 콘택 플러그 및 상기 제2 콘택 플러그은 서로 다른 상기 층계들을 관통하는 반도체 메모리 장치. - 제 8 항에 있어서,
상기 기판 상에 배치되고, 채널구조를 감싸며 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 제1 게이트 적층체; 및
상기 도전패턴들 중 어느 하나와 상기 제1 상부배선을 연결하는 제1 게이트 콘택 플러그를 더 포함하는 반도체 메모리 장치. - 제 8 항에 있어서,
상기 기판 상에 배치되고, 채널구조를 감싸며 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 제2 게이트 적층체; 및
상기 도전패턴들 중 어느 하나와 상기 제2 상부배선을 연결하는 제2 게이트 콘택 플러그를 더 포함하는 반도체 메모리 장치. - 제 8 항에 있어서,
상기 계단형 더미 적층체는
상기 기판 상에 교대로 적층된 산화막들 및 질화막들을 포함하는 반도체 메모리 장치. - 주변회로를 포함하는 기판;
상기 기판에 중첩된 제1 게이트 적층체;
상기 기판에 중첩되고, 상기 제1 게이트 적층체에 나란한 제2 게이트 적층체;
상기 제1 게이트 적층체 및 상기 제2 게이트 적층체 사이에 배치되고, 제1 방향으로 연장된 다수의 층계들을 포함하는 계단형 더미 적층체;
서로 다른 상기 층계들에 중첩되고, 상기 계단형 더미 적층체를 관통하도록 연장된 다수의 콘택그룹들;
상기 제1 게이트 적층체에 연결된 제1 게이트 콘택 플러그;
상기 제2 게이트 적층체에 연결된 제2 게이트 콘택 플러그;
상기 콘택그룹들 중 제1 콘택그룹과 상기 제1 게이트 콘택 플러그를 연결하는 제1 상부배선; 및
상기 콘택그룹들 중 제2 콘택그룹과 상기 제2 게이트 콘택 플러그를 연결하는 제2 상부배선을 포함하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제1 콘택그룹은,
상기 제1 방향으로 배열되고, 상기 제1 상부배선에 공통으로 연결된 2개 이상의 제1 콘택 플러그들을 포함하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제2 콘택그룹은,
상기 제1 방향으로 배열되고, 상기 제2 상부배선에 공통으로 연결된 2개 이상의 제2 콘택 플러그들을 포함하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제1 콘택그룹과 상기 제2 콘택그룹은,
상기 층계들에 나란한 평면에서 상기 제1 방향에 대한 사선방향으로 서로 이웃한 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제1 게이트 적층체 및 상기 제2 게이트 적층체 각각은,
상기 기판 상에 배치되고, 채널구조를 감싸며 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 계단형 더미 적층체는,
상기 기판 상에 교대로 적층된 산화막들 및 질화막들을 포함하는 반도체 메모리 장치.
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| KR102492979B1 (ko) * | 2015-12-11 | 2023-01-31 | 삼성전자주식회사 | 수직형 메모리 장치 |
| US9530790B1 (en) * | 2015-12-24 | 2016-12-27 | Sandisk Technologies Llc | Three-dimensional memory device containing CMOS devices over memory stack structures |
| US10049744B2 (en) * | 2016-01-08 | 2018-08-14 | Samsung Electronics Co., Ltd. | Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same |
| JP6495838B2 (ja) * | 2016-01-27 | 2019-04-03 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
| JP2017163114A (ja) * | 2016-03-11 | 2017-09-14 | 東芝メモリ株式会社 | 半導体記憶装置 |
| KR20170130009A (ko) * | 2016-05-17 | 2017-11-28 | 삼성전자주식회사 | 3차원 반도체 장치 |
| US10396090B2 (en) * | 2016-05-23 | 2019-08-27 | SK Hynix Inc. | Semiconductor device and manufacturing method thereof |
| KR102607833B1 (ko) * | 2016-05-23 | 2023-11-30 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR102619876B1 (ko) * | 2016-07-19 | 2024-01-03 | 삼성전자주식회사 | 메모리 장치 |
| KR102634947B1 (ko) * | 2016-08-18 | 2024-02-07 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| KR20180090932A (ko) * | 2017-02-03 | 2018-08-14 | 삼성전자주식회사 | 3차원 반도체 메모리 소자 |
| KR20180096878A (ko) * | 2017-02-21 | 2018-08-30 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그의 제조 방법 |
| KR20180115550A (ko) * | 2017-04-13 | 2018-10-23 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조 방법 |
| KR102368932B1 (ko) * | 2017-06-01 | 2022-03-02 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR102452562B1 (ko) * | 2017-09-01 | 2022-10-11 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그의 제조 방법 |
| KR20190056118A (ko) * | 2017-11-16 | 2019-05-24 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR102400100B1 (ko) * | 2017-11-17 | 2022-05-19 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법 |
| KR102533145B1 (ko) * | 2017-12-01 | 2023-05-18 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| KR20190118751A (ko) * | 2018-04-11 | 2019-10-21 | 삼성전자주식회사 | 반도체 장치 |
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