KR102341716B1

KR102341716B1 - 반도체 메모리 장치 및 그 제조 방법

Info

Publication number: KR102341716B1
Application number: KR1020150022401A
Authority: KR
Inventors: 김재호; 양상렬; 이웅; 임승현
Original assignee: 삼성전자주식회사
Priority date: 2015-01-30
Filing date: 2015-02-13
Publication date: 2021-12-27
Also published as: KR20160094827A

Abstract

게이트 전극들과 절연층들이 교대로 반복 적층된 적층 구조체가 기판 상에 제공된다. 적층 구조체를 관통하며 기판과 접속하는 제1 반도체 패턴, 및 제1 반도체 패턴 상에 배치되며 제1 반도체 패턴과 접속하는 제1 채널 패턴을 포함하는 셀 채널 구조체가 기판 상에 제공된다. 적층 구조체와 이격되며, 기판과 접속하는 제2 반도체 패턴, 및 제2 반도체 패턴 상에 배치되며 제2 반도체 패턴과 접속하는 제2 채널 패턴을 포함하는 더미 수직 채널 구조체가 기판 상에 제공된다. 기판의 표면으로부터 제1 반도체 패턴의 상면까지의 제1 높이는 상기 기판의 표면으로부터 상기 제2 반도체 패턴의 상면까지의 제2 높이보다 크다.

Description

반도체 메모리 장치 및 그 제조 방법{Semiconductor memory device and method of fabricating the same}

본 발명의 기술적 사상은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.

소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.

이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.

본 발명이 해결하고자 하는 일 과제는 신뢰성 및 집적도가 보다 향상된 반도체 메모리 장치를 제공하는데 있다.

본 발명이 해결하고자 하는 다른 과제는 신뢰성 및 집적도가 보다 향상된 반도체 메모리 장치의 제조 방법을 제공하는데 있다.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치는 기판 상에 배치되며 게이트 전극들과 절연층들이 교대로 반복 적층된 적층 구조체, 상기 적층 구조체를 관통하며, 상기 기판과 접속하는 제1 반도체 패턴 및 상기 제1 반도체 패턴 상에 배치되며 상기 제1 반도체 패턴과 접속하는 제1 채널 패턴을 포함하는 셀 채널 구조체, 및 상기 적층 구조체와 이격되어 상기 기판 상에 배치되며, 상기 기판과 접속하는 제2 반도체 패턴 및 상기 제2 반도체 패턴 상에 배치되며 상기 제2 반도체 패턴과 접속하는 제2 채널 패턴을 포함하는 제1 더미 채널 구조체를 포함할 수 있다. 상기 기판의 표면으로부터 상기 제1 반도체 패턴의 상면까지의 제1 높이는 상기 기판의 표면으로부터 상기 제2 반도체 패턴의 상면까지의 제2 높이보다 클 수 있다.

일부 실시예들에 따르면, 상기 메모리 장치는 상기 셀 채널 구조체와 전기적으로 연결되는 비트라인을 더 포함할 수 있다.

일부 실시예들에 따르면, 상기 셀 채널 구조체는 상기 제1 채널 패턴과 상기 적층 구조체 사이에 배치되는 제1 정보저장 패턴을 더 포함할 수 있다. 상기 제1 더미 채널 구조체는 상기 제2 채널 패턴의 측벽에 접하는 제2 정보저장 패턴을 더 포함할 수 있다. 상기 제1 채널 패턴과 상기 제2 채널 패턴은 동일 물질을 포함하고, 상기 제1 정보저장 패턴과 상기 제2 정보저장 패턴은 동일 물질을 포함할 수 있다.

일부 실시예들에 따르면, 상기 기판은 셀 어레이 영역 및 상기 셀 어레이 영역에 인접한 연결 영역을 포함하는 셀 영역, 상기 셀 영역과 이격된 주변 영역, 및 상기 셀 영역과 주변 영역 사이의 경계 영역을 포함할 수 있다. 상기 적층 구조체는 상기 셀 영역에 배치되고 제1 방향으로 연장되며, 상기 연결 영역에서 계단 구조의 단부를 가질 수 있다.

일부 실시예들에 따르면, 상기 적층 구조체의 상기 단부를 덮고 상기 연결 영역, 상기 경계 영역 및 상기 주변 영역의 상기 기판 상에 배치되는 몰드 절연층을 더 포함할 수 있다. 상기 제1 더미 채널 구조체는 상기 몰드 절연층을 관통하며 상기 기판과 접속할 수 있다.

일부 실시예들에 따르면, 상기 연결 영역에서 상기 몰드 절연층과 상기 적층 구조체의 상기 단부를 관통하며, 상기 기판과 접속하는 제3 반도체 패턴 및 상기 제3 반도체 패턴과 접속하고 상기 제3 반도체 패턴 상에 배치된 제3 채널 패턴을 포함하는 제2 더미 채널 구조체를 더 포함할 수 있다.

일부 실시예들에 따르면, 상기 제1 더미 채널 구조체는, 평면도로 볼 때, 원 형상, 타원 형상 또는 바 형상을 가질 수 있다.

일부 실시예들에 따르면, 상기 메모리 장치는 상기 주변 영역의 상기 기판 상에 배치되는 주변회로 소자를 더 포함할 수 있다. 상기 주변회로 소자는 게이트 절연막, 게이트 전극 및 소오스/드레인 영역을 포함할 수 있다.

일부 실시예들에 따르면, 상기 메모리 장치는 상기 제1 반도체 패턴의 측벽 상에 배치된 게이트 산화막을 더 포함할 수 있다. 상기 제2 반도체 패턴의 측벽 상에 상기 게이트 산화막이 배치되지 않을 수 있다.

본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치는 셀 어레이 영역과 연결 영역을 포함하는 셀 영역, 상기 셀 영역과 이격된 주변 영역, 및 상기 연결 영역과 상기 주변 영역 사이의 경계 영역을 포함하는 기판, 상기 셀 영역의 상기 기판 상에 제1 방향으로 서로 이격되어 배치되고, 상기 연결 영역에서 계단 구조의 단부를 가지며 교대로 적층된 게이트 전극들과 절연막들을 각각 포함하는 적층 구조체들, 상기 셀 어레이 영역에서 상기 적층 구조체들의 각각을 관통하며, 상기 기판과 접속하는 제1 반도체 패턴 및 상기 제1 반도체 패턴 상에 배치되며 상기 제1 반도체 패턴과 접속하는 제1 채널 패턴을 각각 포함하는 셀 채널 구조체들, 상기 연결 영역에서 상기 적층 구조체들의 각각의 단부를 관통하며, 상기 기판과 접속하는 제2 반도체 패턴 및 상기 제2 반도체 패턴 상에 배치되며 상기 제2 반도체 패턴과 접속하는 제2 채널 패턴을 각각 포함하는 제1 더미 채널 구조체들, 상기 경계 영역에서 상기 기판과 접속하는 제3 반도체 패턴 및 상기 제3 반도체 패턴 상에 배치되며 상기 제3 반도체 패턴과 접속하는 제3 채널 패턴을 포함하는 제2 더미 채널 구조체를 포함할 수 있다.

일부 실시예들에 따르면, 상기 제1 반도체 패턴들의 각각은 상기 기판의 표면으로부터 상기 제1 반도체 패턴들 각각의 상면까지의 제1 높이를 갖고, 상기 제2 반도체 패턴들은 상기 제3 반도체 패턴에 가장 인접한 제1 서브 반도체 패턴을 포함하고, 상기 제1 서브 반도체 패턴은 상기 기판의 표면으로부터 상기 제1 서브 반도체 패턴의 상면까지의 제2 높이를 갖고, 상기 제3 반도체 패턴은 상기 기판의 표면으로부터 상기 제3 반도체 패턴의 상면까지의 제3 높이를 가지며, 상기 제3 높이는 상기 제1 높이보다 작고, 상기 제2 높이는 상기 제1 높이보다 작을 수 있다,

일부 실시예들에 따르면, 상기 제2 반도체 패턴들은 상기 제1 반도체 패턴들에 가장 인접한 제2 서브 반도체 패턴을 포함하고, 상기 제2 서브 반도체 패턴은 상기 기판의 표면으로부터 상기 제2 서브 반도체 패턴의 상면까지의 제4 높이를 가지며, 상기 제4 높이는 상기 제1 높이와 실질적으로 동일할 수 있다.

일부 실시예들에 따르면, 상기 메모리 장치는 상기 주변 영역의 상기 기판 상에 배치되는 주변회로 소자, 및 상기 주변회로 소자를 덮는 주변 보호층을 더 포함할 수 있다. 상기 주변회로 소자는 게이트 절연막, 게이트 전극 및 소오스/드레인 영역을 포함할 수 있다.

일부 실시예들에 따르면, 상기 메모리 장치는 상기 주변 보호층, 상기 경계 영역의 상기 기판, 및 상기 적층 구조체의 상기 단부를 덮는 몰드 절연층을 더 포함할 수 있다. 상기 제1 및 제2 더미 채널 구조체들은 상기 몰드 절연층을 관통할 수 있다.

일부 실시예들에 따르면, 상기 셀 채널 구조체들의 각각은 상기 제1 채널 패턴의 측벽과 접하는 제1 정보저장 패턴을 더 포함할 수 있다. 상기 제1 더미 채널 구조체들의 각각은 상기 제2 채널 패턴의 측벽과 접하는 제2 정보저장 패턴을 더 포함할 수 있다. 상기 제2 더미 채널 구조체는 상기 제3 채널 패턴의 측벽과 접하는 제3 정보저장 패턴을 더 포함할 수 있다. 상기 제1 채널 패턴, 상기 제2 채널 패턴, 및 상기 제3 채널 패턴은 동일 물질을 포함하고, 상기 제1 정보저장 패턴, 상기 제2 정보저장 패턴, 및 상기 제3 정보저장 패턴은 동일 물질을 포함할 수 있다.

일부 실시예들에 따르면, 상기 제2 더미 채널 구조체는 복수 개로 제공될 수 있다. 상기 제2 더미 채널 구조체들의 각각은, 평면도로 볼 때, 원 형상 또는 타원 형상을 가지고, 상기 제1 방향을 따라 배열될 수 있다.

일부 실시예들에 따르면, 상기 제2 더미 채널 구조체는, 평면도로 볼 때, 바 형상을 가지고 상기 제1 방향을 따라 연장될 수 있다.

본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치는 기판 상에 배치되며 게이트 전극들과 절연층들이 교대로 반복 적층된 적층 구조체, 상기 적층 구조체를 관통하며 상기 기판과 접속하는 제1 반도체 패턴 및 상기 제1 반도체 패턴 상에 배치되며 상기 제1 반도체 패턴과 접속하는 제1 채널 패턴을 포함하는 셀 채널 구조체, 상기 적층 구조체와 이격되어 상기 기판 상에 배치되며 상기 기판과 접속하는 제2 반도체 패턴 및 상기 제2 반도체 패턴 상에 배치되며 상기 제2 반도체 패턴과 접속하는 제2 채널 패턴을 포함하는 더미 채널 구조체, 및 상기 제1 반도체 패턴의 측벽 상에 배치된 게이트 산화막을 포함할 수 있다. 상기 제2 반도체 패턴의 측벽 상에 상기 게이트 산화막이 배치되지 않을 수 있다.

일부 실시예들에 따르면, 상기 제1 반도체 패턴의 측벽의 일부는 오목하고, 상기 제2 반도체 패턴의 측벽은 오목하지 않을 수 있다.

일부 실시예들에 따르면, 상기 기판의 표면으로부터 상기 제1 반도체 패턴의 상면까지의 제1 높이는 상기 기판의 표면으로부터 상기 제2 반도체 패턴의 상면까지의 제2 높이보다 클 수 있다.

본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치의 제조 방법은 셀 영역, 주변 영역, 및 상기 셀 영역과 상기 주변 영역 사이의 경계 영역을 포함하는 기판을 제공하고, 상기 셀 영역의 상기 기판 상에, 게이트 전극들과 절연층들이 교대로 반복 적층된 적층 구조체를 형성하고, 상기 적층 구조체를 관통하며, 상기 기판과 접속하는 제1 반도체 패턴 및 상기 제1 반도체 패턴 상에 배치되며 상기 제1 반도체 패턴과 접속하는 제1 채널 패턴을 포함하는 셀 채널 구조체를 형성하고, 상기 주변 영역 및 상기 경계 영역의 상기 기판 상에 몰드 절연층을 형성하고, 그리고 상기 적층 구조체와 이격되며 상기 몰드 절연층을 관통하고, 상기 기판과 접속하는 제2 반도체 패턴 및 상기 제2 반도체 패턴 상에 배치되며 상기 제2 반도체 패턴과 접속하는 제2 채널 패턴을 포함하는 제1 더미 채널 구조체를 형성할 수 있다. 상기 기판의 표면으로부터 상기 제1 반도체 패턴의 상면까지의 제1 높이는 상기 기판의 표면으로부터 상기 제2 반도체 패턴의 상면까지의 제2 높이보다 클 수 있다.

본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치의 제조 방법은 셀 어레이 영역과 연결 영역을 포함하는 셀 영역, 상기 셀 영역과 이격된 주변 영역, 상기 연결 영역과 상기 주변 영역 사이의 경계 영역을 포함하는 기판을 제공하고, 상기 셀 영역의 기판 상에, 교대로 적층된 절연막들과 희생막들을 포함하는 몰드 구조체를 형성하고, 상기 몰드 구조체의 일부를 덮고, 상기 연결 영역, 상기 경계 영역, 및 상기 주변 영역의 기판 상에 몰드 절연층을 형성하고, 상기 셀 어레이 영역 상의 상기 몰드 구조체를 관통하며, 상기 기판과 접속하는 제1 반도체 패턴 및 상기 제1 반도체 패턴 상에 배치되며 상기 제1 반도체 패턴과 접속하는 제1 채널 패턴을 포함하는 셀 채널 구조체를 형성하고, 상기 연결 영역 상의 상기 몰드 절연층과 상기 몰드 구조체를 관통하며, 상기 기판과 접속하는 제2 반도체 패턴 및 상기 제2 반도체 패턴 상에 배치되며 상기 제2 반도체 패턴과 접속하는 제2 채널 패턴을 각각 포함하는 제1 더미 채널 구조체들을 형성하고, 그리고 상기 경계 영역의 상기 몰드 절연층을 관통하며 상기 기판과 접속하는 제3 반도체 패턴 및 상기 제3 반도체 패턴 상에 배치되며 상기 제3 반도체 패턴과 접속하는 제3 채널 패턴을 포함하는 제2 더미 채널 구조체를 형성하는 것을 포함할 수 있다.

본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치는 셀 어레이 영역과 연결 영역을 포함하는 셀 영역 및 셀 영역과 이격된 주변 영역을 포함하는 기판, 상기 셀 영역의 상기 기판 상에 배치되며, 상기 연결 영역에서 계단 구조의 단부를 가지며, 게이트 전극들과 절연층들이 교대로 반복 적층된 적층 구조체, 상기 적층 구조체를 관통하며, 상기 기판과 접속하는 제1 반도체 패턴 및 상기 제1 반도체 패턴 상에 배치되며 상기 제1 반도체 패턴과 접속하는 제1 채널 패턴을 포함하는 셀 채널 구조체, 및 상기 연결 영역에서 상기 적층 구조체의 단부를 관통하며, 상기 기판과 접속하는 제2 반도체 패턴 및 상기 제2 반도체 패턴 상에 배치되며 상기 제2 반도체 패턴과 접속하는 제2 채널 패턴을 각각 포함하는 더미 채널 구조체들을 포함할 수있다. 상기 제1 반도체 패턴은 상기 기판으로부터 상기 제1 반도체 패턴의 상면까지의 제1 높이를 갖고, 상기 제2 반도체 패턴들은 상기 제1 반도체 패턴으로부터 가장 멀게 배치된 서브 반도체 패턴을 포함하고, 상기 서브 반도체 패턴은 상기 기판으로부터 상기 서브 반도체 패턴의 상면까지의 제2 높이를 가지고, 상기 제2 높이는 상기 제1 높이보다 작을 수 있다.

본 발명의 기술적 사상의 실시예들에 따르면, 반도체 메모리 장치는 셀 어레이 영역과 연결 영역을 포함하는 셀 영역, 주변 영역, 및 셀 영역과 주변 영역 사이의 경계 영역을 포함할 수 있다. 셀 어레이 영역에 배치되는 셀 채널 구조체들의 제1 반도체 패턴들과 연결 영역에 배치되는 제1 더미 채널 구조체의 제2 반도체 패턴들 및 경계 영역에 배치되는 제2 더미 수직 채널 구조체의 제3 반도체 패턴은 에피텍셜 성장 방법으로 형성된다. 제3 반도체 패턴에 근접한 제2 반도체 패턴의 에피텍셜 성장에 미치는 몰드 절연층으로부터 불순물들의 아웃 개싱에 의한 영향이 약화 될 수 있다. 이에 따라 경계 영역에 근접한 제2 반도체 패턴의 상면이 최하층 게이트 전극의 상면 보다 높도록 형성되고, 제2 반도체 패턴의 측면 상에 게이트 산화막은 균일하게 형성될 수 있다. 그 결과, 제2 반도체 패턴과 게이트 전극 사이의 절연성이 확보되므로 제2 반도체 패턴을 통한 누설 전류 현상이 방지되어 고신뢰성의 메모리 반도체 장치가 구현될 수 있다.

도 1은 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치의 개략적인 평면도이다.
도 2a 내지 도 2c는 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치의 평면도들로서, 도 1의 AR 부분을 확대한 도면들이다.
도 3 내지 도 5는 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도들로서, 도 3은 도 2의 I-I'선을 따라 자른 단면도이고, 도 4 및 도 5는 도 2의 II-II'선을 따라 자른 단면도들이다.
도 6a 내지 6c는 각각 도 3의 A1, 도 4의 A2, 및 도 4의 A3 부분을 확대한 도면들이다.
도 7a 내지 7d는 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치의 개략적 평면도들이다.
도 8a 내지 18a, 및 도 8b 내지 18b는 본 발명의 기술적 사상의 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단도면들로서, 도 8a 내지 18a는 도 2의 I-I'선에 대응하는 단면도들이고, 도 8b내지 18b는 도 2의 II-II'선에 대응하는 단면도들이다.
도 19a 내지 도 19c는 도 12a의 B1, 도 12b의 B2, 및 도 12b의 B3 부분을 확대한 도면들이다.
도 20은 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 개략 블록도이다.
도 21은 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템을 나타내는 개략 블록도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 기술적 사상에 따른 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.

이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.

도 1은 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치의 개략적인 평면도이다.

도 1을 참조하면, 셀 영역(CR)이 반도체 메모리 장치의 중앙에 배치될 수 있다. 셀 영역(CR)은 셀 어레이 영역(CAA), 및 셀 어레이 영역(CAA)의 가장자리의 연결 영역(CTA)을 포함할 수 있다. 셀 어레이 영역(CAA)은 어레이로 배열된 메모리 셀들을 포함할 수 있다.

연결 영역(CTA)에, 메모리 셀들의 게이트 전극들(또는 워드 라인들)과 접속하는 게이트 콘택들이 배치될 수 있다. 반도체 메모리 장치의 주변에, 주변 영역(PR)이 배치되어 셀 영역(CR)을 둘러쌀 수 있다. 주변 영역(PR)에, 메모리 셀들을 제어하는 주변회로(예를 들면, 로우 디코더, 또는 센스 엠프 등)가 배치될 수 있다. 셀 영역(CR)과 주변 영역(PR) 사이에 경계 영역(BR)이 제공될 수 있다.

도 2a 내지 도 2c는 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치의 평면도들로서, 도 1의 AR 부분을 확대한 도면들이다. 도 3 내지 도 5는 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치를 나타내는 단도면들로서, 도 3은 도 2a의 I-I'선을 따라 자른 단면도이고, 도 4 및 도 5는 도 2a의 II-II'선을 따라 자른 단면도들이다. 도 6a 내지 6c는 각각 도 3의 A1, 도 4의 A2 및 도 4의 A3를 확대한 도면들이다. 도 7a 내지 7d는 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치의 개략적 평면도들이다.

도 2a, 도 3 내지 도 5를 참조하면, 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치는 기판(100) 상에 배치된 적층 구조체들(30), 적층 구조체들(30)의 각각을 관통하는 셀 채널 구조체들(200a), 적층 구조체들(30) 사이의 기판(100)에 배치된 공통 소오스 영역(152), 셀 채널 구조체들(200a)과 이격된 제1 및 제2 더미 채널 구조체들(200b, 200c), 및 적어도 하나의 주변회로 소자(PT)를 포함할 수 있다.

기판(100)은 셀 어레이 영역(CAA) 및 셀 어레이 영역(CAA)에 인접한 연결 영역(CTA)을 포함하는 셀 영역(CR), 셀 영역(PR)과 이격된 주변 영역(PR), 및 셀 영역(CR)과 주변 영역(PR) 사이의 경계 영역(BR)을 포함할 수 있다.

기판(100)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(100)은 실리콘(Si) 단결정 기판, 게르마늄(Ge) 단결정 기판, 또는 실리콘-게르마늄(SiGe) 단결정 기판일 수 있다. 일부 실시예들에 따르면, 기판(100)은 SOI(Semiconductor on Insulator) 기판일 수 있다. 예를 들면, 기판(100)은 반도체 기판 상에 제공된 트랜지스터들을 보호하는 절연층 상에 배치된 반도체 활성층(예를 들면, 실리콘층, 실리콘-게르마늄층, 또는 게르마늄층)을 포함할 수 있다. 기판(100)은 예를 들면, P형의 반도체 기판일 수 있으나, 이에 한정되지 않는다. 기판(100)은 웰 영역(미도시)을 포함할 수 있다.

주변 영역(PR) 내에 적어도 하나의 주변회로 소자(PT)가 배치될 수 있다. 주변회로 소자(PT)는 주변 게이트 절연막(101), 주변 게이트 절연막(101) 상의 주변 게이트 전극(103), 및 주변 게이트 전극(103)의 측벽들에 인접한 소오스/드레인 영역(107)을 포함할 수 있다. 주변 게이트 절연막(101)은 기판(100) 상에 배치되고, 산화막, 고유전막 및/또는 이들의 조합물을 포함할 수 있다. 주변 게이트 전극(103)은, 예를 들면, 실리콘(예를 들면, 폴리실리콘), 금속 실리사이드(예를 들면, 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 또는 티탄 실리사이드(TiSi), 탄탈룸 실리사이드(TaSi)), 또는 금속(예를 들면, 텅스텐 또는 알루미늄), 및/또는 이들의 조합물을 포함할 수 있다. 주변 게이트 스페이서(105)가 주변 게이트 전극(103)의 측벽들 상에 배치될 수 있다. 소오스/드레인 영역(107)은 기판 (100) 내에 배치되고, N형의 불순물(예를 들어, 인(P)) 또는 P형의 불순물(예를 들어, 보론(B))을 포함할 수 있다. 주변회로 소자(PT)를 덮는 주변 보호층(109)이 기판(100) 상에 배치될 수 있다. 주변 보호층(109)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 주변회로 소자(PT)는, 예를 들면, 고전압 또는 저전압 트랜지스터를 포함할 수 있다.

적층 구조체들(30)은 셀 영역(CR) 내에 배치될 수 있다. 예를 들면, 적층 구조체들(30)의 각각은 셀 영역(CAA)에서 연결 영역(CTA)으로 연장될 수 있다. 적층 구조체들(30)의 각각은 기판(100)의 표면에 평행한 제1 방향(D1)을 따라 연장될 수 있다. 적층 구조체들(30)은, 기판(100)의 표면과 평행하고 제1 방향(D1)과 수직한 제2 방향(D2)으로 서로 분리되어 배치될 수 있다. 예를 들면, 적층 구조체들(30)은 제1 방향(D1)으로 연장하는 트렌치(150)에 의해 제2 방향(D2)으로 서로 분리될 수 있다.

적층 구조체들(30)의 각각은 기판(100) 상에 교대로 반복적으로 적층된 게이트 전극들(GE) 및 절연막들(110)을 포함할 수 있다. 절연막들(110) 중 일부는 다른 절연막들(110)보다 두껍거나 얇을 수 있다. 예를 들면, 최하층의 절연막(110-1)의 두께는 다른 절연막들(110) 보다 얇을 수 있다. 예를 들면, 기판(100)으로부터 2번째의 절연막(110-2)과 최상층 절연막(110-3)은 다른 절연막들(110) 보다 두꺼울 수 있다. 절연막들(110)의 각각은 예를 들면, 실리콘 산화물을 포함할 수 있다.

게이트 전극들(GE)의 각각은 도전막을 포함할 수 있으며, 예를 들어, 게이트 전극들(GE)의 각각은 반도체막(예를 들면, 불순물이 도핑된 실리콘막), 금속 실리사이드막(예를 들면, 코발트 실리사이드막, 니켈 실리사이드막, 티타늄 실리사이드막, 텅스텐 실리사이드막, 또는 탄탈룸 실리사이드막), 금속 질화막(예를 들면, 티타늄 질화막, 텅스텐 질화막, 또는 탄탈룸 질화막), 금속막(예를 들면, 텅스텐막, 니켈막, 코발트막, 티타늄막, 또는 탄탈룸막) 및/또는 이들의 조합막을 포함할 수 있다.

반도체 메모리 장치는 3차원 메모리 장치일 수 있다. 예를 들면, 반도체 메모리 장치는 3차원 낸드 플래시 메모리 장치일 수 있다. 이에 따라, 게이트 전극들(GE)은 메모리 셀들의 제어 게이트 전극들로 사용될 수 있다. 예를 들면, 최상층의 게이트 전극(GE3) 및 최하층의 게이트 전극(GE1) 사이의 게이트 전극들(GE2)은 제어 게이트 전극들(예를 들면, 워드라인)로 사용될 수 있다. 게이트 전극들(GE2)은 셀 채널 구조체들(200a)과 결합하여 메모리 셀들을 구성할 수 있다. 따라서, 기판(100)의 셀 어레이 영역(CAA)에는 수직으로 배열된 메모리 셀들을 포함하는 수직 메모리 셀 스트링들이 제공될 수 있다. 최하층 및 최상층의 게이트 전극들(GE1, GE3)은 선택 트랜지스터들(SST, GST)의 게이트 전극들로 이용될 수 있다. 예를 들면, 최상층의 게이트 전극(GE3)은 비트 라인(BL)과 셀 채널 구조체들(200a) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용되고, 최하층의 게이트 전극(GE1)은 공통 소오스 영역(152)과 셀 채널 구조체들(200a) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있다.

적층 구조체들(30)의 각각은 연결 영역(CTA)에서 계단식 구조(stepwise structure)의 단부(30e)를 가질 수 있다. 예를 들면, 연결 영역(CTA)에서, 게이트 전극들(GE)의 각각은 셀 어레이 영역(CAA)으로부터 제1 방향(D1)으로 연장하는 패드부(GEP)를 가질 수 있다. 예를 들면, 연결 영역(CTA)에서, 적층 구조체들(30) 각각의 수직적 높이는 경계 영역(BR)에 근접할수록 계단식으로 작아질 수 있다. 적층 구조체들(30)을 덮는 몰드 절연층(118)이 연결 영역(CTA), 경계 영역(BR), 및 주변회로 영역(PR)에 배치될 수 있다. 예를 들면, 몰드 절연층(118)은 적층 구조체들(30)의 단부들(30e) (예를 들면, 게이트 전극들(GE)의 패드부들(GEP))을 덮을 수 있다. 몰드 절연층(118)은 경계 영역(BR)에서 기판(100)과 접할 수 있다. 몰드 절연층(118)은 주변 보호층(109) 상에 배치될 수 있다. 몰드 절연층(118)은 주변회로 소자(PT)를 덮을 수 있다. 몰드 절연층(118)은 산화막 또는 저유전체(low-K dielctric) 막을 포함할 수 있다.

셀 채널 구조체들(200a)은 적층 구조체들(30)의 각각을 관통하여 기판(100)에 연결될 수 있다. 즉, 셀 채널 구조체들(200a)은 기판(100)과 접속하고 기판(100)의 표면에 대해 수직한 제3 방향(D3)으로 연장되며, 적층 구조체들(30)의 각각에 의해 둘러싸일 수 있다. 예를 들면, 셀 채널 구조체들(200a)은 적층 구조체들(30)의 각각의 게이트 전극들(GE)에 의해 둘러싸일 수 있다. 평면도로 볼 때, 셀 채널 구조체들(200a)은 제1 방향(D1) 및 제2 방향(D2)을 따라 배열될 수 있다. 예를 들면, 셀 채널 구조체들(200a)은 도 2a에 도시된 바와 같이, 제2 방향(D2)으로 서로 이웃하고 제1 방향(D1)을 따라 지그재그로 형태로 배열되는 한 쌍의 셀 채널 구조체들(200a)의 열들이 제2 방향(D2)를 따라 반복하여 배치될 수 있다. 즉, 한 쌍의 셀 채널 구조체들(200a)의 열들이 적층 구조체들(30)의 각각을 관통할 수 있다. 일부 실시예들에 따르면, 제1 방향(D1)으로 지그재그로 형태로 배열되는 하나의 셀 채널 구조체들(200a)의 열이 제2 방향(D2)를 따라 반복하여 배치되거나, 제2 방향(D2)에서 서로 이웃하고 제1 방향(D1)으로 지그재그로 형태로 배열되는 3 개 이상의 셀 채널 구조체들(200a)의 열들이 제2 방향(D2)를 따라 반복하여 배치될 수 있다.

셀 채널 구조체들(200a)의 각각은 제1 반도체 패턴(126a), 제1 채널 패턴(140a), 및 제1 정보저장 패턴(130a)을 포함할 수 있다. 셀 구조체들(200a)의 각각은 제1 매립절연 패턴(144a)을 더 포함할 수 있다. 제1 정보저장 패턴(130a), 제1 채널 패턴(140a), 및 제1 매립절연 패턴(144a)은 제1 반도체 패턴(126a) 상에 배치될 수 있다.

제1 반도체 패턴(126a)은 기판(100)과 직접 접속하며, 기판(100) 내부로 연장될 수 있다. 예를 들면, 제1 반도체 패턴(126a)의 일부는 기판(100) 내에 매립되고, 그 것의 다른 일부는 기판(100) 상에 수직으로 돌출된 필라 형상을 가질 수 있다. 제1 반도체 패턴(126a)은, 기판(100)의 표면으로부터 제1 반도체 패턴(126a)의 상면까지의 최대 높이인, 제1 높이(T1)를 가질 수 있다. 즉, 제1 높이(T1)는 최하층 게이트 전극(GE1)의 두께 보다 클 수 있다. 예를 들면, 제1 반도체 패턴(126a)의 상면은 최하층 게이트 전극(GE1)의 상면보다 높은 레벨에 위치할 수 있다. 제1 반도체 패턴(126a)의 상면은 기판(100)으로부터 2번째 절연막(110-2)의 상면 보다 낮은 레벨에 위치할 수 있다. 제1 반도체 패턴(126a)은 실리콘(Si)을 포함할 수 있다, 예를 들면, 제1 반도체 패턴(126a)은 단결정 실리콘 또는 폴리 실리콘을 포함하는 에피텍셜 패턴일 수 있다. 일부 실시예들에 따르면, 제1 반도체 패턴(126a)은 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 반도체 화합물, 또는 II-VI족 반도체 화합물을 포함할 수 있다. 제1 반도체 패턴(126a)은 불순물이 언도프트된 패턴이거나, 기판(100)의 도전형과 동일한 불순물이 도핑된 패턴일 수 있다.

제1 반도체 패턴(126a)의 측벽 상에 게이트 산화막(156)이 배치될 수 있다. 게이트 산화막(156)은 최하층 게이트 전극(GE1)과 제1 반도체 패턴(126a) 사이에 배치될 수 있다. 게이트 산화막(156)은 실리콘 산화막(예를 들어, 열 산화막)을 포함할 수 있다. 게이트 산화막(156)은 불룩한 형태를 가질 수 있다. 제1 반도체 패턴(126a)은 일부가 오목한 측벽(126as)을 가질 수 있다. 예를 들면, 제1 반도체 패턴(126a)의 측벽(126as)의 일부는 게이트 산화막(156)에 의해 오목해질 수 있다.

제1 채널 패턴(140a)은 제1 반도체 패턴(126a) 상에 배치되고 제3 방향(D3)으로 연장될 수 있다. 제1 채널 패턴(140a)은 제1 반도체 패턴(126a)과 접속할 수 있다. 제1 채널 패턴(140a)은 제1 정보저장 패턴(130a)과 제1 매립절연 패턴(144a) 사이에 배치될 수 있다. 제1 채널 패턴(140a)의 상단은 오픈된(opened) 형태일 수 있다. 일부 실시예들에 따르면, 제1 채널 패턴(140a)은 상단 및 하단이 모두 오픈된 형태, 속이 빈 실린더 형태, 또는 마카로니 형태를 가질 수 있다. 일부 실시예들에 따르면, 제1 채널 패턴(140a)은 원기둥 형태일 수 있다. 이 경우, 셀 채널 구조체(200a)는 제1 매립절연 패턴(144a)을 포함하지 않을 수 있다. 제1 채널 패턴(140a)은 다결정 반도체 물질, 비정질 반도체 물질 또는 단결정 반도체 물질을 포함할 수 있다. 제1 채널 패턴(140a)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 제1 채널 패턴(140a)은 불순물이 언도프트된 반도체 물질이거나, 기판(100)의 도전형과 동일한 불순물이 도핑된 반도체 물질을 포함할 수 있다.

제1 정보저장 패턴(130a)은 적층 구조체(30)와 제1 채널 패턴(140a) 사이에 배치될 수 있다. 제1 정보저장 패턴(130a)은 제1 반도체 기판(126a) 상에 배치되며 제3 방향(D3)으로 연장될 수 있다. 제1 정보저장 패턴(130a)은 상단 및 하단이 오픈된(opened) 형태를 가질 수 있다. 제1 정보저장 패턴(130a)은 데이터를 저장하는 박막을 포함할 수 있다. 예를 들면, 제1 정보저장 패턴(130a)은 그것에 저장되는 데이터가 셀 채널 구조체(200a)와 게이트 전극들(GE) 사이의 전압 차이 또는 그에 따른 파울러-노던하임 터널링(Fowler-Nordheim tunneling) 효과를 이용하여 변경될 수 있도록 구성될 수 있으나, 이에 한정되지 않는 것은 아니다. 일부 실시예들에 따르면, 제1 정보저장 패턴(130a)은 다른 동작 원리에 기초하여 데이터를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리 장치를 위한 박막 또는 가변저항 메모리 장치를 위한 박막)을 포함할 수도 있다.

도 6a에 도시된 바와 같이, 제1 정보저장 패턴(130)은 게이트 전극들(GE)에 인접한 제1 블로킹 절연막(132), 제1 채널 패턴(140a)과 접하는 터널 절연막(136), 및 이들 사이의 전하 저장막(134)을 포함할 수 있다. 터널 절연막(136)은, 예를 들면, 실리콘 산화막일 수 있다. 전하 저장막(134)은 트랩 절연막 또는 도전성 나노 입자들(conductive nano dots)을 포함하는 절연막일 수 있다. 트랩 절연막은, 예를 들면, 실리콘 질화물을 포함할 수 있다. 제1 블로킹 절연막(132)은 실리콘 산화막 및/또는 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 제1 블로킹 절연막(132)은 단일 막 또는 복수의 박막들로 구성될 수 있다. 일부 실시예들에 따르면, 제1 블로킹 절연막(132)은 실리콘 산화막을 포함하는 단일막일 수 있다. 다른 실시예들에 따르면, 제1 블로킹 절연막(132)은 알루미늄 산화막 및/또는 하프늄 산화막을 포함하는 복수의 박막들을 포함할 수 있다.

제2 블로킹 절연막(158)이 게이트 전극들(GE)과 셀 채널 구조체(200a) 사이, 및 절연막들(110)과 게이트 전극들(GE) 사이에 더 배치될 수 있다. 예를 들면, 제2 블로킹 절연막(158)은 게이트 전극들(GE)과 셀 채널 구조체(200a) 사이에 개재된 부분, 및 게이트 전극들(GE)의 상면과 하면을 덮는 부분을 포함할 수 있다. 제2 블로킹 절연막(158)은 단일막 또는 복수의 박막들로 구성될 수 있다. 제2 블로킹 절연막(158)은 고유전막(예를 들면, 알루미늄 산화막 및/또는 하프늄 산화막)을 포함할 수 있다. 일부 실시예들에 따르면, 제2 블로킹 절연막(158)은 형성되지 않을 수 있다.

제1 매립절연 패턴(144a)은 제1 반도체 패턴(126a) 상에 배치되며 제3 방향(D3)으로 연장될 수 있다. 제1 매립절연 패턴(144a)은 제1 채널 패턴(140a)에 의해 제공된 공간을 채우도록 배치될 수 있다. 제1 매립절연 패턴(144a)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.

연결 영역(CAA)에 제1 더미 채널 구조체들(200b)이 배치되고, 경계 영역(BR)에 제2 더미 채널 구조체들(200c)이 배치될 수 있다. 제1 및 제2 더미 채널 구조체들(200b, 200c)은 비활성 채널 구조체들(200b, 200c)이다.

제1 더미 채널 구조체들(200b)은 몰드 절연층(118) 및 적층 구조체들(30)의 각각을 관통하여 기판(100) 상에 배치될 수 있다. 제1 더미 채널 구조체들(200b)의 각각은 적층 구조체들(30)의 각각의 계단 형태의 단부(30e)를 관통할 수 있다. 예를 들면, 제1 더미 채널 구조체들(200b)의 각각은 해당하는 게이트 전극들(GE)의 패드부(GEP)의 단부, 그 것 아래의 배치된 적어도 하나의 게이트 전극들(GE)과 적어도 하나의 절연막들(110), 및 그 것 상에 배치된 몰드 절연층(118)을 관통할 수 있다.

일부 실시예들에 따르면, 셀 어레이 영역(CAA)에 제일 근접한 제1 더미 채널 구조체(200b)는 몰드 절연층(118), 최상층 게이트 전극(GE3)의 패드부(GEP)의 단부, 그 것 아래의 게이트 전극들(GE) 및 절연막들(110)을 관통하여 기판(100)과 접속할 수 있다. 셀 어레이 영역(CAA)으로부터 가장 멀게 배치된(혹은, 경계 영역(BR)에 가장 인접한) 제1 더미 채널 구조체(200b)는 몰드 절연층(118), 기판(100)으로부터 2번째 게이트 전극(GE2)의 패드부(GEP)의 단부, 최하층 게이트 전극(GE1), 기판(100)으로부터 2번째 절연막(110-2), 및 최하층 절연막(110-1)을 관통하여 기판(100)과 접속할 수 있다. 다른 실시예들에 따르면, 경계 영역(BR)에 가장 근접한 제1 더미 채널 구조체(200b)는 몰드 절연층(118), 최하층 게이트 전극(GE1)의 패드부(GEP)의 단부, 및 최하층 절연막(110-1)을 관통하여 기판(100)과 접속할 수 있다. 제1 더미 채널 구조체들(200b)은 도 2a 도시된 바와 같이 제1 방향(D1)에 평행한 2 열로 배열될 수 있으나, 이에 한정되지 않고 1 열 또는 3 열 이상으로 배열될 수 있다.

제1 더미 채널 구조체들(200b)의 각각은 제2 반도체 패턴(126b), 제2 채널 패턴(140b), 제2 정보저장 패턴(130b), 및 제2 매립절연 패턴(144b)을 포함할 수 있다. 제2 정보저장 패턴(130b), 제2 채널 패턴(140b), 및 제2 매립절연 패턴(144b)은 제2 반도체 패턴(126b) 상에 배치되고 제3 방향(D3)으로 연장될 수 있다.

제2 반도체 패턴(126b)은 기판(100)과 직접 접속되며, 기판(100) 내부로 연장될 수 있다. 예를 들면, 제2 반도체 패턴(126b)의 일부는 기판(100) 내에 매립되고, 제2 반도체 패턴(126b)의 다른 일부는 기판(100) 상에 수직으로 돌출된 필라 형상을 가질 수 있다. 일부 실시예들에 따르면, 제2 반도체 패턴들(126b) 중 일부(예를 들면, 경계 영역(BR)에 가장 인접한 제2 반도체 패턴(126b-1))은 제1 반도체 패턴(126a)보다 기판(100) 내로 더 깊게 연장될 수 있다. 제2 반도체 패턴(126b)은 해당하는 적층 구조체(30)의 하부에 배치될 수 있다.

제2 반도체 패턴(126b)의 상면은 최하층 게이트 전극(GE1)의 상면보다 높은 레벨에 위치할 수 있다. 제2 반도체 패턴(126b)의 상면은 기판(100)으로부터 2번째 절연막(110-2)의 상면 보다 낮은 레벨에 위치할 수 있다. 제2 반도체 패턴들(126b)은 제1 서브 반도체 패턴(126b-1) 및 제2 서브 반도체 패턴(126b-2)을 포함할 수 있다. 제1 서브 반도체 패턴(126b-1)은 경계 영역(BR)(예를 들면, 제3 반도체 패턴(126c))에 가장 인접하고, 셀 어레이 영역(CAA)(예를 들면, 제1 반도체 패턴(126a))으로부터 가장 멀리 배치될 수 있다. 제2 서브 반도체 패턴(126b-2)은 셀 어레이 영역(CAA)(예를 들면, 제1 반도체 패턴(126a))에 가장 인접할 수 있다. 제1 서브 반도체 패턴(126b-1)은 기판(100)의 표면으로부터 제1 서브 반도체 패턴(126b-1)의 상면까지의 최대 높이인 제2 높이(T2)를 가질 수 있다. 제2 서브 반도체 패턴(126b-2)은 기판(100)의 표면으로부터 제2 서브 반도체 패턴(126b-2)의 상면까지의 최대 높이인 제3 높이(T3)를 가질 수 있다. 제2 및 제3 높이들(T2, T3)은 최하층 게이트 전극(GE1)의 두께 보다 클 수 있다. 제3 높이(T3)는 제1 반도체 패턴(126a)의 제1 높이(T1)와 실질적으로 동일할 수 있다. 제2 높이(T2)는 제1 및 제3 높이들(T1, T3) 보다 작을 수 있다. 제2 반도체 패턴(126b)은 제1 반도체 패턴(126a)과 동일한 물질을 포함할 수 있다.

제2 반도체 패턴(126b)의 측벽 상에 게이트 산화막(156)이 배치될 수 있다. 게이트 산화막(156)은 최하층 게이트 전극(GE1)과 제2 반도체 패턴(126b) 사이에 배치될 수 있다. 게이트 산화막(156)은 산화막(예를 들어 열 산화막)을 포함할 수 있다. 게이트 산화막(156)은 불룩한 형태를 가질 수 있다. 제2 반도체 패턴(126b)은 일부가 오목한 측벽(126bs)을 가질 수 있다. 예를 들면, 제2 반도체 패턴(126b)의 측벽(126bs)의 일부는 게이트 산화막(156)에 의해 오목해질 수 있다.

결과적으로, 제2 반도체 패턴(126b)의 제1 서브 반도체 패턴(126b-1)의 상면은 최하층 게이트 전극(GE1)의 상면 보다 높은 레벨로 위치할 수 있다. 게이트 산화막(156)은 제1 서브 반도체 패턴(126b-1)의 측벽에 균일하게 형성되어 최하층 게이트 전극(GE1)과 제1 서브 반도체 패턴(126b) 사이의 절연 특성이 확보될 수 있다. 이에 따라, 제2 반도체 패턴(126b)를 통한 누설 전류 현상이 방지되어 고신뢰성의 메모리 반도체 장치가 구현될 수 있다.

제2 채널 패턴(140b)은 제2 반도체 패턴(126b)과 접속될 수 있다. 제2 채널 패턴(140b)은 제2 정보저장 패턴(130b)과 제2 매립절연 패턴(144b) 사이에 배치될 수 있다. 제2 패널 패턴(140b)은 제1 채널 패턴(140a)과 실질적으로 동일 형상을 가지며, 실질적으로 동일 물질을 포함할 수 있다. 제2 정보저장 패턴(130b)은 적층 구조체(30)와 제2 채널 패턴(140b) 사이에 배치될 수 있다.

제2 정보저장 패턴(130b)은 제1 정보저장 패턴(130a)과 실질적으로 동일한 물질을 포함하고, 실질적으로 동일한 구조를 가질 수 있다. 예를 들면, 도 6b에 도시된 바와 같이, 제2 정보저장 패턴(130b)은 게이트 전극들(GE)에 인접한 제1 블로킹 절연막(132), 제2 채널 패턴(140b)과 접하는 터널 절연막(136), 및 이들 사이의 전하 저장막(134)을 포함할 수 있다. 제1 블로킹 절연막(132)의 일측은 게이트 전극(GE)에 인접하고, 제1 블로킹 절연막(132)의 타측은 몰드 절연층(118)과 접촉할 수 있다.

제2 블로킹 절연막(138)은 게이트 전극들(GE)과 제1 더미 채널 구조체(200b) 사이, 및 절연막들(110)과 게이트 전극들(GE) 사이에 더 배치될 수 있다. 일부 실시예들에 따르면, 제2 블로킹 절연막(138)은 형성되지 않을 수 있다.

제2 매립절연 패턴(144b)은 제2 반도체 패턴(126b) 상에 배치되며 제3 방향(D3)으로 연장될 수 있다. 제2 매립절연 패턴(144b)은 제2 채널 패턴(140b)에 의해 제공된 공간을 채우도록 배치될 수 있다. 제2 매립절연 패턴(144b)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.

제2 더미 채널 구조체들(200c)은 경계 영역(BR)에서 몰드 절연층(118)을 관통할 수 있다. 제2 더미 채널 구조체들(200c)의 각각은 기판(100)과 접속될 수 있다. 제2 더미 채널 구조체들(200c)의 각각은, 평면도로 볼 때, 도 2a에 도시된 원 형상 또는 타원 형상을 가지거나, 도 2b에 도시된 바(bar) 형상을 가질 수 있다. 도 2a 및 도 2b를 참조하여, 제2 더미 채널 구조체들(200c)은 평면도로 볼 때, 제2 방향(D2)을 따라 열을 이루며 배열될 수 있다. 예를 들면, 제2 더미 채널 구조체들(200c)은 적층 구조체들(30)과 이격되고, 적층 구조체들(30)의 각각에 인접하여 적어도 하나가 배치되고 제2 방향(D2)으로 열을 이루어 배열될 수 있다. 일부 실시예들에 따르면 도 2c에 도시된 바와 같이 제2 더미 채널 구조체들(200c)의 각각은, 평면도로 볼 때, 원 형상 또는 타원 형상을 가지고, 제2 방향(D2)에 평행한 2열로 배치될 수 있으나, 이에 한정되지 않고 제2 방향(D2)에 평행한 3열 이상으로 배열될 수 있다. 일부 실시예들에 따르면, 도 7a에 도시된 바와 같이 제2 더미 채널 구조체들(200c) 각각은 바 형상을 가지고, 연결 영역(CTA)과 주변 영역(PR) 사이에서 제2 방향(D2)을 따라 연장되도록 배치될 수 있다. 예를 들면, 제2 더미 채널 구조체들(200c)의 각각은 적층 구조체들(30)과 제1 방향(D1)에서 이격되고 제2 방향(D2)을 따라 연장될 수 있다. 일부 실시예들에 따르면, 도 7b 및 도 7c에 도시된 바와 같이 제2 더미 채널 구조체들(200c)은 셀 영역(CR)을 둘러쌀 수 있다. 예를 들면, 제2 더미 채널 구조체들(200c)은 제2 방향(D2)을 따라 연결 영역(CTA)과 주변 영역(PR) 사이에 배열되고, 제1 방향(D1)을 따라 셀 영역(CR)과 주변 영역(PR) 사이에 배열될 수 있다. 일부 실시예들에 따르면, 도 7d에 도시된 바와 같이, 제2 더미 채널 구조체(200c)는 루프 형상으로 셀 영역(CR)을 둘러쌀 수 있다.

제2 더미 채널 구조체들(200c)의 각각은 제3 반도체 패턴(126c), 제3 채널 패턴(140c), 제3 정보저장 패턴(130c), 및 제3 매립절연 패턴(144c)을 포함할 수 있다. 제3 정보저장 패턴(130c), 제3 채널 패턴(140c), 및 제3 매립절연 패턴(144c)은 제3 반도체 패턴(126c) 상에 배치되며 제3 방향(D3)으로 연장될 수 있다.

제3 반도체 패턴(126c)은 기판(100)과 직접 접속하며, 기판(100) 내부로 연장될 수 있다. 예를 들면, 제3 반도체 패턴(126c)의 일부는 기판(100) 내에 매립되고, 그 것의 다른 일부는 기판(100) 상에 수직으로 돌출된 필라 형상을 가질 수 있다. 일부 실시예들에 따르면, 제3 반도체 패턴(126c)은 제1 반도체 패턴(126a)보다 기판(100) 내로 더 깊이 연장될 수 있다. 제3 반도체 패턴(126c)은 기판(100)의 표면으로부터 제3 반도체 패턴(126c)의 상면까지의 최대 높이인 제4 높이(T4)를 가질 수 있다. 제4 높이(T4)는 제1 반도체 패턴(126a)의 제1 높이(T1), 및 제2 반도체 패턴(126b)의 제2 및 제3 높이들(T2, T3)보다 작을 수 있다. 일부 실시예들에 따르면, 도 5에 도시된 바와 같이 제4 높이(T4)는 제2 높이(T2)보다 크고 제1 및 제3 높이들(T1, T3)보다 작을 수 있다. 제3 반도체 패턴(126c)은 제1 반도체 패턴(126a)과 동일한 물질을 포함할 수 있다.

제3 반도체 패턴(126c)의 측벽 상에 게이트 산화막(156)이 형성되지 않을 수 있다. 따라서 제3 반도체 패턴(126c)은 오목한 부분이 없는 측벽(126cs)을 가질 수 있다. 제3 반도체 패턴(126c)의 측벽(126cs)은 몰드 절연층(118)과 직접 접촉할 수 있다.

제1 내지 제3 반도체 패턴들(126a, 126b, 126c)의 상면들은 다양한 형태를 가질 수 있다. 예를 들면, 제1 내지 제3 반도체 패턴들(126a, 126b, 126c)의 상면들은 평평한 형상, 기판(100)에 대해 기울어진 형상, 또는 첨탑 형상 가질 수 있다.

제3 수직 채널 패턴(140c)은 제3 반도체 패턴(126c)과 접속될 수 있다. 제3 수직 채널 패턴(140c)은 제3 정보저장 패턴(130c)과 제3 매립절연 패턴(144c) 사이에 배치될 수 있다. 제3 채널 패턴(140c)은 제1 채널 패턴(140a)과 실질적으로 동일 형상을 가지며, 실질적으로 동일 물질을 포함할 수 있다.

제3 정보저장 패턴(130c)은 몰드 절연층(118)과 제3 채널 패턴(140c) 사이에 배치될 수 있다. 제3 정보저장 패턴(130c)은 제1 정보저장 패턴(130a)과 실질적으로 동일한 물질을 포함하고, 실질적으로 동일한 구조를 가질 수 있다. 예를 들면, 도 6c에 도시된 바와 같이, 제3 정보저장 패턴(130c)은 몰드 절연층(118) 접하는 제1 블로킹 절연막(132), 제3 수직 채널 패턴(140c)과 접하는 터널 절연막(136), 및 이들 사이의 전하 저장막(134)을 포함할 수 있다.

제3 매립절연 패턴(144c)은 제3 반도체 패턴(126c) 상에 배치되며 제3 방향(D3)으로 연장될 수 있다. 제3 매립절연 패턴(144c)은 제3 채널 패턴(140c)에 의해 제공된 공간을 채우도록 배치될 수 있다. 제3 매립절연 패턴(144c)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.

도전 패드들(128)의 각각이 셀 채널 구조체들(200a)의 각각, 제1 및 제2 더미 채널 구조체들(200b, 200c)의 각각 상에 배치될 수 있다. 도전 패드들(128)의 각각은 도전 물질을 포함할 수 있다. 도전 패드들(128)의 각각은 불순물이 도핑된 불순물 영역을 포함할 수 있다. 일부 실시예들에 따르면, 도전 패드(128)에 접하는 셀 채널 구조체(200a)의 일단은 드레인 영역을 포함할 수 있다.

공통 소오스 영역(152)이 적층 구조체들(30)을 서로 분리하는 트렌치(150)에 노출된 기판(100) 내에 형성될 수 있다. 예를 들면, 공통 소오스 영역(152)은 적층 구조체들(30) 사이의 기판(100) 내에 배치되고 제1 방향(D1)을 따라 연장될 수 있다. 공통 소오스 영역(152)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.

공통 소오스 플러그(166)가 트렌치(150) 내에 형성되어 공통 소오스 영역(152)과 전기적으로 연결될 수 있다. 공통 소오스 플러그(166)는 제1 방향(D1)으로 연장될 수 있다. 분리 절연 스페이서(162)가 적층 구조체들(30)과 공통 소오스 플러그(166) 사이에 배치될 수 있다. 분리 절연 스페이서(162)는 적층 구조체들(30)의 측벽을 덮을 수 있다. 일부 실시예들에 따르면, 분리 절연 스페이서(162)는 서로 인접하는 적층 구조체들(30) 사이를 채울 수 있으며, 홀 형태를 가지는 공통 소오스 플러그(166)가 분리 절연 스페이서(162)를 관통하여 공통 소오스 영역(152)과 접촉할 수 있다. 분리 절연 스페이서(162)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전(low-k) 물질을 포함할 수 있다. 공통 소오스 플러그(166)는 도전 물질(예를 들면, 텅스텐, 구리, 실리콘, 또는 알루미늄)을 포함할 수 있다. 추가로, 공통 소오스 플러그(166)는 장벽 금속층을 포함할 수 있다. 예를 들면, 장벽 금속층은 전이 금속(예를 들면, 티타늄 또는 탄탈룸) 또는 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈룸) 중 적어도 하나를 포함할 수 있다.

캡핑 절연층(148)과 제1 층간 절연층(170)이 적층 구조체들(30) 및 몰드 절연층(118) 상에 배치될 수 있다. 제1 층간 절연층(170)은 공통 소오스 플러그(166)를 덮을 수 있다. 제1 층간 절연층(170)과 캡핑 절연층(148)을 관통하여 도전 패드들(128) 각각에 접속하는 서브 비트 라인 콘택들(168), 및 서브 비트 라인 콘택들(168)과 접속하는 서브 비트 라인들(SBL)이 셀 어레이 영역(CAA)에 배치될 수 있다. 서브 비트 라인들(SBL)의 각각은 제1 층간 절연층(170) 상에 배치되며 트렌치(150)를 사이에 두고 제2 방향(D2)에서 이웃하는 한 쌍의 셀 수직 채널 구조체들(200a)을 전기적으로 연결할 수 있다.

제1 층간 절연층(170) 상에 서브 비트 라인들(SBL)을 덮는 제2 층간 절연층(174)이 배치될 수 있다. 캡핑 절연층(148)과 제1 및 제2 층간 절연층들(170, 174)은 질화막 또는 산화막을 포함할 수 있다.

연결 영역(CTA)에 게이트 전극들(GE)의 패드부들(GEP)과 접속하는 게이트 콘택들(180)이 배치될 수 있다. 게이트 콘택들(180)의 각각은 제1 및 제2 층간 절연층들(170, 174), 캡핑 절연층(148), 몰드 절연층(118), 및 제2 블로킹 절연막(158)을 관통할 수 있다. 게이트 콘택들(180)의 각각은 해당하는 게이트 전극(GE)의 패드부(GEP)와 접속할 수 있다. 게이트 콘택들(180)의 각각의 높이는 제1 방향(D1)에서 경계 영역(BR)에 근접할수록 커질 수 있다.

주변 콘택(182)이 주변 영역(PR)에 배치될 수 있다. 주변 콘택(182)은 제1 및 제2 층간 절연층들(170, 174), 캡핑 절연층(148), 몰드 절연층(118), 및 주변 보호층(109)를 관통하여 적어도 주변회로 소자(PT)의 소오스/드레인 영역(107)과 접속할 수 있다.

제2 층간 절연층(174) 상에 비트 라인들(BL), 제1 및 제2 배선들(M1, M2)이 배치될 수 있다. 비트 라인(BL)은 제2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)의 각각은 해당하는 비트라인 콘택들(176)을 통해 해당하는 서브 비트 라인들(SBL)과 연결될 수 있다. 결과적으로, 비트 라인들(BL)은 셀 수직 채널 구조체들(200a)과 전기적으로 연결될 수 있다. 제1 배선들(M1)은 게이트 콘택들(180)과 전기적으로 연결될 수 있다. 제1 배선들(M1)의 각각은 동일 레벨에 위치하는 적층 구조체들(30)의 각각의 게이트 전극(GE)을 전기적으로 연결할 수 있다. 일부 실시예들에 따르면, 최하층 게이트 전극들(GE1)과 연결되는 제1 배선들(M1)은 서로 전기적으로 연결되지 않을 수 있다. 제2 배선들(M2)은 주변 콘택들(182)과 전기적으로 연결될 수 있다. 제2 배선들(M2)은 제1 배선들(M1) 및/또는 비트 라인들(BL)과 전기적으로 연결될 수 있다.

서브 비트 라인 콘택(168), 서브 비트 라인(SBL), 비트 라인 콘택(176), 게이트 콘택(180) 및 주변 콘택(182)은 도전 물질(예를 들면, 텅스텐, 실리콘, 또는 구리)을 포함할 수 있다. 추가로, 서브 비트 라인 콘택(168), 서브 비트 라인(SBL), 비트 라인 콘택(176), 게이트 콘택(180) 및 주변 콘택(182)은 장벽 금속층을 포함할 수 있다. 장벽 금속층은, 예를 들면, 전이 금속(예를 들면, 티타늄 또는 탄탈룸) 및/또는 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈룸) 중 적어도 하나를 포함할 수 있다. 비트 라인(BL) 및 제1 및 제2 배선들(M1, M2)은 금속(예를 들면, 알루미늄 또는 구리)을 포함할 수 있다.

재1 및 제2 더미 채널 구조체들(200b, 200c)은 비트 라인(BL), 제1 배선(M1), 및 제2 배선(M2)과 전기적으로 연결되지 않을 수 있다. 따라서 제1 및 제2 더미 채널 구조체들(200b, 200c)은 전기적으로 격리될 수 있다.

도 8a 내지 18a, 및 도 8b 내지 18b는 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 8a 내지 18a는 도 2a의 I-I'선에 대응하는 단면도들이고, 도 8b 내지 18b는 도 2a의 II-II'선에 대응하는 단면도들이다. 도 19a 내지 도 19c는 도 12a의 B1, 도 12b의 B2 및, 도12b의 B3 부분을 확대한 도면들이다.

도 8a 및 도 8b를 참조하면, 기판(100) 상에 주변 회로 소자(PT)및 적층 몰드 구조체(10)를 형성할 수 있다. 기판(100)은 셀 어레이 영역(CAA) 및 연결 영역(CTA)을 포함하는 셀 영역(CR), 셀 영역(CR)과 이격된 주변 영역(PR), 및 셀 영역(CR)의 연결 영역(CTA)과 주변 영역(PR) 사이의 경계 영역(BR)을 포함할 수 있다.

기판(100)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(100)은 실리콘(Si) 단결정 기판, 게르마늄(Ge) 단결정 기판, 또는 실리콘-게르마늄(SiGe) 단결정 기판일 수 있다. 일부 실시예들에 따르면, 기판(100)은 SOI(Semiconductor on Insulator) 기판일 수 있다. 예를 들면, 기판(100)은 반도체 기판 상에 제공된 트랜지스터들을 보호하는 절연층 상에 배치된 반도체 활성층(예를 들면, 실리콘층, 실리콘-게르마늄층, 또는 게르마늄층)을 포함할 수 있다. 기판(100)은 제 1 도전형(예를 들면, P형)의 반도체 기판일 수 있다. 기판(100)에 웰 영역(미도시)을 형성할 수 있다.

주변회로 소자(PT)는 주변 영역(PR)의 기판(100) 상에 형성될 수 있다. 주변회로 소자(PT)는 주변 게이트 절연막(101), 주변 게이트 전극(103), 및 주변 게이트 전극(103)의 양측에 인접한 소오스/드레인 영역(107)을 포함할 수 있다. 예를 들면, 주변회로 소자(PT)의 형성은 기판(100) 상에 차례로 주변 게이트 절연막(101) 및 주변 게이트 전극(103)을 형성하고, 주변 게이트 전극(103)의 양측에 인접한 기판(100)에 불순물을 주입하여 소오스/드레인 영역(107)을 형성하는 것을 포함할 수 있다. 주변 게이트 스페이서(107)가 주변 게이트 전극(103)의 측벽 상에 형성될 수 있다. 주변회로 소자(PT)는 예를 들면, 저전압 또는 고전압 트랜지스터를 포함할 수 있다. 주변 보호층(109)이 주변회로 소자(PT)를 덮도록 기판(100) 상에 형성될 수 있다. 주변 보호층(109)은 셀 영역(CR)과 경계 영역(BR)의 기판(100)을 노출시킬 수 있다.

주변 게이트 절연막(101)은 산화막(예를 들면, 실리콘 산화막) 또는 고유전체(high-k dielectic) 막을 포함할 수 있다. 주변 게이트 전극(103)은 실리콘(예를 들면, 폴리실리콘), 금속 실리사이드(예를 들면, 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 또는 티탄 실리사이드(TiSi), 탄탈룸 실리사이드(TaSi)), 금속(예를 들면, 텅스텐 또는 알루미늄), 및/또는 이들의 조합물을 포함할 수 있다. 주변 보호층(109)은 산화막, 또는 질화막을 포함할 수 있다.

몰드 구조체(10)는 셀 영역(CR)의 기판(100), 경계 영역(BR)의 기판(100) 및 주변 영역(PR)의 주변 보호층(109) 상에 형성될 수 있다. 몰드 구조체(10)는 절연막들(110)과 희생막들(112)이 교대로 반복 적층되어 형성될 수 있다. 몰드 구조체(10)는 복수의 절연막들(110) 및 복수의 희생막들(112)을 포함할 수 있다. 희생막들(112)은 절연막들(110)에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 희생막들(112)은 절연막들(110)에 비해 케미컬 용액을 이용한 습식 식각 공정에서 높은 식각 선택비를 가질 수 있다. 예를 들면, 절연막들(110)의 각각은 실리콘 산화막이고, 희생막들(112)의 각각은 실리콘 질화막일 수 있다. 일부 실시예들에 따르면, 희생막들(112)의 각각은 실리콘 카바이드 막, 실리콘 막, 및 실리콘 게르마늄 막 중 어느 하나일 수 있다. 다른 실시예들에 따르면, 절연막들(110)의 각각은 실리콘 질화막이고, 희생막들(112)의 각각은 실리콘 산화막, 실리콘 카바이드 막, 실리콘 막, 및 실리콘 게르마늄 막 중 어느 하나일 수 있다.

절연막들(110) 및 희생막들(112)은 열적 화학기상 증착(Thermal CVD) 공정, 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정, 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다.

희생막들(112)은 동일한 두께들을 가질 수 있다. 일부 실시예에 따르면, 기판(100)과 접하는 절연막(110-1)은 열산화 공정 또는 증착 공정으로 형성된 실리콘 산화막일 수 있으며, 다른 절연막들(110)에 비해 얇게 형성될 수 있다. 기판(100)으로부터 두번째층의 절연막(110-2) 및 최상층의 절연막(110-3)은 다른 절연막들(110) 또는 희생막들(112)에 비해 두껍게 형성될 수 있다.

도 9a 및 도 9b를 참조하면, 몰드 구조체(10)는 연결 영역(CTA)에서 계단 구조(stepwise structure)를 갖도록 패턴될 수 있다. 즉, 몰드 구조체(10)는 계단 구조의 단부(10e)를 가질 수 있다. 예를 들면, 희생막들(112)은 계단 구조를 형성하는 패드부들(112a)을 가질 수 있다. 희생막들(112)의 각각의 패드부(112a)의 일부는 노출될 수 있다. 연결 영역(CTA)에서 몰드 구조체(10)의 수직적 높이가 셀 어레이 영역(CAA)에 인접할수록 계단식으로 증가할 수 있다.

몰드 절연층(118)이 연결 영역(CTA) 및 주변 영역(PR)의 기판(100) 상에 형성될 수 있다. 몰드 절연층(118)은 몰드 구조체(10)의 단부(10e)를 덮을 수 있다. 예를 들면, 몰드 절연층(118)은 희생막들(112)의 패드부들(112a)를 덮을 수 있다. 몰드 절연층(118)은 경계 영역(BR)의 기판(100)과 주변 보호층(109)을 덮을 수 있다. 몰드 절연층(118)은 경계 영역(BR)의 기판(100)과 접촉할 수 있다. 몰드 절연층(118)은 예를 들면, 산화막 또는 저유전체(low-k dielectic) 막을 포함할 수 있다.

도 10a 및 10b를 참조하면, 셀 어레이 영역(CAA), 연결 영역(CTA), 및 경계 영역(BR)에 제1 채널 홀들(120a), 제2 채널 홀들(120b), 및 제3 채널 개구부(120c)가 각각 형성될 수 있다.

셀 어레이 영역(CAA)에서, 제1 채널 홀들(120a)은 몰드 구조체(10)을 관통하고 기판(100)을 노출시킬 수 있다. 예를 들면, 제1 채널 홀들(120a)은 몰드 구조체(10)를 이방성 식각하여 형성될 수 있다. 몰드 구조체(10)의 식각 시에 기판(100)이 과식각되어 리세스될 수 있다. 평면도로 볼 때, 제1 채널 홀들(120a)은 도 2a에 도시된 셀 채널 구조체들(200a)과 동일한 형태로 배열되도록 형성될 수 있다.

연결 영역(CTA)에서, 제2 채널 홀들(120b)은 몰드 절연층(118)과 계단 구조의 몰드 구조체(10)의 단부(10e)를 관통하여 기판(100)을 노출시킬 수 있다. 제2 채널 홀들(120b)은 몰드 절연층(118)과 몰드 구조체(10)를 이방성 식각하여 형성될 수 있다. 예를 들면, 제2 채널 홀들(120b)은 몰드 절연층(118)과 계단 모양의 희생막들(112)의 패드부(112a)의 단부와 그 것 아래의 적어도 하나의 절연막(110) 및 희생막(112)를 식각하여 형성될 수 있다. 제2 채널 홀들(120b) 형성 시에 기판(100)은 과식각되어 리세스될 수 있다. 제2 채널 홀들(120b)은 도 2a에 도시된 제1 더미 수직 채널 구조체들(200b)와 동일한 형태로 배열되도록 형성될 수 있다.

경계 영역(BR)에서, 제3 채널 개구부(120c)가 몰드 절연층(118)을 식각하여 형성될 수 있으며 기판(100)은 과식각되어 리세스될 수 있다. 제3 채널 개구부(120c)는 도 2a에 도시된 바와 같이 홀 형태를 가질 수 있다. 복수개의 제3 채널 개구부들(120c)이 제2 방향(D2)으로 열을 이루며 형성될 수 있다. 일부 실시예들에 따르면, 제3 채널 개구부들(120c)은 홀 형태를 가지며, 도 2c에 도시된 바와 같이 제2 방향(D2)에 평행한 복수의 열로 배열되어 형성될 수 있다. 일부 실시예들에 따르면, 제3 채널 개구부들(200c)은 도 7b에 도시된 바와 같이 각각 홀 형태를 가지며, 제1 방향(D1) 및 제2 방향(D2)을 따라 배치되며 셀 영역(CR)을 둘러쌀 수 있다. 일부 실시예들에 따르면, 도 2b에 도시된 바와 같이 제3 채널 개구부(120c)는 트렌치 형태 (또는 슬릿 형태)를 가질 수 있다. 도 7a에 도시된 바와 같이 제3 채널 개구부(120c)는 트렌치 형태 (또는 슬릿 형태)를 가지고 제2 방향(D2)을 따라 연장될 수 있다. 일부 실시예들에 따르면, 제3 채널 개구부(120c)는 트렌치 형태를 가지며, 도 7c 및 도 7d에 도시된 바와 같이 제1 및 제2 방향(D1, D2)으로 연장되거나, 루프 형태로 셀 영역(CR)을 둘러쌀 수 있다.

도 11a 내지 도 11b를 참조하면, 제1 채널 홀들(120a), 제2 채널 홀들(120b), 및 제3 채널 개구부(120c)에 제1 반도체 패턴(126a), 제2 반도체 패턴(126b), 및 제3 반도체 패턴(126c)이 각각 형성될 수 있다. 제1 내지 제3 반도체 패턴들(126a, 126b, 126c)의 각각은 기판(100)과 접속할 수 있다. 제1 내지 제3 반도체 패턴들(126a, 126b, 126c) 각각의 일부는 기판(100) 내에 매립되고, 각각의 다른 일부는 기판(100) 상으로 돌출되어 필라 형상을 가질 수 있다. 제1 및 제2 반도체 패턴들(126a, 126b)은 희생막들(112) 중 최하층 희생막(112)의 상면보다 높고 기판(100)으로부터 두번?? 절연막(110-2)의 상면보다 낮은 레벨에 위치하는 상면들을 가질 수 있다. 제1 내지 제3 반도체 패턴들(126a, 126b, 126c)의 상면들은 다양한 형태를 가질 수 있다. 예를 들면, 제1 내지 제3 반도체 패턴들(126a, 126b, 126c)의 상면들은 평평한 형상, 기판(100)에 대해 기울어진 형상, 또는 첨탑 형상 가질 수 있다.

제1 반도체 패턴들(126a)의 각각은 제1 높이(T1)을 가질 수 있다. 제1 높이(T1)는 기판(100)의 표면으로부터 제1 반도체 패턴(126a)의 상면까지의 최대 높이일 수 있다. 제2 반도체 패턴들(126b)은 제1 서브 반도체 패턴(126b-1)과 제2 서브 반도체 패턴(126b-2)을 포함할 수 있다. 제1 서브 반도체 패턴(126b-1)은 경계 영역(BR)(예를 들면, 제 3 반도체 패턴(126c))에 가장 인접하거나, 또는 셀 어레이 영역(CAA)(예를 들면, 제1 반도체 패턴들(126a))으로부터 가장 멀리 위치할 수 있다. 제2 서브 반도체 패턴(126b-2)은 셀 어레이 영역(CAA)예를 들면, 제1 반도체 패턴들(120a))에 가장 인접할 수 있다. 제1 서브 반도체 패턴(126b-1)은 제2 높이(T2)를 가질 수 있고, 제2 서브 반도체 패턴(126b-2)은 제3 높이(T3)를 가질 수 있다. 제2 높이(T2)는 기판(100)의 표면으로부터 제1 서브 반도체 패턴(126b-1)의 상면까지의 최대 높이이고, 제3 높이(T3)는 기판(100)의 표면으로부터 제2 서브 반도체 패턴(126b-2)의 상면까지의 최대 높이일 수 있다. 제3 반도체 패턴(126c)은 제4 높이(T4)를 가질 수 있다, 제4 높이(T4)는 기판(100)의 표면으로부터 제3 반도체 패턴(126c)의 상면까지의 최대 높이일 수 있다. 제4 높이(T4)는 제1 내지 제3 높이들(T1, T2, T3)보다 작을 수 있다. 제1 높이(T1)는 제3 높이(T3)와 실질적으로 동일할 수 있다. 제2 높이(T2)는 제1 및 제3 높이들(T1, T3)보다 작을 수 있다. 일부 실시예들에 따르면, 도 5에 도시된 바와 같이 제4 높이(T4)는 제2 높이(T2)보다 높고 제1 및 제3 높이들(T1, T3)보다 작을 수 있다.

제1 내지 제3 반도체 패턴들(126a, 126b, 126c)은 선택적 에피텍셜 성장 방법에 의한 동일 공정을 사용하여 형성될 수 있다. 제1 내지 제3 반도체 패턴들(126a, 126b, 126c)은 실리콘(Si)을 포함하는 에피텍셜 패턴일 수 있다. 예를 들면, 제1 내지 제3 반도체 패턴들(126a, 126b, 126c)은 단결정 실리콘, 또는 폴리 실리콘을 포함하는 에피텍셜 패턴일 수 있다.

선택적 에피텍설 성장은 예를 들면, Dichlorosilane (SiH2Cl2)를 사용하여 700°C 내지 1000°C의 범위의 고온에서 수행될 수 있다. 이에 따라, 몰드 절연층(118)으로부터 발생된 불순물들(예를 들면, 수소, 탄소, 또는 질소)이 제3 채널 개구부(120c)를 통해 아웃가스될 수 있다. 제3 채널 개구부(120c)로 인해 경계 영역(BR)에 가장 인접한 제2 채널 홀(120b)에 형성되는 제1 서브 반도체 패턴(126b-1)은 원할하게 성장할 수 있어 최하층 희생막(112)의 상면보다 높은 상면을 가질 수 있다.

제3 채널 개구부(120c)가 없는 일반적인 기술에 의하면, 제2 채널 홀들(120b) 중에서 경계 영역(BR)에 인접한 제2 채널 홀(120b)을 통한 불순물들의 아웃가싱의 양이 증가될수 있다. 이에 따라, 경계 영역(BR)에 인접한 제2 반도체 패턴들(126b)의 성장이 억제될 수 있다. 결과적으로, 제1 서브 반도체 패턴(126b-1)의 상면이 최하층 희생막(112)의 상면보다 낮을 수 있다. 따라서, 제1 서브 반도체 패턴(126b-1)을 통한 누설 전류 발생으로 메모리 반도체 장치의 신뢰성이 저하될 수 있다.

전술한 본 발명의 실시예들에 의하면, 제3 채널 개구부(120c)가 몰드 절연층(118)으로부터 발생하는 불순물들이 방출되는 통로로 활용되므로 제2 반도체 패턴들(126b)(예를 들면, 제1 서브 반도체 패턴(126b-1)의 에피텍셜 성장의 억제가 방지될 수 있다.

일부 실시예들에 따르면, 제1 내지 제3 반도체 패턴들(126a, 126b, 126c)은 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 반도체 화합물, 및/또는 II-VI족 반도체 화합물을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(126a, 126b, 126c)의 각각은 불순물이 언도프트되거나, 기판(100)의 도전형과 동일한 불순물로 도핑될 수 있다.

도 12a, 도 12b, 도 19a, 도 19b 및 도 19c를 참조하면, 셀 채널 구조체들(200a), 제1 더미 채널 구조체들(200b), 제2 더미 채널 구조체(200c)가 셀 어레이 영역(CAA), 연결 영역(CTA), 및 경계 영역(BR)에 각각 형성될 수 있다, 셀 채널 구조체들(200a)의 각각은 제1 채널 홀들(120a)에 형성되고, 제1 더미 채널 구조체들(200b)의 각각은 제2 채널 홀들(120b)에 형성되고, 제2 더미 채널 구조체(200c)는 제3 채널 개구부(120c)에 형성될 수 있다. 셀 채널 구조체들(200a)은 도 2a에 도시된 바와 같이 제1 및 제2 방향(D1, D2)으로 배열될 수 있다.

셀 채널 구조체들(200a)의 각각은 제1 반도체 패턴(126a), 제1 채널 패턴(140a), 제1 정보저장 패턴(130a), 및 제1 매립절연 패턴(144a)을 포함할 수 있다. 제1 채널 패턴(140a), 제1 정보저장 패턴(130a), 및 제1 매립절연 패턴(144a)은 제1 반도체 패턴(126a) 상에 형성될 수 있다.

제1 정보저장 패턴(130a)은 제1 채널 홀들(120a)의 각각의 내벽을 덮을 수 있다. 예를 들면, 제1 정보저장 패턴(130a)은 제1 채널 홀(120a)의 각각의 내벽에 스페이서 형태로 형성될 수 있다. 예를 들면, 제1 정보저장 패턴(130a)은 상단 및 하단이 오픈된(opened) 형태일 수 있다. 제1 정보저장 패턴(130a)은 몰딩 구조체(10)의 절연막들(110) 및 희생막들(112)과 접할 수 있다. 제1 정보저장 패턴(130)은 데이터를 저장할 수 있는 박막을 포함할 수 있다. 예를 들면, 정보저장 패턴(130)은 파울러-노던하임 터널링(Fowler-Nordheim tunneling)을 이용하여 데이터를 저장할 수 있는 박막을 포함할 수 있다. 일부 실시예들에 따르면, 제1 정보저장 패턴(130a)은 다른 동작 원리에 기초하여 데이터를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리 장치를 위한 박막 또는 가변저항 메모리 장치를 위한 박막)을 포함할 수 있다.

도 19a에 도시된 바와 같이, 제1 정보저장 패턴(130a)은 제1 블로킹 절연막(132), 전하 저장막(134), 및 터널 절연막(136)을 포함할 수 있다. 예를 들면, 제1 블로킹 절연막(132), 전하 저장막(134), 및 터널 절연막(136)은 제1 채널 홀(120a)의 내벽 상에 차례로 형성될 수 있다. 제1 블로킹 절연막(132)은 실리콘 산화막 및/또는 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 제1 블로킹 절연막(132)은 단일 막 또는 복수의 박막들로 구성될 수 있다. 예를 들면, 제1 블로킹 절연막(132)은 실리콘 산화막을 포함하는 단일막일 수 있다. 예를 들면, 제1 블로킹 절연막(132)은 알루미늄 산화막 및/또는 하프늄 산화막을 포함하는 복수의 박막들을 포함할 수 있다.

전하 저장막(134)은 트랩 절연막 또는 도전성 나노 입자들(conductive nano dots)을 포함하는 절연막일 수 있다. 트랩 절연막은 예를 들면, 실리콘 질화막을 포함할 수 있다. 터널 절연막(136)은 예를 들면, 실리콘 산화막일 수 있다. 제1 블로킹 절연막(132) 및 전하 저장막(134)은 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다. 터널 절연막(136)은 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정, 원자층 증착(Atomic Layer Deposition; ALD) 공정, 또는 열산화 공정을 이용하여 형성될 수 있다. 터널 절연막(136)은 제1 채널 패턴(140a)과 접할 수 있다.

제1 채널 패턴(140a)은 제1 정보저장 패턴(130a)과 접하며, 제1 채널 패턴(140a)은 제1 채널 홀들(120a) 내에서 라이너 형태로 컨포멀하게 형성될 수 있다. 제1 채널 패턴(140a)은 제1 반도체 패턴(126a)과 접속될 수 있다. 제1 채널 패턴(140a)은 상단이 오픈된(opened) 형태일 수 있다. 일부 실시예들에 따르면, 제1 채널 패턴(140a)은 상단 및 하단이 오픈된 형태, 속이 빈 실린더 형태, 또는 마카로니 형태일 수 있다. 일부 실시예에 따르면, 제1 채널 패턴(140a)은 제1 채널 홀들(120a)을 채운 원기둥 형태일 수 있다. 제1 채널 패턴(140a)은 반도체 물질을 포함할 수 있다. 제1 채널 패턴(140a)은 다결정 반도체 물질, 비정질 반도체 물질, 또는 단결정 반도체 물질 중 어느 하나를 포함하는 패턴일 수 있다. 제1 채널 패턴(140a)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 중 적어도 어느 하나를 포함할 수 있다. 제1 채널 패턴(140a)은 언도프트된 반도체 물질이거나, 기판(100)의 도전형과 동일한 불순물을 포함한 반도체 물질일 수 있다. 제1 채널 패턴(140a)은 원자층 증착(ALD) 공정, 화학기상 증착(CVD) 공정, 또는 에피텍셜 성장을 이용하여 형성될 수 있다.

제1 매립절연 패턴(144a)은 제1 채널 패턴(140a)이 형성된 제1 채널 홀들(120a)을 채우도록 형성될 수 있다. 제1 매립절연 패턴(144a)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.

제1 더미 채널 구조체들(200b)의 각각은 제2 반도체 패턴(126b), 제2 채널 패턴(140b), 제2 정보저장 패턴(130b), 및 제2 매립절연 패턴(144b)을 포함할 수 있다. 제2 채널 패턴(140b), 제2 정보저장 패턴(130b), 및 제2 매립절연 패턴(144b)은 제2 반도체 패턴(126b) 상에 형성될 수 있다.

제2 정보저장 패턴(130b)은 제2 채널 홀들(120b)의 내벽을 덮을 수 있다. 예를 들면, 제2 정보저장 패턴(130b)은 제2 채널 홀들(120b)의 내벽들에 스페이서 형태로 형성될 수 있다. 제2 정보저장 패턴(130b)은 셀 채널 구조체(200a)의 제1 정보저장 패턴(130a)과 실질적으로 동일한 구조를 가지며, 동일한 물질을 포함할 수 있다. 예를 들면, 제2 정보저장 패턴(130b)은 도 19b에 도시된 바와 같이 제2 채널 홀들(120b)의 내벽들에 차례로 형성된 제1 블로킹 절연막(132), 전하 저장막(134), 및 터널 절연막(136)을 포함할 수 있다.

제2 채널 패턴(140b)은 제2 정보저장 패턴(130b)과 접하며, 제2 채널 홀들(120b) 내에서 라이너 형태로 컨포멀하게 형성될 수 있다. 제2 채널 패턴(140b)은 제2 반도체 패턴(126b)과 접속될 수 있다. 제2 채널 패턴(140b)은 제1 채널 패턴(140a)과 실질적으로 동일한 형상을 가지고, 동일한 물질을 포함할 수 있다. 제2 매립절연 패턴(144b)은 제2 채널 패턴(140b)이 형성된 제2 채널 홀들(120b)을 채우도록 형성될 수 있다. 제2 매립절연 패턴(144b)은 제1 매립절연 패턴(144a)과 실질적으로 동일 형상을 가지며, 동일 물질을 포함할 수 있다.

제2 더미 채널 구조체(200c)는 제3 반도체 패턴(126c), 제3 정보저장 패턴(130c), 및 제3 매립절연 패턴(144c)을 포함할 수 있다. 제3 채널 패턴(140c), 제3 정보저장 패턴(130c), 및 제3 매립절연 패턴(144c)은 제3 반도체 패턴(126c) 상에 형성될 수 있다. 제2 더미 채널 구조체(200c)는 몰드 절연층(118)과 접할 수 있다.

제3 정보저장 패턴(130c)은 제3 채널 개구부(120c)의 내벽을 덮을 수 있다. 예를 들면, 제3 정보저장 패턴(130c)은 제3 채널 개구부(120c)의 내벽에 스페이서 형태로 형성될 수 있다. 제3 정보저장 패턴(130c)은 몰드 절연층(118)과 접할 수 있다. 제3 정보저장 패턴(130c)은 셀 채널 구조체들(200a)의 제1 정보저장 패턴(130a)과 실질적으로 동일한 구조를 가지며, 동일한 물질을 포함할 수 있다. 예를 들면, 제3 정보저장 패턴(130c)은 도 19c에 도시된 바와 같이 제3 채널 개구부(120c)의 내벽에 차례로 형성된 제1 블로킹 절연막(132), 전하 저장막(134), 및 터널 절연막(136)을 포함할 수 있다. 제1 내지 제3 정보 저장 패턴들(130a, 130b, 130c)은 동일 공정으로 형성될 수 있다.

제3 채널 패턴(140c)은 제3 정보저장 패턴(130c)과 접하며, 제3 반도체 패턴(126c) 상에 형성될 수 있다. 제3 채널 패턴(140c)은 제3 채널 개구부(120c) 내에서 라이너 형태로 컨포멀하게 형성되며 제3 반도체 패턴(126c)과 접속될 수 있다. 제3 채널 패턴(140c)은 제1 채널 패턴(140a)과 동일한 형상을 가지고, 동일한 물질을 포함할 수 있다. 제1 내지 제3 채널 패턴들(140a, 140b, 140c)은 동일 공정으로 형성될 수 있다.

제3 매립절연 패턴(144c)은 제3 채널 패턴(140c)이 형성된 제3 채널 개구부(120c)를 채우도록 형성될 수 있다. 제3 매립절연 패턴(144c)은 제1 매립절연 패턴(144a)과 실질적으로 동일 형상을 가지며, 동일 물질을 포함할 수 있다. 제1 내지 제3 채널 패턴들(140a, 140b, 140c)은 동일 공정으로 형성될 수 있다. 제1 내지 제3 매립 절연 패턴들(144a, 144b, 144c)은 동일 공정으로 형성될 수 있다.

제1 내지 제3 정보저장 패턴들(130a, 130b, 130c)은 동일 물질을 사용하여 동일 공정으로 형성될 수 있다. 제1 내지 제3 채널 패턴들(140a, 140b, 140c)은 동일 물질을 사용하여 동일 공정으로 형성될 수 있다. 제1 내지 제3 매립절연 패턴들(144a, 144b, 144c)은 동일 물질을 사용하여 동일 공정으로 형성될 수 있다.

제2 더미 채널 구조체(200c)는 평면도로 볼 ?? 도 2a에 도시된 원 형상 또는 타원 형상을 가질 수 있거나, 도 2b에 도시된 바(bar) 형상을 가질 수 있다. 도 2a 및 도 2b를 참조하여, 제2 더미 채널 구조체들(200c)은 평면도로 볼 때, 제2 방향(D2)을 따라 열을 이루며 배열될 수 있다. 예를 들면, 제2 더미 채널 구조체들(200c)은 적층 구조체들(30)과 이격되고, 적층 구조체들(30)의 각각에 인접하여 적어도 하나가 배치되고 제2 방향(D2)으로 열을 이루어 배열될 수 있다. 일부 실시예들에 따르면 도 2c에 도시된 바와 같이 제2 더미 채널 구조체들(200c)의 각각은 평면도도 볼 때, 원 형상 또는 타원 형상을 가지고, 제2 방향(D2)에 평행한 2열로 배치될 수 있으나, 이에 한정되지 않고 제2 방향(D2)에 평행한 3열 이상으로 배열될 수 있다. 일부 실시예들에 따르면, 도 7a에 도시된 바와 같이 제2 더미 채널 구조체들(200c)은 각각 바 형상을 가지고, 연결 영역(CTA)과 주변 영역(PR) 사이에서 제2 방향(D2)을 따라 연장되도록 배치될 수 있다. 예를 들면, 제2 더미 채널 구조체들(200c)의 각각은 적층 구조체들(30)과 제1 방향(D1)에서 이격되고 제2 방향(D2)을 따라 연장될 수 있다. 일부 실시예들에 따르면, 도 7b 및 도 7c에 도시된 바와 같이 제2 더미 채널 구조체들(200c)은 셀 영역(CR)을 둘러쌀 수 있다. 예를 들면, 제2 더미 채널 구조체들(200c)은 제2 방향(D2)을 따라 연결 영역(CTA)과 주변 영역(PR) 사이에 배열되고, 제1 방향(D1)을 따라 셀 영역(CR)과 주변 영역(PR) 사이에 배열될 수 있다. 일부 실시예들에 따르면, 도 7d에 도시된 바와 같이, 제2 더미 채널 구조체(200c)는 루프 형상으로 셀 영역(CR)을 둘러쌀 수 있다.

도전 패드들(128)이 셀 채널 구조체들(200a), 제1 및 제2 더미 채널 구조체들(200b, 200c) 상에 각각 형성될 수 있다. 도전 패드들(126)의 각각은 도전 물질을 포함할 수 있다. 도전 패드들(128)의 각각은 불순물이 도핑된 불순물 영역을 포함할 수 있다. 일부 실시예들에 따르면, 도전 패드들(128)과 접하는 셀 채널 구조체들(200)의 일단은 드레인 영역을 포함할 수 있다. 캡핑 절연층(148)이 도전 패드들(128)을 덮도록 몰드 구조체(10)와 몰드 절연층(118) 상에 형성될 수 있다. 캡핑 절연층(148)은 산화막 또는 질화막을 포함할 수 있다.

도 13a, 및 도 13b를 참조하면, 셀 영역(CR)에서 트렌치(150)가 몰드 구조체(10) 내에 형성될 수 있다. 트렌치(150)는 기판(100)을 노출시키도록 캡핑 절연층(148)과 몰드 구조체(10)를 패터닝하여 형성될수 있다. 예를 들면, 도 2a에 도시된 바와 같이, 트렌치(150)는 셀 어레이 영역(CAA)에서 연결 영역(CTA)으로 제1 방향(D1)에서 연장되도록 형성될 수 있다, 도 2a에 도시된 바와 같이, 트렌치(150)는 셀 채널 구조체들(200a)이 제1 방향(D1)으로 지그재그 형태로 2열로 배열되도록 할 수 있다. 이에 따라, 제1 방향(D1)으로 지그재그 형태로 2열로 배열된 셀 채널 구조체들(200a)은 제2 방향(D2)에서 반복하여 배치될 수 있다. 일부 실시예들에 따르면, 트렌치(150)는 셀 채널 구조체들(200a)이 제1 방향(D2)으로 지그 재그로 형태로 1열 또는 또는 3열 이상으로 배열되도록 할 수 있다.

트렌치(150)에 노출된 기판(100) 내에 공통 소오스 영역(152)을 형성할 수 있다. 예를 들면, 기판(100)에 N 형의 도전형의 불순물들(예를 들면, 인(P) 또는 비소(As)을 이온 주입하여 공통 소오스 영역(152)을 형성할 수 있다.

도 14a 및 14b를 참조하면, 셀 어레이 영역(CAA) 및 연결 영역(CTA)에서 개구부들(154)이 몰드 구조체(10) 내에 형성될 수 있다. 예를 들면, 개구부들(154)은 트렌치(150)에 노출된 몰드 구조체(10)의 희생막들(112)을 제거하여 형성될 수 있다. 개구부들(154)은 등방성 식각으로 희생막들(112)을 제거하여 형성될 수 있다. 개구부들(150)은 셀 채널 구조체들(200a) 및 제1 더미 채널 구조체들(200b)의 일부 측벽들을 노출시키도록 형성될 수 있다.

제1 반도체 패턴들(126a)의 측벽들(126as), 및 제2 반도체 패턴들(126a)의 측벽들(126bs) 상에 게이트 산화막(156)이 형성될 수 있다. 게이트 산화막(156)은 개구부들(154)에 의해 노츨된 제1 및 제2 반도체 패턴들(126a, 126b)의 측벽들(126as, 126bs)을 열산화하여 형성될 수 있다. 셀 영역(CR)에서 게이트 산화막(156)은 불룩한 형태를 가지며, 균일하게 형성될 수 있다. 예를 들면, 제2 반도체 패턴들(126b)의 제1 서브 반도체 패턴(126b-1)의 측벽(126bs) 상에도 게이트 산화막(156)이 균일하게 형성될 수 있다. 열 산화 공정에 의한 게이트 산화막(156)이 형성되어 제1 및 제2 반도체 패턴들(126a, 126b)의 측벽들(126as, 126bs)은 오목한 형상의 단면을 가질 수 있다. 제3 반도체 패턴들(126c)은 개구부들(154)에 의해 노출되지 않으므로, 몰드 절연층(118)과 접하는 제3 반도체 패턴(126c)의 측벽(126cs) 상에는 게이트 산화막(156)이 형성되지 않을 수 있다. 이에 따라, 제3 반도체 패턴(126c)의 측벽(126cs)의 적어도 일부는 제3 방향(D3)으로 평탄한 단면의 프로파일을 가질 수 있다.

도 15a, 및 도 15b를 참조하면, 개구부들(154)을 채우는 게이트 도전막(159)을 형성할 수 있다. 게이트 도전막(159)은 반도체막, 금속 실리사이드막, 금속막, 금속 질화막, 또는 이들의 조합막을 포함할 수 있다. 예를 들면, 반도체막은 불순물이 도핑된 실리콘막일 수 있다. 다른 예를 들면, 금속 실리사이드막은 코발트 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드, 또는 탄탈룸 실리사이드를 포함할 수 있다. 금속막은 예를 들면, 텅스텐, 니켈, 코발트, 티타늄, 또는 탄탈룸을 포함할 수 있다. 금속 질화막은 예를 들면, 티타늄 질화물, 텅스텐 질화물, 또는 탄탈룸 질화물을 포함할 수 있다.

게이트 도전막(159)이 형성되기 전에, 제2 블로킹 절연막(158)이 개구부(154) 내에 형성될 수 있다. 이에 따라, 제2 블로킹 절연막(158)이 게이트 도전막(159)의 상면, 하면, 및 측면을 감싸며, 제1 블로킹 절연막(132)과 접할 수 있다. 제2 블로킹 절연막(158)은 단일막 또는 복수의 박막들로 구성될 수 있다. 제2 블로킹 절연막(158)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 일부 실시예에 따르면, 제2 블로킹 절연막(158)은 형성되지 않을 수 있다.

도 16a 및 도 16b를 참조하면, 게이트 도전막(159)이 패터닝되어, 게이트 전극들(GE)이 형성될 수 있다. 예를 들면, 트렌치(150) 내 및 캡핑 절연층(148) 상에 형성된 게이트 도전막(159)이 완전히 제거되도록 등방성 식각 공정이 수행될 수 있다. 이에 따라, 제 3 방향(D3)에서 절연막들(110)에 의해 분리된 게이트 전극들(GE)이 형성될 수 있다.

게이트 전극들(GE)은 셀 어레이 영역(CAA)에서 연결 영역(CTA)으로 연장되며, 연결 영역(CTA)에서 계단 구조(stepwise structure)를 이루는 패드부들(GEP)을 가질 수 있다. 게이트 전극들(GE)의 수평 길이는 기판(100)으로부터 제3 방향(D2) 방향으로 멀어질수록 감소할 수 있다.

결과적으로, 셀 영역(CR)의 기판(100) 상에 제3 방향(D3)으로 교대로 반복 적층된 절연막(110)과 전극들(GE)를 포함하는 적층 구조체들(30)이 형성될 수 있다. 도 2a에 도시된 바와 같이, 적층 구조체들(30)은 제1 방향(D1)으로 연장되고, 제2 방향(D2)으로 트렌치(150)에 의해 서로 분리되도록 형성될 수 있다. 셀 채널 구조체들(200a)은 적층 구조체들(30)을 관통할 수 있으며, 게이트 전극들(GE)은 셀 채널 구조체들(200a)을 감쌀 수 있다. 제1 더미 채널 구조체들(200b)은 적층 구조체들(30)의 일부를 관통할 수 있다. 예를 들면, 게이트 전극들(GE)은 제1 더미 채널 구조체들(200b)의 일부를 감쌀 수 있다. 적층 구조체들(30)은 연결 영역(CTA)에서 계단 구조(stepwise structure)의 단부(30e)를 가질 수 있다.

게이트 전극들(GE)은 셀 채널 구조체들(200a)과 결합하여 메모리 셀들을 구성할 수 있다. 따라서, 셀 어레이 영역(CAA)에는 수직으로 배열된 메모리 셀들을 포함하는 수직 메모리 셀 스트링들이 제공될 수 있다. 최하층 및 최상층의 게이트 전극들(GE1, GE3)은 선택 트랜지스터들(SST, GST)의 게이트 전극들로 이용될 수 있다. 최하층 및 최상층 게이트 전극(GE1, GE3) 사이의 게이트 전극들(GE)은 메모리 셀들의 제어 게이트 전극들로 사용될 수 있다.

공통 소오스 플러그(166)와 분리 절연 스페이서(162)가 공통 소오스 영역(152) 상에서 트렌치(150)를 채우도록 형성될 수 있다. 분리 절연 스페이서(162)는 게이트 전극들(GE)의 측면을 보호하고, 게이트 전극들(GE)과 공통 소오스 플러그(166)를 절연시킬 수 있다. 분리 절연 스페이서(162)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전(low-k) 물질로 형성될 수 있다. 공통 소오스 플러그(166)는 공통 소오스 영역(152)과 전기적으로 연결되도록 절연 스페이서(162)가 형성된 트렌치(150) 내에 형성될수 있다. 공통 소오스 플러그는 제1 방향(D1)으로 연장되게 형성될 수 있다. 일부 실시예들에 따르면, 홀 형태를 가지는 공통 소오스 플러그(166)가 분리 절연 스페이서(162)를 관통하여 공통 소오스 영역(152)과 접촉할 수 있다. 공통 소오스 플러그(166)는 금속(예를 들면, 텅스텐, 구리. 또는 알루미늄)을 포함할 수 있다. 추가로, 공통 소오스 플러그(166)는 장벽 금속층을 포함할 수 있다. 예를 들면, 장벽 금속층은 전이 금속(예를 들면, 티타늄 또는 탄탈룸) 및/또는 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈룸) 중 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 공통 소오스 플러그(166) 형성 전에 공통 소오스 영역(152)에 고농도의 불순물들이 주입될 수 있다.

도 17a, 및 도 17b를 참조하면, 셀 어레이 영역(CAA)에서 셀 채널 구조체들(200a)과 전기적으로 연결되는 서브 비트라인 콘택들(168), 서브 비트라인 콘택들(168)과 전기적으로 연결되는 서브 비트 라인들(SBL)이 형성될 수 있다.

캡핑 절연층(148) 상에 제1 층간 절연층(170)을 형성할 수 있다. 제1 층간 절연층(170)은 산화막, 저유전체막, 또는 질화막을 포함할 수 있다. 제1 층간 절연층(170)과 캠핑 절연층(148)을 관통하여 셀 채널 구조체들(200a) 상의 도전패드들(128)에 접속하도록 서브 비트라인 콘택들(168)이 형성될 수 있다.

서브 비트 라인 콘택들(168)의 형성은 제1 층간 절연층(170)과 캡핑 절연층(148) 내에 셀 수직 채널 구조체들(200a) 상의 도전패드들(128)을 노출시키는 콘택홀들을 형성하고, 콘택홀들 내에 도전막을 증착하고, 도전막을 평탄화하는 것을 포함할 수 있다.

서브 비트 라인 콘택들(168)과 전기적으로 연결되는 서브 비트 라인들(SBL)이 제1 층간 절연층(170) 상에 형성될 수 있다. 도 2a에 도시된 바와 같이, 서브 비트 라인들(SBL)의 각각은 트렌치(150)를 사이에 두고 이웃하는 셀 채널 구조체들(200a)과 접속하는 한 쌍의 서브 비트라인 콘택들(168)을 전기적으로 연결할 수 있다. 서브 비트 라인들(SBL)의 각각은 제2 방향(D2)으로 연장되는 패턴일 수 있다. 서브 비트 라인 콘택들(168)과 서브 비트 라인들(SBL)의 각각은 도전 물질(예를 들면, 실리콘, 텅스텐, 또는 구리)을 포함할 수 있다. 추가로, 서브 비트 라인 콘택들(178) 및 서브 비트 라인들(SBL)의 각각은 장벽 금속층을 포함할 수 있다. 예를 들면, 장벽 금속층은 전이 금속(예를 들면, 티타늄 또는 탄탈룸) 및/또는 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈룸) 중 적어도 하나를 포함할 수 있다.

도 18a, 및 도 18b를 참조하면, 셀 어레이 영역(CAA)에 비트 라인들(BL)이 형성되고, 연결 영역(CTA)에 게이트 콘택들(180) 및 제1 배선들(M1)이 형성되고, 주변 영역(PR)에 주변 콘택들(182) 및 제2 배선(M2)이 형성될 수 있다.

서브 비트 라인들(SBL)을 덮는 제2 층간 절연층(174)이 제1 층간 절연층(170) 상에 형성될 수 있다. 제2 층간 절연층(170)은 산화막, 저유전체막, 또는 질화막을 포함할 수 있다. 제2 층간 절연층(174), 제1 층간 절연층(170), 캡핑 절연층(148), 몰드 절연층(118), 및 제2 블로킹 절연막(158)을 관통하는 게이트 콘택(180)이 연결 영역(CTA)에 형성될 수 있다. 게이트 콘택들(180)의 각각은 해당하는 게이트 전극(GE)의 패드부(GEP)와 접속할 수 있다. 게이트 콘택들(180)의 각각의 높이는 제1 방향(D1)에서 경계 영역(BR)에 근접할수록 커질 수 있다.

제2 층간 절연층(174), 제1 층간 절연층(170), 캡핑 절연층(148), 몰드 절연층(118), 및 주변 보호층(109)을 관통하는 주변 콘택들(182)이 주변 영역(PR)에 형성될 수 있다. 주변 콘택들(182)은 주변회로 소자(PT)의 소오스/드레인 영역(107)과 접속할 수 있다.

게이트 콘택들(180) 및 주변 콘택들(182)은 도전 물질(예를 들면, 실리콘, 텅스텐, 또는 구리)를 포함할 수 있다. 추가로, 게이트 콘택들(180) 및 주변 콘택들(182)은 장벽 금속층을 포함할 수 있다. 예를 들면, 장벽 금속층은 전이 금속(예를 들면, 티타늄 또는 탄탈룸) 및/또는 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈룸) 중 적어도 하나를 포함할 수 있다.

비트 라인들(BL)은 제2 층간 절연층(174) 상에 형성될 수 있다. 비트 라인(BL)은 제2 층간 절연층(174)을 관통하며 서브 비트 라인들(SBL)과 연결되는 비트라인 콘택들(176)과 접속할 수 있다. 비트 라인들(BL)은 제2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 셀 채널 구조체들(200a)과 전기적으로 연결될 수 있다.

게이트 콘택들(180)을 전기적으로 서로 연결하는 재1 배선들(M1)이 연결 영역(CTA)에 형성될 수 있다. 제1 배선들(M1)의 각각은 동일 레벨에 위치하는 게이트 전극들(GE)을 전기적으로 연결할 수 있다. 일부 실시예들에 따르면, 최하층 게이트 전극들(GE1)과 전기적으로 연결되는 제1 배선들(M1)은 서로 연결되지 않을 수 있다.

제2 배선들(M2)은 주변 영역(PR)에 형성되며, 주변 콘택들(182)과 전기적으로 연결될 수 있다. 제2 배선들(M2)은 제1 배선들(M1) 및/또는 비트 라인들(BL)과 전기적으로 연결될 수 있다. 비트 라인들(BL)과 제1 및 제 배선들(M1, M2)은 금속(예를 들면, 알루미늄 또는 구리)을 포함할 수 있다.

도 20은 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 개략 블록도이다.

도 20을 참조하면, 메모리 시스템(1000)은 반도체 저장 장치일 수 있다. 예를 들면, 메모리 시스템(1000)은 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 메모리 시스템(1000)은 하우징(1100) 내에 제어기(1200)와 메모리(1300)를 포함할 수 있다. 제어기(1200)와 메모리(1300)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(1200)의 명령(command)에 따라, 메모리(1300)와 제어기(1200)는 데이터(data)를 주고 받을 수 있다. 이에 따라, 메모리 시스템(1000)은 메모리(1300)에 데이터를 저장하거나, 또는 메모리(1300)로부터 데이터를 외부로 출력할 수 있다. 메모리(1300)는 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다.

도 21은 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템을 나타내는 개략 블록도이다.

도 21를 참조하면, 전자 시스템(2000)은 제어기(2200), 기억 장치(2300) 및 입출력 장치(230)를 포함할 수 있다. 제어기(2200), 기억 장치(2300), 및 입출력 장치(230)는 버스(2100, bus)를 통하여 결합될 수 있다. 버스(2100)는 데이터들이 이동하는 통로라 할 수 있다. 예를 들면, 제어기(2200)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 로직 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입출력 장치(230)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(2300)는 데이터를 저장하는 장치이다. 기억 장치(2300)는 데이터 및/또는 제어기(2200)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(2300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 기억 장치(2300)는 플래시 메모리로 형성될 수 있다. 이러한 플래시 메모리는 SSD로 구성될 수 있다. 이 경우 전자 시스템(2000)은 대용량의 데이터를 기억 장치(2300)에 안정적으로 저장할 수 있다. 기억 장치(2300)는 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다. 전자 시스템(2000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(2500)를 더 포함할 수 있다. 인터페이스(2500)는 유무선 형태일 수 있다. 예를 들면, 인터페이스(2500)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.

이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims

기판 상에 배치되며 게이트 전극들과 절연층들이 교대로 반복 적층된 적층 구조체;
상기 적층 구조체를 관통하며, 상기 기판과 접속하는 제1 반도체 패턴 및 상기 제1 반도체 패턴 상에 배치되며 상기 제1 반도체 패턴과 접속하는 제1 채널 패턴을 포함하는 셀 채널 구조체; 및
상기 적층 구조체와 이격되어 상기 기판 상에 배치되며, 상기 기판과 접속하는 제2 반도체 패턴 및 상기 제2 반도체 패턴 상에 배치되며 상기 제2 반도체 패턴과 접속하는 제2 채널 패턴을 포함하는 제1 더미 채널 구조체를 포함하고,
상기 기판의 표면으로부터 상기 제1 반도체 패턴의 상면까지의 제1 높이는 상기 기판의 표면으로부터 상기 제2 반도체 패턴의 상면까지의 제2 높이보다 크고,
상기 기판은 셀 어레이 영역 및 상기 셀 어레이 영역에 인접한 연결 영역을 포함하는 셀 영역, 상기 셀 영역과 이격된 주변 영역, 및 상기 셀 영역과 주변 영역 사이의 경계 영역을 포함하고,
상기 적층 구조체는 상기 셀 영역에 배치되고 제1 방향으로 연장되며, 상기 연결 영역에서 계단 구조의 단부를 가지는 반도체 메모리 장치.
제 1 항에 있어서,
상기 셀 채널구조체는 상기 제1 채널 패턴과 상기 적층 구조체 사이에 배치되는 제1 정보저장 패턴을 더 포함하는 반도체 메모리 장치.
제 2 항에 있어서,
상기 제1 더미 채널 구조체는 상기 제2 채널 패턴의 측벽에 접하는 제2 정보저장 패턴을 더 포함하고, 상기 제1 채널 패턴과 상기 제2 채널 패턴은 동일 물질을 포함하고, 상기 제1 정보저장 패턴과 상기 제2 정보저장 패턴은 동일 물질을 포함하는 반도체 메모리 장치.
삭제
제 1 항에 있어서,
상기 주변 영역의 상기 기판 상에 배치되는 주변회로 소자를 더 포함하고
상기 주변회로 소자는 게이트 절연막, 게이트 전극 및 소오스/드레인 영역을 포함하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 적층 구조체의 상기 단부를 덮고 상기 연결 영역, 상기 경계 영역 및 상기 주변 영역의 상기 기판 상에 배치되는 몰드 절연층을 더 포함하며, 상기 제1 더미 채널 구조체는 상기 몰드 절연층을 관통하며 상기 기판과 접속하는 반도체 메모리 장치.
제 6 항에 있어서,
상기 연결 영역에서 상기 몰드 절연층과 상기 적층 구조체의 상기 단부를 관통하며, 상기 기판과 접속하는 제3 반도체 패턴 및 상기 제3 반도체 패턴과 접속하고 상기 제3 반도체 패턴 상에 배치된 제3 채널 패턴을 포함하는 제2 더미 채널 구조체를 더 포함하는 반도체 메모리 장치.
제 7 항에 있어서,
상기 제1 더미 채널 구조체는, 평면도로 볼 때, 원 형상, 타원 형상, 또는 바 형상을 가지는 반도체 메모리 장치.
제 1 항에 있어서,
상기 제1 반도체 패턴의 측벽 상에 배치된 게이트 산화막을 더 포함하고, 상기 제2 반도체 패턴의 측벽 상에 상기 게이트 산화막이 배치되지 않는 반도체 메모리 장치.
셀 어레이 영역과 연결 영역을 포함하는 셀 영역, 상기 셀 영역과 이격된 주변 영역, 상기 연결 영역과 상기 주변 영역 사이의 경계 영역을 포함하는 기판을 제공하고;
상기 셀 영역의 기판 상에, 교대로 적층된 절연막들과 희생막들을 포함하는 몰드 구조체를 형성하고;
상기 몰드 구조체의 일부를 덮고, 상기 연결 영역, 상기 경계 영역, 및 상기 주변 영역의 기판 상에 몰드 절연층을 형성하고;
상기 셀 어레이 영역 상의 상기 몰드 구조체를 관통하며, 상기 기판과 접속하는 제1 반도체 패턴 및 상기 제1 반도체 패턴 상에 배치되며 상기 제1 반도체 패턴과 접속하는 제1 채널 패턴을 포함하는 셀 채널 구조체를 형성하고;
상기 연결 영역 상의 상기 몰드 절연층과 상기 몰드 구조체를 관통하며, 상기 기판과 접속하는 제2 반도체 패턴 및 상기 제2 반도체 패턴 상에 배치되며 상기 제2 반도체 패턴과 접속하는 제2 채널 패턴을 각각 포함하는 제1 더미 채널 구조체들을 형성하고; 그리고
상기 경계 영역의 상기 몰드 절연층을 관통하며 상기 기판과 접속하는 제3 반도체 패턴 및 상기 제3 반도체 패턴 상에 배치되며 상기 제3 반도체 패턴과 접속하는 제3 채널 패턴을 포함하는 제2 더미 채널 구조체를 형성하는 것을 포함하는 반도체 메모리 장치의 제조 방법.
제 10 항에 있어서,
상기 제1 반도체 패턴은 상기 기판의 표면으로부터 상기 제1 반도체 패턴의 상면까지의 제1 높이를 갖고, 상기 제2 반도체 패턴들은 상기 제3 반도체 패턴에 가장 인접한 제1 서브 반도체 패턴을 포함하고, 상기 제1 서브 반도체 패턴은 상기 기판의 표면으로부터 상기 제1 서브 반도체 패턴의 상면까지의 제2 높이를 갖고, 상기 제3 반도체 패턴은 상기 기판의 표면으로부터 상기 제3 반도체 패턴의 상면까지의 제3 높이를 가지며, 상기 제3 높이는 상기 제1 높이보다 작고, 상기 제2 높이는 상기 제1 높이보다 작은 반도체 메모리 장치의 제조 방법.
제 11 항에 있어서,
상기 제2 반도체 패턴들은 상기 제1 반도체 패턴에 가장 인접한 제2 서브 반도체 패턴을 더 포함하고, 성기 제2 서브 반도체 패턴은 상기 기판의 표면으로부터 상기 제2 서브 반도체 패턴의 상면까지의 제4 높이를 가지며, 상기 제4 높이는 상기 제1 높이와 실질적으로 동일한 반도체 메모리 장치의 제조 방법.
제 11 항에 있어서,
상기 주변 영역의 상기 기판 상에 주변회로 소자를 형성하고; 그리고
상기 주변회로 소자를 보호하는 주변 보호층을 형성하는 것을 더 포함하고,
상기 주변회로 소자는 상기 기판 상에 적층된 게이트 절연막과 게이트 전극, 및 상기 게이트 전극에 인접한 상기 기판 내에 형성된 소오스/드레인 영역을 포함하고, 상기 몰드 절연층은 상기 주변 보호층을 덮는 반도체 메모리 장치의 제조 방법.
제 11 항에 있어서,
상기 셀 채널 구조체는 상기 제1 채널 패턴의 측벽과 접하는 제1 정보저장 패턴을 더 포함하고,
상기 제1 더미 채널 구조체들 각각은 상기 제2 채널 패턴의 측벽과 접하는 제2 정보저장 패턴을 더 포함하고,
상기 제2 더미 채널 구조체는 상기 제3 채널 패턴의 측벽과 접하는 제3 정보저장 패턴을 더 포함하고, 그리고
상기 제1 채널 패턴, 상기 제2 채널 패턴, 및 상기 제3 채널 패턴은 동일 물질을 포함하고, 상기 제1 정보저장 패턴, 상기 제2 정보저장 패턴, 및 상기 제3 정보저장 패턴은 동일 물질을 포함하는 반도체 메모리 장치의 제조 방법.
제 11 항에 있어서,
상기 제2 더미 채널 구조체는 복수 개로 형성되고, 상기 제2 더미 채널 구조체들의 각각은, 평면도로 볼 때, 원 형상 또는 타원 형상을 가지고 일 방향을 따라 배열되는 반도체 메모리 장치의 제조 방법.
제 11 항에 있어서,
상기 제2 더미 채널 구조체는, 평면도로 볼 때, 바 형상을 가지고, 일 방향을 따라 연장하는 반도체 메모리 장치의 제조 방법.
제 11 항에 있어서,
상기 제1 및 제2 반도체 패턴들의 측벽들 상에 게이트 산화막을 형성하는 것을 더 포함하고,
상기 제3 반도체 패턴의 측벽 상에 상기 게이트 산화막이 형성되지 않는 반도체 메모리 장치의 제조 방법.
제 11 항에 있어서,
상기 희생막들을 제거하여 개구부들을 형성하고;
상기 개구부들 내에 게이트 도전막을 형성하고; 그리고
상기 게이트 도전막을 패터닝하여 게이트 전극들을 형성하는 것을 더 포함하는 반도체 메모리 장치의 제조 방법.