JP2012059966A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】信頼性が高い半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、電極膜及び絶縁膜が交互に積層され、端部の形状が前記電極膜毎にステップが設けられた階段状である積層体と、前記端部の上方から前記電極膜に接続されたコンタクトと、前記積層体の前記端部以外の部分に設けられ、前記積層体を積層方向に貫く半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、前記端部を前記積層方向に貫く貫通部材と、を備える。そして、前記貫通部材には、前記電荷蓄積層を形成する材料と同種の材料が含まれていない。
【選択図】図１

Description

本発明の実施形態は、概ね、半導体記憶装置及びその製造方法に関する。
従来、フラッシュメモリ等の半導体記憶装置は、シリコン基板の表面にメモリセルを２次元的に集積させることにより作製されてきた。このような半導体記憶装置のビット単価を低減して大容量化を図るためには、メモリセルの高集積化が必要であるが、近年、その高集積化もコスト的、技術的に困難になってきている。
高集積化の限界をブレークスルーする技術として、メモリセルを積層して３次元的に集積させる方法がある。但し、単純に一層ずつ積層して加工していく方法では、積層数の増加に伴って工程数が増加してしまい、コストが増加してしまう。そこで、シリコン基板上にゲート電極と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成し、貫通ホールの側面上にブロック絶縁層、電荷蓄積膜、トンネル絶縁膜をこの順に堆積させて、更に貫通ホールの内部にシリコンピラーを埋設する技術が提案されている。
この一括加工型３次元積層メモリにおいては、各ゲート電極とシリコンピラーとの交差部分にメモリセルトランジスタが形成され、各ゲート電極及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積膜に対して電荷を出し入れし、情報を記憶させることができる。この技術によれば、積層体を一括加工して貫通ホールを形成しているため、ゲート電極の積層数が増加してもリソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
特開２００９−２２４４６５号公報
本発明の実施形態の目的は、信頼性が高い半導体記憶装置及びその製造方法を提供することである。
実施形態に係る半導体記憶装置は、電極膜及び絶縁膜が交互に積層され、端部の形状が前記電極膜毎にステップが設けられた階段状である積層体と、前記端部の上方から前記電極膜に接続されたコンタクトと、前記積層体の前記端部以外の部分に設けられ、前記積層体を積層方向に貫く半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、前記端部を前記積層方向に貫く貫通部材と、を備える。そして、前記貫通部材には、前記電荷蓄積層を形成する材料と同種の材料が含まれていない。
実施形態に係る半導体記憶装置の製造方法は、導電層及び犠牲層を交互に積層して積層体を形成する工程と、前記積層体を積層方向に貫く柱状部材を形成する工程と、前記積層体の端部を前記積層方向に貫くダミーホールを形成する工程と、前記ダミーホールを介して、前記犠牲膜の一部を除去する工程と、前記犠牲膜の一部が除去された後の空間内及び前記ダミーホール内に絶縁材料を埋め込む工程と、前記積層体における前記端部以外の部分を前記積層方向に貫くメモリホールを形成する工程と、前記メモリホールを介して、前記犠牲膜の他の一部を除去する工程と、前記犠牲膜の前記他の一部が除去された後の空間に絶縁材料を埋め込む工程と、前記メモリホールの側面上に電荷蓄積層を形成する工程と、前記メモリホール内に半導体部材を形成する工程と、前記積層体の前記端部を前記電極膜毎にステップが形成された階段状に加工する工程と、前記端部を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜内に、各前記電極膜にそれぞれ接続されたコンタクトを形成する工程と、を備える。
（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置を例示する断面図である。 実施形態に係る半導体記憶装置における積層体の端部を例示する平面図である。 実施形態に係る半導体記憶装置における積層体の端部を例示する斜視図である。 実施形態に係る半導体記憶装置における積層体のセル部を例示する斜視図である。 実施形態に係る半導体記憶装置における積層体のセル部を模式的に例示する断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、図２１に示す積層体の加工方法を模式的に例示する斜視図であり、（ａ）は１回目の加工を示し、（ｂ）は２回目の加工を示している。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を例示する断面図であり、
図２は、本実施形態に係る半導体記憶装置における積層体の端部を例示する平面図であり、
図３は、本実施形態に係る半導体記憶装置における積層体の端部を例示する斜視図であり、
図４は、本実施形態に係る半導体記憶装置における積層体のセル部を例示する斜視図であり、
図５は、本実施形態に係る半導体記憶装置における積層体のセル部を模式的に例示する断面図である。
なお、図を見やすくするために、各図は適宜簡略化して描かれている。例えば、電極膜の積層数は実際より少なく描かれており、また、必ずしも図間で整合していない。
図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１１が設けられている。シリコン基板１１の上層部分には、ＳＴＩ（shallow trench isolation）１２が選択的に形成されている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち上下方向をＺ方向とする。
シリコン基板１１上にはシリコン酸化膜１３が形成されており、その上に、導電性材料、例えば、リンがドープされたシリコン（リンドープドシリコン）からなるバックゲート電極１４が設けられている。バックゲート電極１４の上層部分には、Ｙ方向に延びる直方体形状の凹部１５が複数形成されており、凹部１５の内面上には誘電率が低い絶縁膜、例えばシリコン酸化膜１６が設けられている。また、バックゲート電極１４上には、シリコン酸化膜１７が設けられている。
シリコン酸化膜１７上には、電極膜１８及び絶縁膜１９が交互に積層されて、積層体２０が構成されている。電極膜１８は、例えば２４層積層されている。電極膜１８は、ボロンが導入されたシリコン（ボロンドープドシリコン）からなり、各電極膜１８はＸ方向に延びる複数本の帯状部分に分割されている。この帯状部分のそれぞれが、制御ゲートＣＧとなる。すなわち、制御ゲートＣＧは、Ｙ方向及びＺ方向に沿ってマトリクス状に配列されている。但し、１枚の電極膜１８が分断された複数本の制御ゲートＣＧは、１本おきにＸ方向両端部において接続されている。すなわち、各電極膜１８は、入れ子になった一対の櫛状（図示せず）に加工されている。また、絶縁膜１９は、例えばシリコン酸化物によって形成されている。
積層体２０は、その機能上、２種類の部分に分かれている。すなわち、積層体２０のＸ方向両端部は端部２０ａとなっており、積層体２０における端部２０ａを除く部分はセル部２０ｂとなっている。
先ず、積層体２０の端部２０ａについて説明する。
図１（ａ）、図２及び図３に示すように、端部２０ａは、主として積層体２０の電極膜１８にコンタクト４５を接続するための部分である。なお、図２においては、コンタクト４５が埋め込まれている層間絶縁膜及びそれより上方の構成物は、図示が省略されている。また、図３においては、積層体２０の端部２０ａの外形のみを示している。
端部２０ａは、碁盤目の階段状に加工されている。この階段においては、電極膜１８毎にステップが形成されている。そして、これらのステップは、碁盤目状に配列されている。例えば、図２及び図３に示す例では、ステップは５行５列のマトリクスに配列されており、Ｙ方向に移動すると１段ずつ上り、Ｘ方向に移動すると５段ずつ上る。そして、各ステップには、上方から１本のコンタクト４５が接近しており、各ステップにおいて最上段に配置された電極膜１８に接続されている。また、コンタクト４５が接続されたステップよりも上方のステップにはコンタクト４４が接続されており、コンタクト４５が接続されたステップよりも下方のステップにはコンタクト４６が接続されている。すなわち、Ｚ方向から見て、各ステップには各１本のコンタクト４４〜４６が配置されている。従って、Ｚ方向から見て、コンタクト４４〜４６も碁盤目状のステップに対応して、マトリクス状に配列されている。
また、端部２０ａには、積層体２０をその積層方向、すなわちＺ方向に貫く柱状部材２１が複数本設けられている。各柱状部材２１の形状は、Ｚ方向の長さが最も長く、次いでＸ方向の長さが長い短冊状である。Ｚ方向から見て、柱状部材２１は、４本のコンタクト４５がなす矩形の中央を含むように配置されている。矩形の中央とは、例えば対角線の交点である。Ｚ方向から見て、柱状部材２１の内部にこの交点が位置していることが好ましい。但し、柱状部材２１の位置はこれには限定されず、矩形をなす４本のコンタクトから概ね等距離の位置にあればよい。
更に、端部２０ａには、積層体２０をＺ方向に貫くダミーホールＤＨが形成されている。ダミーホールＤＨは、各柱状部材２１のＹ方向両側に配置されている。例えば、下段のステップにおいては、各柱状部材２１のＹ方向両側にそれぞれ１本のダミーホールＤＨが形成されている。上段のステップにおいては、各柱状部材２１のＹ方向両側にそれぞれ２本のダミーホールが形成されている。その理由は、後述するプロセスの制約上、上段のステップほど加工マージンをより多くとる必要があり、Ｙ方向の長さが長くなるためである。ダミーホールＤＨ内には、絶縁膜１９を形成する材料と同種の材料が埋め込まれており、例えば、シリコン酸化物３０が埋め込まれている。シリコン酸化物３０は、積層体２０の端部２０ａをＺ方向に貫く貫通部材を形成する。
更にまた、Ｚ方向から見て、積層体２０のＹ方向両側には、ＸＺ面に平行な板状の柱状部材５６が設けられている。柱状部材５６は、柱状部材２１と同様に、例えばシリコン酸化物によって形成されている。そして、柱状部材５６の内側面に沿った位置にも、ダミーホールＤＨが形成されている。これらのダミーホールＤＨも、コンタクト４５からなるべく遠い位置に配置されている。
次に、積層体２０のセル部２０ｂについて説明する。
図１（ｂ）、図４及び図５に示すように、Ｙ方向において隣り合う制御ゲートＣＧ間には、例えばシリコン酸化物からなる柱状部材２２が設けられている。柱状部材２２の形状は、Ｘ方向及びＺ方向に拡がる板状であり、積層体２０を貫通している。また、Ｚ方向において隣り合う制御ゲートＣＧ間には、絶縁膜１９が埋め込まれている。積層体２０上にはシリコン酸化膜２６が設けられており、その上には、ボロンドープドシリコンからなり、Ｘ方向に延びる選択ゲートＳＧが複数本設けられている。なお、図４においては、図示の便宜上、原則として導電部分のみを示し、絶縁部分は省略されている。
そして、積層体２０、シリコン酸化膜２６及び選択ゲートＳＧには、Ｚ方向に延びる複数本のメモリホールＭＨが形成されている。メモリホールＭＨはＸ方向及びＹ方向に沿ってマトリクス状に配列されており、選択ゲートＳＧ、シリコン酸化膜２６及び積層体２０を貫いて、凹部１５のＹ方向両端部に到達している。これにより、Ｙ方向において隣り合う一対のメモリホールＭＨが、凹部１５によって連通されて、１本のＵ字ホール３１を構成している。各メモリホールＭＨの形状は例えば円柱形であり、各Ｕ字ホール３１の形状はＵ字形である。また、各制御ゲートＣＧは、Ｘ方向に沿って配列された２列のメモリホールＭＨによって貫かれている。Ｙ方向における凹部１５の配列と制御ゲートＣＧの配列とは、配列周期が同じで位相が半周期分ずれているため、各制御ゲートＣＧを貫く２列のメモリホールＭＨの各列は、相互に異なるＵ字ホール３１に属している。
図５に示すように、Ｕ字ホール３１の内面上には、ブロック絶縁層３５が設けられている。ブロック絶縁層３５は、装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない層であり、高誘電率材料、例えば、誘電率が後述の電荷蓄積層３６を形成する材料の誘電率よりも高い材料によって形成されており、例えば、シリコン酸化物によって形成されている。ブロック絶縁層３５は、メモリホールＭＨの内面上から各制御ゲートＣＧの上下面上に回り込んでおり、各制御ゲートＣＧの上下面を覆っている。ブロック絶縁層３５のうち、制御ゲートＣＧの上下面上に回り込んだ部分が、絶縁膜１９を構成する。
ブロック絶縁層３５上には、電荷蓄積層３６が設けられている。電荷蓄積層３６は電荷を蓄積する能力がある層であり、例えば、電子のトラップサイトを含む層であり、例えばシリコン窒化物からなる層である。例えば、電荷蓄積層３６はＵ字ホール３１内のみに配置されており、Ｚ方向において隣り合う制御ゲートＣＧ間には侵入していない。
電荷蓄積層３６上には、トンネル絶縁層３７が設けられている。トンネル絶縁層３７は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層であり、例えば、シリコン酸化物によって形成されている。トンネル絶縁層３７もＵ字ホール３１内のみに配置されており、Ｚ方向において隣り合う制御ゲートＣＧ間には侵入していない。ブロック絶縁層３５、電荷蓄積層３６及びトンネル絶縁層３７が積層されることにより、メモリ膜３３が形成されている。また、前述の端部２０ａに形成されたダミーホールＤＨ内には、メモリ膜３３は設けられていない。従って、ダミーホールＤＨ内には、シリコン窒化物からなる電荷蓄積層３６も設けられていない。すなわち、ダミーホールＤＨ内に埋め込まれた貫通部材には、電荷蓄積層３６を形成する材料と同種の材料、例えばシリコン窒化物、は含まれていない。
Ｕ字ホール３１内には、不純物、例えばリンが導入されたポリシリコンが埋め込まれており、Ｕ字ピラー３８が形成されている。Ｕ字ピラー３８の形状は、Ｕ字ホール３１の形状を反映したＵ字形である。Ｕ字ピラー３８はトンネル絶縁層３７に接している。Ｕ字ピラー３８のうち、メモリホールＭＨ内に配置された部分がシリコンピラー３９となっており、凹部１５内に配置された部分が接続部材４０となっている。シリコンピラー３９の形状は、メモリホールＭＨの形状を反映した円柱形であり、接続部材４０の形状は、凹部１５の形状を反映した直方体状である。
次に、積層体２０の周辺について説明する。
図１（ａ）及び（ｂ）に示すように、階段状に加工された積層体２０の端部２０ａの上方には、シリコン窒化膜４１が設けられている。シリコン窒化膜４１の形状は、積層体２０の端部の形状を反映した階段状である。また、選択ゲートＳＧ上及びシリコン窒化膜４１上には、例えばシリコン酸化物からなる層間絶縁膜４２が設けられており、積層体２０を埋め込んでいる。
層間絶縁膜４２内には、プラグ４３、コンタクト４４〜４６が埋め込まれている。プラグ４３はシリコンピラー３９の直上域に配置されており、シリコンピラー３９に接続されている。コンタクト４４は、選択ゲートＳＧのＸ方向の一端部の直上域に配置されており、選択ゲートＳＧに接続されている。コンタクト４５は、上述の如く、電極膜１８（制御ゲートＣＧ）のＸ方向の端部の直上域に配置されており、電極膜１８に接続されている。コンタクト４６は、バックゲート電極１４に接続されている。
また、層間絶縁膜４２内におけるプラグ４３、コンタクト４４〜４６よりも上方の部分には、ソース線４７、プラグ４８、配線４９及び５０が埋め込まれている。ソース線４７は、Ｘ方向に延びており、Ｕ字ピラー３８に属する一対のシリコンピラー３９のうちの一方にプラグ４３を介して接続されている。プラグ４８はＵ字ピラー３８に属する一対のシリコンピラー３９のうちの他方にプラグ４３を介して接続されている。配線４９及び５０はＹ方向に延びており、それぞれ、コンタクト４４及び４５に接続されている。
層間絶縁膜４２上には、Ｙ方向に延びるビット線５１が設けられており、プラグ４８に接続されている。また、層間絶縁膜４２上には、配線５２が設けられており、プラグ５３を介して配線４９に接続されている。層間絶縁膜４２上には、ビット線５１及び配線５２を埋め込むように、シリコン窒化膜５４及び層間絶縁膜５５が設けられており、所定の配線等が埋設されている。
装置１においては、制御ゲートＣＧとシリコンピラー３９との交差部分にメモリセルトランジスタが形成され、選択ゲートＳＧとシリコンピラー３９との交差部分に選択トランジスタが形成される。これにより、ビット線５１とソース線４７との間に、複数のメモリセルトランジスタが相互に直列に接続され、その両側に選択トランジスタが接続されたメモリストリングが構成される。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図６〜図２５は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、各図の（ａ）及び（ｂ）は、相互に直交する断面を示し、
図２６（ａ）及び（ｂ）は、図２１に示す積層体の加工方法を模式的に例示する斜視図であり、（ａ）は１回目の加工を示し、（ｂ）は２回目の加工を示している。
本実施形態に係る半導体記憶装置の製造方法は、概ね、下記（１）〜（６）の段階に分けることができる。
（１）ノンドープドシリコン層とボロンドープドシリコン層とを交互に積層させて、積層体を形成する（図６）。
（２）積層体中に柱状部材を形成する（図７〜図９）。
（３）積層体の端部にダミーホールを形成し、ダミーホールを介して積層体の端部からノンドープドシリコン層を除去し、シリコン酸化物を埋め込む（図１０〜図１３）。
（４）積層体のセル部にメモリホールを形成し、メモリホールを介してセル部からノンドープドシリコン層を除去し、メモリ膜及びシリコンピラーを埋め込むことにより、メモリセルを形成する（図１４〜図１９）。
（５）積層体の端部を階段状に加工する（図２０、図２１）。
（６）コンタクト及び配線を形成する（図２２〜図２５）。
なお、上記（４）のメモリセルを形成する段階は、上記（２）の柱状部材を形成する段階と上記（６）のコンタクト等を形成する段階の間であれば、任意のタイミングで実施することができる。すなわち、上記（２）と上記（３）の間に実施してもよく、上記（５）と上記（６）の間に実施してもよい。本実施形態においては、上記（１）〜（６）をこの順に実施する例について説明する。
先ず、図６（ａ）及び（ｂ）に示すように、シリコン基板１１を用意する。そして、シリコン基板１１の上層部分にＳＴＩ１２を選択的に形成する。次に、シリコン基板１１の上面上にシリコン酸化膜１３を形成する。次に、リンがドープされたポリシリコンからなる膜を成膜し、パターニングすることにより、バックゲート電極１４を形成する。次に、フォトリソグラフィ法により、バックゲート電極１４の上面にＹ方向を長手方向とする直方体形状の凹部１５を形成する。凹部１５は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列するように、複数の領域に形成する。
次に、凹部１５の内面上にシリコン酸化膜１６を形成する。次に、不純物が導入されていないシリコン（ノンドープドシリコン）を全面に堆積させて、全面エッチングを行う。これにより、ノンドープドシリコンをバックゲート電極１４の上面上から除去すると共に、凹部１５内に残留させる。この結果、バックゲート電極１４の上面における凹部１５間の領域が露出すると共に、凹部１５内にノンドープドシリコン材７１が埋め込まれる。
次に、バックゲート電極１４上の全面にシリコン酸化膜１７を成膜する。シリコン酸化膜１７の膜厚は、バックゲート電極１４と、後の工程においてシリコン酸化膜１７上に形成される制御ゲートＣＧ（図１参照）のうち、最下段の制御ゲートＣＧとの間で耐圧が確保できる程度の膜厚とする。
次に、例えばＣＶＤ（chemical vapor deposition：化学気相成長）法により、ボロンをドープしたシリコンを堆積させることによって、導電層としてのボロンドープドシリコン層７２を形成する。ボロンドープドシリコン層７２は、装置１の完成後に電極膜１８となる層であるため、その厚さは装置１の制御ゲートＣＧとしての機能を発揮できる程度の厚さとする。次に、例えばＣＶＤ法により、ノンドープのシリコンを堆積させることによって、犠牲層としてのノンドープドシリコン層７３を形成する。ノンドープドシリコン層７３の厚さは、電極膜１８間の耐圧を確保できる絶縁膜の厚さに相当する厚さとする。
以後同様に、ボロンドープドシリコン層７２及びノンドープドシリコン層７３を交互に積層させて、積層体２０を形成する。ボロンドープドシリコン層７２の積層数は例えば２４層とし、積層体２０の最上層はボロンドープドシリコン層７２とする。その後、積層体２０上にシリコン酸化膜２６を形成し、その上に、例えばＢＳＧ（boron silicate glass：ボロン添加シリコン酸化物）からなるマスク膜７４を成膜する。
次に、図７（ａ）及び（ｂ）に示すように、マスク膜７４をフォトリソグラフィ及びＲＩＥ（reactive ion etching：反応性イオンエッチング）によってパターニングし、柱状部材２１、２２及び５６（図１及び図２参照）を形成する予定の領域に、スリット７４ａを形成する。このとき、柱状部材２１に対応するスリット７４ａは、コンタクト４４〜４６のうち、４本のコンタクトが形成される予定の領域を頂点とする矩形の中央を含むように形成する。また、柱状部材２２に対応するスリット７４ａは、凹部１５の直上域を通過してＸ方向に延びるように形成する。更に、柱状部材５６に対応するスリット７４ａは、Ｚ方向から見て、完成後の装置１において１つの積層体２０として区画される予定の領域を囲むように、枠状に形成する。
次に、図８（ａ）及び（ｂ）に示すように、マスク膜７４（図７参照）をマスクとしてＲＩＥを施し、積層体２０にスリット２３を形成する。スリット２３はスリット７４ａの直下域に形成され、積層体２０をＺ方向に貫通する。その後、マスク膜７４を除去する。
次に、図９（ａ）及び（ｂ）に示すように、全面にシリコン酸化物等の絶縁材料を堆積させる。このとき、この絶縁材料はスリット２３内にも埋め込まれる。その後、全面エッチングを施して、積層体２０の上面上から絶縁材料を除去すると共に、スリット２３内に残留させる。これにより、スリット２３内に、シリコン酸化物からなる柱状部材２１（図２参照）、２２及び５６が形成される。
次に、図１０（ａ）及び（ｂ）に示すように、シリコン酸化膜２６上にＢＳＧからなるマスク膜７５を形成し、フォトリソグラフィ及びエッチングにより、ダミーホールＤＨ（図１参照）が形成される予定の領域に貫通孔７５ａを形成する。このとき、一部の貫通孔７５ａは各柱状部材２１のＹ方向両側に形成し、他の貫通孔７５ａは柱状部材５６の内側面に沿って形成する。
次に、図１１（ａ）及び（ｂ）に示すように、マスク膜７５（図１０参照）をマスクとしてＲＩＥを施し、積層体２０の端部２０ａに、積層体２０をＺ方向に貫通するダミーホールＤＨを形成する。その後、マスク膜７５を除去する。
次に、図１２（ａ）及び（ｂ）に示すように、ダミーホールＤＨを介してウェットエッチングを行い、ノンドープドシリコン層７３の一部を除去する。このウェットエッチングは、例えば、アルカリ性のエッチング液を用いて行う。これにより、ノンドープドシリコン層７３のうち、積層体２０の端部２０ａに配置されている部分が除去される。このとき、端部２０ａにおけるボロンドープドシリコン層７２は、柱状部材２１（図２参照）及び５６によって支持される。
次に、図１３（ａ）及び（ｂ）に示すように、全面にシリコン酸化物を堆積させる。これにより、シリコン酸化物３０が、ノンドープドシリコン層７３の一部が除去された後の空間にダミーホールＤＨを介して侵入すると共に、ダミーホールＤＨ内にも埋め込まれる。ノンドープドシリコン層７３の一部が除去された後の空間に侵入したシリコン酸化物３０は、絶縁膜１９を形成する。次に、シリコン酸化膜２６上にボロンドープドポリシリコン膜７６を成膜し、その上に例えばシリコン酸化物からなる層間絶縁膜７７を成膜する。
次に、図１４（ａ）及び（ｂ）に示すように、層間絶縁膜７７上にマスク膜７８を形成する。次に、フォトリソグラフィ及びエッチングによりマスク膜７８及び層間絶縁膜７７をパターニングして、メモリホールＭＨ（図１参照）を形成する予定の領域に貫通孔７８ａ及び７７ａを形成する。
次に、図１５（ａ）及び（ｂ）に示すように、マスク膜７８（図１４参照）をマスクとしてＲＩＥによりを施すことにより、ボロンドープドポリシリコン膜７６、シリコン酸化膜２６及び積層体２０を貫通するように、Ｚ方向に延びる複数本のメモリホールＭＨを形成する。メモリホールＭＨはＸ方向及びＹ方向に沿ってマトリクス状に配列させ、Ｙ方向において隣り合う一対のメモリホールＭＨを、凹部１５のＹ方向両端部に到達させる。これにより、１つの凹部１５の両端に一対のメモリホールＭＨが連通されて、Ｕ字ホール３１が形成される。但し、この時点では、凹部１５内にノンドープドシリコン材７１が埋め込まれている。その後、マスク膜７８を除去する。
次に、図１６（ａ）及び（ｂ）に示すように、メモリホールＭＨを介してウェットエッチングを行う。このウェットエッチングは、例えば、アルカリ性のエッチング液を用いて行う。これにより、凹部１５内のノンドープドシリコン材７１（図１５（ｂ）参照）が除去されると共に、ノンドープドシリコン層７３（図１５（ｂ）参照）の一部が除去される。ノンドープドシリコン層７３のエッチングは、メモリホールＭＨを起点として開始され、ノンドープドシリコン層７３のうち、積層体２０のセル部２０ｂに配置された部分が除去される。このとき、セル部２０ｂにおけるボロンドープドシリコン層７２は、柱状部材２２及び５６によって支持される。
次に、図１７（ａ）及び（ｂ）並びに図５に示すように、例えば、ＡＬＤ（atomic layer deposition：原子層堆積）法により、シリコン酸化物を堆積させる。このシリコン酸化物はＵ字ホール３１内に侵入し、Ｕ字ホール３１の内面上にブロック絶縁層３５を形成する。このとき、シリコン酸化物は、メモリホールＭＨを介して、ノンドープドシリコン層７３が除去された後の空間内にも侵入し、ボロンドープドシリコン層７２の上下面上に堆積される。ボロンドープドシリコン層７２の上下面上に堆積されたシリコン酸化物は、ボロンドープドシリコン層７２間に埋め込まれ、絶縁膜１９を形成する。また、エッチングされずに残留したボロンドープドシリコン層７２は、電極膜１８となる。
次に、図１８（ａ）及び（ｂ）並びに図５に示すように、全面にシリコン窒化物を堆積させる。これにより、ブロック絶縁層３５上に電荷蓄積層３６が形成される。このとき、電極膜１８間はブロック絶縁層３５によって埋め込まれているため、電荷蓄積層３６は電極膜１８間の空間内には侵入せず、Ｕ字ホール３１内のみに形成される。また、端部２０ａに形成されたダミーホールＤＨ内には既にシリコン酸化物３０が埋め込まれており、ボロンドープドポリシリコン膜７６及び層間絶縁膜７７によって覆われているため、ダミーホールＤＨ内にシリコン窒化物が侵入することはなく、従って、電荷蓄積層３６が形成されることもない。次に、全面シリコン酸化物を堆積させる。これにより、電荷蓄積層３６上にトンネル絶縁層３７が形成される。ブロック絶縁層３５、電荷蓄積層３６及びトンネル絶縁層３７により、メモリ膜３３が形成される。
次に、Ｕ字ピラー３１内に、不純物、例えばリンを含有させたポリシリコンを埋め込む。これにより、Ｕ字ピラー３１内にＵ字ピラー３８が形成される。Ｕ字ピラー３８のうち、メモリホールＭＨ内に配置された部分がＺ方向に延びるシリコンピラー３９となり、凹部１５内に配置された部分がＹ方向に延びる接続部材４０となる。その後、全面にエッチングを施し、層間絶縁膜７７上に堆積されたポリシリコン及びメモリ膜３３を除去し、層間絶縁膜７７の上面を露出させる。
次に、図１９（ａ）及び（ｂ）に示すように、シリコンピラー３９の上部に対して不純物をイオン注入する。これにより、シリコンピラー３９における層間絶縁膜７７内に埋め込まれた部分の上部が、プラグ４３となる。
次に、図２０（ａ）及び（ｂ）に示すように、層間絶縁膜７７上における積層体２０のセル部２０ｂの直上域に、レジスト膜（図示せず）を形成する。次に、このレジスト膜をマスクとしてエッチングを施し、積層体２０の端部２０ａの直上域から、層間絶縁膜７７、ボロンドープドシリコン膜７６及びシリコン酸化膜２６を除去する。その後、レジスト膜を除去する。
次に、図２１（ａ）及び（ｂ）に示すように、積層体２０上にレジスト膜８１及び８２（図２６参照）を形成し、このレジスト膜のスリミングと、このレジスト膜をマスクとしたエッチングとを交互に行い、積層体２０の端部２０ａを碁盤目の階段状に加工する。このとき、図２６（ａ）及び（ｂ）に示すように、端部２０ａの加工は２回に分けて行う。なお、図２６（ａ）及び（ｂ）においては、端部２０ａはその外形のみを示している。
先ず、図２６（ａ）に示すように、積層体２０上にレジスト膜８１を形成して、１回目の加工を行う。１回目の加工のスリミング工程においては、端部２０ａの直上域において、レジスト膜８１の端縁がＹ方向に移動するように、レジスト膜８１をアッシングしてその体積を減少させる。そして、エッチング工程においては、レジスト膜８１をマスクとして、１回のエッチング工程で各１層の電極膜１８及び絶縁膜１９を除去する。これにより、Ｙ方向に沿って、電極膜１８が１層ずつ増加又は減少するように、端部２０ａが加工される。このスリミング工程及びエッチング工程を、例えば４回繰り返す。
次に、図２６（ｂ）に示すように、積層体２０上にレジスト膜８２を形成して、２回目の加工を行う。２回目の加工のスリミング工程においては、端部２０ａの直上域において、レジスト膜８２の端縁がＸ方向に移動するように、レジスト膜８２をアッシングしてその体積を減少させる。そして、エッチング工程においては、レジスト膜８２をマスクとして、１回のエッチング工程で例えば５層の電極膜１８及び絶縁膜１９を除去する。これにより、Ｘ方向に沿って、電極膜１８が５層ずつ増加又は減少するように、端部２０ａが加工される。
このようにして、端部２０ａに碁盤目状の階段が形成される。このとき、積層体２０の除去される部分に埋め込まれた柱状部材２１及びシリコン酸化物３０も、絶縁膜１９と共に除去される。また、枠状の柱状部材５６（図２０（ａ）参照）におけるＹ方向に延びる部分も、絶縁膜１９と共に除去される。
次に、図２２（ａ）及び（ｂ）に示すように、全面にシリコン窒化膜４１を形成し、その上に層間絶縁膜８３を形成する。次に、シリコン窒化膜４１をストッパとしてＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）を施して、シリコン窒化膜４１を露出させる。これにより、積層体２０の端部２０ａが層間絶縁膜８３によって埋め込まれる。
次に、図２３（ａ）及び（ｂ）に示すように、アッシングを行って、積層体２０の上面上からシリコン窒化膜４１を除去する。次に、フォトリソグラフィ及びエッチングを行い、層間絶縁膜７７及びボロンドープドポリシリコン膜７６におけるセル部２２ｂの直上域に配置された部分の内部に、Ｘ方向に延びるスリット７９を複数本形成する。このとき、スリット７９は、Ｘ方向に配列された複数のメモリホールＭＨからなる列間に形成する。スリット７９は、１本おきに柱状部材２２の直上域に配置される。これにより、ボロンドープドポリシリコン膜７６が、Ｘ方向に配列された複数のメモリホールＭＨからなる列毎に分断され、Ｘ方向に延びる複数本の選択ゲートＳＧとなる。
次に、図２４（ａ）及び（ｂ）に示すように、全面にシリコン酸化物８４を堆積させる。このとき、スリット７９内にもシリコン酸化物８４が埋め込まれる。
次に、図２５（ａ）及び（ｂ）に示すように、選択ゲートＳＧに到達するように、端部２０ａの直上域において、層間絶縁膜７７内にコンタクトホール８０ａを形成する。このとき同時に、シリコン窒化膜４１をストッパとして、層間絶縁膜８３内にコンタクトホール８０ｂ及び８０ｃも形成する。コンタクトホール８０ｂは各段の電極膜１８に到達するように形成し、コンタクトホール８０ｃはバックゲート電極１４に到達するように形成する。
次に、図１（ａ）及び（ｂ）に示すように、コンタクトホール８０ａ、８０ｂ、８０ｃ（図２５参照）内に例えばタングステン等の導電性材料を埋め込むことにより、それぞれ、コンタクト４４、４５、４６を形成すると共に、通常の方法により、ソース線４７、プラグ４８、配線４９及び５０、プラグ５３、ビット線５１、配線５２を形成する。その後、シリコン窒化膜５４及び層間絶縁膜５５を形成し、所定の配線等を形成する。このようにして、本実施形態に係る半導体記憶装置１が製造される。なお、上述の層間絶縁膜７７及び８３、シリコン酸化物８４等は、完成後の装置１において層間絶縁膜４２を構成する。
次に、本実施形態の作用効果について説明する。
本実施形態においては、シリコン基板１１上にボロンドープドシリコン層７２及びノンドープドシリコン層７３を交互に積層させて積層体２０を形成し（図６参照）、その後、積層体２０のセル部２０ｂにメモリホールＭＨを形成している（図１５参照）。このように、積層体２０にメモリホールＭＨを形成する際には、積層体２０はボロンドープドシリコン層７２及びノンドープドシリコン層７３のみによって構成されており、シリコン酸化膜等のエッチングが困難な膜が存在しない。このため、メモリホールＭＨの内面をほぼ垂直に形成することができ、メモリホールＭＨの下部が上部と比べて細くなることがない。これにより、メモリホールＭＨの先細りを見込んで上部の直径を大きく形成しておく必要がなく、装置１の小型化を図ることができる。また、積層体２０の上部に形成されるメモリセルトランジスタと下部に形成されるメモリセルトランジスタとで、メモリホールＭＨの直径をほぼ等しくすることができるため、メモリセルトランジスタの特性を均一化し、信頼性を高めることができる。
また、本実施形態においては、図１３に示す工程において、積層体２０の端部２０ａからノンドープドシリコン層７３を除去し、シリコン酸化物３０を埋め込んでいる。このため、図２５に示すコンタクトホールを形成する工程においては、ボロンドープドシリコンからなる電極膜１８の間に、シリコン酸化物からなる絶縁膜１９が設けられている。このため、シリコン酸化物に合わせた条件でエッチングすることにより、エッチングを電極膜１８で止めることが容易になる。なお、仮に、端部２０ａにノンドープドシリコン層７３とボロンドープドシリコン層７２とが積層された状態でコンタクトホールを形成すると、コンタクトホールの終端制御が困難となり、装置１の信頼性が低下する。また、本実施形態においては、積層体２０の端部２０ａにダミーホールＤＨを形成することにより、上述のノンドープドシリコン層７３の除去及びシリコン酸化物３０の埋め込みが容易になる。
そして、本実施形態においては、ダミーホールＤＨとメモリホールＭＨを別の工程において形成している（図１１及び図１５参照）。そして、ダミーホールＤＨ内にはシリコン酸化物３０を埋め込み（図１３参照）、メモリホールＭＨ内にはブロック絶縁層３５、電荷蓄積層３６、トンネル絶縁層３７及びシリコンピラー３９を埋め込んでいる（図１７及び図１８参照）。このため、ダミーホールＤＨ内には、電荷蓄積層３６が形成されない。
上述の如く、電荷蓄積層３６は電荷を蓄積する能力がある材料によって形成する必要があるが、電極膜１８及び絶縁膜１９に電荷が蓄積されることは好ましくないため、電荷蓄積層３６は電極膜１８及び絶縁膜１９とは異なる材料によって形成する必要がある。従って、仮に、ダミーホールＤＨ内に電荷蓄積層３６が形成されていると、図２１に示す端部２０ａを階段状に加工する工程において、電極膜１８をエッチングするエッチング条件によっても、絶縁膜１９をエッチングするエッチング条件によっても、ダミーホールＤＨ内に形成された電荷蓄積層３６をエッチングすることができず、端部２０ａ上に電荷蓄積層３６が残ってしまう。そして、この残留した電荷蓄積層３６がダストとなり、装置１の信頼性を低下させてしまう。例えば、電荷蓄積層３６に由来するダストが以後のエッチングの際にマスクとなり、エッチングの加工精度を低下させてしまう。
これに対して、本実施形態においては、ダミーホールＤＨ内に電荷蓄積層３６が形成されないため、電荷蓄積層３６に由来してダストが発生することがない。ダミーホールＤＨ内にはシリコン酸化物３０が埋め込まれているが、シリコン酸化物３０は同じシリコン酸化物からなる絶縁膜１９をエッチングする際に一緒にエッチングされるため、ダストとなりにくい。この結果、信頼性が高い半導体記憶装置１を製造することができる。
また、本実施形態においては、図２６に示す方法により、積層体２０の端部２０ａを碁盤目状の階段に加工している。これにより、端部２０ａの加工に用いるレジスト膜の膜厚を抑えつつ、ステップ数を多くすることができる。階段を碁盤目状に形成し、各ステップに１本のコンタクトを接続すると、Ｚ方向から見て、コンタクトはマトリクス状に配列される。そして、本実施形態においては、柱状部材２１を４本のコンタクトがなす矩形の中央に形成している。これにより、コンタクトと柱状部材２１との最短距離を一定値以上として信頼性を担保した上で、コンタクト及び柱状部材２１の配置密度を高め、装置１の高集積化を図ることができる。
更に、本実施形態においては、ダミーホールＤＨが柱状部材２１の両側に配置されている。これにより、図１２に示す工程において、柱状部材２１に妨げられることなく、ノンドープドシリコン層７３の広い部分をウェットエッチングによって除去することができる。また、ダミーホールＤＨを柱状部材２１の近傍に配置することにより、ダミーホールＤＨとコンタクトとの距離を大きくすることができる。これにより、ダミーホールＤＨとコンタクトとの最短距離を一定値以上に確保した上で、装置１の高集積化を図ることができる。
以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態及びその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
以上説明した実施形態によれば、信頼性が高い半導体記憶装置及びその製造方法を実現することができる。
１：半導体記憶装置、１１：シリコン基板、１２：ＳＴＩ、１３：シリコン酸化膜、１４：バックゲート電極、１５：凹部、１６、１７：シリコン酸化膜、１８：電極膜、１９：絶縁膜、２０：積層体、２０ａ：端部、２０ｂ：セル部、２１、２２：柱状部材、２３：スリット、２６：シリコン酸化膜、３０：シリコン酸化物、３１：Ｕ字ホール、３３：メモリ膜、３５：ブロック絶縁層、３６：電荷蓄積層、３７：トンネル絶縁層、３８：Ｕ字ピラー、３９：シリコンピラー、４０：接続部材、４１：シリコン窒化膜、４２：層間絶縁膜、４３：プラグ、４４、４５、４６：コンタクト、４７：ソース線、４８：プラグ、４９、５０：配線、５１：ビット線、５２：配線、５３：プラグ、５４：シリコン窒化膜、５５：層間絶縁膜、５６：柱状部材、７１：ノンドープドシリコン材、７２：ボロンドープドシリコン層、７３：ノンドープドシリコン層、７４：マスク膜、７４ａ：スリット、７５：マスク膜、７５ａ：貫通孔、７６：ボロンドープドポリシリコン膜、７７：層間絶縁膜、７７ａ：貫通孔、７８：マスク膜、７８ａ：貫通孔、７９：スリット、８０ａ、８０ｂ、８０ｃ：コンタクトホール、８１、８２：レジスト膜、８３：層間絶縁膜、８４：シリコン酸化物、ＣＧ：制御ゲート、ＤＨ：ダミーホール、ＭＨ：メモリホール、ＳＧ：選択ゲート

Claims (6)

  1. 電極膜及び絶縁膜が交互に積層され、端部の形状が前記電極膜毎にステップが設けられた階段状である積層体と、
    前記端部の上方から前記電極膜に接続されたコンタクトと、
    前記積層体の前記端部以外の部分に設けられ、前記積層体を積層方向に貫く半導体部材と、
    前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、
    前記端部を前記積層方向に貫く貫通部材と、
    を備え、
    前記貫通部材には、前記電荷蓄積層を形成する材料と同種の材料が含まれていないことを特徴とする半導体記憶装置。
  2. 前記積層体を前記積層方向に貫く柱状部材をさらに備え、
    前記積層方向から見て、複数本の前記コンタクトがマトリクス状に配列されており、前記柱状部材は、４本の前記コンタクトがなす矩形の中央を含むように配置されていることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記積層方向から見て、前記ダミーホールは前記柱状部材の両側に配置されていることを特徴とする請求項２記載の半導体記憶装置。
  4. 前記ダミーホール内に、前記絶縁膜を形成する材料と同種の材料が埋め込まれていることを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
  5. 前記電荷蓄積層はシリコン窒化物からなることを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
  6. 導電層及び犠牲層を交互に積層して積層体を形成する工程と、
    前記積層体を積層方向に貫く柱状部材を形成する工程と、
    前記積層体の端部を前記積層方向に貫くダミーホールを形成する工程と、
    前記ダミーホールを介して、前記犠牲膜の一部を除去する工程と、
    前記犠牲膜の一部が除去された後の空間内及び前記ダミーホール内に絶縁材料を埋め込む工程と、
    前記積層体における前記端部以外の部分を前記積層方向に貫くメモリホールを形成する工程と、
    前記メモリホールを介して、前記犠牲膜の他の一部を除去する工程と、
    前記犠牲膜の前記他の一部が除去された後の空間に絶縁材料を埋め込む工程と、
    前記メモリホールの側面上に電荷蓄積層を形成する工程と、
    前記メモリホール内に半導体部材を形成する工程と、
    前記積層体の前記端部を前記電極膜毎にステップが形成された階段状に加工する工程と、
    前記端部を覆う層間絶縁膜を形成する工程と、
    前記層間絶縁膜内に、各前記電極膜にそれぞれ接続されたコンタクトを形成する工程と、
    を備えたことを特徴とする半導体記憶装置の製造方法。
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