CN108649033B - 半导体器件及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体器件，包括:衬底；导体/绝缘体叠层，设置在衬底上，由导电层和绝缘层沿第一方向交替堆叠构成，包括沿第二方向并排设置的核心区和台阶区，核心区沿所述第一方向的厚度不变，台阶区沿第一方向的厚度随着与核心区在第二方向的距离的增大而递减；第一方向为垂直于衬底表面的方向，第二方向为平行于所述衬底表面的方向；多个存储沟道区，沿第一方向垂直贯穿导体/绝缘体叠层的核心区；多个虚设沟道区，沿第一方向垂直贯穿导体/绝缘体叠层的台阶区，与衬底接触；多个虚设沟道区由绝缘材料构成。本发明利用掩模分别刻蚀、填充核心区和台阶区，避免了台阶区底部外延层生长缺陷，提高了器件的可靠性。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种三维与非门存储器单元晶体管及其制造方法。

背景技术

为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

典型的3D NAND器件结构的制造过程中的剖视图如图1a～图1d所示，在通常为Si的衬底(分别对应于核心区1C和虚设(dummy)区1D)上优选形成隔离层1s(例如氧化硅)，在隔离层1s之上沉积多个介质层堆叠构成的叠层结构，例如氮化物的第一层2A和氧化物的第二层2B交替的结构，并且优选地，最底部的一个氧化物层2B厚度较大以提高底部驱动晶体管与上部NAND晶体管串之间的绝缘隔离效果。其中，在存储器阵列的核心区1C中的晶体管串内所含的子单元数目较多因此层2A/2B循环层叠数目较多，而台阶区1D中子单元数目较少并超***区域逐渐减少至0因此层2A/2B循环数目逐渐减少，使得在台阶区1D中的叠层结构2A/2B存在图1a所示的台阶状分布。在整个器件上沉积氧化物或低k材料的保护/钝化层3，例如TEOS为原料制备的氧化硅(简称为TEOS)。优选地，保护层3包括多个子层(未示出)，例如底部HDPCVD工艺制备的较为致密TEOS覆盖整个介质层堆叠2A/2B，中部LPCVD工艺制备的较为疏松的TEOS，以及顶部较为致密的PECVD制备的氧化硅、氮化硅或氮氧化硅。

如图1b的掩模俯视图和图1c的器件剖视图所示，对于核心区和台阶区采用不同的掩模图形，例如分别为3C和3D，通过各向异性的刻蚀工艺对衬底上多层叠层结构2A/2B刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔，包括核心区沟道孔3HC和台阶区沟道孔3HD(可直达衬底表面或者具有一定过刻蚀)。

如图1d所示，为了提高后续所沉积垂直沟道的薄膜质量，同时为了提高底部驱动晶体管的驱动能力，通常需要在沟道孔底部外延生长单晶材料的凸台(或硅岛)，包括在核心区的凸台1EC与在台阶区的凸台1ED。在此过程中，为了提高核心区底部选择晶体管的驱动能力、同时进一步提高NAND晶体管串中晶体管的电荷存储能力，核心区凸台1EC的顶部优选地超过底部的第一介质层2A(例如氮化物)的顶部并继续超过底部的第二介质层2B(例如氧化物)高度的至少1/3处，优选地与底部第二介质层2B的中部齐平。而在***的台阶区1D中，为了保证去除第一介质层2A之后在台阶区凸台1ED周围形成成膜质量良好的栅极绝缘层以与栅极导电层绝缘隔离、防止漏电，凸台1ED的顶部至少应该与底部第一介质层2A顶部(或底部第二介质层2B底部)齐平并优选地超过、乃至与核心区1EC一样。

随后以凸台为基础继续在沟道孔中形成垂直沟道层以及优选地沟道填充层，接着在相邻的沟道孔之间的区域中形成暴露衬底和叠层2A/2B侧壁的深孔，利用深孔侧向腐蚀去除叠层结构中第一层或者第二层留下横向凹陷而保留另一个，在横向凹陷中氧化或沉积形成栅极绝缘层(可以包含多个子层，例如ONO，以提高电荷存储能力)，然后沉积金属或掺杂多晶硅形成栅极导电层。由此，底部半导体凸台1EC与其侧面的栅极堆叠形成了底部选择晶体管，而垂直沟道层与其侧面的栅极堆叠形成了NAND晶体管串，留下的介质层2B作为相邻晶体管之间的绝缘隔离层。

然而，如图1d所示，在实际刻蚀去除第一介质层2A过程中，随着虚设存储沟道区1D与核心区1C距离的增大，晶体管串中子单元数目减少，层2A/2B的堆叠数目减少，因此第一介质层2A的数目也相应减少，也即介质层堆叠距离器件顶部的距离增大而高度减小。而刻蚀剂对于保护层3的刻蚀速度远高于介质层堆叠2A/2B。在相同的刻蚀时间内，与核心区1C相比，刻蚀剂将在台阶区1D中更快穿透保护层3和介质层堆叠2A/2B而到达衬底，使得衬底被提前过刻蚀，最终使得台阶区1D的沟道孔3HD深度大于核心区1C的沟道孔3HC深度。

在稍后的外延生长半导体凸台1EC/1ED过程中，在相同的沉积工艺条件下，核心区(以及靠近核心区的部分台阶区)中的凸台1EC高度尚能满足至少高于底部第一介质层2A顶部的要求。但是在远离核心区的部分台阶区中(图1d中左侧)，由于衬底过刻蚀量增大，沉积生长的半导体层不足以达到上述要求，使得后续去除层2A形成栅极堆叠过程中，栅极介质层不足以完全填满凸台1ED与第二介质层2B之间的空隙，栅极导电层有可能直接接触、电连接凸台1ED，造成器件失效。

此外，由于刻蚀剂在台阶区更早穿透介质叠层2A/2B到达衬底，在核心区完成刻蚀之前，将有更多刻蚀剂对介质叠层进行横向侵蚀，这导致台阶区沟道孔3HD侧壁存在大量孔洞缺陷，后续外延凸台或垂直沟道层时将影响薄膜质量，器件可靠性下降。

发明内容

因此，本发明的目的在于克服上述缺陷，提高器件的可靠性。

为此，本发明提供了一种半导体器件，包括:

衬底；

导体/绝缘体叠层，设置在所述衬底上，由导电层和绝缘层沿第一方向交替堆叠构成，包括沿第二方向并排设置的核心区和台阶区，所述核心区沿所述第一方向的厚度不变，所述台阶区沿所述第一方向的厚度随着与所述核心区在第二方向的距离的增大而递减；所述第一方向为垂直于所述衬底表面的方向，所述第二方向为平行于所述衬底表面的方向；

多个存储沟道区，沿所述第一方向垂直贯穿所述导体/绝缘体叠层的核心区；

多个虚设沟道区，沿所述第一方向垂直贯穿所述导体/绝缘体叠层的台阶区，与所述衬底接触；所述多个虚设沟道区由绝缘材料构成。

其中，每个存储沟道区的底部具有抬升外延层。

其中，抬升外延层的顶部至少超过最下方介质层高度的1/3处。

进一步包括，保护层，覆盖所述导体/绝缘体叠层的核心区和台阶区。

本发明还提供了一种半导体器件制造方法，包括：

在衬底上形成多个沿第一方向交替堆叠的第一介质层和第二介质层，构成介质叠层，所述介质叠层包括沿第二方向并排设置的核心区和台阶区；所述核心区沿第一方向的厚度不变，所述台阶区沿第一方向的厚度随着与所述核心区在第二方向的距离的增大而递减；所述第一方向为垂直于所述衬底表面的方向，所述第二方向为平行于所述衬底表面的方向；

采用第一光刻胶图形，在器件核心区内刻蚀介质叠层形成暴露衬底的多个沟道孔；

在多个沟道孔中形成存储沟道区；

采用第二光刻胶图形，在器件台阶区内刻蚀介质叠层形成暴露衬底的多个开孔；

在多个开孔中填充绝缘材料形成虚设沟道区。

其中，形成存储沟道区之前进一步包括，在多个沟道孔底部形成抬升外延层。

其中，形成介质叠层之后进一步包括，在介质叠层上形成保护层。

其中，形成存储沟道区的步骤包括沉积半导体材料填充多个沟道孔并平坦化处理直至暴露保护层；和/或，形成绝缘层的步骤包括沉积绝缘材料填充多个开孔并平坦化处理直至暴露保护层。

其中，存储沟道区包括栅极绝缘堆叠、半导体沟道层、沟道填充层。

依照本发明的半导体器件及其制造方法，利用掩模分别刻蚀、填充核心区和台阶区，避免了台阶区底部外延层生长缺陷，提高了器件的可靠性。

本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1a至图1d显示了现有技术3D存储器工艺的示意图；

图2a至图2f显示了根据本发明实施例的半导体器件制造工艺的剖视图；以及

图3显示了根据本发明实施例的制造方法的流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可有效提高3D NAND存储器件可靠性的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。

如图2a所示，提供衬底10，其材质可以包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、Si:C、SIGeC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，衬底优选地为含硅材质的衬底，例如Si、SOI、SiGe、Si:C、SiGeC等。衬底包括对应于半导体器件的核心区10C的部分，以及对应于半导体器件台阶区10D的部分。优选地，在衬底10上通过LPCVD、PECVD等工艺形成例如氧化硅材质的隔离层10s。

采用包括LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射、热氧化、化学氧化等常规工艺，在隔离层10s上依次形成第一介质层20A和第二介质层20B交替层叠的介质层堆叠。层20A和层20B的材质相互不同以提供较大的刻蚀选择性，例如选自氧化硅、氮化硅、氮氧化硅、掺碳氮化硅、掺氟氮化硅、掺碳氧化硅、掺氟氧化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝、氮化铝的任一个或其组合。在本发明一个优选实施例中，第一介质层20A为氮化硅，第二介质层20B为氧化硅。在本发明另一优选实施例中，最底部的第二介质层20B厚度大于其余的第二介质层20B(未示出)，也进一步大于所有其他第一介质层20A，以实现底部选择晶体管与上方单元晶体管串的良好绝缘隔离。在一些实施例中，介质层堆叠在器件台阶区10D为台阶状，其台阶区高度随着与核心区之间距离的增大而减小直至减小至0。

采用CVD、旋涂、喷涂、丝网印刷等工艺，在整个器件上形成保护层30，材质为氧化硅(可掺杂B、P、C、F等，例如TEOS氧化硅)或低k材料。其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。

在保护层30上形成光刻胶图形31P，仅暴露核心区的保护层30。光刻胶图形31P类似于图1b右侧部分3C，为多个开口图形的阵列。在俯视图中的形状可以为矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状。

如图2b所示，以光刻胶图形31P为掩模，依次刻蚀保护层30、介质层堆叠20A/20B、隔离层10s，形成暴露核心区10C的衬底的多个沟道孔30HC(称作核心区沟道孔)构成的开孔阵列。优选采用各向异性刻蚀工艺，例如(采用C_xH_yF_z等氟代烃刻蚀气体，或者SF₆、NF₃、Cl₂、HBr等不含碳的刻蚀气体)等离子干法刻蚀或反应离子刻蚀等各向异性干法刻蚀工艺。优选地，执行微量过刻蚀，例如深入衬底表面0.2至1nm，以保证完全去除衬底表面的各种缺陷例如原生氧化物、裂缝、污染物颗粒等。进一步优选地，采用湿法腐蚀工艺(例如TMAH针对Si)刻蚀衬底表面形成多个周期性微凹陷或微凸起(未示出)以用作后续CVD沉积或外延生长的成核结构，进一步提高薄膜生长质量。

如图2c所示，在核心区10C内，在沟道孔30HC底部所暴露的衬底上选择性外延生长半导体外延层(或称作凸台)10EC。生长工艺例如LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD等工艺，并且优选其中保形性和台阶覆盖率良好的沉积工艺。半导体层10EC材质可以与衬底10C相同或不同，例如为硅、锗等IV族单质，也可以选自IV族、III-V族或II-VI族化合物半导体，诸如SiGe、Si:C、SiGe:C、Ge、GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs等及其组合。优选地，半导体层10EC材质与衬底不同以利用晶格不匹配而向存储沟道区施加应力，从而提高选择晶体管的驱动能力。优选地，直接沉积半导体层10EC为单晶结构以提高未来凸台的成膜质量，或者以低温成膜工艺形成多晶层并随后激光快速退火使得被照射的区域(例如沟道孔底部)重新结晶成为局部单晶或者晶畴较大的多晶结构从而避免单晶成膜期间过高工艺温度对于晶片上已有其他器件带来热预算问题。优选地，采用湿法腐蚀或者氧等离子体干法刻蚀(灰化)工艺去除光刻胶图形31P。

如图2d所示，在核心区沟道孔30HC中形成垂直存储沟道区。任选地，采用HDPCVD、MOCVD、UHVCVD、MBE、ALD等保形性良好的沉积工艺，在沟道孔30HC侧壁上形成栅极绝缘层堆叠(未示出，先均匀沉积然后刻蚀底部露出外延层10EC)，例如包括界面层、阻挡层、电荷存储层、隧穿层及其组合，用于提高存储晶体管性能。栅极绝缘层堆叠的材质可以为氧化硅(通过控制不同沉积工艺参数和厚度，可以实现不同的功能)、氮化硅或其他高k材料。高k材料包括但不限于，选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料，或是包括选自ZrO₂、La₂O₃、LaAlO₃、Ta₂O₅、TiO₂、Y₂O₃、CeO₂的稀土基高K介质材料，或是包括SiN、AlSiN、AlN、Al₂O₃，以其上述材料的复合层。在本发明一个优选实施例中，栅极绝缘层堆叠为ONO(氧化硅-氮化硅-氧化硅)叠层结构。存储沟道区接着，以外延层凸台10EC为基础，选择性外延生长垂直沟道层40CC。沟道层40CC材质优选地与外延层10EC相同或相近(晶格常数相近，差值小于等于15％)，例如也选自硅、锗等IV族单质，也可以选自IV族、III-V族或II-VI族化合物半导体，诸如SiGe、Si:C、SiGe:C、Ge、GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs等及其组合。优选地，生长垂直沟道层40CC同时进行原位掺杂，以提供或改变沟道层导电类型。在本发明的一些实施例中，栅极绝缘层堆叠并未在形成垂直沟道层之前形成，而是在后续刻蚀去除第一介质层20A后留下横向凹陷中沉积形成。在本发明一个优选实施例中，外延层40CC并未完全填满核心区沟道孔30HC，而是接着沉积绝缘材料或填充惰性气体(顶部具有绝缘隔离插塞)而形成沟道隔离层40FC。随后，采用CMP、回刻蚀等平坦化工艺处理，直至暴露保护层30。

如图2e所示，利用第二光刻胶图形32P，刻蚀台阶区10D内的介质层堆叠20A/20B，形成暴露衬底的多个台阶区深孔或开口30HD。第二光刻胶图形32P完全覆盖核心区，仅在台阶区留下类似于图1b左侧区域3D所示的多个开口构成的阵列。刻蚀工艺类似于图2b所示的工艺，优选各向异性干法刻蚀。优选地，刻蚀接近深孔底部附近(例如到达最后3个或5个介质层2A/2B组合单元)时，减少刻蚀气体的含量，增加氧化性气体(例如O₂、O₃、H₂O或COS)以在深孔侧壁形成氧化硅基垫层，用于提高后续填充绝缘材料的粘附力。

如图2f所示，在台阶区深孔30HD中填充绝缘材料，形成绝缘填充层50。沉积工艺优选ALD、MBE等保形性优异且成膜质量好的工艺，也可以采用热氧化工艺。绝缘材料50例如为氧化硅基材料，包括但不限于SiO₂、SiON、SiOC、SiOF、Si(OCH)_x、BSG(掺B硅玻璃)、PSG(掺P硅玻璃)、BPSG(掺B、P硅玻璃)等。随后，采用CMP等工艺平坦化处理绝缘材料，直至暴露保护层30。

随后，进行后续工艺(后续附图未示出)。例如，刻蚀垂直存储沟道区之间的介质层堆叠形成暴露衬底和介质层侧壁的深孔，利用深孔各向同性刻蚀去除第一介质层20A留下横向凹陷。在深孔底部注入形成共源区。采用热氧化、化学氧化、CVD沉积等工艺，在横向凹陷中共形地形成氧化硅或高k材料的栅极绝缘层。接着，采用MOCVD、MBE、ALD、HDPCVD等沉积工艺，在横向凹陷中剩余部分填充栅极导电层，其材质可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的导电氮化物或导电氧化物，还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极导电层与栅极绝缘层之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。随后在存储沟道区40CC顶部形成漏区。

最终形成的半导体器件包括：垂直衬底分布的多个存储沟道区，位于器件核心区内；多个栅极堆叠以及在相邻栅极堆叠之间的多个介质层(留下的第二介质层)，与存储沟道区正交而水平分布；垂直衬底分布的多个虚设沟道区，位于器件台阶区内，穿透多个栅极堆叠和多个介质层直至衬底。其中，每个存储沟道区的底部具有半导体凸台。优选地，半导体凸台的顶部至少超过最下方介质层高度的1/3处。其中，在整个器件顶部还具有保护层。半导体器件的其余结构、布局和材料选择，如之前制造方法中所述，在此不再赘述。

依照本发明的半导体器件及其制造方法，利用掩模分别刻蚀、填充核心区和台阶区，避免了台阶区底部外延层生长缺陷，提高了器件的可靠性。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (10)

1.一种半导体器件，包括:

衬底；

导体/绝缘体叠层，设置在所述衬底上，由导电层和绝缘层沿第一方向交替堆叠构成，包括沿第二方向并排设置的核心区和台阶区，所述核心区沿所述第一方向的厚度不变，所述台阶区沿所述第一方向的厚度随着与所述核心区在第二方向的距离的增大而递减；所述第一方向为垂直于所述衬底表面的方向，所述第二方向为平行于所述衬底表面的方向；

多个存储沟道区，沿所述第一方向垂直贯穿所述导体/绝缘体叠层的核心区；

多个虚设沟道区，沿所述第一方向垂直贯穿所述导体/绝缘体叠层的台阶区，与所述衬底接触；所述多个虚设沟道区由ALD、MBE、热氧化工艺制备的氧化硅基绝缘材料构成，多个虚设沟道区与导体/绝缘体叠层之间进一步包括氧化硅基垫层，刻蚀台阶区形成深孔过程中接近深孔底部附近时减少刻蚀气体的含量、增加氧化性气体以在深孔侧壁形成所述氧化硅基垫层用于提高后续填充氧化硅基绝缘材料的粘附力。

2.如权利要求1所述的半导体器件，其中，每个存储沟道区的底部具有抬升外延层。

3.如权利要求2所述的半导体器件，其中，抬升外延层的顶部至少超过最下方介质层高度的1/3处。

4.如权利要求1所述的半导体器件，进一步包括，保护层，覆盖所述导体/绝缘体叠层的核心区和台阶区。

5.一种半导体器件制造方法，包括：

在衬底上形成多个沿第一方向交替堆叠的第一介质层和第二介质层，构成介质叠层，所述介质叠层包括沿第二方向并排设置的核心区和台阶区；所述核心区沿第一方向的厚度不变，所述台阶区沿第一方向的厚度随着与所述核心区在第二方向的距离的增大而递减；所述第一方向为垂直于所述衬底表面的方向，所述第二方向为平行于所述衬底表面的方向；

采用第一光刻胶图形，在器件核心区内刻蚀介质叠层形成暴露衬底的多个沟道孔；

在多个沟道孔中形成存储沟道区；

采用第二光刻胶图形，在器件台阶区内刻蚀介质叠层形成暴露衬底的多个开孔；

形成所述多个开孔的过程中，接近深孔底部附近时减少刻蚀气体的含量、增加氧化性气体以在深孔侧壁形成氧化硅基垫层用于提高后续填充氧化硅基绝缘材料的粘附力；

在多个开孔中填充由ALD、MBE、热氧化工艺制备的氧化硅基绝缘材料形成虚设沟道区。

6.如权利要求5所述的半导体器件制造方法，其中，形成存储沟道区之前进一步包括，腐蚀衬底形成周期性图案和/或执行过刻蚀。

7.如权利要求5所述的半导体器件制造方法，其中，形成存储沟道区之前进一步包括，在多个沟道孔底部形成抬升外延层。

8.如权利要求5所述的半导体器件制造方法，其中，形成介质叠层之后进一步包括，在介质叠层上形成保护层。

9.如权利要求8所述的半导体器件制造方法，其中，形成存储沟道区的步骤包括沉积半导体材料填充多个沟道孔并平坦化处理直至暴露保护层；和/或，形成绝缘层的步骤包括沉积绝缘材料填充多个开孔并平坦化处理直至暴露保护层。

10.如权利要求5所述的半导体器件制造方法，其中，存储沟道区包括栅极绝缘堆叠、半导体沟道层、沟道填充层。

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