KR20140083745A - 매립비트라인을 구비한 반도체장치 및 그 제조 방법 - Google Patents

매립비트라인을 구비한 반도체장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 매립비트라인을 구비한 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술의 반도체장치 제조 방법은 예비 기판 내에 서로 이격된 복수의 제1펀치방지층을 매립하는 단계, 상기 예비 기판을 식각하여 상기 제1펀치방지층 상에 각각 바디라인을 형성하는 단계, 상기 복수의 제1펀치방지층 사이에 각각 제2펀치방지층을 형성하는 단계, 및 상기 바디라인의 내부에 매립된 비트라인을 형성하는 단계를 포함할 수 있고, 본 기술은 제1트렌치에 제1펀치방지층을 매립한 후 에피택셜성장을 통해 바디라인을 성장시키므로써 고품질의 단결정을 갖는 바디라인을 형성할 수 있는 효과가 있고, 또한, 본 기술은 매립비트라인 하부에 제1펀치방지층을 형성하고, 매립비트라인 사이에 제2펀치방지층을 형성하므로써 이웃하는 매립비트라인간의 펀치를 억제할 수 있는 효과가 있다.

Description

매립비트라인을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH BURIED BITLINE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치에 관한 것으로, 상세하게는 매립비트라인을 구비한 반도체장치 및 제조 방법에 관한 것이다.
반도체장치들의 대부분은 트랜지스터를 포함하고 있다. 예를 들면, DRAM 등의 메모리장치에서 메모리셀(Memory Cell)은 MOSFET와 같은 셀트랜지스터(Cell Transistor)를 포함한다. 일반적으로 MOSFET는 반도체기판에 소스/드레인영역을 형성하고 있고, 이로써 소스영역과 드레인영역 사이에 수평채널(Planar channel)이 형성된다. 이와 같은 일반적인 MOSFET를 '수평채널트랜지스터'라 약칭한다.
메모리장치에 대해 지속적으로 집적도와 성능의 향상이 요구되기 때문에 MOSFET의 제조기술이 물리적인 한계에 직면하게 된다. 예를 들면, 메모리셀의 크기가 감소함에 따라 MOSFET의 크기가 감소하고, 이로써 MOSFET의 채널길이또한 감소할 수 밖에 없다. MOSFET의 채널길이가 감소하게 되면, 데이터 유지 특성이 감소되는 등의 다양한 문제로 인하여 메모리장치의 특성이 저하된다.
채널길이를 증가시키기 위하여 수직채널트랜지스터가 제안되었다. 수직채널트랜지스터(Vertical channel Transistor; VCT)는 수직채널이 형성되는 필라(Pillar)를 포함한다. 필라의 상부와 하부에 소스영역과 드레인영역을 형성한다. 소스영역과 드레인영역 중 어느 하나는 비트라인과 접속된다.
도 1은 종래기술에 따른 반도체장치를 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)에 서로 분리되는 복수의 바디(12)가 형성된다. 바디(12)의 표면에 대해 수직하게 필라(13)가 형성된다. 바디(12)에 매립비트라인(14)이 매립된다. 필라(13)는 제1,2소스/드레인영역(16, 18)과 채널영역(17)을 포함한다. 필라(13)의 측벽에 매립비트라인(14)과 교차하는 방향으로 연장된 워드라인(15)이 형성된다. 워드라인(15)이 수직구조를 가지므로 수직채널이 형성된다.
도 1과 같은 종래기술은, 채널영역(17)을 포함하는 필라(13)의 높이를 고려하여 반도체기판(11)을 식각하므로써 예비 바디라인(Pre Body line)을 형성한다. 이후, 예비 바디라인의 상부를 식각하여 필라(13)를 형성한다. 필라(13)의 하부는 바디(12)가 된다.
종래기술은 이웃하는 매립비트라인(14)간의 펀치(도면부호 'P' 참조)를 방지하기 위해서는 매립비트라인(14)의 하부에서 일정 높이(도면부호 'P1' 참조)를 확보해야 한다. 펀치방지를 위한 높이(P1)는 매립비트라인(14) 하부의 제1소스/드레인영역(16)의 깊이를 포함하여 80∼90㎚ 정도가 필요하다. 따라서, 바디(12)와 필라(13)의 총 높이(도면부호 'H')가 매우 높아지게 되어 예비 바디라인을 형성할 때 고종횡비 식각이 요구된다.
결국, 종래기술은 필라(13)와 바디(12)의 높이를 고려해야 하므로 고종횡비 식각이 필요할뿐만 아니라 매립비트라인(14)간의 펀치를 방지하기 위해서 종횡비가 더욱 증가하므로, 패턴 쓰러짐(Pattern leaning)이 발생한다.
또한, 종래기술은 이웃하는 매립비트라인(14) 사이의 간격이 넓어지고는 있으나, 매립비트라인(14)간의 기생캐패시턴스를 감소시키는데 한계가 있다. 즉, 매립비트라인(14)에 연결된 제1소스/드레인영역(16)의 면적이 기생캐패시턴스에 영향을 미치게 된다. 따라서, 이웃하는 매립비트라인(14)간의 대향면적(도면부호 'P2')이 제1소스/드레인영역(16)을 포함하게 되므로 기생캐패시턴스가 증가한다.
본 발명의 실시예는 이웃하는 매립비트라인간의 펀치를 방지하고 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 예비 기판 내에 서로 이격된 복수의 제1펀치방지층을 매립하는 단계, 상기 예비 기판을 식각하여 상기 제1펀치방지층 상에 각각 바디라인을 형성하는 단계, 상기 복수의 제1펀치방지층 사이에 각각 제2펀치방지층을 형성하는 단계, 및 상기 바디라인의 내부에 매립된 비트라인을 형성하는 단계를 포함할 수 있다. 상기 제1펀치방지층과 제2펀치방지층은 실리콘산화물을 포함할 수 있다. 상기 복수의 제1펀치방지층을 형성하는 단계는 반도체기판을 식각하여 복수의 제1트렌치에 의해 분리되는 복수의 희생바디라인을 형성하는 단계, 상기 제1트렌치에 리세스된 상기 제1펀치방지층을 형성하는 단계, 및 상기 제1펀치방지층 상에 상기 제1트렌치를 각각 갭필하는 예비바디라인을 형성하는 단계를 포함할 수 있다. 상기 예비바디라인은 실리콘에피택셜층, 실리콘저마늄에피택셜층 또는 실리콘카바이드에피택셜층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 반도체기판 상에 복수의 제1펀치방지층, 상기 제1펀치방지층 상에 형성된 복수의 바디라인, 상기 복수의 바디라인 사이에 리세스된 제2펀치방지층을 포함하는 반도체구조물을 형성하는 단계, 상기 제2펀치방지층을 노출시키면서 상기 반도체구조물을 덮는 스페이서를 형성하는 단계, 상기 제2펀치방지층을 선택적으로 리세싱시켜 상기 바디라인의 하부 측벽을 오픈시키는 오픈부를 형성하는 단계, 및 상기 오픈부에 의해 노출된 바디라인 내에 매립된 비트라인을 형성하는 단계를 포함할 수 있다. 상기 반도체구조물을 형성하는 단계는 반도체기판을 식각하여 복수의 제1트렌치에 의해 분리된 복수의 희생바디라인을 형성하는 단계; 상기 제1트렌치에 리세스된 상기 제1펀치방지층을 형성하는 단계; 상기 제1펀치방지층 상에 상기 제1트렌치를 갭필하는 바디라인을 형성하는 단계; 상기 희생바디라인을 제거하는 단계; 및 상기 바디라인 사이에 리세싱된 상기 제2펀치방지층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 반도체기판 상에 형성된 바디 및 상기 바디 상의 필라를 포함하는 복수의 활성영역, 상기 바디 아래에 매립된 제1펀치방지층, 상기 바디 사이의 반도체기판 상에 형성된 제2펀치방지층, 및 상기 제1펀치방지층 상의 상기 바디 내에 매립된 비트라인을 포함할 수 있다.
본 기술은 제1트렌치에 제1펀치방지층을 매립한 후 에피택셜성장을 통해 바디라인을 성장시키므로써 고품질의 단결정을 갖는 바디라인을 형성할 수 있는 효과가 있다.
또한, 본 기술은 매립비트라인 하부에 제1펀치방지층을 형성하고, 매립비트라인 사이에 제2펀치방지층을 형성하므로써 이웃하는 매립비트라인간의 펀치를 억제할 수 있는 효과가 있다.
또한, 본 기술은 매립비트라인 하부에 소스/드레인 등의 접합이 형성되지 않으므로 이웃하는 매립비트라인간의 대향면적을 감소시켜 기생캐패시턴스를 감소시킬 수 있다.
또한, 본 기술은 매립비트라인 하부에 소스/드레인 등의 접합이 형성되지 않으므로 바디라인의 높이를 감소시키므로써 종횡비를 감소시키고 패턴 리닝을 방지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체장치를 도시한 도면이다.
도 2a는 제1실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다.
도 2b는 제2실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다.
도 3a 내지 도 3i는 제1실시예에 따른 반도체장치의 매립비트라인을 형성하기 위한 일예를 도시한 도면이다.
도 4a 내지 도 4d는 제1실시예에 따른 반도체장치의 필라 및 워드라인을 형성하기 위한 일예를 도시한 도면이다.
도 5a 내지 도 5k는 제2실시예에 따른 반도체장치의 매립비트라인을 형성하기 위한 일예를 도시한 도면이다.
도 6은 메모리 카드를 보여주는 개략도이다.
도 7은 전자 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a는 제1실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다. 도 2b는 제2실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다.
도 2a를 참조하면, 반도체장치는 매립비트라인(104), 필라(103) 및 워드라인(107)을 포함한다. 반도체기판(101) 상에 바디(102)와 필라(103)를 포함하는 수직구조를 갖는 복수의 활성영역이 형성된다. 매립비트라인(104)은 바디(102) 내에 매립된다.
반도체기판(101)은 실리콘함유 재료를 포함할 수 있다. 반도체기판(101)은 단결정실리콘기판을 포함할 수 있다. 바디(102), 필라(103) 및 반도체기판(101)이 동일 재료를 포함할 수 있다. 따라서, 바디(102)와 필라(103)는 실리콘함유 재료를 포함한다. 바디(102)와 필라(103)는 단결정실리콘을 포함한다.
활성영역은 라인형 구조를 갖고, 바디(102)와 바디(102) 상에 형성된 필라(103)를 포함한다. 하나의 바디(102) 상에 복수의 필라(103)가 형성될 수 있다. 복수의 바디(102)는 반도체기판(101) 상에 형성된 라인(Linear) 구조일 수 있다. 바디(102)는 반도체기판(101) 상에서 수직하게 형성된다. 필라(103)는 바디(102) 상에서 수직하게 연장되어 형성될 수 있다. 예를 들어, 바디(102)와 필라(103)는 직교할 수 있다. 복수의 필라(103)는 바디(102) 상에서 서로 분리되어 형성된다. 복수의 필라(103)는 매트릭스(Matrix) 구조의 어레이(array) 배치를 가질 수 있다. 필라(103)는 수직채널트랜지스터의 채널영역을 포함할 수 있다. 또한, 필라(103)는 수직채널트랜지스터의 제1,2소스/드레인영역(108, 109) 및 채널영역을 포함할 수 있다. 제1,2소스/드레인영역(108, 109) 중 제1소스/드레인영역(108)은 매립비트라인(104)과 연결될 수 있다. 다른 하나의 제2소스/드레인영역(109)은 캐패시터와 연결될 수 있다. 제1소스/드레인영역(108), 채널영역 및 제2소스/드레인영역(109)은 수직방향으로 연결될 수 있다. 제1소스/드레인영역(108), 채널영역 및 제2소스/드레인영역(109)은 NPN 접합 또는 PNP 접합을 형성할 수 있다. 예를 들어, 제1,2소스/드레인영역(108, 109)이 제1도전형의 불순물들로 도핑된 경우, 채널영역은 제1도전형의 반대인 제2도전형의 불순물들로 도핑될 수 있다. 잘 알려진 바와 같이, 제1도전형의 불순물들이 N형 불순물인 경우, 제2도전형의 불순물들은 P형 불순물을 포함한다. 반대로, 제1도전형의 불순물들이 P형 불순물인 경우, 제2도전형의 불순물들은 N형 불순물을 포함한다. 수직채널트랜지스터가 NMOSFET인 경우,제1,2소스/드레인영역과 채널영역은 NPN 접합을 형성할 수 있다.
바디(102)는 반도체기판(102) 상에 수직하게 형성된다. 바디(102)는 제1방향으로 연장될 수 있다. 매립비트라인(104)과 바디(102)는 동일하게 제1방향으로 연장될 수 있다. 바디(102)와 필라(103)는 에피택셜성장에 의해 형성된 후 패터닝되어 형성될 수 있다. 바디(102)와 필라(103)는 실리콘에피택셜층, 실리콘저마늄에피택셜층(SiGe epitaxial layer) 또는 실리콘카바이드 에피택셜층(SiC epitaxial layer)을 포함할 수 있다. 또한, 바디(102)와 필라(103)는 보론, 인, 비소 등의 도펀트가 인시튜 도핑되어 있을 수 있다.
매립비트라인(104) 아래에 제1펀치방지층(105)이 형성되고, 매립비트라인(104) 사이의 반도체기판(101)에 제2펀치방지층(106)이 형성된다. 제1 및 제2펀치방지층(105, 106)이 실리콘산화물 등의 절연물질을 포함하는 경우, 바디(102)는 SOI 구조물 상에 형성된 구조가 된다. 제1펀치방지층(105)은 매립비트라인(104)과 나란하게 연장될 수 있다. 제2펀치방지층(106)또한 매립비트라인(104)와 나란하게 형성될 수 있다. 제1펀치방지층(105)은 제2펀치방지층(106)보다 더 깊은 깊이를 가질 수 있다. 제1펀치방지층(105)의 하부는 제2펀치방지층(106)으로 확장될 수 있다.
매립비트라인(104)은 바디(102) 내에 매립되어 형성된다. 바디(102) 내에 매립비트라인(104)을 매립시키기 위해 완전실리사이드화 공정을 적용할 수 있다. 매립비트라인(104)은 제1방향으로 연장될 수 있다. 매립비트라인(104)은 금속성물질을 포함한다. 매립비트라인(104)은 금속실리사이드를 포함할 수 있다. 이로써 매립비트라인(104)은 저저항을 갖는다. 금속실리사이드는 코발트실리사이드, 티타늄실리사이드, 니켈실리사이드 또는 백금실리사이드 중에서 선택된 어느 하나를 포함한다. 금속실리사이드는 코발트티타늄실리사이드(CoTiSix), 코발트니켈실리사이드(CoNiSix), 코발트백금실리사이드(CoPtSix) 등의 3성분계를 포함할 수도 있다.
워드라인(107)은 필라(103)의 측벽에 형성되는데, 필라(103)의 측벽에 수직으로 형성된다. 따라서, 수직워드라인이라고도 한다. 워드라인(107)은 필라(103)의 양측벽에 형성되어, 더블 워드라인(Double wordline) 구조를 가질 수 있다. 더블 워드라인 구조라 하더라도 각각의 워드라인의 끝단은 서로 연결될 수 있다. 필라(103)가 수직채널트랜지스터의 채널이 형성되는 영역이므로, 워드라인(107)에 의해 수직채널이 형성된다. 이로써, 워드라인(107), 제1소스/드레인영역(108), 채널영역 및 제2소스/드레인영역(109)을 포함하는 수직채널트랜지스터가 형성된다. 워드라인(107)은 제1방향과 직교하는 제2방향으로 연장될 수 있다. 워드라인(107)과 매립비트라인(104)은 서로 교차하는 방향으로 형성될 수 있다. 워드라인(107)은 금속성물질을 포함한다. 워드라인(107)은 티타늄질화물(TiN), 텅스텐질화물과 텅스텐의 적층(WN/W) 등을 포함할 수 있다. 워드라인(105)과 매립비트라인(104)은 이격되어 형성될 수 있다. 이를 위해 워드라인(107)과 매립비트라인(104) 사이에 절연층(도시 생략)이 더 형성될 수 있다. 여기서, 절연층은 실리콘산화물 등을 포함한다. 다른 실시예에서, 워드라인(107)은 필라(103)의 측벽을 에워싸면서 제2방향으로 연장될 수 있다. 또한, 필라(103)의 측벽을 에워싸는 게이트전극을 형성한 후 게이트전극에 연결되는 워드라인(107)을 형성할 수도 있다.
도 2b를 참조하면, 반도체장치는 매립비트라인(204), 필라(203) 및 워드라인(207)을 포함한다. 반도체기판(201) 상에 바디(202)와 필라(203)를 포함하는 수직구조를 갖는 복수의 활성영역이 형성된다. 매립비트라인(204)은 바디(202) 내에 매립된다.
반도체기판(201)은 실리콘함유 재료를 포함할 수 있다. 반도체기판(201)은 단결정실리콘기판을 포함할 수 있다. 바디(202), 필라(203) 및 반도체기판(201)이 동일 재료를 포함할 수 있다. 따라서, 바디(202)와 필라(203)는 실리콘함유 재료를 포함한다. 바디(202)와 필라(203)는 단결정실리콘을 포함한다. 바디(202)와 필라(203)는 실리콘에피택셜층, 실리콘저마늄에피택셜층 또는 실리콘카바이드 에피택셜층을 포함할 수 있다. 또한, 바디(202)와 필라(203)는 보론, 인, 비소 등의 도펀트가 인시튜 도핑되어 있을 수 있다.
활성영역은 라인형 구조를 갖고, 바디(202)와 바디(202) 상에 형성된 필라(203)를 포함한다. 하나의 바디(202) 상에 복수의 필라(203)가 형성될 수 있다. 복수의 바디(202)는 반도체기판(201) 상에 형성된 라인 구조일 수 있다. 바디(202)는 반도체기판(201) 상에서 수직하게 형성된다. 필라(203)는 바디(202) 상에서 수직하게 연장되어 형성될 수 있다. 예를 들어, 바디(202)와 필라(203)는 직교할 수 있다. 복수의 필라(203)는 바디(202) 상에서 서로 분리되어 형성된다. 복수의 필라(203)는 매트릭스 구조의 어레이 배치를 가질 수 있다. 필라(203)는 수직채널트랜지스터의 채널영역을 포함할 수 있다. 또한, 필라(203)는 수직채널트랜지스터의 제1,2소스/드레인영역(208, 209) 및 채널영역을 포함할 수 있다. 제1,2소스/드레인영역(208, 209) 중 제1소스/드레인영역(208)은 매립비트라인(204)과 연결될 수 있다. 다른 하나의 제2소스/드레인영역(209)은 캐패시터와 연결될 수 있다. 제1소스/드레인영역(208), 채널영역 및 제2소스/드레인영역(209)은 수직방향으로 연결될 수 있다. 제1소스/드레인영역(208), 채널영역 및 제2소스/드레인영역(209)은 NPN 접합 또는 PNP 접합을 형성할 수 있다.
바디(202)는 반도체기판(201) 상에 수직하게 형성된다. 바디(202)는 제1방향으로 연장될 수 있다. 매립비트라인(204)과 바디(202)는 동일하게 제1방향으로 연장될 수 있다. 바디(202)와 필라(203)는 에피택셜성장에 의해 형성된 후 패터닝되어 형성될 수 있다.
매립비트라인(204)은 바디(202) 내에 매립되어 형성된다. 바디(202) 내에 매립비트라인(204)을 매립시키기 위해 완전실리사이드화 공정을 적용할 수 있다. 매립비트라인(204)은 제1방향으로 연장될 수 있다. 매립비트라인(204)은 금속성물질을 포함한다. 매립비트라인(204)은 금속실리사이드를 포함할 수 있다. 이로써 매립비트라인(204)은 저저항을 갖는다. 금속실리사이드는 코발트실리사이드, 티타늄실리사이드, 니켈실리사이드 또는 백금실리사이드 중에서 선택된 어느 하나를 포함한다. 금속실리사이드는 코발트티타늄실리사이드(CoTiSix), 코발트니켈실리사이드(CoNiSix), 코발트백금실리사이드(CoPtSix) 등의 3성분계를 포함할 수도 있다.
워드라인(207)은 필라(103)의 측벽에 형성되는데, 필라(203)의 측벽에 수직으로 형성된다. 따라서, 수직워드라인이라고도 한다. 워드라인(207)은 필라(203)의 양측벽에 형성되어, 더블 워드라인 구조를 가질 수 있다. 더블 워드라인 구조라 하더라도 각각의 워드라인(207)의 끝단은 서로 연결될 수 있다. 필라(203)가 수직채널트랜지스터의 채널이 형성되는 영역이므로, 워드라인(207)에 의해 수직채널이 형성된다. 이로써, 워드라인(207), 제1소스/드레인영역(208), 채널영역 및 제2소스/드레인영역(209)을 포함하는 수직채널트랜지스터가 형성된다. 워드라인(207)은 제1방향과 직교하는 제2방향으로 연장될 수 있다. 워드라인(207)과 매립비트라인(204)은 서로 교차하는 방향으로 형성될 수 있다. 워드라인(207)은 금속성물질을 포함한다. 워드라인(207)은 티타늄질화물(TiN), 텅스텐질화물과 텅스텐의 적층(WN/W) 등을 포함할 수 있다. 워드라인(207)과 매립비트라인(204)은 이격되어 형성될 수 있다. 이를 위해 워드라인(207)과 매립비트라인(204) 사이에 절연막(도시 생략)이 더 형성될 수 있다. 여기서, 절연막은 실리콘산화물 등을 포함한다. 다른 실시예에서, 워드라인(207)은 필라(203)의 측벽을 에워싸면서 제2방향(Y 방향)으로 연장될 수 있다. 또한, 필라(203)의 측벽을 에워싸는 게이트전극을 형성한 후 게이트전극에 연결되는 워드라인(207)을 형성할 수도 있다.
매립비트라인(204)의 아래에 펀치방지를 위한 제1펀치방지층(205)이 형성된다. 제1펀치방지층(205) 사이에 제2펀치방지층(206)이 형성된다. 제1펀치방지층(205)과 제2펀치방지층(206)은 절연물질을 포함할 수 있다. 제1 및 제2펀치방지층(205, 206)이 절연층을 포함하는 경우, 바디(202)는 SOI 구조물 상에 형성된다. 제1펀치방지층(205)이 제2펀치방지층(206)의 하부까지 연장되지 않는다. 즉, 제1펀치방지층(205)과 제2펀치방지층(206)의 폭이 동일하게 형성될 수 있다.
상술한 실시예들에 따르면, 필라(103, 203) 아래에 매립비트라인(104, 204)이 위치하는 수직구조물이 형성된다. 이로써, 필라(103, 203) 사이에 매립비트라인(104, 204)을 형성하지 않아도 되므로 고집적화가 가능하다.
그리고, 바디(102, 202) 내에 매립비트라인(104, 204)이 매립된다. 따라서, 인접하는 매립비트라인(104, 204)은 충분히 이격되고, 인접한 비트라인(104, 204)간의 기생캐패시턴스(CB)가 감소한다. 아울러, 매립비트라인(104, 204) 아래에 제1소스/드레인영역(108, 208)이 형성되지 않으므로, 기생캐패시턴스에 영향을 미치는 이웃하는 매립비트라인(104, 204)간의 대향면적이 감소된다. 이로써 기생캐패시턴스를 더욱 감소시킨다.
그리고, 실시예들은, 매립비트라인(104, 204) 아래에 제1펀치방지층(105, 205)를 형성하므로써 이웃하는 매립비트라인(104, 204)간의 펀치를 방지할 수 있다. 아울러, 매립비트라인(104, 204) 사이에 제2펀치방지층(205, 206)을 더 형성하므로써 펀치방지효과를 더욱 증가시킬 수 있다.
도 3a 내지 도 3i는 제1실시예에 따른 반도체장치의 매립비트라인을 형성하기 위한 일예를 도시한 도면이다.
도 3a에 도시된 바와 같이, 반도체기판(21) 상에 제1마스크패턴(22)을 형성한다. 반도체기판(21)은 단결정 물질(Single crystalline material)을 포함한다. 반도체기판(21)은 실리콘 함유 기판을 포함하는데, 예를 들어 단결정 실리콘(Single crystalline silicon)을 포함할 수 있다. 제1마스크패턴(22)은 실리콘질화물(Silicon nitride)을 포함한다. 제1마스크패턴(22)은 실리콘산화물(Silicon oxide)과 실리콘질화물을 포함하는 다층 구조(Stacked layers)일 수 있다. 예를 들어, 제1마스크패턴(22)은 실리콘질화물과 실리콘산화물의 순서로 적층될 수 있다. 또한, 제1마스크패턴(22)은 실리콘질화물, 실리콘산화물, 실리콘산화질화물 및 비정질카본의 순서로 적층될 수도 있다. 실리콘질화물을 포함하는 경우에는 반도체기판(21)과 제1마스크패턴(22) 사이에 패드산화막(Pad oxide layer, 도시 생략)이 더 형성될 수 있다. 제1마스크패턴(22)은 미도시된 감광막패턴을 이용하여 형성될 수 있다. 제1마스크패턴(22)은 제1방향으로 연장되어 형성된다. 제1마스크패턴(22)은 제1방향으로 연장된 라인패턴을 포함할 수 있다.
다음으로, 제1마스크패턴(22)을 식각마스크로 이용하여 반도체기판(21)을 식각한다. 이에 따라, 반도체기판(21)의 상면으로부터 일정 깊이를 갖는 복수의 제1트렌치(23)가 형성된다. 제1트렌치(23)는 제1방향으로 연장될 수 있다. 복수의 제1트렌치(23)에 의해 분리되는 복수의 희생바디라인(24)이 형성된다. 희생바디라인(24)은 2개의 측벽(Both Sidewall)을 갖는다. 제1트렌치(23)를 형성하기 위한 식각 공정은 비등방성식각(Anisotropic etch)을 포함할 수 있다. 평면으로 볼때, 희생바디라인(24)은 제1트렌치(23)에 의해 분리되며 제1방향으로 연장된 라인 형태를 갖는다.
위와 같이, 복수의 희생바디라인(24)은 제1트렌치(23)에 의해 서로 분리된다.
도 3b에 도시된 바와 같이, 제1트렌치(23)에 리세스된 제1절연층(25A)을 형성한다. 제1절연층(25A) 은 실리콘산화물을 포함할 수 있다. 제1절연층(25A)을 리세싱하기 위해 제1트렌치(23)를 갭필하도록 전면에 실리콘산화물을 형성한 후, 에치백 공정을 실시할 수 있다. 에치백 공정 전에 CMP 공정을 이용하여 평탄화를 실시할 수 있다.
도 3c에 도시된 바와 같이, 제1트렌치(24)를 갭필하는 예비 바디라인(26A)을 형성한다. 예비 바디라인(26A)은 에피택셜성장을 통해 형성할 수 있다. 예비 바디라인(26A)은 선택적에피택셜성장(Selecitve Epitaxial Growth; SEG)을 통해 형성할 수 있다. 예비 바디라인(26A)은 희생바디라인(24)의 측벽으로부터 측면성장되어 제1트렌치(23)를 갭필한다. 예비 바디라인(26A)은 라인형상을 가질 수 있다. 희생바디라인(24)이 실리콘함유물질이므로, 예비 바디라인(26A)은 실리콘함유물질일 수 있다. 예를 들어, 예비 바디라인(26A)은 실리콘에피택셜층을 포함할 수 있다. 예비 바디라인(26A)을 성장시킬 때, 도펀트가 미도핑된 언도프드로 성장시킬 수 있고, 다른 실시예에서 도펀트를 인시튜 도핑시킬 수 있다. 여기서, 도펀트는 N형 도펀트, P형 도펀트를 포함할 수 있다. 도펀트는 보론(Boron), 인(Phosphorus), 비소(Arshenic)를 포함할 수 있다. 예비 바디라인(26A)은 실리콘에피택셜층 외에 실리콘저마늄에피택셜층(SiGe epitaxial layer) 또는 실리콘카바이드 에피택셜층(SiC epitaxial layer)을 포함할 수도 있다.
이와 같이, 예비 바디라인(26A)을 성장시키면, 희생바디라인(24)과 예비 바디라인(26A)이 교대로 번갈아가며 형성된다. 반도체기판(21), 희생바디라인(24) 및 예비바디라인(26A)이 실리콘함유물질이므로, 제1절연층(25A)은 예비 기판(27) 내에 매몰된 형태가 될 수 있다. 예비 기판(27)은 단결정 물질을 포함한다. 예비 기판(27)은 실리콘 함유 기판을 포함하는데, 예를 들어 단결정 실리콘을 포함할 수 있다.
도 3d에 도시된 바와 같이, 제2마스크패턴(28A)을 형성한다. 제2마스크패턴(28A)은 제1마스크패턴(22) 사이의 예비 바디라인(26A) 상에 형성될 수 있다. 제2마스크패턴(28A)은 실리콘질화물을 포함할 수 있다. 제1마스크패턴(22) 사이에 제2마스크패턴(28A)을 형성하기 위해, 실리콘질화물을 전면에 형성한 후 평탄화 공정을 실시할 수 있다.
다음으로, 제2마스크패턴(28A) 상에 제3마스크패턴(29)을 형성한다. 제3마스크패턴(29)은 제2마스크패턴(28A)보다 선폭이 작게 형성될 수 있다. 제3마스크패턴(29)은 감광막을 포함할 수 있다. 제3마스크패턴(29)은 라인/스페이스 형태를 가질 수 있다. 제3마스크패턴(29)에 의해 제1마스크패턴(22)이 모두 노출되고, 제2마스크패턴(28A)은 일부가 노출된다.
도 3e에 도시된 바와 같이, 제3마스크패턴(29)을 식각마스크로 하여 제2마스크패턴(28)과 제1마스크패턴(22)을 식각한다. 연속해서, 예비 기판(27)의 예비바디라인(26A)과 희생바디라인(24)을 식각하고, 제1절연층(25A)의 일부를 식각한다. 예비바디라인(26A)을 식각하므로써 바디라인(26)이 형성된다. 희생바디라인(24)은 모두 제거된다. 제1절연층(25A)을 식각하므로써 제1펀치방지층(25)이 형성된다. 바디라인(26)은 제2트렌치(30)에 의해 서로 분리될 수 있다. 바디라인(26)의 선폭은 모두 동일하고, 제2트렌치(30)의 선폭은 모두 동일할 수 있다. 바디라인(26)과 제2트렌치(30)의 선폭은 동일하게 형성될 수 있다.
상술한 바와 같이, 제1마스크패턴(22) 및 희생바디라인(24)을 모두 제거하고, 제1절연층(25A)을 일부 식각하므로서 바디라인(26)과 제1펀치방지층(25)이 형성된다. 바디라인(26) 아래에 제1펀치방지층(25)이 형성된다. 제1펀치방지층(25)의 선폭은 바디라인(26)보다 더 클 수 있다. 이로써, 이웃한 바디라인(26)간의 펀치방지효과가 증대된다.
도 3f에 도시된 바와 같이, 제2트렌치(30)를 갭필하는 제2절연층(31A)을 형성한다. 제2절연층(31A)은 일정 깊이 1차 리세싱될 수 있다. 이에 따라, 제2트렌치(30)를 부분적으로 갭필하는 리세싱된 제2절연층(31A)이 형성될 수 있다. 리세싱된 제2절연층(31A)은 바디라인(26)의 하부측벽을 지지한다.
다음으로, 리세싱된 제2절연층(31A)을 포함한 전면에 보호층(32A)을 형성한다. 보호층(32A)은 실리콘산화물 또는 실리콘질화물로 형성하거나, 또는 실리콘산화물과 실리콘질화물을 적층하여 형성할 수 있다.
도 3g에 도시된 바와 같이, 보호층(32A)을 선택적으로 식각하여 스페이서(32)를 형성한다. 스페이서(32)를 형성하기 위해 에치백 공정이 적용될 수 있다. 스페이서(32)를 형성하므로써 제2절연층(31A)이 노출된다.
다음으로, 제2절연층(31A)을 2차 리세싱시킨다. 이에 따라, 제2펀치방지층(31)이 형성되고, 제2펀치방지층(31)에 의해 바디라인(26)의 하부측벽이 노출된다. 이때, 바디라인(26) 양쪽의 하부측벽이 동시에 노출되므로써 오픈부(33A, 33B)가 형성된다. 오픈부(33A, 33B)는 스페이서(32)와 제2펀치방지층(31) 사이의 바디라인(26)의 양쪽 측벽을 노출시킨다. 제2펀치방지층(31)은 바디라인(26) 사이의 기판(21) 상에 형성되며, 제1펀치방지층(25)과 연결될 수 있다. 제1펀치방지층(25)은 제2펀치방지층(31)의 하부까지 연장된 형태를 가질 수 있다.
결국, 바디라인(26)의 하부에 제1펀치방지층(25)이 형성되고, 바디라인(26) 사이의 기판(21) 상에 제2펀치방지층(31)이 형성된다. 이와 같은 펀치방지구조물에 의해 이웃하는 바디라인(26)들간의 펀치가 방지되며, 제2펀치방지층(31)에 의해 펀치방지효과가 더욱 증대된다. 제1펀치방지층(25)의 높이만큼 바디라인(26)의 높이를 감소시킬 수 있어 종횡비를 감소시키고, 이로써 패턴 리닝이 방지된다.
오픈부(33A, 33B)는 바디라인(26)의 측벽을 따라 연장된 라인 형태를 갖고 오픈될 수 있다. 특히, 오픈부(33A, 33B)는 이웃하는 바디라인(26)의 하부측벽에서 동시에 형성된다. 이를 BSC(Both side contact)라고 한다. 바디라인(26)은 스페이서(32), 제2마스크패턴(28) 및 제2펀치방지층(31)과 같은 절연물질에 의해 피복되고, 이들 절연물질에 의해 형성된 오픈부(33A, 33B)에 의해 양쪽의 하부측벽이 노출된다.
제1펀치방지층(25)과 제2펀치방지층(31)이 실리콘산화물을 포함하므로, SOI(Silicon On Insulator) 구조물 상에 바디라인(26)이 형성된다.
도 3h에 도시된 바와 같이, 오픈부(33A, 33B)를 포함한 전면에 금속층(34)을 형성한다. 여기서, 금속층(34)은 준귀금속, 내화금속 등의 금속을 포함한다. 금속층(34)은 실리사이데이션(Silicidation)이 가능한 금속을 포함한다. 예컨대, 금속층(34)은 코발트(Co), 티타늄(Ti), 니켈(Ni), 또는 백금(Pt) 중에서 선택된 어느 하나를 포함한다. 금속층(34)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성한다.
다음으로, 어닐을 실시한다. 이에 따라, 금속층(34)과 바디라인(26)의 하부측벽이 반응하는 실리사이데이션(Silicidation)이 이루어진다. 금속층(34)이 금속을 포함하고, 바디라인(26)의 재질이 실리콘을 함유하므로, 금속층(34)과 바디라인(26)의 반응에 의해 금속실리사이드(Metal-silicide, 35)가 형성된다. 금속실리사이드(35)는 코발트실리사이드, 티타늄실리사이드, 니켈실리사이드 또는 백금실리사이드 중에서 선택된 어느 하나를 포함한다. 금속실리사이드(35)는 코발트티타늄실리사이드(CoTiSix), 코발트니켈실리사이드(CoNiSix), 코발트백금실리사이드(CoPtSix) 등의 3성분계를 포함할 수도 있다. 어닐은 급속어닐(Rapid Thermal Anneal)을 포함한다. 급속어닐(RTA)은 바디라인(26) 및 금속층(34)의 종류에 따라서 다른 온도로 수행될 수 있다. 예컨대, 금속층(34)이 코발트(Co)를 이용하는 경우에는 어닐 온도 범위가 400℃ 내지 800℃인 것이 바람직하다. 금속실리사이드(35)는 부분 실리사이드화 또는 완전 실리사이드화된 형태(Fully silicided; FUSI)가 될 수 있다. 이하, 실시예는 완전실리사이드화된 금속실리사이드(35)를 포함한다. 실리사이데이션이 바디라인(26)의 일측벽으로부터 충분히 진행되도록 하여 오픈부(33A, 33B)에 의해 노출된 바디라인(26)의 노출부를 완전 실리사이드화시킬 수 있다. 완전 실리사이드화에 의해 금속실리사이드(35)가 바디라인(26)의 내부에 매립된다. 금속실리사이드(35) 형성후에는 미반응 금속층이 잔류한다.
위와 같은 실리사이드화공정에 의해 형성된 금속실리사이드(35)는 매립비트라인(BBL)이 된다. 이하, 금속실리사이드를 매립비트라인(35)이라 한다. 매립비트라인(35)이 되는 금속실리사이드 형성시 제1 및 제2펀치방지층(25, 31)에 의해 금속실리사이드가 하부로 확장되지 않는다.
도 3i에 도시된 바와 같이, 미반응 금속층을 제거한다. 이때, 미반응 금속층은 습식식각을 이용하여 제거할 수 있다.
한편, 금속층(34)이 코발트인 경우 코발트실리사이드를 형성하기 위해 적어도 2회의 급속어닐(RTA)을 실시한다. 예컨대, 1차 어닐과 2차 어닐을 실시한다. 1차 어닐은 400∼600℃의 온도에서 진행하고, 2차 어닐은 600∼800℃의 온도에서 진행한다. 1차 어닐에 의해 'CoSix(x=0.1∼1.5)'상을 갖는 코발트실리사이드가 형성된다. 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 변환된다. 코발트실리사이드 중에서 'CoSi2' 상을 갖는 코발트실리사이드가 비저항이 가장 낮다. 1차 어닐과 2차 어닐 사이에 미반응 코발트를 제거해준다. 미반응 코발트는 황산(H2SO4)과 과수(H2O2)의 혼합케미컬을 이용하여 제거할 수 있다.
다음으로, 바디라인(26) 사이를 갭필하는 제1층간절연층(36)을 전면에 형성한다. 제1층간절연층(36)은 BPSG 등의 산화물을 포함할 수 있다. 제1층간절연층(36)은 제2마스크패턴(28)의 표면이 노출되도록 평탄화가 수행될 수 있다. 제1층간절연층(36)에 의해 이웃하는 매립비트라인(35)들 및 바디라인(26)들이 서로 절연된다.
상술한 제1실시예에 따르면, 바디라인(26) 내에 매립된 매립비트라인(35)이 형성된다. 따라서, 인접하는 매립비트라인(35)은 제1펀치방지층(25)과 제2펀치방지층(31)에 의해 충분히 이격되고, 인접한 매립비트라인(35)간의 펀치가 방지된다. 아울러, 매립비트라인(34)의 하부에 제1펀치방지층(25)에 의해 소스/드레인이 형성되지 않으므로 그만큼 대향면적이 감소하게 된다. 이로써 이웃하는 매립비트라인(35)간의 기생캐패시턴스를 더욱 감소시킬 수 있다.
바디라인(26)의 상부에 필라를 포함하는 수직채널트랜지스터가 형성될 수 있다. 본 실시예는 바디라인(26)의 일부를 식각하여 필라를 형성할 수 있다.
도 4a 내지 도 4d는 제1실시예에 따른 반도체장치의 필라 및 워드라인을 형성하기 위한 일예를 도시한 도면이다. 이하, 필라의 형성 방법은 도 3i의 A-A'선에 따른 도면이다.
도 4a에 도시된 바와 같이, 제4마스크패턴(37)을 이용하여 바디라인(26)의 상부를 식각한다. 제4마스크패턴(37)은 바디라인(26)과 교차하는 방향의 라인패턴을 포함할 수 있다. 제3마스크패턴(37)을 식각마스크로 하여 제2마스크패턴(28)을 식각하고 연속해서 바디라인(26) 및 제1층간절연층(36)을 일정 깊이 식각한다. 이에 따라 복수의 필라(260)가 형성된다. 필라(260)는 바디라인(26)을 식각하므로써 형성될 수 있다.
위와 같이, 바디라인(26)을 식각하므로써 필라(260)가 형성되며, 필라(260) 아래에는 바디(261)가 된다. 바디(261)는 어느 한 방향으로 연장된 라인 형태가 되며, 하나의 바디(261) 상에 복수의 필라(260)가 형성된다.
바디(261)의 내부에는 매립비트라인(35)이 형성되어 있다. 매립비트라인(35) 아래에 제1펀치방지층(25)이 형성된다. 바디(261)는 매립비트라인(40)과 동일한 방향으로 연장된 라인 형태이다. 필라(260)는 바디(261) 상에서 수직방향으로 연장된 형태이다. 필라(260)는 셀 단위로 형성된다. 따라서, 하나의 바디(261) 상에 복수의 필라(260)가 형성된다. 필라(260)는 수직채널트랜지스터의 채널영역이 형성되는 구조물이다. 복수의 필라(260)는 바디(261) 상에서 매트릭스(Matrix) 구조의 어레이(array) 배치를 가질 수 있다. 바디라인(26)의 재질이 실리콘을 포함하므로 필라(260)는 실리콘필라를 포함할 수 있다. 필라(260)는 단결정실리콘필라를 포함할 수 있다.
필라(260) 내에는 제1소스/드레인영역, 채널영역 및 제2소스/드레인영역의 수직구조를 형성할 수 있다. 예를 들어, 필라(260)는 NPN 접합을 포함할 수 있다. NPN 접합은 필라(260)를 형성한 이후에 이온주입을 통해 형성할 수 있다. 바디(261) 내에는 제1소스/드레인영역(N)의 일부가 형성될 수 있다. 제1소스/드레인영역(N)의 상부면은 필라(260)의 하부까지 연장된 형태가 될 수 있다.
도 4b에 도시된 바와 같이, 제4마스크패턴(37)을 제거한 후, 필라(260) 사이를 부분 갭필하는 도전층(39A)을 형성한다. 도전층(39A) 형성전에 게이트절연층(38)을 형성할 수 있다. 게이트절연층(38)은 필라(260)의 측벽 및 바디(261)의 상부표면을 산화시켜 형성할 수도 있다. 도전층(39A)은 저저항 물질을 사용한다. 예컨대, 금속층을 사용할 수 있다. 금속층은 티타늄막, 티타늄질화막, 텅스텐막 등을 포함할 수 있다. 도전층(39A)은 평탄화 및 에치백을 순차적으로 진행하여 리세스될 수 있다.
도 4c에 도시된 바와 같이, 도전층(39A)을 식각한다. 이에 따라, 필라(260)의 측벽에 워드라인(39)이 형성된다. 도전층(39A)을 식각하기 위해 실리콘질화물 등을 이용한 스페이서(미도시)를 형성한 후, 스페이서를 식각마스크로 사용할 수 있다.
워드라인(39)은 매립비트라인(35)과 교차하는 제2방향으로 형성될 수 있다. 워드라인(39)은 수직게이트전극(Vertical gate electrode)을 겸한다. 다른 실시예에서, 필라(260)를 감싸도록 하여 워드라인(39)을 형성할 수 있다. 또다른 실시예에서 필라(260)를 에워싸는 환형의 수직게이트전극을 형성한 후에 이웃하는 수직게이트전극들을 서로 연결하는 워드라인(39)을 형성할 수도 있다. 또다른 실시예에서 워드라인(39)은 수직게이트전극 형성 이후에 게이트콘택을 통해 연결되어 필라(260)의 상부에 형성될 수 있다.
도 4d에 도시된 바와 같이, 워드라인(39) 사이를 절연시키는 제2층간절연층(40)을 형성한다.
이어서, 제2마스크패턴(28)을 선택적으로 식각하여 필라(260)의 상부에 콘택홀을 형성한다. 다음으로, 콘택홀을 매립하는 스토리지노드콘택플러그(41)를 형성한다. 다른 실시예에서, 제2마스크패턴(28)의 일부를 식각하여 콘택홀을 형성할 수도 있다.
스토리지노드콘택플러그(41) 상에 캐패시터의 스토리지노드(42)를 형성할 수 있다. 스토리지노드(42)는 필라 형태가 될 수 있다. 다른 실시예에서, 스토리지노드(42)는 실린더 형태가 될 수도 있다. 도시하지 않았지만, 후속하여 스토리지노드 (42) 상에 유전막 및 상부전극을 형성한다.
상술한 실시예에서는 필라(260)를 형성한 후에, NPN 접합을 형성하였으나, 다른 실시예로서, 매립비트라인(35) 형성전에 플라즈마도핑을 이용하여 제1소스/드레인영역을 형성하고, 콘택홀 형성 후에 이온주입을 통해 제2소스/드레인영역을 형성할 수도 있다. 채널영역은 선택적에피택셜성장을 진행할 때 인시튜 도핑을 통해 형성하거나, 필라 형성 후에 틸트이온주입을 통해 형성할 수 있다. 매립비트라인(35) 형성전에 제1소스/드레인영역을 형성할 때, 제1펀치방지층(25)에 의해 매립비트라인(35) 아래에 제1소스/드레인영역이 형성되지 않는다. 이에 따라, 이웃하는 매립비트라인(35)간의 대향면적을 감소시킬 수 있다.
도 5a 내지 도 5k는 제2실시예에 따른 반도체장치의 매립비트라인을 형성하기 위한 일예를 도시한 도면이다.
도 5a에 도시된 바와 같이, 반도체기판(51) 상에 제1마스크패턴(52)을 형성한다. 반도체기판(51)은 단결정 물질(Single crystalline material)을 포함한다. 반도체기판(51)은 실리콘 함유 기판을 포함하는데, 예를 들어 단결정 실리콘(Single crystalline silicon)을 포함할 수 있다. 제1마스크패턴(52)은 실리콘질화물(Silicon nitride)을 포함한다. 제1마스크패턴(52)은 실리콘질화물을 포함할 수 있다. 제1마스크패턴(52)은 제1방향으로 연장되어 형성된다. 제1마스크패턴(52)은 제1방향으로 연장된 라인패턴을 포함할 수 있다.
다음으로, 제1마스크패턴(52)을 식각마스크로 이용하여 반도체기판(51)을 식각한다. 이에 따라, 반도체기판(51)의 상면으로부터 일정 깊이를 갖는 복수의 제1트렌치(54)가 형성된다. 제1트렌치(54)는 제1방향으로 연장될 수 있다. 복수의 제1트렌치(54)에 의해 분리되는 복수의 희생바디라인(53)이 형성된다. 희생바디라인(53)은 2개의 측벽(Both Sidewall)을 갖는다. 제1트렌치(54)를 형성하기 위한 식각 공정은 비등방성식각(Anisotropic etch)을 포함할 수 있다. 평면으로 볼때, 희생바디라인(53)은 제1트렌치(54)에 의해 분리되며 제1방향으로 연장된 라인 형태를 갖는다.
위와 같이, 복수의 희생바디라인(53)은 제1트렌치(54)에 의해 서로 분리된다.
도 5b에 도시된 바와 같이, 제1트렌치(54)에 리세싱된 제1펀치방지층(55)을 형성한다. 제1펀치방지층(55)은 실리콘산화물을 포함할 수 있다. 제1펀치방지층(55)을 리세싱하기 위해 제1트렌치(53)를 갭필하도록 전면에 실리콘산화물을 형성한 후, 에치백 공정을 실시할 수 있다. 에치백 공정 전에 CMP 공정을 이용하여 평탄화를 실시할 수 있다.
도 5c에 도시된 바와 같이, 제1트렌치(54)를 갭필하는 바디라인(56)을 형성한다. 바디라인(56)은 에피택셜성장을 통해 형성할 수 있다. 바디라인(56)은 선택적에피택셜성장(SEG)을 통해 형성할 수 있다. 바디라인(56)은 희생바디라인(53)의 측벽으로부터 측면성장되어 제1트렌치(54)를 갭필한다. 바디라인(56)은 라인형상을 가질 수 있다. 희생바디라인(53)이 실리콘함유물질이므로, 바디라인(56)은 실리콘함유물질일 수 있다. 예를 들어, 바디라인(56)은 실리콘에피택셜층을 포함할 수 있다. 바디라인(56)을 성장시킬 때, 도펀트가 미도핑된 언도프드로 성장시킬 수 있고, 다른 실시예에서 도펀트를 인시튜 도핑시킬 수 있다. 여기서, 도펀트는 N형 도펀트, P형 도펀트를 포함할 수 있다. 도펀트는 보론(Boron), 인(Phosphorus), 비소(Arshenic)를 포함할 수 있다. 바디라인(56)은 실리콘에피택셜층 외에 실리콘저마늄에피택셜층(SiGe epitaxial layer) 또는 실리콘카바이드 에피택셜층(SiC epitaxial layer)을 포함할 수도 있다.
이와 같이, 바디라인(56)을 성장시키면, 희생바디라인(53)과 바디라인(56)이 교대로 번갈아가며 형성된다. 반도체기판(51), 희생바디라인(53) 및 바디라인(56)이 실리콘함유물질(57)이므로, 제1펀치방지층(55)은 예비 기판(57) 내에 매몰된 형태가 될 수 있다.
제1마스크패턴(52) 사이에 일정 깊이의 홈(58)이 형성되도록 바디라인(56)을 성장시킬 수 있다.
도 5d에 도시된 바와 같이, 제2마스크패턴(59)을 형성한다. 제2마스크패턴(59)은 제1마스크패턴(52) 사이의 바디라인(56) 상에 형성될 수 있다. 제2마스크패턴(59)은 실리콘산화물을 이용하여 형성할 수 있다. 제2마스크패턴(59)은 라인/스페이스 형태를 가질 수 있다. 제1마스크패턴(52) 사이에 제2마스크패턴(59)을 형성하기 위해, 실리콘산화물을 전면에 형성한 후 평탄화 공정을 실시할 수 있다.
다음으로, 제1마스크패턴(52)을 선택적으로 제거한다. 따라서, 바디라인(56) 사이에 홈(60)이 형성된다. 즉, 제2마스크패턴(69) 사이의 희생바디라인(53) 상에 홈(60)이 형성된다. 제2마스크패턴(59)이 실리콘산화물을 포함하므로, 제1마스크패턴(52)을 선택적으로 제거할 수 있다.
도 5e에 도시된 바와 같이, 제2마스크패턴(59)을 식각마스크로 하여 희생바디라인(53)을 식각한다. 이에 따라, 바디라인(56)은 제2트렌치(61)에 의해 서로 분리될 수 있다. 바디라인(56)의 선폭은 모두 동일하고, 제2트렌치(61)의 선폭은 모두 동일할 수 있다. 바디라인(56)과 제2트렌치(61)의 선폭은 동일하게 형성될 수 있다.
상술한 바와 같이, 희생바디라인(53)을 모두 제거하므로써 바디라인(56)이 형성된다. 바디라인(56) 아래에는 제1펀치방지층(55)이 형성된다. 제1펀치방지층(55)의 선폭은 바디라인(56)과 동일할 수 있다. 제1펀치방지층(55)에 의해 이웃한 바디라인(56)간의 펀치가 방지된다.
도 5f에 도시된 바와 같이, 제2트렌치(61)를 갭필하는 제2절연층(62A)을 형성한다. 제2절연층(62A)은 실리콘산화물을 포함할 수 있다. 제2절연층(62A)은 제2마스크패턴(59)의 표면이 노출될때까지 평탄화될 수 있다.
도 5g에 도시된 바와 같이, 제2절연층(62A)을 일 깊이 1차 리세싱시킨다. 이에 따라, 제2트렌치(61)를 부분적으로 갭필하는 리세싱된 제2절연층패턴(62B)이 형성될 수 있다. 리세싱된 제2절연층패턴(62B)은 바디라인(56)의 하부측벽을 지지한다. 제2절연층패턴(62B)을 리세싱시킬 때, 제2마스크패턴(59)이 동시에 제거될 수 있다.
위와 같이, 제2절연층패턴(6B)을 형성하므로써 반도체기판(51) 상에 제1펀치방지층(55), 바디라인(56) 및 리세스된 제2절연층패턴(62B)을 포함하는 반도체구조물이 형성될 수 있다.
도 5h에 도시된 바와 같이, 리세싱된 제2절연층패턴(62B)을 포함한 전면에 보호층(63A)을 형성한다. 보호층(63A)은 실리콘산화물 또는 실리콘질화물로 형성하거나, 또는 실리콘산화물과 실리콘질화물을 적층하여 형성할 수 있다. 보호층(63A)은 바디라인(56)의 상부에서 더 두껍게 형성될 수 있다. 즉, 바디라인(56)의 양측벽에서 형성되는 두께보다 바디라인(56)의 상부에서 형성되는 두께를 더 두껍게 할 수 있다. 이를 위해 플라즈마화학기상증착법을 이용하여 보호층(63A)을 형성할 수 있다.
도 5i에 도시된 바와 같이, 보호층(63A)을 선택적으로 식각하여 스페이서(63)를 형성한다. 스페이서(63)를 형성하기 위해 에치백 공정이 적용될 수 있다. 스페이서(63)를 형성하므로써 제2절연층패턴(62B)이 노출된다. 스페이서(63)는 바디라인(56)의 상부면과 양측벽을 덮는 형태가 될 수 있다.
다음으로, 제2절연층(62B)을 2차 리세싱시킨다. 이에 따라, 제2펀치방지층(62)이 형성되고, 제2펀치방지층(62)에 의해 바디라인(56)의 하부측벽이 노출된다. 이때, 바디라인(56) 양쪽의 하부측벽이 동시에 노출되므로써 오픈부(64A, 64B)가 형성된다. 오픈부(64A, 64B)는 스페이서(63)와 제2펀치방지층(62) 사이의 바디라인(56)의 양쪽 측벽을 노출시킨다. 제2펀치방지층(62)은 바디라인(56) 사이의 기판(51) 상에 형성되며, 제1펀치방지층(55)과 연결될 수 있다.
결국, 바디라인(56)의 하부에 제1펀치방지층(55)이 형성되고, 바디라인(56) 사이의 기판(51) 상에 제2펀치방지층(62)이 형성된다. 이와 같은 펀치방지구조물에 의해 이웃하는 바디라인(56)들간의 펀치가 방지되며, 제2펀치방지층(62)에 의해 펀치방지효과가 더욱 증대된다.
오픈부(64A, 64B)는 바디라인(56)의 측벽을 따라 연장된 라인 형태를 갖고 오픈될 수 있다. 특히, 오픈부(64A, 64B)는 이웃하는 바디라인(56)의 하부측벽에서 동시에 형성된다. 이를 BSC(Both side contact)라고 한다. 바디라인(56)은 스페이서(63) 및 제2펀치방지층(62)과 같은 절연물질에 의해 피복되고, 이들 절연물질에 의해 형성된 오픈부(64A, 64B)에 의해 양쪽의 하부측벽이 노출된다.
제1펀치방지층(55)과 제2펀치방지층(62)이 실리콘산화물을 포함하므로, SOI(Silicon On Insulator) 구조물 상에 바디라인(56)이 형성된다.
도 5j에 도시된 바와 같이, 오픈부(64A, 64B)를 포함한 전면에 금속층(미도시)을 형성한다. 여기서, 금속층은 준귀금속, 내화금속 등의 금속을 포함한다. 금속층은 실리사이데이션(Silicidation)이 가능한 금속을 포함한다. 예컨대, 금속층은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 또는 팔라듐(Pd) 중에서 선택된 어느 하나를 포함한다. 금속층은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성한다.
다음으로, 어닐을 실시한다. 이에 따라, 금속층과 바디라인(56)의 하부측벽이 반응하는 실리사이데이션(Silicidation)이 이루어진다. 금속층이 금속을 포함하고, 바디라인(56)의 재질이 실리콘을 함유하므로, 금속층과 바디라인(56)의 반응에 의해 금속실리사이드(Metal-silicide, 65)가 형성된다. 금속실리사이드(65)는 코발트실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 니켈실리사이드, 텅스텐실리사이드, 백금실리사이드 또는 팔라듐실리사이드 중에서 선택된 어느 하나를 포함한다. 금속실리사이드(65)는 코발트티타늄실리사이드(CoTiSix), 코발트니켈실리사이드(CoNiSix), 코발트백금실리사이드(CoPtSix) 등의 3성분계를 포함할 수도 있다. 어닐은 급속어닐(Rapid Thermal Anneal)을 포함한다. 급속어닐(RTA)은 바디라인(56) 및 금속층의 종류에 따라서 다른 온도로 수행될 수 있다. 예컨대, 금속층이 코발트(Co)를 이용하는 경우에는 어닐 온도 범위가 400℃ 내지 800℃인 것이 바람직하다. 금속실리사이드(65)는 부분 실리사이드화 또는 완전 실리사이드화된 형태(Fully silicided; FUSI)가 될 수 있다. 이하, 실시예는 완전실리사이드화된 금속실리사이드(65)를 포함한다. 실리사이데이션이 바디라인(56)의 일측벽으로부터 충분히 진행되도록 하여 오픈부(64A, 64B)에 의해 노출된 바디라인(56)의 노출부를 완전 실리사이드화시킬 수 있다. 완전 실리사이드화에 의해 금속실리사이드(65)가 바디라인(56)의 내부에 매립된다. 금속실리사이드(65) 형성후에는 미반응 금속층이 잔류한다.
위와 같은 실리사이드화공정에 의해 형성된 금속실리사이드(65)는 매립비트라인(BBL)이 된다. 이하, 금속실리사이드를 매립비트라인(65)이라 한다.
도 5k에 도시된 바와 같이, 미반응 금속층을 제거한다. 이때, 미반응 금속층은 습식식각을 이용하여 제거할 수 있다.
한편, 금속층이 코발트인 경우 코발트실리사이드를 형성하기 위해 적어도 2회의 급속어닐(RTA)을 실시한다. 예컨대, 1차 어닐과 2차 어닐을 실시한다. 1차 어닐은 400∼600℃의 온도에서 진행하고, 2차 어닐은 600∼800℃의 온도에서 진행한다. 1차 어닐에 의해 'CoSix(x=0.1∼1.5)'상을 갖는 코발트실리사이드가 형성된다. 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 변환된다. 코발트실리사이드 중에서 'CoSi2' 상을 갖는 코발트실리사이드가 비저항이 가장 낮다. 1차 어닐과 2차 어닐 사이에 미반응 코발트를 제거해준다. 미반응 코발트는 황산(H2SO4)과 과수(H2O2)의 혼합케미컬을 이용하여 제거할 수 있다.
다음으로, 바디라인(56) 사이를 갭필하는 제1층간절연층(66)을 전면에 형성한다. 제1층간절연층(66)은 BPSG 등의 산화물을 포함할 수 있다. 제1층간절연층(66)은 스페이서(63)의 표면이 노출되도록 평탄화가 수행될 수 있다. 제1층간절연층(66)에 의해 이웃하는 매립비트라인(65) 및 바디라인(56)들이 서로 절연된다.
후속하여, 바디라인(56)의 상부에 필라를 포함하는 수직채널트랜지스터가 형성될 수 있다. 본 실시예는 바디라인(56)의 일부를 식각하여 필라를 형성할 수 있다. 이는 제1실시예를 참조하기로 한다.
상술한 실시예들에 따른 매립비트라인 및 수직채널트랜지스터는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
도 6은 메모리 카드를 보여주는 개략도이다. 도 6을 참조하면, 메모리 카드(300)는 제어기(310) 및 메모리(320)를 포함할 수 있다. 제어기(310) 및 메모리(320)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(310)의 명령에 따라서 메모리(320) 및 제어기(310)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(300)는 메모리(320)에 데이터를 저장하거나 또는 메모리(320)로부터 데이터를 외부로 출력할 수 있다. 메모리(320)는 앞서 설명한 바와 같은 매립비트라인 및 수직채널트랜지스터들을 포함할 수 있다. 이러한 메모리 카드(300)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(300)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.
도 7은 전자 시스템을 보여주는 블록도이다. 도 7을 참조하면, 전자 시스템(400)은 프로세서(410), 입/출력 장치(430) 및 칩(420)을 포함할 수 있고, 이들은 버스(440)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(410)는 프로그램을 실행하고, 전자 시스템(400)을 제어하는 역할을 할 수 있다. 입/출력 장치(430)는 전자 시스템(400)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(400)은 입/출력 장치(430)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 칩(420)은 프로세서(410)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 프로세스(410)에서 주어지는 동작을 일부 처리할 수 있다. 예를 들면, 칩(420)은 앞서 설명한 매립비트라인 및 수직채널트랜지스터들을 포함할 수 있다. 전자 시스템(400)은 칩(420)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크 (solid state disk: SSD), 가전 제품(household appliances) 등에 이용될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 반도체기판 102 : 바디
103 : 필라 104 : 매립비트라인
105 : 제1펀치방지층 106 : 제2펀치방지층
107 : 워드라인 108 : 제1소스/드레인영역
109 : 제2소스/드레인영역

Claims (24)

  1. 예비 기판 내에 서로 이격된 복수의 제1펀치방지층을 매립하는 단계;
    상기 예비 기판을 식각하여 상기 제1펀치방지층 상에 각각 바디라인을 형성하는 단계;
    상기 복수의 제1펀치방지층 사이에 각각 제2펀치방지층을 형성하는 단계; 및
    상기 바디라인의 내부에 매립된 비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 비트라인을 형성하는 단계 이후에,
    상기 바디라인의 상부를 식각하여 수직채널트랜지스터의 채널영역을 포함하는 복수의 필라를 형성하는 단계;
    상기 필라의 측벽에 게이트전극을 형성하는 단계; 및
    상기 필라의 상부에 연결되는 캐패시터를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 제1펀치방지층과 제2펀치방지층은 절연물질을 포함하는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 제1펀치방지층과 제2펀치방지층은 실리콘산화물을 포함하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 복수의 제1펀치방지층을 매립하는 단계는,
    반도체기판을 식각하여 복수의 제1트렌치에 의해 분리되는 복수의 희생바디라인을 형성하는 단계;
    상기 제1트렌치에 리세스된 상기 제1펀치방지층을 형성하는 단계; 및
    상기 제1펀치방지층 상에 상기 제1트렌치를 각각 갭필하는 예비바디라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  6. 제5항에 있어서,
    상기 예비 바디라인을 형성하는 단계는,
    상기 희생바디라인의 측벽으로부터 선택적에피택셜성장을 실시하는 단계
    를 포함하는 반도체장치 제조 방법.
  7. 제5항에 있어서,
    상기 반도체기판은 실리콘함유기판을 포함하고, 상기 예비바디라인은 실리콘이 함유된 에피택셜층을 포함하는 반도체장치 제조 방법.
  8. 제5항에 있어서,
    상기 예비바디라인은 실리콘에피택셜층, 실리콘저마늄에피택셜층 또는 실리콘카바이드에피택셜층을 포함하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 제2펀치방지층과 비트라인을 형성하는 단계는,
    상기 바디라인 사이에 리세스드 절연층을 형성하는 단계;
    상기 리세스드 절연층에 의해 노출된 상기 바디라인의 양측벽을 덮는 스페이서를 형성하는 단계;
    상기 절연층을 선택적으로 제거하여 상기 바디라인의 하부 측벽을 오픈시키는 오픈부를 갖는 상기 제2펀치방지층을 형성하는 단계;
    상기 오픈부를 포함한 전면에 금속층을 형성하는 단계; 및
    어닐을 실시하여 상기 금속층과 바디라인의 실리사이드화 반응을 유도하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제9항에 있어서,
    상기 어닐은 상기 바디라인의 하부 측벽을 완전실리사이드화시키도록 진행하는 반도체장치 제조 방법.
  11. 반도체기판 상에 복수의 제1펀치방지층, 상기 제1펀치방지층 상에 형성된 복수의 바디라인, 상기 복수의 바디라인 사이에 리세스된 제2펀치방지층을 포함하는 반도체구조물을 형성하는 단계;
    상기 제2펀치방지층을 노출시키면서 상기 반도체구조물을 덮는 스페이서를 형성하는 단계;
    상기 제2펀치방지층을 선택적으로 리세싱시켜 상기 바디라인의 하부 측벽을 오픈시키는 오픈부를 형성하는 단계; 및
    상기 오픈부에 의해 노출된 바디라인 내에 매립된 비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 비트라인을 형성하는 단계 이후에,
    상기 바디라인의 상부를 식각하여 수직채널트랜지스터의 채널영역을 포함하는 복수의 필라를 형성하는 단계;
    상기 필라의 측벽에 게이트전극을 형성하는 단계; 및
    상기 필라의 상부에 연결되는 캐패시터를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  13. 제11항에 있어서,
    상기 제1펀치방지층과 제2펀치방지층은 실리콘산화물을 포함하는 반도체장치 제조 방법.
  14. 제11항에 있어서,
    상기 반도체구조물을 형성하는 단계는,
    반도체기판을 식각하여 복수의 제1트렌치에 의해 분리된 복수의 희생바디라인을 형성하는 단계;
    상기 제1트렌치에 리세스된 상기 제1펀치방지층을 형성하는 단계;
    상기 제1펀치방지층 상에 상기 제1트렌치를 갭필하는 바디라인을 형성하는 단계;
    상기 희생바디라인을 제거하는 단계; 및
    상기 바디라인 사이에 리세싱된 상기 제2펀치방지층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  15. 제14항에 있어서,
    상기 바디라인을 형성하는 단계는,
    상기 희생바디라인의 측벽으로부터 선택적에피택셜성장을 실시하는 단계
    를 포함하는 반도체장치 제조 방법.
  16. 제14항에 있어서,
    상기 반도체기판은 실리콘함유기판을 포함하고, 상기 바디라인은 실리콘이 함유된 에피택셜층을 포함하는 반도체장치 제조 방법.
  17. 제14항에 있어서,
    상기 바디라인은 실리콘에피택셜층, 실리콘저마늄에피택셜층 또는 실리콘카바이드에피택셜층을 포함하는 반도체장치 제조 방법.
  18. 제11항에 있어서,
    상기 비트라인을 형성하는 단계는,
    상기 오픈부를 포함한 금속층을 형성하는 단계; 및
    어닐을 실시하여 상기 금속층과 바디라인의 실리사이드화 반응을 유도하는 단계
    를 포함하는 반도체장치 제조 방법.
  19. 제18항에 있어서,
    상기 어닐은 상기 바디라인의 하부 측벽을 완전실리사이드화시키도록 진행하는 반도체장치 제조 방법.
  20. 반도체기판 상에 형성된 바디 및 상기 바디 상의 필라를 포함하는 복수의 활성영역;
    상기 바디 아래에 매립된 제1펀치방지층;
    상기 바디 사이의 반도체기판 상에 형성된 제2펀치방지층; 및
    상기 제1펀치방지층 상의 상기 바디 내에 매립된 비트라인
    을 포함하는 반도체장치.
  21. 제20항에 있어서,
    상기 필라의 측벽에 형성된 게이트전극을 포함하는 수직채널트랜지스터; 및
    상기 필라 상에 형성된 캐패시터
    를 포함하는 반도체장치.
  22. 제20항에 있어서,
    상기 제1펀치방지층 및 제2펀치방지층은 절연물질을 포함하는 반도체장치.
  23. 제20항에 있어서,
    상기 제1펀치방지층과 제2펀치방지층은 실리콘산화물을 포함하는 반도체장치.
  24. 제20항에 있어서,
    상기 바디와 필라는 실리콘에피택셜층, 실리콘저마늄에피택셜층 또는 실리콘카바이드에피택셜층을 포함하는 반도체장치.
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