KR20100107661A - 수직 구조를 갖는 비휘발성 메모리 소자의 제조방법 - Google Patents

수직 구조를 갖는 비휘발성 메모리 소자의 제조방법 Download PDF

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KR20100107661A
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Abstract

메모리 셀들이 수직하게 직렬 배열된 낸드(NAND)형 수직 구조를 갖는 비휘발성 메모리 소자의 제조방법을 개시한다. 희생막들과 상기 절연막들을 식각하여 상기 반도체 기판의 제1부분을 노출시키는 제1개구부를 형성한다. 상기 제1개구부의 저면 및 측면들상에 상기 제1부분과 콘택되는 채널층을 형성하고, 상기 제1개구부가 매립되는 절연성 필라를 형성한다. 상기 희생막들 및 상기 절연막들을 식각하여 상기 반도체 기판의 제2부분을 노출시키는 제2개구부를 형성한다. 상기 희생막들을 제거하여, 측면 개구부들을 형성한다. 상기 측면 개구부들의 저면들 및 측면들상에 게이트 유전막들을 형성하고, 상기 측면 개구부들이 매립되는 게이트 전극들을 형성한다.

Description

수직 구조를 갖는 비휘발성 메모리 소자의 제조방법{Method of fabricating nonvolatile memory device having vertical structure}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 구체적으로는 메모리 셀들이 수직하게 직렬 배열된 수직 구조를 갖는 비휘발성 메모리소자의 제조방법에 관한 것이다.
반도체 메모리 소자로 외부로부터 전원 공급이 중단되어도 기억된 데이터가 그대로 유지하는 특성을 갖는 비휘발성 메모리 소자가 있다. 이러한 불휘발성 메모리 소자는 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다. 종래의 비휘발성 메모리소자는 기판에 메모리 셀들이 평면적으로 배열되는 구조를 갖는다.
이러한 평면 구조의 비휘발성 메모리 소자는 디자인 룰의 축소 등의 한계로 소형화, 고집적화 및 대용량화 등이 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 낸드형 수직 구조를 갖는 비휘발성 메모리 소자의 제조방법을 개시한다.
본 발명의 일 견지에 따르면, 수직 구조를 갖는 비휘발성 메모리 소자의 제조방법을 제공한다. 먼저, 반도체 기판상에 희생막들과 절연막들을 교대로 적층한다. 상기 희생막들과 상기 절연막들을 식각하여 상기 반도체 기판의 제1부분을 노출시키는 제1개구부를 형성한다. 상기 제1개구부의 저면 및 측면들상에 상기 제1부분과 콘택되는 채널층을 형성한다. 상기 제1개구부가 매립되도록 상기 채널층상에 절연성 필라를 형성한다. 상기 희생막들 및 상기 절연막들을 식각하여 상기 반도체 기판의 제2부분을 노출시키는 제2개구부를 형성하여, 상기 희생막들 및 상기 절연막들의 측면들을 노출시켜준다. 상기 제2개구부를 통해 노출되는 상기 희생막들을 제거하여, 상기 제2개구부로부터 연장되어 상기 채널층들의 일부분들을 노출시키는 측면 개구부들을 형성한다. 상기 측면 개구부들의 저면들 및 측면들상에 게이트 유전막들을 형성한다. 상기 측면 개구부들이 매립되도록 상기 게이트 유전막들상에 게이트전극들을 형성한다. 상기 제2개구부를 통해 상기 반도체 기판의 상기 노출된 제2부분으로 불순물을 이온주입하여 공통 접합 영역을 형성한다.
상기 게이트 전극은 상기 측면 개구부중 최하부 측면 개구부에 배열된 접지 선택 게이트 전극; 상기 측면 개구부중 최상부 측면 개구부에 배열된 스트링 선택 게이트 전극; 및 상기 최상부 측면 개구부 및 상기 최하부 측면 개구부사이의 개구부들에 배열된 메모리 셀 게이트 전극들을 포함할 수 있다.
상기 절연막들중 상기 스트링 선택 게이트 전극과 상기 메모리 셀 게이트 전극들중 상기 스트링 선택 게이트 전극에 인접한 메모리 셀 게이트 전극사이에 배열된 상부 절연막과 상기 접지 선택 게이트 전극과 상기 메모리 셀 게이트 전극들중 상기 접지 선택 게이트 전극에 인접한 메모리 셀 게이트 전극사이에 배열된 하부 절연막은, 상기 메모리 셀 게이트 전극들사이에 배열된 중간 절연막들보다 두꺼운 두께들을 가질 수 있다.
상기 희생막들은 상기 절연막들과 식각 선택비를 갖는 물질들을 포함할 수 있다. 상기 희생막들은 실리콘 옥사이드막들을 포함하고, 상기 절연막들은 실리콘 나이트라이드막들을 포함할 수 있다.
상기 상부 절연막 및 상기 하부 절연막은, 상기 중간 절연막들보다 유전율이 낮은 물질들을 포함할 수 있다. 상기 상부 절연막과 상기 하부 절연막은 실리콘 옥시나이트라이드막들을 포함하고, 상기 중간 절연막들은 실리콘 나이트라이드막들을 포함할 수 있다.
상기 게이트 유전막들을 형성하고 상기 게이트들을 형성하는 것은 상기 측면 개구부들의 저면들 및 측면들, 상기 절연막들의 상기 제2개구부를 통해 노출된 상기 측면들 그리고 상기 반도체 기판의 상기 노출된 제2부분상에 유전막을 형성하고; 상기 측면 개구부들 및 상기 제2개구부들이 매립되도록 상기 유전막상에 도전 막을 형성하며; 및 상기 유전막중 상기 제2개구부내의 절연막들의 상기 측면상의 일부분들과 상기 도전막중 상기 제2개구부내의 일부분들이 제거되도록, 상기 유전막과 상기 도전막을 에치 백하여 상기 유전체막들과 상기 게이트 전극들을 형성하고, 상기 반도체 기판의 상기 제2부분을 노출시켜 주는 것을 포함할 수 있다.
상기 채널층은 폴리실리콘막을 포함할 수 있다. 상기 게이트 유전막은 ONA 또는 ONOA 을 포함할 수 있다.
본 발명의 수직 구조를 갖는 비휘발성 메모리 소자의 제조방법에 따르면, 메모리 셀들을 기판 표면에 대하여 수직하게 3차원적으로 배열하여, 소형화, 대용량화 및 고집적화가 가능하다. 희생막으로 실리콘 옥사이드막을 사용하여 상기 희생막 제거를 위한 습식 식각 공정시 채널층의 식각 손상을 방지할 수 있을 뿐만 아니라, 채널 실리콘층의 식각 손상을 방지하기 위한 완충 산화막을 형성할 필요가 없으므로 공정을 단순화할 수 있다. 게다가, 완충 산화막의 잔존물에 의한 선택 트랜지스터의 문턱 전압 상승을 방지할 수 있다. 또한, 선택 트랜지스터와 메모리 셀 트랜지스터사이에 배열되는 절연막을 셀 트랜지스터들사이에 배열되는 절연막보다 낮은 유전율을 갖는 물질을 사용하여, 노이즈 및 누설 전류를 방지할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어 져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본원 발명의 일 실시예에 따른 수직 구조를 갖는 비휘발성 메모리소자의 메모리 셀 어레이의 배열구조를 도시한 것이다.
도 1을 참조하면, 상기 메모리 셀 어레이(10)는 낸드(NAND)형 다수의 셀 스트링 유니트들(11)을 포함할 수 있다. 상기 다수의 셀 스트링 유니트들(11)은 열과 행의 매트릭스 형태로 배열될 수 있다. 메모리 셀 블록(13)은 동일 열 또는/및 동일 행에 배열되는 다수의 셀 스트링 유니트들(11)을 포함할 수 있다.
각 상기 셀 스트링 유니트(11)는 다수의 메모리 셀(MC1-MCn), 스트링 선택 트랜지스터(String Selecting Transistor; SST) 및 접지 선택 트랜지스터(Ground Selecting Transistor; GST)를 구비할 수 있다. 각 상기 셀 스트링 유니트(11)를 구성하는 상기 접지 선택 트랜지스터(GST), 상기 다수의 메모리 셀들(MC1-MCn) 및 상기 스트링 선택 트랜지스터(SST)는 수직하게 직렬 배열될 수 있다.
상기 각 메모리 셀 블록(13)의 제1 내지 제m열에 배열된 셀 스트링 유니트들(11)의 일측, 예를 들어 상기 스트링 선택 트랜지스터들(SST)의 드레인들에는 제1 내지 제m비트라인(BL1-BLm)이 연결되며, 상기 셀 스트링 유니트들(11)의 타측, 예를 들어 상기 접지 선택 트랜지스터들(GST)의 소오스들은 공통 소오스 라인(Common Source Line; CSL)에 공통 연결될 수 있다.
상기 메모리 셀들(MC1-MCn)은 상기 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)사이에 수직하게 직렬로 배열될 수 있다. 상기 메모리 셀들(MC1-MCn)중 동일 층상에 배열된 메모리 셀들의 게이트들에는 워드라인들(WL1-WLn)이 공통적으로 연결될 수 있다. 상기 워드라인들(WL1-WLn)의 구동에 따라 상기 메모리 셀들(MC1-MCn)에 데이터를 프로그램, 독출 및 소거할 수 있다.
상기 스트링 선택 트랜지스터(SST)은 제1 내지 제m비트라인들(BL1-BLm)과 상기 메모리 셀들(MC)사이에 배열될 수 있다. 각 상기 메모리 셀 블록(13)에 배열된 상기 스트링 선택 트랜지스터들(SST)은 게이트에 연결되는 제1 및 제2스트링 선택 라인(String Selecting Line; SSL1, SSL2)에 의해 상기 제1 내지 제m비트라인(BL1-BLm)과 상기 메모리 셀들(MC1-MCn)간의 데이터 전송을 제어할 수 있다. 도 1에는 스트링 선택 트랜지스터(SST)로 단일의 트랜지스터가 배열되었으나, 상기 비트라인(BL1-BLm)과 상기 메모리 셀들(MC1-MCn)사이에 1쌍의 트랜지스터들이 직렬로 배열되고 상기 1쌍의 트랜지스터들의 게이트들에 상기 제1 및 제2스트링 선택 라인(SSL1, SSL2)이 공통적으로 연결될 수 있다.
상기 접지 선택 트랜지스터(GST)은 상기 메모리 셀들(MC1-MCn)과 상기 공통 소오스 라인(CSL) 사이에 배열될 수 있다. 각 상기 메모리 셀 블록(13)에 배열된 상기 접지 선택 트랜지스터(GST)는 게이트에 연결되는 제1 및 제2접지 선택 라인(Ground Selecting Line; GSL1, GSL2)에 의해 상기 메모리 셀들(MC1-MCn)과 상기 공통 소오스 라인(CSL)간의 데이터 전송을 제어할 수 있다. 도 1에는 접지 선택 트랜지스터(GST)로 단일의 트랜지스터가 배열되었으나, 상기 메모리 셀들(MC1-MCn)과 상기 접지 선택 라인(GSL)사이에 1쌍의 트랜지스터들이 직렬로 배열되고 상기 1쌍의 트랜지스터들의 게이트들에 상기 스트링 선택 라인(GSL)이 공통적으로 연결될 수 있다.
도 2는 도 1의 비휘발성 메모리 소자의 개략적인 단면도를 도시한 것이다. 도 2는 도1의 비트라인 방향에서의 개략적 단면도를 도시한 것이다. 동일 열에 배열된 셀 스트링들에는 동일 비트라인이 연결되어야 하나, 이해를 돕기 위하여, 1쌍의 셀 스트링 유니트별로 비트라인이 배열되는 것을 도시한다.
도 1 및 도 2를 참조하면, 상기 비휘발성 메모리 소자는 기판(100)을 포함할 수 있다. 상기 기판(100)은 반도체 기판, 예를 들어 IV족 반도체 기판, III-V족 화합물 반도체 기판, 또는 II-VI족 산화물 반도체 기판을 포함할 수 있다. 예를 들어, IV족 반도체 기판은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판을 포함할 수 있다. 상기 기판(100)은 벌크 웨이퍼 또는 에피택셜층을 포함할 수 있다.
상기 기판(100)상에 상기 기판의 표면에 대하여 수직하게 확장되는 절연성 필라들(150)이 배열될 수 있다. 상기 각 절연성 필라들(150)의 저면 및 측면들을 둘러싸도록 반도체층(140)이 배열될 수 있다. 상기 반도체층(140)은 채널층으로 작용하며, 상기 기판(100)의 제1부분(100a)과 콘택되도록 형성될 수 있다.
셀 스트링 유니트들(11)이 상기 절연성 필라들(150)의 측면들에 배열된 상기 반도체층(140)상에 배열될 수 있다. 상기 절연성 필라들(150)의 양측에는 절연막들(120)이 상기 기판(100)의 상기 표면에 수직하게 적층되어 상기 반도체층(140) 의 일부분들을 노출시키는 측면 개구부들(137)을 한정할 수 있다.
상기 측면 개구부들(137)의 저면들 및 측면들에는 게이트 유전막들(160)이 배열되고, 상기 게이트 절연막들(160)상에는 상기 측면 개구부들(137)에 매립되는 게이트 전극들(170)이 형성될 수 있다. 상기 게이트 전극들(170)중 최하부 게이트 전극(170(GST))은 접지 선택 게이트 전극로 작용하고, 최상부 게이트 전극(170(SST))은 스트링 선택 게이트 전극으로 작용하며, 상기 최상부 게이트 전극(170(SST))과 상기 최하부 게이트 전극(170(GST))사이에 배열되는 중간 게이트 전극들(170(MC1)-170(MCn))은 메모리 셀 게이트 전극으로 작용할 수 있다.
상기 게이트 유전막들(160)은 도면상에는 도시되지 않았으나, 전하 터널링층들, 전하 저장층들 및 전하 차단들을 포함할 수 있다. 상기 전하 터널링층은 F-N 방식으로 전하를 전하 저장층으로 터널링시킬 수 있다. 상기 전하 저장층은 전하 트랩 타입으로 전하를 저장할 수 있다. 전하 차단층들은 고유전율(high-k) 유전물을 포함할 수 있다. 상기 게이트 유전막들(160)은 ONA(oxide-nitride-alumina) 또는 ONOA(oxide- nitride-oxide-alumina)을 포함할 수 있다.
상기 절연막들(120)중 상기 최상부 게이트 전극(170(SST))과 상기 최상부 게이트 전극(170(SST))에 인접한 메모리 셀 게이트 전극(MCn)사이에 배열된 상부 절연막과 상기 최하부 게이트 전극(170(GST))과 상기 최하부 게이트 전극(170(GST))사이에 배열된 메모리 셀 게이트 전극(170(MC1))사이에 배열된 하부 절연막의 두께(T1)은 상기 중간 게이트 전극들(170(MC1)-170(MCn))사이에 배열된 중간 절연막의 두께(T2)보다 큰 두께를 가질 수 있다.
상기 셀 스트링 유니드들(11)사이의 기판(100)의 제2부분(100b)이 노출되고, 상기 기판(100)의 상기 노출된 제2부분(100b)에는 불순물 영역(180)이 배열될 수 있다. 상기 불순물 영역(180)은 공통 소오스 영역을 포함할 수 있다. 상기 불순물 영역(180)은 도 2의 공통 소오스 라인(CSL)에 전기적으로 연결될 수 있다. 상기 채널층들과 콘택되도록 비트라인(190)이 배열될 수 있다.
제3 내지 도 10은 도 1 및 도 2의 본 발명의 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 반도체 기판(100)상에 희생막들(110)과 절연막들(120)을 교대로 순차 적층할 수 있다. 상기 희생막(110)이 최하부에 배열되어 상기 반도체 기판(100)상에 형성될 수 있다. 상기 절연막(120)이 최상부에 배열될 수 있다. 상기 희생막들(110)은 도 1 및 도 2의 셀 스트링 유니트(11)를 구성하는 상기 선택 트랜지스터들(SST, GST) 및 상기 메모리 셀들(MC1-MCn)의 수에 대응하여 적층될 수 있다.
상기 희생막들(110)은 상기 절연막들(120)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 절연막들(120)을 실리콘 나이트라이드막들을 포함할 수 있다. 상기 절연막(120)중 최하부 희생막상에 배열되는 하부 절연막 및 최상부 희생막 하부에 배열되는 상부 절연막의 두께들(T1)은 상기 하부 절연막 및 상기 상부 잘연막사이의 중간 절연막들의 두께들(T2)보다 두껍게 형성될 수 있다.
상기 희생막들(110)은 실리콘 옥사이드막들을 포함할 수 있다. 상기 희생막(110)은 셀 스트링 유니트(11)를 구성하는 상기 선택 트랜지스터들(SST, GST) 및 상기 메모리 셀들(MC1-MCn)의 사이즈에 대응하여 그 크기가 결정될 수 있다. 상기 희생막(110)중 최하부 희생막 및 최상부 희생막의 두께들(T3)은 상기 최하부 희생막 및 상기 최상부 희생막사이의 중간 희생막들의 두께들(T4)보다 두껍게 형성될 수 있다.
도 4를 참조하면, 상기 최상부 절연막(120)상에 감광막(미도시)을 형성할 수 있다. 상기 감광막은 채널 콘택이 형성될 상기 반도체 기판(100)의 제1부분들(100a)에 대응하는, 상기 최상부의 제2절연막(120)의 일부분들이 노출되도록 형성될 수 있다. 상기 감광막을 마스크로 하여 상기 희생막들(110)과 상기 절연막들(120)을 식각하여, 상기 희생막들(110) 및 상기 절연막들(120)에 걸쳐 제1개구부들(130)을 형성할 수 있다. 상기 제1개구부들(130)은 상기 반도체 기판(100)의 상기 제1부분들(100a)을 노출시켜 준다. 상기 감광막을 제거할 수 있다.
도 5를 참조하면, 상기 제1개구부들(130)의 저면들 및 측면들상에 채널층들(140)을 형성할 수 있다. 상기 채널층들(140)은 상기 제1개구부들(130)을 통해 노출된 상기 반도체 기판(100)의 상기 노출된 제1부분들(100a)과 콘택되도록 형성될 수 있다. 상기 채널층들(140)은 반도체층을 포함할 수 있다. 상기 반도체층들(140)은 폴리실리콘막을 포함할 수 있다. 상기 제1개구부들(130)이 완전히 매립되도록 상기 채널층(140)상에 절연성 필라들(150)을 형성할 수 있다. 상기 절연성 필라들(150)은 산화막을 포함할 수 있다.
도 6을 참조하면, 상기 최상부 절연막(120)과 상기 채널층들(140) 및 상기 절연성 필라들(150)상에 감광막(미도시)을 형성할 수 있다. 상기 감광막은 상기 절 연성 필라들(150)사이의 공통 소오스 영역이 형성될 상기 반도체 기판(100)의 제2부분(100b)에 대응하는, 상기 최상부 절연막(120)의 일부분을 노출시켜 줄 수 있다.
상기 감광막을 마스크로 하여 상기 절연막들(120)과 상기 희생막들(110)을 식각하여, 상기 제1부분들(100a)사이의 상기 반도체 기판(100)의 상기 제2부분(100b)을 노출시켜 주는 제2개구부(135)를 형성할 수 있다. 상기 제2개구부(135)의 형성에 따라 상기 희생막들(110)과 상기 절연막들(120)의 측면들을 노출시켜 줄 수 있다.
도 7을 참조하면, 상기 제2개구부(135)에 의해 노출되는 상기 희생막들(110)을 제거할 있다. 상기 희생막들(110)은 산화막 에천트를 이용한 습식 식각 공정을 통해 완전히 제거할 수 있다. 상기 희생막들(110)의 제거에 따라 상기 제2개구부(135)의 측면으로부터 확장되는 측면 개구부들(137)을 형성할 수 있다. 상기 측면 개구부들(137)은 상기 채널층들(140)의 일부분들과 상기 반도체 기판(100)의 제2부분(100b)에 접하는 제3부분(100c)을 노출시켜 줄 수 있다. 상기 측면 개구부들(137)은 후속 공정에서 형성될 워드라인의 형성 영역을 한정할 수 있다.
도 8을 참조하면, 상기 측면 개구부들(137)의 저면들 및 측면들, 상기 제2개구부들(135)에 의해 노출되는 상기 절연막들(120)의 측면들 그리고 상기 제2개구부(135)에 의해 노출되는 반도체 기판(100)의 제2부분(100b)상에 유전막(160a)을 형성할 수 있다. 상기 측면 개구부들(137) 및 상기 제2개구부(135)가 완전히 매립되도록 상기 유전막(160a)상에 도전막(170a)을 형성할 수 있다.
도 9를 참조하면, 상기 제2개구부(135)내의 상기 유전막(160a)과 상기 도전막(170a)을 식각하여 상기 게이트 유전막들(160)과 게이트 전극들(170)을 형성할 수 있다. 에치백 공정을 통해 상기 절연막들(120)의 측면 및 상기 반도체 기판(100)의 제2부분(100b)상에 배열된 상기 유전막(160a)과 상기 제2개구부(135)내의 상기 도전막(170a)을 식각할 수 있다. 상기 게이트 유전막들(160)은 상기 측면 개구부들(137)의 상기 저면 및 측면들상에 배열되고, 상기 게이트 전극들(170)은 상기 측면 개구부들(137)내에 완전히 매립되도록 상기 게이트 유전막들(160)상에 형성될 수 있다.
상기 각 게이트 유전막들(160)은 터널링층, 전하 저장층 및 전하 차단층을 포함할 수 있다. 상기 각 게이트 유전막들(160)은 ONA 또는 ONOA을 포함할 수 있다. 상기 게이트 전극들(170)은 도 1 및 도 2의 상기 접지 선택 트랜지스터들(GST)의 접지 선택 게이트 전극들(170(GST)), 상기 메모리 셀들(MC1-MCn)의 콘트롤 게이트 전극들(170(MC1)-170(MCn)) 및 상기 스트링 선택 트랜지스터들(SST)의 스트링 선택 게이트 전극들(170(SST))을 포함할 수 있다.
도 10을 참조하면, 상기 제2개구부(135)를 통해 노출된 상기 반도체 기판(100)의 상기 제2부분(100b)으로 불순물들(185)을 이온주입하여 불순물 영역(180)을 형성할 수 있다. 상기 불순물 영역(180)은 공통 소오스 영역으로 작용할 수 있다.
이어서, 비트라인 형성공정을 수행하여 상기 채널층들(140)과 콘택되는 비트라인들(190)을 상기 최상부 절연막(120)상에 형성할 수 있다.
도 11은 도 1의 본 발명의 다른 실시예에 따른 수직 구조를 갖는 비휘발성 메모리 소자의 단면도이다.
도 1, 도 2 및 도 11을 참조하면, 스트링 선택 트랜지스터(SST)의 스트링 선택 게이트 전극(170(SST))와 인접하는 메모리 셀 트랜지스터(MCn)의 콘트롤 게이트전극(170(MCn)사이에 그리고 접지 선택 트랜지스터(GST)의 게이트 전극들(170(GST))와 인접하는 메모리 셀 트랜지스터(MC1)의 콘트롤 게이트전극(170(MC1)사이에는 제2절연막들(125)이 배열될 수 있다. 상기 메모리 셀들(MC1-MCn)의 콘트롤 게이트 전극들(170(MC1)-170(MCn))사이 그리고 상기 스트링 게이트 전극들(170(SST))상에는 제1절연막들(121)이 배열될 수 있다.
상기 제1절연막들(121)과 상기 제2절연막들(125)은 층간 절연막을 포함할 수 있다. 상기 제2절연막들(125)의 두께(T1)의 두께는 상기 제1절연막들(120)의 두께(T2)보다 두꺼울 수 있다. 상기 제2절연막들(125)은 상기 제1절연막들(121)보다 낮은 유전율을 갖는 물질을 포함할 수 있다. 상기 제1절연막들(121)은 실리콘 나이트라이드막을 포함하고, 상기 제2절연막들(125)은 실리콘 옥시 나이트라이드막(SiON)을 포함할 수 있다.
도 11의 상기 비휘발성 메모리 소자는 도 2의 비활성 메모리 소자와절연막의 배열구조만이 상이하고, 제조방법은 도 3 내지 도 10과 동일하다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 개략적 블록도(block diagram)이다.
도 12을 참조하면, 비휘발성 메모리소자(50)는 메모리 셀 어레이(Memory Cell Array, 10), 페이지 버퍼/감지증폭기(page buffer, 20), Y-게이팅 회로(Y-Gating Circuitry, 30) 및 제어 및 디코더 회로(Control/Decoder Circuitry, 40)를 구비할 수 있다.
상기 메모리 셀 어레이(10)는 도 2 및 도 11의 비휘발성 메모리 소자를 포함할 수 있다. 상기 페이지 버퍼/감지증폭기(20)는 상기 메모리 셀 어레이(10)에 기록될 데이터, 또는 상기 메모리 셀 어레이(10)로부터 독출된 데이터를 증폭하고 임시적으로 저장할 수 있다.
상기 Y-게이팅 회로(30)는 상기 페이지 버퍼(20)에 저장된 데이터를 전송할 수 있다. 상기 제어 및 디코더 회로(40)는 외부로부터 커맨드(command, CMD) 및 어드레스를 입력 받아, 상기 메모리 셀 어레이(10)에 데이터를 기입 또는 상기 메모리 셀 어레이(10)로부터 데이터를 독출하기 위한 제어신호를 출력하고, 어드레스(address)를 디코딩(decoding)할 수 있다. 상기 제어 및 디코더 회로(40)는 도 1의 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드라인(WL1-WLn)으로 구동신호들을 제공할 수 있다.상기 제어 및 디코더 회로(40)는 상기 페이지 버퍼/감지증폭기(20)에 데이터 입출력을 위한 제어신호를 출력할 수 있고, 상기 Y-게이팅 회로(30)에 어드레스 정보를 제공할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 카드의 개략적 블럭도이다.
도 13을 참조하면, 메모리 카드(200)는 하우징(230) 내에 제어기(210)와 메모리(220)를 포함할 수 있다. 제어기(210)와 메모리(220)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(410)의 명령에 따라서, 메모리(220)와 제어기(210) 는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(200)는 메모리(220)에 데이터를 저장하거나 또는 메모리(220)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(220)는 도 2 및 도 11의 비휘발성 메모리 소자를 포함할 수 있다.
상기 메모리 카드(200)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(200)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.
도 14는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록이다.
도 14를 참조하면, 전자 시스템(300)은 프로세서(310), 메모리 칩(320), 입/출력 장치(330) 및 인터페이스(340)를 포함할 수 있다. 상기 프로세서(310)는 프로그램을 실행하고, 상기 입/출력 장치(330) 및 메모리 칩(320)을 제어할 수 있다. 상기 입/출력 장치(330)는 외부 장치 예를 들어, 개인용 컴퓨터 또는 네트워크 등과 상기 전자 시스템(300)간의 데이터 입력 또는 출력에 이용될 수 있다. 상기 인터페이스(340)는 상기 전자 시스템(340)과 외부 장치(미도시)간을 인터페이스하는데 사용될 수 있다. 상기 프로세서(310), 상기 메모리 칩(320), 상기 입/출력 장치(330) 및 상기 인터페이스(340)는 버스(350)를 이용하여 서로 데이터 통신을 할 수 있다.
예를 들어, 상기 전자 시스템(300)은 상기 메모리 칩(320)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예를 들어, 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
상기 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리소자의 메모리 셀 어레이의 배열구조를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리소자의 단면도이다.
도 3 내지 도 10은 도 3의 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리소자의 단면도이다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리소자의 개략적인 블록도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 카드의 개략적 블럭도이다.
도 14는 본 발명의 일 실시예에 따른 전자 시스템의 개략적 블럭도이다.

Claims (10)

  1. 반도체 기판상에 희생막들과 절연막들을 교대로 적층하고;
    상기 희생막들과 상기 절연막들을 식각하여 상기 반도체 기판의 제1부분을 노출시키는 제1개구부를 형성하며;
    상기 제1개구부의 저면 및 측면들상에 상기 제1부분과 콘택되는 채널층을 형성하고;
    상기 제1개구부가 매립되도록 상기 채널층상에 절연성 필라를 형성하며;
    상기 희생막들 및 상기 절연막들을 식각하여 상기 반도체 기판의 제2부분을 노출시키는 제2개구부를 형성하여, 상기 희생막들 및 상기 절연막들의 측면들을 노출시키고;
    상기 제2개구부를 통해 노출되는 상기 희생막들을 제거하여, 상기 제2개구부로부터 연장되어 상기 채널층들의 일부분들을 노출시키는 측면 개구부들을 형성하며;
    상기 측면 개구부들의 저면들 및 측면들상에 게이트 유전막들을 형성하고;
    상기 측면 개구부들이 매립되도록 상기 게이트 유전막들상에 게이트전극들을 형성하며; 및
    상기 제2개구부를 통해 상기 반도체 기판의 상기 노출된 제2부분으로 불순물을 이온주입하여 공통 접합 영역을 형성하는 것을 특징으로 하는 수직 구조를 갖는 비휘발성 메모리 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 게이트 전극은
    상기 측면 개구부중 최하부 측면 개구부에 배열된 접지 선택 게이트 전극;
    상기 측면 개구부중 최상부 측면 개구부에 배열된 스트링 선택 게이트 전극; 및
    상기 최상부 측면 개구부 및 상기 최하부 측면 개구부사이의 측면 개구부들에 배열된 메모리 셀 게이트 전극들을 포함하는 것을 특징으로 하는 수직 구조를 갖는 비휘발성 메모리 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 절연막들중 상기 스트링 선택 게이트 전극과 상기 메모리 셀 게이트 전극들중 상기 스트링 선택 게이트 전극에 인접한 메모리 셀 게이트 전극사이에 배열된 상부 절연막과 상기 접지 선택 게이트 전극과 상기 메모리 셀 게이트 전극들중 상기 접지 선택 게이트 전극에 인접한 메모리 셀 게이트 전극사이에 배열된 하부 절연막은, 상기 메모리 셀 게이트 전극들사이에 배열된 중간 절연막들보다 두꺼운 두께들을 갖는 것을 특징으로 하는 수직 구조를 갖는 비휘발성 메모리 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 희생막들은 상기 절연막들과 식각 선택비를 갖는 물질들을 포함하는 것을 특징으로 하는 수직 구조를 갖는 비활성 메모리 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 희생막들은 실리콘 옥사이드막들을 포함하고, 상기 절연막들은 실리콘 나이트라이드막들을 포함하는 것을 특징으로 하는 수직 구조를 갖는 비휘성 메모리 소자의 제조방법.
  6. 제2항에 있어서, 상기 절연막들중 상기 스트링 선택 게이트 전극과 상기 메모리 셀 게이트 전극들중 상기 스트링 선택 게이트 전극에 인접한 메모리 셀 게이트 전극사이에 배열된 상부 절연막과 상기 접지 선택 게이트 전극과 상기 메모리 셀 게이트 전극들중 상기 접지 선택 게이트 전극에 인접한 메모리 셀 게이트 전극사이에 배열된 하부 절연막은, 상기 상부 절연막과 상기 하부 절연막사이에 배열된 중간 절연막들보다 유전율이 낮은 물질들을 포함하는 것을 특징으로 하는 수직 구조를 갖는 비휘발성 메모리 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 상부 절연막과 상기 하부 절연막은 실리콘 옥시나이트라이드막들을 포함하고, 상기 중간 절연막들은 실리콘 나이트라이드막들을 포함하는 것을 특징으로 하는 수직 구조를 갖는 비활성 메모리 소자의 제조방법.
  8. 제 1 항에 있어서, 상기 게이트 유전막들을 형성하고 상기 게이트들을 형성하는 것은
    상기 측면 개구부들의 저면들 및 측면들, 상기 절연막들의 상기 제2개구부를 통해 노출된 상기 측면들 그리고 상기 반도체 기판의 상기 노출된 제2부분상에 유전막을 형성하고;
    상기 측면 개구부들 및 상기 제2개구부들이 매립되도록 상기 유전막상에 도전막을 형성하며; 및
    상기 유전막중 상기 제2개구부내의 상기 절연막들의 상기 측면상의 일부분들과 상기 도전막중 상기 제2개구부내의 일부분들이 제거되도록, 상기 유전막과 상기 도전막을 에치 백하여 상기 게이트 유전막들과 상기 게이트들을 형성하고, 상기 반도체 기판의 상기 제2부분을 노출시키는 것을 포함하는 것을 특징으로 하는 수직 구조를 갖는 비휘발성 메모리 소자의 제조방법.
  9. 제 8 항에 있어서, 상기 게이트 유전막은 ONA(oxide-nitride-aluminar) 또는 ONOA(oxide-nitride-aluminar)을 포함하는 것을 특징으로 하는 수직 구조를 갖는 비휘발성 메모리 소자의 제조방방법.
  10. 제 1 항에 있어서, 상기 채널층은 폴리실리콘막을 포함하는 것을 특징으로 하는 수직 구조를 갖는 비휘발성 메모리소자의 제조방법.
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