CN103765594B - 碳化硅半导体器件 - Google Patents

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Abstract

第一层（2）具有n型导电性。第二层（3）是外延形成在第一层（2）上并具有p型导电性的层。第三层（4）是形成在第二层（3）上并具有n型导电性的层。当施主型杂质的浓度被定义为ND，受主型杂质的浓度被定义为NA，并且在深度方向上从在第一层（2）和第二层（3）之间的界面朝向第一层（2）的位置被定义为D1时，满足1≤ND/NA≤50的D1为1μm或更小。设置栅极沟槽（6），其延伸穿过第三层（4）和第二层（3）以到达第一层（2），栅极绝缘膜（8）覆盖栅极沟槽（6）的侧壁。栅电极（9）嵌入在栅极沟槽（6）中并且在其间***有栅极绝缘膜（8）。

Description

碳化硅半导体器件
技术领域
本发明涉及一种碳化硅半导体器件，更特别地，涉及一种具有栅电极的碳化硅半导体器件。
背景技术
日本专利特开No.7-326755（专利文献1）公开了一种沟槽栅功率MOSFET（金属氧化物半导体场效应晶体管）。在这种MOSFET中，n型外延层和p型外延层依次堆叠在n+型单晶SiC衬底上。在p型外延层的表面的预定区域中，形成n+源区作为半导体区。而且，在p型外延层的表面的预定位置形成沟槽。这种沟槽延伸穿过n+源区和p型外延层以到达n型外延层，具有垂直于p型外延层的表面的侧面，并且具有平行于p型外延层的表面的底面。对于形成n+源区的方法来说，公开了利用掩膜材料在p型外延层上执行的离子注入方法。
引证文献列表
专利文献
PTL1：日本专利特开No.7-326755
发明内容
技术问题
上述公布文本并未陈述n型外延层和p型外延层之间的边界的详细形式。通常，当n型外延层和p型外延层依次堆叠时，会在n型外延层和p型外延层之间的边界附近形成具有彼此混合的施主型杂质和受主型杂质且因此彼此抵消的区域。边界的附近是由于pn结而将要形成耗尽层的区域。因此，当具有低有效杂质浓度的区域，即可能产生生成电流的区域在这种区域中形成得较厚时，由于生成电流的增加而将使泄漏电流较大。
同时，根据上述公布文本，通过将离子注入p型外延层的顶部而形成n+源区。因此，在注入之后，由离子注入导致的晶格缺陷会产生在p型外延层的面对n+源区的部分中。换言之，晶格缺陷在p型外延层和n+源区之间的边界附近的耗尽层中增加。这致使耗尽层中的生成电流的增大，这导致较大的泄漏电流。
而且，当借助离子注入形成n+源区时，用于其形成的一定量的施主型杂质也会被注入面对n+源区的p型外延层的该部分中。借助这种施主型杂质的抵消，受主型杂质的有效密度在p型外延层的面对n+源区的该部分中降低。因此，具有低有效杂质浓度的区域，即可能产生生成电流的区域，在p型外延层和n+源区之间的边界附近形成得较厚。因此，由于生成电流而造成泄漏电流变大。
已经提出本发明以解决上述问题，并且本发明的目的是提供一种具有较小泄漏电流的碳化硅半导体器件。
问题的解决手段
根据本发明一个方面的碳化硅半导体器件包括碳化硅层、栅极绝缘膜以及栅电极。碳化硅层包括第一至第三层。第一层具有n型导电性。第二层外延形成在第一层上并且具有p型导电性。第三层设置在第二层上并且具有n型导电性。ND被定义为表示碳化硅层中的施主型杂质的浓度，并且NA被定义为表示碳化硅层中的受主型杂质的浓度。D1被定义为表示第一层中在深度方向上离开第一层和第二层之间的界面的位置。满足1≤ND/NA≤50的D1在距该界面1μm以内。碳化硅层设置有延伸穿过第三层和第二层以到达第一层的栅极沟槽。栅极绝缘膜覆盖栅极沟槽的侧壁。栅电极嵌入在栅极沟槽中并且在栅电极和栅极沟槽之间***有栅极绝缘膜。
根据该一个方面中的碳化硅半导体器件，其中满足1≤ND/NA≤50的D1在1μm以内。因此，施主型杂质浓度与受主型杂质浓度的比率随在深度方向上距第一和第二层之间的边界进入第一层的深度更深而充分急剧地增大。因此，可以避免具有低有效杂质浓度的区域在第一层的面对第二层的部分中形成得较厚。换言之，可以避免可能产生生成电流的区域形成得较厚。以此方式，可以抑制碳化硅半导体器件中的泄漏电流。
根据本发明另一方面的碳化硅半导体器件包括碳化硅层、栅极绝缘膜以及栅电极。碳化硅层包括第一至第三层。第一层具有n型导电性。第二层设置在第一层上并且具有p型导电性。第三层外延形成在第二层上并且具有n型导电性。ND被定义为表示碳化硅层中的施主型杂质的浓度，并且NA被定义为表示碳化硅层中的受主型杂质的浓度。D2被定义为表示第二层中在深度方向上离开第二层和第三层之间的界面的位置。满足1≤NA/ND≤100的D2在距该界面1μm以内。碳化硅层设置有延伸穿过第三层和第二层以到达第一层的栅极沟槽。栅极绝缘膜覆盖栅极沟槽的侧壁。栅电极嵌入在栅极沟槽中并且在栅电极和栅极沟槽之间***有栅极绝缘膜。
根据该另一方面中的碳化硅半导体器件，外延形成具有n型导电性的第三层。因此，无需执行用于为第三层提供n型导电性的离子注入。因此，可以避免由离子注入导致的晶格缺陷形成在第二层的面对第三层的部分中。以此方式，在第二和第三层之间的边界附近的耗尽层中限制了由晶格缺陷导致的生成电流。以此方式，可以抑制碳化硅半导体器件中的泄漏电流。
而且，其中满足1≤NA/ND≤100的D2在1μm以内。因此，受主型杂质浓度与施主型杂质浓度的比率随在深度方向上距第二和第三层之间的边界进入第二层的深度更深而充分急剧地增大。因此，可以避免具有低有效杂质浓度的区域在第二层的面对第三层的部分中形成得较厚。换言之，可以避免可能产生生成电流的区域形成得较厚。以此方式，可以抑制碳化硅半导体器件中的泄漏电流。
根据本发明又一方面的碳化硅半导体器件包括碳化硅层、栅极绝缘膜以及栅电极。碳化硅层包括第一至第三层。第一层具有n型导电性。第二层外延形成在第一层上并且具有p型导电性。第三层外延形成在第二层上并且具有n型导电性。ND被定义为表示碳化硅层中的施主型杂质的浓度，并且NA被定义为表示碳化硅层中的受主型杂质的浓度。D1被定义为表示第一层中在深度方向上离开第一层和第二层之间的界面的位置。满足1≤ND/NA≤50的D1在距该界面1μm以内。D2被定义为表示第二层中在深度方向上离开第二层和第三层之间的界面的位置。其中满足1≤NA/ND≤100的D2在距该界面1μm以内。碳化硅层设置有延伸穿过第三层和第二层以到达第一层的栅极沟槽。栅极绝缘膜覆盖栅极沟槽的侧壁。栅电极嵌入在栅极沟槽中并且在栅电极和栅极沟槽之间***有栅极绝缘膜。
根据该又一方面中的碳化硅半导体器件，外延形成具有n型导电性的第三层。因此，无需执行用于为第三层提供n型导电性的离子注入。因此，可以避免由离子注入导致的晶格缺陷形成在第二层的面对第三层的部分中。以此方式，在第二和第三层之间的边界附近的耗尽层中限制了由晶格缺陷导致的生成电流。以此方式，可以抑制碳化硅半导体器件中的泄漏电流。
而且，其中满足1≤ND/NA≤50的D1在1μm以内。因此，施主型杂质浓度与受主型杂质浓度的比率随在深度方向上距第一和第二层之间的边界进入第一层的深度更深而充分急剧地增大。因此，可以避免具有低有效杂质浓度的区域在第一层的面对第二层的部分中形成得较厚。换言之，可以避免可能产生生成电流的区域形成得较厚。以此方式，可以抑制碳化硅半导体器件中的泄漏电流。
而且，其中满足1≤NA/ND≤100的D2在1μm以内。因此，受主型杂质浓度与施主型杂质浓度的比率随在深度方向上距第二和第三层之间的边界进入第二层的深度更深而充分急剧地增大。因此，可以避免具有低有效杂质浓度的区域在第二层的面对第三层的部分中形成得较厚。换言之，可以避免可能产生生成电流的区域形成得较厚。以此方式，可以抑制碳化硅半导体器件中的泄漏电流。
应当注意，“外延形成并具有p型导电性的层”的表述方式旨在指示与外延生长同时地添加用于提供p型导电性的受主型杂质的层。还应注意，“外延形成并具有n型导电性的层”的表述方式旨在指示与外延生长同时地添加用于提供n型导电性的施主型杂质的层。
优选地，栅极沟槽的侧壁相对于碳化硅层的主面形成不小于50°且不大于70°的角度。优选地，碳化硅层具有六方晶形和立方晶形之一。当碳化硅层具有六方晶形时，栅极沟槽的侧壁基本上包括{0-33-8}面和{0-11-4}面之一。当碳化硅层具有立方晶形时，栅极沟槽的侧壁基本上包括{100}面。
发明的有益效果
根据本发明，可以获得具有小泄漏电流的碳化硅半导体器件。
附图说明
图1是示出本发明一个实施例中的碳化硅半导体器件的截面示意图。
图2是示出在图1中所示的碳化硅半导体器件中设置的碳化硅层的示例性杂质浓度分布曲线的图示。
图3是用于说明制造图1中所示的碳化硅半导体器件的方法的截面示意图。
图4是用于说明制造图1中所示的碳化硅半导体器件的方法的截面示意图。
图5是用于说明制造图1中所示的碳化硅半导体器件的方法的截面示意图。
图6是用于说明制造图1中所示的碳化硅半导体器件的方法的截面示意图。
图7是用于说明制造图1中所示的碳化硅半导体器件的方法的截面示意图。
图8是用于说明制造图1中所示的碳化硅半导体器件的方法的截面示意图。
图9是用于说明制造图1中所示的碳化硅半导体器件的方法的截面示意图。
图10是用于说明制造图1中所示的碳化硅半导体器件的方法的截面示意图。
图11是用于说明制造图1中所示的碳化硅半导体器件的方法的截面示意图。
图12是用于说明制造图1中所示的碳化硅半导体器件的方法的截面示意图。
图13是用于说明制造图1中所示的碳化硅半导体器件的方法的截面示意图。
图14是示出图1中所示的碳化硅半导体器件的变型的截面示意图。
图15是碳化硅层的侧壁的一部分的放大截面示意图。
具体实施方式
下文说明参考附图的本发明的一个实施例。应当注意，在下述附图中，相同或相应的部分由相同附图标记指定并且不再赘述。而且，对于本说明书中的晶体学描述来说，单独的晶向由[]表示，组晶向由<>表示，并且单独的晶面由（）表示，并且组晶面由{}表示。此外，负指数应当是是由置于数字上的“-”（横杠）来晶体学指示，但在本说明书中其可以由置于数字之前的负号来指示。
参考图1，本实施例中的碳化硅半导体器件是垂直型MOSFET，其是采用具有倾斜侧壁的栅极沟槽的垂直型器件。这种半导体器件包括：具有n型导电性的衬底1；以及外延形成在衬底1的主面（附图中的顶表面）上的碳化硅层。
衬底1由六方晶形的碳化硅制成或由立方晶形的碳化硅制成。衬底1的主面优选对应于{000-1}面或相对于{000-1}面倾斜几度的面。更优选地，其主面对应于（000-1）面或相对于（000-1）面倾斜几度的面。
相应地，外延形成在衬底1上的碳化硅层也由六方晶形的碳化硅或立方晶形的碳化硅制成，并且具有类似的主面。碳化硅层包括：具有n型导电性的击穿电压保持层2（第一层）；具有p型导电性的p型体层3（第二层）；具有n型导电性的n型源极接触层（第三层）；以及具有p型导电性的接触区5。
击穿电压保持层2是外延形成在衬底1的一个主面上的n型层。p型体层3是形成在击穿电压保持层2上的p型层。n型源极接触层4中的每一个是外延形成在p型体层3上的n型层。p型的接触区5借助离子注入形成，以便由n型源极接触层4围绕。
而且，这种半导体器件包括栅极绝缘膜8、栅电极9、层间绝缘膜10、源电极12、源极布线电极13、漏电极14以及背侧保护电极15。
通过移除n型源极接触层4、p型体层3以及击穿电压保持层2的一部分，形成栅极沟槽6。换言之，碳化硅层设置有延伸穿过n型源极接触层4和p型体层3以到达击穿电压保持层2的栅极沟槽6。栅极沟槽6具有相对于衬底1的主面（附图中的顶表面）倾斜的侧壁。换言之，栅极沟槽6的侧壁相对于碳化硅层的主面（附图中的顶表面）倾斜。优选地，栅极沟槽6的各个侧壁都相对于碳化硅层的主面形成不小于50°且不大于70°的角度。例如，在衬底1是六方晶形的情况下，由碳化硅层中的倾斜侧壁围绕的突起部分（n型源极接触层4和接触区5的顶部）中的每一个都具有六边形平面形状。同时，在衬底1是立方晶形的情况下，突起部分例如具有四边形形状。
栅极沟槽6的内壁，即侧壁和底壁由栅极绝缘膜8覆盖。栅极绝缘膜8在n形源极接触层4中的每一个的顶表面上延伸。栅电极9嵌入在栅极沟槽6中并且在其间***有栅极绝缘膜8。栅电极9具有与栅极绝缘膜8在n形源极接触层4中的每一个的顶表面上的部分的顶表面等高的顶表面。
层间绝缘膜10形成为覆盖栅电极9以及栅极绝缘膜8在n形源极接触层4中的每一个的顶表面上的部分。通过移除层间绝缘膜10以及栅极绝缘膜8的一部分，形成开口11以暴露部分n型源极接触层4和p型接触区5。源电极12形成为与n型源极接触层4的一部分以及p型接触区5接触，以便填充开口11的内部。源极布线电极13形成为与源电极12的顶表面接触，以便在层间绝缘膜10的顶表面上延伸。而且，漏电极14形成在衬底1的与其上形成击穿电压保持层2的主面相反的背面上。这种漏电极14是欧姆电极。漏电极14具有与其面对衬底1的表面相反且其上形成背侧保护电极15的表面。
以下参考图2，下文说明上述碳化硅层的示例性杂质浓度分布曲线。垂直轴表示每单位体积的杂质浓度N。其中的实线表示施主型杂质的浓度ND。其中的虚线表示受主型杂质的浓度NA。水平轴表示距离碳化硅层的正面（附图中n型源极接触层4的顶表面）的深度DP。区域L3对应于n型源极接触层4（第三层），区域L2对应于p型体层3（第二层），并且区域L1对应于击穿电压保持层2（第一层）。
浓度ND和NA在深度DP＝I1处彼此相等，并且对应于区域L1和L2之间的边界（击穿电压保持层2和p型体层3之间的界面）。换言之，满足ND/NA＝1。随着深度DP从深度I1开始变深，ND/NA增大。当深度DP＝E1时，ND/NA达到50。因此，假设区域L1中离开区域L1和L2之间的边界的位置是D1（图1中的箭头），则满足1≤ND/NA≤50的位置D1处于差El-Il以内。差El-Il是1μm或更小，优选地，0.2μm或更小。
借助这种构造，ND/NA随深度从区域L1和L2之间的边界（即击穿电压保持层2和p型体层3之间的界面）进入区域L1的深度I1的增大而充分地急剧增大。因此，可以避免击穿电压保持层2面对p型体层3的部分中的具有低有效杂质浓度的区域形成得较厚。换言之，可以避免其中可能产生生成电流的区域形成得较厚。以此方式，可以抑制碳化硅半导体器件中的泄漏电流。
1μm或更小，优选0.2μm或更小的差E1-I1，如上所述可以通过在充分可控的条件下在区域L2中外延形成p型体层3而实现。在这种情况下，在外延生长过程中添加用于为p型体层3提供p型导电性的受主型杂质。因此，无需执行用于为p型体层3提供p型导电性的离子注入。因此，可以避免由离子注入造成的晶格缺陷形成在击穿电压保持层2的面对p型体层3的部分中。以此方式，在击穿电压保持层2和p型体层3之间的边界附近的耗尽层中限制由晶格缺陷导致的生成电流。因此可以抑制碳化硅半导体器件中的泄漏电流。
浓度ND和NA在深度DP＝I2处彼此相等，其对应于区域L2和L3之间的边界（p型体层3和n型源极接触层4之间的界面）。换言之，满足NA/ND=1。随着深度DP从深度I2变深，NA/ND增大。当深度DP＝E2时，NA/ND达到100。因此，假设区域L2中离开区域L2和L3之间的边界的位置是D2（参见图1中的箭头），则满足1≤NA/ND≤100的位置D2处于差E2-I2以内。差E2-I2是1μm或更小，优选地，0.2μm或更小。
借助这种构造，NA/ND随深度从区域L2和L3之间的边界（即p型体层3和n型源极接触层4之间的界面）进入区域L2的深度I2的增大而充分地急剧增大。因此，可以避免p型体层3的面对n型源极接触层4的部分中的具有低有效杂质浓度的区域形成得较厚。换言之，可以避免其中可能产生生成电流的区域形成得较厚。以此方式，可以抑制碳化硅半导体器件中的泄漏电流。
1μm或更小，优选0.2μm或更小的差E2-I2，如上所述可以通过在充分可控的条件下在区域L3中外延形成n型源极接触层4而实现。在这种情况下，在外延生长过程中添加用于为n型源极接触层4提供n型导电性的施主型杂质。因此，无需执行用于为n型源极接触层4提供n型导电性的离子注入。因此，可以避免由离子注入造成的晶格缺陷形成在p型体层3的面对n型源极接触层4的部分中。以此方式，在p型体层3和n型源极接触层4之间的边界附近的耗尽层中限制由晶格缺陷导致的生成电流。以此方式，可以抑制碳化硅半导体器件中的泄漏电流。
而且，在图1中所示的半导体器件中，在构成p型体层3等的碳化硅的晶形是六方的情况下，栅极沟槽6的各个侧壁都倾斜并且基本上对应于{0-33-8}面和{0-11-4}面之一。而且，在构成p型体层3等的碳化硅的晶形是立方的情况下，栅极沟槽6的倾斜侧壁基本上对应于{100}面。如从图1中所看出，对应于所谓的“半极化面”的各个侧壁可以用作沟道区，其是半导体器件的有源区。因为各个侧壁由此对应于稳定的晶面，因此与另一晶面（例如（0001）面）用于沟道区的情况相比，在这种侧壁用于沟道区的情况下可以充分降低泄漏电流并且可以获得更高的击穿电压。
下文简要说明半导体器件的操作。参考图1，当等于或小于阈值的电压施加至栅电极9时，即当半导体器件处于截止状态时，n型导电性的p型体层3和击穿电压保持层2反向偏置。因此，其处于非导通态。另一方面，当栅电极9被馈送有正电压时，反型层形成在p型体层3的与栅极绝缘膜8接触的区域附近的沟道区中。因此，n型接触层4和击穿电压保持层2彼此电连接。因此，电流在源电极12和漏电极14之间流动。
参考图3至图13，下文说明制造本实施例中的图1的碳化硅半导体器件的方法。
首先，参考图3，在由碳化硅制成的衬底1的主面上，形成具有n型导电性的碳化硅的外延层。外延层作为击穿电压保持层2。借助采用CVD（化学气相沉积）方法的外延生长形成击穿电压保持层2，该方法例如使用硅烷（SIH4）和丙烷（C3H8）的混合气体作为原料气体，并且使用氢气（H2）作为载气。在这种情况下，优选的是例如引入氮（N）或磷（P）作为n型导电性的杂质。这种击穿电压保持层2包含例如不小于5×1015cm-3且不大于5×1016cm-3的浓度的施主型杂质。
随后，如图4中所示，形成具有p型导电性的碳化硅的外延层。外延层作为p型体层3。借助采用CVD方法的外延生长形成p型体层3，该CVD方法例如使用硅烷和丙烷的混合气体作为原料气体，并且使用氢气作为载气。在这种情况下，优选的是例如引入铝（Al）作为p型导电性的杂质。
随后，如图5中所示，形成具有n型导电性的碳化硅的外延层。外延层的一部分作为n型源极接触层4。这种外延生长采用CVD方法，该CVD方法例如使用硅烷和丙烷的混合气体作为原料气体并且使用氢气作为载气。在这种情况下，优选的是例如引入磷作为n型导电性的杂质。
随后，如图6中所示，在n型源极接触层4上，即碳化硅层的主面（附图中的顶表面）上，借助沉积方法形成掩膜层17。这里，沉积方法是指特征在于用于将要形成的膜的所有材料都是外部供应的方法。因此，沉积方法不包括热氧化方法，即采用将已经存在于将要形成的膜中的区域中的元素作为一部分材料的方法。可用的沉积方法的实例包括：CVD方法、溅射方法或阻性加热沉积方法。优选地，通过沉积包含氧化硅、氮化硅、氧化铝、氮化铝和氮化镓中的至少一种的材料执行形成掩膜层17的步骤。
随后，如图7中所示，图案化掩膜层17。例如借助光刻方法图案化掩膜层17。应当注意，掩膜层17具有开口图案，开口图案例如具有不小于0.1μm且不大于2μm的宽度。
随后，如图8中所示，利用掩膜层17作为掩膜，借助具有溅射效果（物理蚀刻效果）的蚀刻移除n型源极接触层4、p型体层3以及击穿电压保持层2的一部分。一种示例性、可用的蚀刻方法是离子研磨或反应离子蚀刻（RIE），特别地，感应耦合等离子体（ICP）RIE。具体而言，例如，可以采用使用SF6或SF6和O2的混合气体作为反应气体的ICP-RIE。借助这种蚀刻，在将要形成栅极沟槽6的区域中形成图1中所示的栅极沟槽6之前，可以形成具有都基本上垂直于衬底1的主面的侧壁的沟槽16。
随后，如图9中所示，执行热蚀刻。具体而言，在将碳化硅层暴露于反应气体时加热碳化硅层。以此方式，在击穿电压保持层2、p型体层3以及n型源极接触层4的每一个中展现预定晶面。换言之，热蚀刻图8中所示的垂直沟槽16的侧壁，由此形成如图9中所示的具有相对于衬底1的主面倾斜的侧壁20的栅极沟槽6。
为了形成预定晶面，优选的是使用氧气和氯气的混合气体作为反应气体。在供应混合气体时，氧气的流量与氯气的流量的比率优选设定为不小于0.1且不大于2.0，更优选不小于0.25。应当注意，反应气体可以包含除氯气和氧气之外的载气。一种示例性、可用的载气是氮气（N2）、氩气、氦气等等。
而且，热蚀刻中的热处理温度优选地被设定为不小于700°C且不大于1200°C。当热处理温度不小于700°C时，可以确保对于SiC的约70μm/hr的蚀刻速度。其温度下限更优选地为800°C或更大，进一步优选地为900°C或更大。其温度的上限更优选1100°C或更小，进一步优选1000°C或更小。在这种情况下，当氧化硅、氮化硅、氧化铝、氮化铝或氮化镓用作掩膜层17的材料时，可以使SiC对掩膜层17的材料的蚀刻选择性非常大。因此，可以避免掩膜层17在SiC的蚀刻过程中磨损。
应当注意，展现在各个侧壁20处的晶面例如对应于{0-33-8}面。即，在上述条件的蚀刻中，栅极沟槽6的侧壁20自发形成为对应于{0-33-8}面，其是允许最慢蚀刻速率的晶面。因此，获得图9中所示的结构。应当注意，构成侧壁20的晶面可以是{0-11-4}面。而且，在构成击穿电压保持层2等的碳化硅的晶体形是立方晶的情况下，构成侧壁20的晶面可以对应于{100}面。优选地，对于{0-33-8}面来说，使用（0-33-8）面。对于{0-11-4}面来说，使用（0-11-4）面。
如果在垂直沟槽16的侧壁中存在损伤层，则可以通过执行热蚀刻步骤足够长的时间来移除损伤层。为了更确实地移除损伤层，优选的是将垂直沟槽16的侧壁热蚀刻0.1μm或更大的深度。
随后，借助诸如蚀刻的适当方法移除掩膜层17。以此方式，形成栅极沟槽6。
此后，使用光刻方法和干蚀刻形成具有预定图案，例如具有约1μm厚度的SiO2膜的离子注入掩膜（未示出），以便从栅极沟槽6的内部延伸至n型源极接触层4的各个顶表面上。对于离子注入掩膜来说，可以使用具有与栅极沟槽6的底部以及n型源极接触层4的顶表面的一部分一致的开口图案的掩膜。通过使用这种离子注入掩膜作为掩膜而注入p型导电性的杂质的离子，电场缓和层7形成在栅极沟槽6的底部，并且p型导电性的接触层5形成在n型源极接触层4的一部分的区域中的每一个处。此后移除离子注入掩膜。因此，获得图10中所示的结构。
随后，执行活化退火步骤以活化借助上述离子注入而注入的杂质。在这种活化退火步骤中，在由碳化硅制成的外延层的表面上不形成任何特殊盖层的情况下执行退火处理。这里，本发明人已经发现在采用上述{0-33-8}面的情况下，即使在其表面上不形成诸如盖层的保护膜的情况下执行活化退火处理，表面特性也决不会退化并且可以维持充分的表面平整度。因此，可以省略常规所需的在活化退火处理之前形成保护膜（盖层）的步骤，并且直接执行活化退火步骤。应当注意，可以在执行活化退火步骤之前形成上述盖层。替代地，例如，在执行活化退火处理之前，盖层可以仅设置在n型源极接触层4和p型接触区5的顶表面上。
随后，如图11中所示，栅极绝缘膜8形成为从栅极沟槽6的内部延伸至n型源极接触层4和p型接触区5的顶表面上。因此，栅极绝缘膜形成在栅极沟槽6的侧壁上。对于栅极绝缘膜8来说，例如可使用通过热氧化由碳化硅制成的外延层而获得的氧化膜（氧化硅膜）。
随后，如图12中所示，栅电极9形成在栅极绝缘膜8上以便填充栅极沟槽6的内部。对于形成栅电极9的方法来说，例如可以使用以下方法。首先，例如，使用低压CVD方法形成由其中加入杂质的多晶硅制成的导体膜。随后，使用诸如回蚀方法或CMP（化学机械抛光）方法的适当方法移除导体膜的形成在除栅极沟槽6的内部之外的区域上的部分。因此，保留填充栅极沟槽6的导体膜以构成栅电极9。
随后，层间绝缘膜10（参见图13）形成为覆盖栅电极9的顶表面以及栅极绝缘膜8暴露在p型接触区5上的顶表面。层间绝缘膜可以由任何材料制成，只要其绝缘即可。而且，使用光刻方法将具有图案的光刻胶膜形成在层间绝缘膜10上。光刻胶膜（未示出）设置有形成为与p型接触区5上的区域一致的开口图案。
利用这种光刻胶膜作为掩膜，借助蚀刻移除层间绝缘膜10和栅极绝缘膜8的一部分。因此，开口11（参见图13）形成为延伸穿过层间绝缘膜10和栅极绝缘膜8。开口11中的每一个都具有暴露n型源极接触层4的一部分和p型接触区5的底部。随后，形成用作源电极12（参见图13）的导体膜以填充开口11的内部并覆盖上述光刻胶膜的顶表面。随后，利用化学溶液等移除光刻胶膜，由此同时移除（剥离）导体膜形成在光刻胶膜上的部分。因此，填充开口11内部的导体膜构成源电极12。这种源电极12是与p型接触区5和n型源极接触层4形成欧姆接触的欧姆电极。
而且，在衬底1的背面（与其上形成击穿电压保持层2的主面相反的表面）上形成漏电极14（参见图13）。漏电极14可以由任何材料制成，只要其允许与衬底1欧姆接触即可。以此方式，获得图13中所示的结构。此后，执行热处理以降低接触电阻并实现优良的欧姆接触。例如，在Ar气氛下，在1000°C下执行5分钟的热处理。
随后，采用诸如溅射方法的适当方法形成源极布线电极13（参见图1）以及背侧保护电极15（参见图1）。源极布线电极13与源电极12的顶表面接触，并且在层间绝缘膜10的顶表面上延伸。背侧保护电极15形成在漏电极14的表面上。因此获得图1中所示的半导体器件。
随后，参考图14，将说明图1中所示的半导体器件的一个变型。图14中所示的半导体器件基本上具有与图1中所示的半导体器件相同的构造，但与其不同之处在于栅极沟槽6的形状。具体而言，在图14中所示的半导体器件中，栅极沟槽6具有V型截面形状。而且，从不同点来看，图14中所示的栅极沟槽6具有相对于衬底1的主面倾斜的、彼此相对的、并在它们的下部彼此直接连接的侧壁。在栅极沟槽6的底部（彼此连接的相对侧壁的底部处的部分），形成电场缓和区7。
借助如此构造的半导体器件，可以提供与图1中所示的半导体器件相同的效果。而且，在图14中所示的半导体器件中，栅极沟槽6不具有图1中所示的平坦底面。因此，图14中所示的栅极沟槽6具有比图1中所示的栅极沟槽6窄的宽度。因此，图14中所示的半导体器件与图1中所示的半导体器件相比可以减小其尺寸。这在实现半导体器件的更微小的设计以及更高的集成度方面是有利的。
在本说明书中，栅极沟槽6的各个侧壁20对应于{0-33-8}面、{0-11-4}面以及{100}面之一的情况包括存在构成栅极沟槽6的侧壁的多个晶面并且多个晶面包括{0-33-8}面、{0-11-4}面以及{100}面之一的情况。下文具体描述并说明栅极沟槽6的侧壁对应于{0-33-8}面的情况。
而且，在本发明中，{0-33-8}面还包括例如在如图15中所示的栅极沟槽6的侧壁中微观地交替设置平面56a（第一平面）和平面56b（第二平面）而构成的化学稳定平面。平面56a具有{0-33-8}的面取向，而连接至平面56a的平面56b具有不同于平面56a的面取向。这里，术语“微观地”是指“微小到至少约为原子间距的两倍的尺寸的程度”。优选地，平面56b具有{0-11-1}的面取向。而且，图15中的平面56b例如具有两倍于Si原子（或C原子）的原子间距的长度（宽度）。
而且，在沟槽的侧壁对应于{0-11-4}面的情况下，本发明中的{0-11-4}面还包括通过如图15中所示微观地交替设置平面56a（第一平面）和平面56b（第二平面）而构成的化学稳定平面。平面56a具有{0-11-4}的面取向，而连接至平面56a的平面56b具有不同于平面56a的面取向。而且，在沟槽的侧壁对应于{100}面的情况下，本发明中的{100}面还包括由例如图15中所示微观地交替设置的平面56a（第一平面）和平面56b（第二平面）构成的化学稳定平面。平面56a具有{100}的面取向，而连接至平面56a的平面56b具有不同于平面56a的面取向。
而且，栅极沟槽6的侧壁可以包括六方晶形的碳化硅中的六褶对称等效面取向的至少两个面。
本文公开的实施例在任何方面都是说明性且非限制性的。本发明的范围由权利要求项限定，而不是由上述实施例限定，并且旨在涵盖等效于权利要求项的范围和含义范围内的任何变型。
附图标记列表
1：衬底；2：击穿电压保持层；3：p形体层；4：n形源极接触层；5：接触区；6：栅极沟槽；7：电场缓和区；8：栅极绝缘膜；9：栅电极；10：层间绝缘膜；11：开口；12：源电极；13：源极布线电极；14：漏电极；15：背侧保护电极；16：垂直沟槽；17：掩膜层；20：侧壁。

Claims (5)

1.一种碳化硅半导体器件，包括：
碳化硅层，所述碳化硅层包括具有n型导电性的第一层(2)、外延形成在所述第一层上并且具有p型导电性的第二层(3)以及设置在所述第二层上并且具有n型导电性的第三层(4)，假设ND被定义为表示所述碳化硅层中的施主型杂质的浓度，NA被定义为表示所述碳化硅层中的受主型杂质的浓度，并且在所述第一层中的下述区域内ND/NA的值从1增加到50，所述区域是距所述第一层和所述第二层之间的界面1μm以内，所述碳化硅层设置有延伸穿过所述第三层和所述第二层以到达所述第一层的栅极沟槽(6)；
栅极绝缘膜(8)，所述栅极绝缘膜(8)覆盖所述栅极沟槽的侧壁；以及
栅电极(9)，所述栅电极(9)嵌入在所述栅极沟槽中并且在所述栅电极和所述栅极沟槽之间***有所述栅极绝缘膜。
2.一种碳化硅半导体器件，包括：
碳化硅层，所述碳化硅层包括具有n型导电性的第一层(2)、设置在所述第一层上并且具有p型导电性的第二层(3)以及外延形成在所述第二层上并且具有n型导电性的第三层(4)，假设ND被定义为表示所述碳化硅层中的施主型杂质的浓度，NA被定义为表示所述碳化硅层中的受主型杂质的浓度，并且在所述第二层中的下述区域内NA/ND的值从1增加到100，所述区域是距所述第二层和所述第三层之间的界面1μm以内，所述碳化硅层设置有延伸穿过所述第三层和所述第二层以到达所述第一层的栅极沟槽(6)；
栅极绝缘膜(8)，所述栅极绝缘膜(8)覆盖所述栅极沟槽的侧壁；以及
栅电极(9)，所述栅电极(9)嵌入在所述栅极沟槽中并且在所述栅电极和所述栅极沟槽之间***有所述栅极绝缘膜。
3.一种碳化硅半导体器件，包括：
碳化硅层，所述碳化硅层包括具有n型导电性的第一层(2)、外延形成在所述第一层上并且具有p型导电性的第二层(3)以及外延形成在所述第二层上并且具有n型导电性的第三层(4)，假设ND被定义为表示所述碳化硅层中的施主型杂质的浓度，NA被定义为表示所述碳化硅层中的受主型杂质的浓度，在所述第一层中的下述区域内ND/NA的值从1增加到50，所述第一层中的所述区域是距所述第一层和所述第二层之间的界面1μm以内，并且在所述第二层中的下述区域内NA/ND的值从1增加到100，所述第二层中的所述区域是距所述第二层和所述第三层之间的界面1μm以内，所述碳化硅层设置有延伸穿过所述第三层和所述第二层以到达所述第一层的栅极沟槽(6)；
栅极绝缘膜(8)，所述栅极绝缘膜(8)覆盖所述栅极沟槽的侧壁；以及
栅电极(9)，所述栅电极(9)嵌入在所述栅极沟槽中并且在所述栅电极和所述栅极沟槽之间***有所述栅极绝缘膜。
4.根据权利要求1-3中的任何一项所述的碳化硅半导体器件，其中，所述栅极沟槽的所述侧壁相对于所述碳化硅层的主面形成不小于50°且不大于70°的角度。
5.根据权利要求1-3中的任何一项所述的碳化硅半导体器件，其中，所述碳化硅层具有六方晶形和立方晶形之一，当所述碳化硅层具有六方晶形时，所述栅极沟槽的所述侧壁包括{0-33-8}面和{0-11-4}面之一，并且当所述碳化硅层具有立方晶形时，所述栅极沟槽的所述侧壁包括{100}面。
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