JP3471473B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3471473B2 JP3471473B2 JP07202695A JP7202695A JP3471473B2 JP 3471473 B2 JP3471473 B2 JP 3471473B2 JP 07202695 A JP07202695 A JP 07202695A JP 7202695 A JP7202695 A JP 7202695A JP 3471473 B2 JP3471473 B2 JP 3471473B2
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置、例えば、
絶縁ゲート型電界効果トランジスタ、とりわけ大電力用
の縦型ＭＯＳＦＥＴに関する。
絶縁ゲート型電界効果トランジスタ、とりわけ大電力用
の縦型ＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】近年、電力用トランジスタとしてシリコ
ン単結晶材料を使用して作製される縦型パワーＭＯＳＦ
ＥＴが多用されている。電力用トランジスタの損失を低
減するためにはオン抵抗の低減が必要であり、効果的に
オン抵抗低減が可能な素子構造として図１２に示すトレ
ンチゲート型パワーＭＯＳＦＥＴ（例えば、特開昭５９
−８３７４号公報）が提案されている。トレンチゲート
型パワーＭＯＳＦＥＴはｎ型半導体基板２０上にｎ型エ
ピタキシャル層２１が形成され、ｎ型エピタキシャル層
２１上にｐ型拡散層２２が形成され、さらに、ｐ型拡散
層２２の所定領域にｎ型拡散層２３が形成されている。
又、ｎ型拡散層２３とｐ型拡散層２２を貫通してｎ型エ
ピタキシャル層２１に達するトレンチ２４が形成され、
トレンチ２４内にはゲート酸化膜層２５を介してポリシ
リコン層２６が充填されている。ポリシリコン層２６の
上面には酸化膜層２７が形成され、酸化膜層２７上を含
むｎ型拡散層２３上にはアルミ層２８が形成されてい
る。
ン単結晶材料を使用して作製される縦型パワーＭＯＳＦ
ＥＴが多用されている。電力用トランジスタの損失を低
減するためにはオン抵抗の低減が必要であり、効果的に
オン抵抗低減が可能な素子構造として図１２に示すトレ
ンチゲート型パワーＭＯＳＦＥＴ（例えば、特開昭５９
−８３７４号公報）が提案されている。トレンチゲート
型パワーＭＯＳＦＥＴはｎ型半導体基板２０上にｎ型エ
ピタキシャル層２１が形成され、ｎ型エピタキシャル層
２１上にｐ型拡散層２２が形成され、さらに、ｐ型拡散
層２２の所定領域にｎ型拡散層２３が形成されている。
又、ｎ型拡散層２３とｐ型拡散層２２を貫通してｎ型エ
ピタキシャル層２１に達するトレンチ２４が形成され、
トレンチ２４内にはゲート酸化膜層２５を介してポリシ
リコン層２６が充填されている。ポリシリコン層２６の
上面には酸化膜層２７が形成され、酸化膜層２７上を含
むｎ型拡散層２３上にはアルミ層２８が形成されてい
る。
【０００３】ここで、トレンチゲート部はトレンチ２４
の形成後、熱酸化によりトレンチ２４の内面を酸化して
ゲート酸化膜層２５を側部と底部に形成し、その後ゲー
ト電極（ポリシリコン層２６）を形成してトレンチゲー
トの基本構造を完成する。前記トレンチ２４の表面を酸
化する工程において、ゲート閾電圧を低く設定するため
にトレンチ２４の側部の酸化膜の厚さを薄く（例えば５
０ｎｍ）する必要がある。酸化速度の面方向依存性が少
ないシリコンにおいては、トレンチ２４の側部と同時に
形成されたトレンチ２４の底部の酸化膜の厚さもトレン
チ２４の側部と同等に薄くなる。従って、低電位のゲー
ト電極と高電位のドレイン層に挟まれたトレンチ２４の
底部の薄い酸化膜は絶縁破壊を起こし易く、高耐圧のト
レンチゲート型パワーＭＯＳＦＥＴを作製することが困
難であった。
の形成後、熱酸化によりトレンチ２４の内面を酸化して
ゲート酸化膜層２５を側部と底部に形成し、その後ゲー
ト電極（ポリシリコン層２６）を形成してトレンチゲー
トの基本構造を完成する。前記トレンチ２４の表面を酸
化する工程において、ゲート閾電圧を低く設定するため
にトレンチ２４の側部の酸化膜の厚さを薄く（例えば５
０ｎｍ）する必要がある。酸化速度の面方向依存性が少
ないシリコンにおいては、トレンチ２４の側部と同時に
形成されたトレンチ２４の底部の酸化膜の厚さもトレン
チ２４の側部と同等に薄くなる。従って、低電位のゲー
ト電極と高電位のドレイン層に挟まれたトレンチ２４の
底部の薄い酸化膜は絶縁破壊を起こし易く、高耐圧のト
レンチゲート型パワーＭＯＳＦＥＴを作製することが困
難であった。
【０００４】この問題を解決する公知技術が、例えば特
開平２−１０２５７９号公報にて開示されている。この
方法は、複数回の酸化膜を形成する工程とトレンチ側面
に耐酸化性マスクを形成する工程を含む工程により、酸
化膜の厚さをトレンチ側面では薄く、底面では厚くして
低いゲート閾電圧と高い耐圧を両立したトレンチゲート
型パワーＭＯＳＦＥＴを作製するものである。この方法
の工程を図１３〜図２１を参照して、詳細に説明する。
開平２−１０２５７９号公報にて開示されている。この
方法は、複数回の酸化膜を形成する工程とトレンチ側面
に耐酸化性マスクを形成する工程を含む工程により、酸
化膜の厚さをトレンチ側面では薄く、底面では厚くして
低いゲート閾電圧と高い耐圧を両立したトレンチゲート
型パワーＭＯＳＦＥＴを作製するものである。この方法
の工程を図１３〜図２１を参照して、詳細に説明する。
【０００５】まず、図１３に示すように、低抵抗のｎ+
型半導体基板３０上に、ｎ型エピタキシャル層３１を形
成し、このｎ型エピタキシャル層３１上に、ｐ型拡散層
３２を形成する。その後、熱酸化法によりｐ型拡散層３
２上に、第１酸化膜層３３を形成する。次に、図１４に
示すように、ホトリソグラフィーにより第１酸化膜層３
３をパターニングして一定幅を除去した後、第１酸化膜
層３３をマスクとして、反応性イオンエッチング（ＲＩ
Ｅ）法により、ｐ型拡散層３２を貫通しｎ型エピタキシ
ャル層３１に達するトレンチ３４を形成する。
型半導体基板３０上に、ｎ型エピタキシャル層３１を形
成し、このｎ型エピタキシャル層３１上に、ｐ型拡散層
３２を形成する。その後、熱酸化法によりｐ型拡散層３
２上に、第１酸化膜層３３を形成する。次に、図１４に
示すように、ホトリソグラフィーにより第１酸化膜層３
３をパターニングして一定幅を除去した後、第１酸化膜
層３３をマスクとして、反応性イオンエッチング（ＲＩ
Ｅ）法により、ｐ型拡散層３２を貫通しｎ型エピタキシ
ャル層３１に達するトレンチ３４を形成する。
【０００６】続いて、図１５に示すように、第１酸化膜
層３３を除去後、熱酸化法によりｐ型拡散層３２の上面
及びトレンチ３４の内面に、第２酸化膜層３５を形成す
る。更に、第２酸化膜層３５上に、窒化シリコン層３６
と第３酸化膜層３７とを順次形成する。
層３３を除去後、熱酸化法によりｐ型拡散層３２の上面
及びトレンチ３４の内面に、第２酸化膜層３５を形成す
る。更に、第２酸化膜層３５上に、窒化シリコン層３６
と第３酸化膜層３７とを順次形成する。
【０００７】その後、図１６に示すように、ＲＩＥ法に
より第３酸化膜層３７、窒化シリコン層３６及び第２酸
化膜層３５を順次異方性エッチングし、トレンチ３４の
側壁部に第２酸化膜層３５、窒化シリコン層３６及び第
３酸化膜層３７をサイドウォールとして残し、その他の
部分を全て除去する。
より第３酸化膜層３７、窒化シリコン層３６及び第２酸
化膜層３５を順次異方性エッチングし、トレンチ３４の
側壁部に第２酸化膜層３５、窒化シリコン層３６及び第
３酸化膜層３７をサイドウォールとして残し、その他の
部分を全て除去する。
【０００８】そして、図１７に示すように、加熱リン酸
によりトレンチ３４の底部のコーナー部３４ａの窒化シ
リコン層３６をエッチング除去する。続いて、図１８に
示すように、フッ酸により第３酸化膜層３７を除去した
後、熱酸化法により第４酸化膜層３８を、窒化シリコン
層３６の配置部分を除くトレンチ３４の内面及びｐ型拡
散層３２上に形成する。
によりトレンチ３４の底部のコーナー部３４ａの窒化シ
リコン層３６をエッチング除去する。続いて、図１８に
示すように、フッ酸により第３酸化膜層３７を除去した
後、熱酸化法により第４酸化膜層３８を、窒化シリコン
層３６の配置部分を除くトレンチ３４の内面及びｐ型拡
散層３２上に形成する。
【０００９】その後、図１９に示すように、加熱リン酸
により窒化シリコン層３６を除去した後、この部分に熱
酸化法によりゲート酸化膜層３９を形成する。続いて、
図２０に示すように、トレンチ３４内を、第１及び第２
ポリシリコン層４０、４１により順次埋め戻す。
により窒化シリコン層３６を除去した後、この部分に熱
酸化法によりゲート酸化膜層３９を形成する。続いて、
図２０に示すように、トレンチ３４内を、第１及び第２
ポリシリコン層４０、４１により順次埋め戻す。
【００１０】しかる後、図２１に示すように、ｐ型拡散
層３２上の第４酸化膜層３８をエッチング除去した後、
ｐ型拡散層３２内に、低抵抗のｎ+ 型拡散層４２を形成
する。その後、第１及び第２ポリシリコン層４０、４１
上に、熱酸化法により第５酸化膜層４３を形成し、この
第５酸化膜層４３及びｎ+ 型拡散層４２上に、アルミ層
４４を形成し、縦型ＭＯＳＦＥＴを完成する。
層３２上の第４酸化膜層３８をエッチング除去した後、
ｐ型拡散層３２内に、低抵抗のｎ+ 型拡散層４２を形成
する。その後、第１及び第２ポリシリコン層４０、４１
上に、熱酸化法により第５酸化膜層４３を形成し、この
第５酸化膜層４３及びｎ+ 型拡散層４２上に、アルミ層
４４を形成し、縦型ＭＯＳＦＥＴを完成する。
【００１１】かくして、ｎ+ 型半導体基板３０上に、順
次積層形成されたｐ型拡散層３２及びｎ+ 型拡散層４２
に貫通するトレンチ３４が設けられ、このトレンチ３４
におけるｐ型拡散層３２の側面部に、薄いゲート酸化膜
層３９が形成されるとともに、トレンチ３４のコーナー
部３４ａを含むその他の部分に、厚い第４酸化膜層３８
が形成され、更には、トレンチ３４内部に、ポリシリコ
ン層４０、４１が埋設され、最上層にアルミ層４４が堆
積形成された縦型ＭＯＳＦＥＴが得られる。
次積層形成されたｐ型拡散層３２及びｎ+ 型拡散層４２
に貫通するトレンチ３４が設けられ、このトレンチ３４
におけるｐ型拡散層３２の側面部に、薄いゲート酸化膜
層３９が形成されるとともに、トレンチ３４のコーナー
部３４ａを含むその他の部分に、厚い第４酸化膜層３８
が形成され、更には、トレンチ３４内部に、ポリシリコ
ン層４０、４１が埋設され、最上層にアルミ層４４が堆
積形成された縦型ＭＯＳＦＥＴが得られる。
【００１２】以上説明した従来の方法により、トレンチ
３４の底部コーナー部を除く側面部の絶縁膜層を薄く形
成するとともに、トレンチ３４のコーナー部を含む底面
部の絶縁膜層を厚く形成したので、閾電圧が低くでき、
しかも耐圧劣化が防止でき高耐圧化を可能にしていた。
３４の底部コーナー部を除く側面部の絶縁膜層を薄く形
成するとともに、トレンチ３４のコーナー部を含む底面
部の絶縁膜層を厚く形成したので、閾電圧が低くでき、
しかも耐圧劣化が防止でき高耐圧化を可能にしていた。
【００１３】
【発明が解決しようとする課題】しかし、閾電圧が低
く、耐圧が高いトレンチゲート型パワーＭＯＳＦＥＴを
上述した従来方法により作製しようとすると、半導体材
料にシリコンを使用し、トレンチ３４の内部に形成する
絶縁膜層の厚さを側部では薄く、底部では厚くするため
に、複数回の酸化工程と耐酸化性膜の形成を含む複雑な
作製工程を必要とした。このため、製造コストが高く、
製造歩留りが低いという問題点があった。
く、耐圧が高いトレンチゲート型パワーＭＯＳＦＥＴを
上述した従来方法により作製しようとすると、半導体材
料にシリコンを使用し、トレンチ３４の内部に形成する
絶縁膜層の厚さを側部では薄く、底部では厚くするため
に、複数回の酸化工程と耐酸化性膜の形成を含む複雑な
作製工程を必要とした。このため、製造コストが高く、
製造歩留りが低いという問題点があった。
【００１４】そこで、この発明の目的は、トレンチの内
部で酸化膜厚さが異なる半導体装置においてその製造が
容易な半導体装置及びその製造方法を提供することにあ
る。
部で酸化膜厚さが異なる半導体装置においてその製造が
容易な半導体装置及びその製造方法を提供することにあ
る。
【００１５】
【課題を解決するための手段】請求項１に記載の発明
は、表面の面方位が（０００１）カーボン面である六方
晶系の単結晶炭化珪素と、前記単結晶炭化珪素に形成さ
れ、側部および底部を有するトレンチと、前記トレンチ
の側部および底部に形成され、かつトレンチの側部での
膜厚に比べトレンチの底部での膜厚の方が厚い熱酸化膜
とを備えた半導体装置をその要旨とする。
は、表面の面方位が（０００１）カーボン面である六方
晶系の単結晶炭化珪素と、前記単結晶炭化珪素に形成さ
れ、側部および底部を有するトレンチと、前記トレンチ
の側部および底部に形成され、かつトレンチの側部での
膜厚に比べトレンチの底部での膜厚の方が厚い熱酸化膜
とを備えた半導体装置をその要旨とする。
【００１６】請求項２に記載の発明は、第１導電型の低
抵抗層と当該低抵抗層上に形成された第１導電型の高抵
抗層の二層にて構成され、かつ前記高抵抗層の表面の面
方位が（０００１）カーボン面である六方晶系の単結晶
炭化珪素よりなる半導体基板と、前記半導体基板の表面
上に形成され、表面の面方位が（０００１）カーボン面
である六方晶系の単結晶炭化珪素よりなる第２導電型の
半導体層と、前記半導体層内の所定領域に形成された第
１導電型の半導体領域と、前記半導体領域と半導体層を
貫通し前記半導体基板に達し、側部および底部を有する
トレンチと、前記トレンチの側部および底部に形成さ
れ、かつトレンチの側部での膜厚に比べトレンチの底部
での膜厚の方が厚いゲート絶縁膜としてのゲート熱酸化
膜と、前記トレンチ内における前記ゲート熱酸化膜の内
側に形成されたゲート電極層と、少なくとも前記半導体
領域表面に形成された第１の電極層と、前記半導体基板
の裏面側に形成された第２の電極層とを備えた半導体装
置をその要旨とする。
抵抗層と当該低抵抗層上に形成された第１導電型の高抵
抗層の二層にて構成され、かつ前記高抵抗層の表面の面
方位が（０００１）カーボン面である六方晶系の単結晶
炭化珪素よりなる半導体基板と、前記半導体基板の表面
上に形成され、表面の面方位が（０００１）カーボン面
である六方晶系の単結晶炭化珪素よりなる第２導電型の
半導体層と、前記半導体層内の所定領域に形成された第
１導電型の半導体領域と、前記半導体領域と半導体層を
貫通し前記半導体基板に達し、側部および底部を有する
トレンチと、前記トレンチの側部および底部に形成さ
れ、かつトレンチの側部での膜厚に比べトレンチの底部
での膜厚の方が厚いゲート絶縁膜としてのゲート熱酸化
膜と、前記トレンチ内における前記ゲート熱酸化膜の内
側に形成されたゲート電極層と、少なくとも前記半導体
領域表面に形成された第１の電極層と、前記半導体基板
の裏面側に形成された第２の電極層とを備えた半導体装
置をその要旨とする。
【００１７】請求項３に記載の発明は、請求項１に記載
の発明における前記単結晶炭化珪素の表面と前記トレン
チの側部とは４５°〜９０°の角度をなす半導体装置を
その要旨とする。
の発明における前記単結晶炭化珪素の表面と前記トレン
チの側部とは４５°〜９０°の角度をなす半導体装置を
その要旨とする。
【００１８】請求項４に記載の発明は、請求項２に記載
の発明における前記半導体層の表面と前記トレンチの側
部とは４５°〜９０°の角度をなす半導体装置をその要
旨とする。
の発明における前記半導体層の表面と前記トレンチの側
部とは４５°〜９０°の角度をなす半導体装置をその要
旨とする。
【００１９】請求項５に記載の発明は、請求項１に記載
の発明における前記トレンチの底部は前記単結晶炭化珪
素の表面に平行である半導体装置をその要旨とする。請
求項６に記載の発明は、請求項２に記載の発明における
前記トレンチの底部は前記半導体層の表面に平行である
半導体装置をその要旨とする。
の発明における前記トレンチの底部は前記単結晶炭化珪
素の表面に平行である半導体装置をその要旨とする。請
求項６に記載の発明は、請求項２に記載の発明における
前記トレンチの底部は前記半導体層の表面に平行である
半導体装置をその要旨とする。
【００２０】請求項７に記載の発明は、請求項１または
２に記載の発明における前記トレンチの側部での熱酸化
膜の膜厚「１」に対し底部での熱酸化膜の膜厚が「２」
以上の比率である半導体装置をその要旨とする。
２に記載の発明における前記トレンチの側部での熱酸化
膜の膜厚「１」に対し底部での熱酸化膜の膜厚が「２」
以上の比率である半導体装置をその要旨とする。
【００２１】請求項８に記載の発明は、請求項１または
２に記載の発明における前記トレンチの側部での熱酸化
膜の膜厚は１０〜１００ｎｍである半導体装置をその要
旨とする。
２に記載の発明における前記トレンチの側部での熱酸化
膜の膜厚は１０〜１００ｎｍである半導体装置をその要
旨とする。
【００２２】請求項９に記載の発明は、六方晶系の単結
晶炭化珪素よりなる第１導電型の低抵抗層の上に、六方
晶系の単結晶炭化珪素よりなる第１導電型の高抵抗層を
積層して当該高抵抗層の表面の面方位が（０００１）カ
ーボン面である半導体基板を形成する第１工程と、前記
半導体基板の表面上に、表面の面方位が（０００１）カ
ーボン面である六方晶系の単結晶炭化珪素よりなる第２
導電型の半導体層を形成するとともに、この半導体層内
の所定領域に第１導電型の半導体領域を形成する第２工
程と、前記半導体領域と半導体層を貫通し前記半導体基
板に達し、側部および底部を有するトレンチを形成する
第３工程と、前記トレンチの内壁を熱酸化することによ
りトレンチの側部での膜厚に比べトレンチの底部での膜
厚の方が厚いゲート絶縁膜としてのゲート熱酸化膜を形
成する第４工程と、前記トレンチ内における前記ゲート
熱酸化膜の内側にゲート電極層を、前記半導体層表面お
よび半導体領域表面に第１の電極層を、前記半導体基板
の裏面側に第２の電極層を、それぞれ形成する第５工程
とを備えた半導体装置の製造方法をその要旨とする。
晶炭化珪素よりなる第１導電型の低抵抗層の上に、六方
晶系の単結晶炭化珪素よりなる第１導電型の高抵抗層を
積層して当該高抵抗層の表面の面方位が（０００１）カ
ーボン面である半導体基板を形成する第１工程と、前記
半導体基板の表面上に、表面の面方位が（０００１）カ
ーボン面である六方晶系の単結晶炭化珪素よりなる第２
導電型の半導体層を形成するとともに、この半導体層内
の所定領域に第１導電型の半導体領域を形成する第２工
程と、前記半導体領域と半導体層を貫通し前記半導体基
板に達し、側部および底部を有するトレンチを形成する
第３工程と、前記トレンチの内壁を熱酸化することによ
りトレンチの側部での膜厚に比べトレンチの底部での膜
厚の方が厚いゲート絶縁膜としてのゲート熱酸化膜を形
成する第４工程と、前記トレンチ内における前記ゲート
熱酸化膜の内側にゲート電極層を、前記半導体層表面お
よび半導体領域表面に第１の電極層を、前記半導体基板
の裏面側に第２の電極層を、それぞれ形成する第５工程
とを備えた半導体装置の製造方法をその要旨とする。
【００２３】
【作用】請求項１，７，８に記載の発明によれば、酸化
速度が速い六方晶系単結晶炭化珪素の（０００１）カー
ボン面をトレンチの底部とし、この（０００１）カーボ
ン面に対して酸化速度が遅い面をトレンチの側部とした
ので一度の熱酸化工程によりトレンチの側部と底部で厚
さが異なる熱酸化膜を形成できる。
速度が速い六方晶系単結晶炭化珪素の（０００１）カー
ボン面をトレンチの底部とし、この（０００１）カーボ
ン面に対して酸化速度が遅い面をトレンチの側部とした
ので一度の熱酸化工程によりトレンチの側部と底部で厚
さが異なる熱酸化膜を形成できる。
【００２４】請求項２に記載の発明によれば、トレンチ
側部での第２導電型の半導体層の表面がチャネルとなっ
て、ソース・ドレイン間に電流が流れる。この際、ゲー
ト絶縁膜としてのゲート熱酸化膜はトレンチの側部での
膜厚に比べトレンチの底部での膜厚の方が厚くなってい
るので、閾電圧が低く、かつゲート・ドレイン間の耐圧
が高くなる。
側部での第２導電型の半導体層の表面がチャネルとなっ
て、ソース・ドレイン間に電流が流れる。この際、ゲー
ト絶縁膜としてのゲート熱酸化膜はトレンチの側部での
膜厚に比べトレンチの底部での膜厚の方が厚くなってい
るので、閾電圧が低く、かつゲート・ドレイン間の耐圧
が高くなる。
【００２５】又、酸化速度が速い六方晶系単結晶炭化珪
素の（０００１）カーボン面をトレンチの底部とし、こ
の（０００１）カーボン面に対して酸化速度が遅い面を
トレンチの側部としたので一度の熱酸化工程によりトレ
ンチの側部と底部で厚さが異なるゲート熱酸化膜を形成
できる。
素の（０００１）カーボン面をトレンチの底部とし、こ
の（０００１）カーボン面に対して酸化速度が遅い面を
トレンチの側部としたので一度の熱酸化工程によりトレ
ンチの側部と底部で厚さが異なるゲート熱酸化膜を形成
できる。
【００２６】請求項３に記載の発明によれば、請求項１
に記載の発明の作用に加え、単結晶炭化珪素の表面とト
レンチの側部とは４５°〜９０°の角度をなしているの
で、トレンチの側部と底部で厚さが大きく異なる熱酸化
膜を形成できる。
に記載の発明の作用に加え、単結晶炭化珪素の表面とト
レンチの側部とは４５°〜９０°の角度をなしているの
で、トレンチの側部と底部で厚さが大きく異なる熱酸化
膜を形成できる。
【００２７】請求項４に記載の発明によれば、請求項２
に記載の発明の作用に加え、半導体層の表面とトレンチ
の側部とは４５°〜９０°の角度をなしているので、ト
レンチの側部と底部で厚さが大きく異なる熱酸化膜を形
成できる。
に記載の発明の作用に加え、半導体層の表面とトレンチ
の側部とは４５°〜９０°の角度をなしているので、ト
レンチの側部と底部で厚さが大きく異なる熱酸化膜を形
成できる。
【００２８】請求項５に記載の発明によれば、請求項１
に記載の発明の作用に加え、トレンチの底部は単結晶炭
化珪素の表面に平行であるので、トレンチの側部と底部
で厚さが大きく異なる熱酸化膜を形成できる。
に記載の発明の作用に加え、トレンチの底部は単結晶炭
化珪素の表面に平行であるので、トレンチの側部と底部
で厚さが大きく異なる熱酸化膜を形成できる。
【００２９】請求項６に記載の発明によれば、請求項２
に記載の発明の作用に加え、トレンチの底部は半導体層
の表面に平行であるので、トレンチの側部と底部で厚さ
が大きく異なる熱酸化膜を形成できる。
に記載の発明の作用に加え、トレンチの底部は半導体層
の表面に平行であるので、トレンチの側部と底部で厚さ
が大きく異なる熱酸化膜を形成できる。
【００３０】請求項９に記載の発明によれば、第１工程
により、六方晶系の単結晶炭化珪素よりなる第１導電型
の低抵抗層の上に、六方晶系の単結晶炭化珪素よりなる
第１導電型の高抵抗層を積層して当該高抵抗層の表面の
面方位が（０００１）カーボン面である半導体基板が形
成される。そして、第２工程により、半導体基板の表面
上に、表面の面方位が（０００１）カーボン面である六
方晶系の単結晶炭化珪素よりなる第２導電型の半導体層
が形成されるとともに、この半導体層内の所定領域に第
１導電型の半導体領域が形成される。さらに、第３工程
により、半導体領域と半導体層を貫通し半導体基板に達
し、側部および底部を有するトレンチが形成される。引
き続き、第４工程により、トレンチの内壁を熱酸化する
ことによりトレンチの側部での膜厚に比べトレンチの底
部での膜厚の方が厚いゲート絶縁膜としてのゲート熱酸
化膜が形成される。そして、第５工程により、トレンチ
内におけるゲート熱酸化膜の内側にゲート電極層が、半
導体層表面および半導体領域表面に第１の電極層が、半
導体基板の裏面側に第２の電極層が、それぞれ形成され
る。
により、六方晶系の単結晶炭化珪素よりなる第１導電型
の低抵抗層の上に、六方晶系の単結晶炭化珪素よりなる
第１導電型の高抵抗層を積層して当該高抵抗層の表面の
面方位が（０００１）カーボン面である半導体基板が形
成される。そして、第２工程により、半導体基板の表面
上に、表面の面方位が（０００１）カーボン面である六
方晶系の単結晶炭化珪素よりなる第２導電型の半導体層
が形成されるとともに、この半導体層内の所定領域に第
１導電型の半導体領域が形成される。さらに、第３工程
により、半導体領域と半導体層を貫通し半導体基板に達
し、側部および底部を有するトレンチが形成される。引
き続き、第４工程により、トレンチの内壁を熱酸化する
ことによりトレンチの側部での膜厚に比べトレンチの底
部での膜厚の方が厚いゲート絶縁膜としてのゲート熱酸
化膜が形成される。そして、第５工程により、トレンチ
内におけるゲート熱酸化膜の内側にゲート電極層が、半
導体層表面および半導体領域表面に第１の電極層が、半
導体基板の裏面側に第２の電極層が、それぞれ形成され
る。
【００３１】その結果、請求項２に記載の半導体装置が
製造される。
製造される。
【００３２】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図１に本実施例のトレンチゲート型
パワーＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面
図を示す。
に従って説明する。図１に本実施例のトレンチゲート型
パワーＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面
図を示す。
【００３３】低抵抗層としてのｎ+ 型単結晶ＳｉＣ基板
１は、六方晶系ＳｉＣ（０００１）カーボン面を表面と
し、かつ低抵抗でキャリア密度が５×１０18ｃｍ-3程度
である。このｎ+ 型単結晶ＳｉＣ基板１上に、高抵抗層
としてのｎ型エピタキシャル層２と半導体層としてのｐ
型エピタキシャル層３が順次積層されている。ｎ型エピ
タキシャル層２は、キャリア密度が１×１０16ｃｍ-3程
度で厚さが１０μｍ程度となっている。又、ｐ型エピタ
キシャル層３は、キャリア密度が１×１０17ｃｍ-3程度
で厚さが２μｍ程度となっており、該ｐ型エピタキシャ
ル層３の表面４が素子表面となっている。
１は、六方晶系ＳｉＣ（０００１）カーボン面を表面と
し、かつ低抵抗でキャリア密度が５×１０18ｃｍ-3程度
である。このｎ+ 型単結晶ＳｉＣ基板１上に、高抵抗層
としてのｎ型エピタキシャル層２と半導体層としてのｐ
型エピタキシャル層３が順次積層されている。ｎ型エピ
タキシャル層２は、キャリア密度が１×１０16ｃｍ-3程
度で厚さが１０μｍ程度となっている。又、ｐ型エピタ
キシャル層３は、キャリア密度が１×１０17ｃｍ-3程度
で厚さが２μｍ程度となっており、該ｐ型エピタキシャ
ル層３の表面４が素子表面となっている。
【００３４】本実施例では、ｎ+ 型単結晶ＳｉＣ基板１
とｎ型エピタキシャル層２とから半導体基板１４が構成
されている。ｐ型エピタキシャル層３の表面４における
所定領域には、半導体領域としてのｎ+ ソース領域５が
形成され、ｎ+ ソース領域５はキャリア濃度が１×１０
19ｃｍ-3程度で接合深さが０．５μｍ程度となってい
る。又、ｐ型エピタキシャル層３の表面４の所定位置に
トレンチ６が形成されている。このトレンチ６は、ｎ+
ソース領域５とｐ型エピタキシャル層３を貫通しｎ型エ
ピタキシャル層２に達し、ｐ型エピタキシャル層３の表
面に垂直な側面（側部）６ａおよびｐ型エピタキシャル
層３の表面に平行な底面（底部）６ｂを有する。
とｎ型エピタキシャル層２とから半導体基板１４が構成
されている。ｐ型エピタキシャル層３の表面４における
所定領域には、半導体領域としてのｎ+ ソース領域５が
形成され、ｎ+ ソース領域５はキャリア濃度が１×１０
19ｃｍ-3程度で接合深さが０．５μｍ程度となってい
る。又、ｐ型エピタキシャル層３の表面４の所定位置に
トレンチ６が形成されている。このトレンチ６は、ｎ+
ソース領域５とｐ型エピタキシャル層３を貫通しｎ型エ
ピタキシャル層２に達し、ｐ型エピタキシャル層３の表
面に垂直な側面（側部）６ａおよびｐ型エピタキシャル
層３の表面に平行な底面（底部）６ｂを有する。
【００３５】トレンチ６の内部には、ゲート絶縁膜とし
てのゲート熱酸化膜７を介してゲート電極層８が配置さ
れている。ここで、ゲート熱酸化膜７は１１００℃で５
時間程度の一度の熱酸化工程により形成され、トレンチ
６の側面６ａに位置する厚さが５０ｎｍ程度の薄いゲー
ト熱酸化膜７ａと、トレンチ６の底面６ｂに位置する厚
さが３００ｎｍ程度の厚いゲート熱酸化膜７ｂからな
る。さらに、ゲート熱酸化膜７はｎ+ ソース領域５上に
も形成され、この領域におけるゲート熱酸化膜７ｃも厚
さが３００ｎｍ程度に厚くなっている。
てのゲート熱酸化膜７を介してゲート電極層８が配置さ
れている。ここで、ゲート熱酸化膜７は１１００℃で５
時間程度の一度の熱酸化工程により形成され、トレンチ
６の側面６ａに位置する厚さが５０ｎｍ程度の薄いゲー
ト熱酸化膜７ａと、トレンチ６の底面６ｂに位置する厚
さが３００ｎｍ程度の厚いゲート熱酸化膜７ｂからな
る。さらに、ゲート熱酸化膜７はｎ+ ソース領域５上に
も形成され、この領域におけるゲート熱酸化膜７ｃも厚
さが３００ｎｍ程度に厚くなっている。
【００３６】又、ゲート電極層８は、ゲート熱酸化膜７
に接しリンをドープした第１のポリシリコン層８ａと第
２のポリシリコン層８ｂからなる。ゲート電極層８上に
は、厚さが１μｍ程度の層間絶縁膜９が配置されてい
る。さらに、層間絶縁膜９上を含めたｎ+ ソース領域５
の表面およびｐ型エピタキシャル層３の表面には、第１
の電極層としてのソース電極層１０が配置され、このソ
ース電極層１０はｎ+ ソース領域５とｐ型エピタキシャ
ル層３に共に接している。ｎ+ 型単結晶ＳｉＣ基板１の
裏面には、同基板１に接する第２の電極層としてのドレ
イン電極層１１が設けられている。
に接しリンをドープした第１のポリシリコン層８ａと第
２のポリシリコン層８ｂからなる。ゲート電極層８上に
は、厚さが１μｍ程度の層間絶縁膜９が配置されてい
る。さらに、層間絶縁膜９上を含めたｎ+ ソース領域５
の表面およびｐ型エピタキシャル層３の表面には、第１
の電極層としてのソース電極層１０が配置され、このソ
ース電極層１０はｎ+ ソース領域５とｐ型エピタキシャ
ル層３に共に接している。ｎ+ 型単結晶ＳｉＣ基板１の
裏面には、同基板１に接する第２の電極層としてのドレ
イン電極層１１が設けられている。
【００３７】このトレンチゲート型パワーＭＯＳＦＥＴ
によれば、トレンチ６の側面６ａのゲート熱酸化膜７ａ
は薄いために閾電圧を低くでき（例えば２Ｖ）、しかも
トレンチ６の底面６ｂのゲート熱酸化膜７ｂは厚いため
にゲート・ドレイン間の耐圧を高く（例えば５００Ｖ以
上）できる。
によれば、トレンチ６の側面６ａのゲート熱酸化膜７ａ
は薄いために閾電圧を低くでき（例えば２Ｖ）、しかも
トレンチ６の底面６ｂのゲート熱酸化膜７ｂは厚いため
にゲート・ドレイン間の耐圧を高く（例えば５００Ｖ以
上）できる。
【００３８】このトレンチゲート型パワーＭＯＳＦＥＴ
の製造工程を、図２〜６を用いて、詳細に説明する。ま
ず、図２に示すように、表面の面方位が（０００１）カ
ーボン面である低抵抗のｎ+ 型単結晶ＳｉＣ基板１を用
意する。そして、そのｎ+ 型単結晶ＳｉＣ基板１の表面
に、キャリア密度が１×１０16ｃｍ-3程度で厚さが１０
μｍ程度のｎ型エピタキシャル層２と、キャリア密度が
１×１０17ｃｍ-3程度で厚さが２μｍ程度のｐ型エピタ
キシャル層３を順次積層する。
の製造工程を、図２〜６を用いて、詳細に説明する。ま
ず、図２に示すように、表面の面方位が（０００１）カ
ーボン面である低抵抗のｎ+ 型単結晶ＳｉＣ基板１を用
意する。そして、そのｎ+ 型単結晶ＳｉＣ基板１の表面
に、キャリア密度が１×１０16ｃｍ-3程度で厚さが１０
μｍ程度のｎ型エピタキシャル層２と、キャリア密度が
１×１０17ｃｍ-3程度で厚さが２μｍ程度のｐ型エピタ
キシャル層３を順次積層する。
【００３９】このようにして、ｎ+ 型単結晶ＳｉＣ基板
１とｎ型エピタキシャル層２とからなる半導体基板１４
を形成する。続いて、図３に示すように、ｐ型エピタキ
シャル層３に対しマスク材１２を用いてイオン注入法に
より表面のキャリア濃度が１×１０19ｃｍ-3程度で接合
深さが０．５μｍ程度のｎ+ ソース領域５を形成する。
１とｎ型エピタキシャル層２とからなる半導体基板１４
を形成する。続いて、図３に示すように、ｐ型エピタキ
シャル層３に対しマスク材１２を用いてイオン注入法に
より表面のキャリア濃度が１×１０19ｃｍ-3程度で接合
深さが０．５μｍ程度のｎ+ ソース領域５を形成する。
【００４０】次に、図４に示すように、マスク材１３を
用いて反応性イオンエッチング（ＲＩＥ）法により、ｎ
+ ソース領域５とｐ型エピタキシャル層３を貫通しｎ型
エピタキシャル層２に達するトレンチ６を形成する。こ
のトレンチ６は、ｐ型エピタキシャル層３の表面に垂直
な側面（側部）６ａおよびｐ型エピタキシャル層３の表
面に平行な底面（底部）６ｂを有する。
用いて反応性イオンエッチング（ＲＩＥ）法により、ｎ
+ ソース領域５とｐ型エピタキシャル層３を貫通しｎ型
エピタキシャル層２に達するトレンチ６を形成する。こ
のトレンチ６は、ｐ型エピタキシャル層３の表面に垂直
な側面（側部）６ａおよびｐ型エピタキシャル層３の表
面に平行な底面（底部）６ｂを有する。
【００４１】続いて、図５に示すように、マスク材１３
を除去した後、熱酸化法によりゲート熱酸化膜７を１１
００℃で５時間程度の一度の熱酸化工程により形成す
る、この熱酸化によりトレンチ６の側面６ａに位置する
厚さが５０ｎｍ程度の薄いゲート熱酸化膜７ａと、トレ
ンチ６の底面６ｂに位置する厚さが３００ｎｍ程度の厚
いゲート熱酸化膜７ｂが形成される。さらに、ｎ+ ソー
ス領域５上には厚さが３００ｎｍ程度の厚いゲート熱酸
化膜７ｃが形成される。
を除去した後、熱酸化法によりゲート熱酸化膜７を１１
００℃で５時間程度の一度の熱酸化工程により形成す
る、この熱酸化によりトレンチ６の側面６ａに位置する
厚さが５０ｎｍ程度の薄いゲート熱酸化膜７ａと、トレ
ンチ６の底面６ｂに位置する厚さが３００ｎｍ程度の厚
いゲート熱酸化膜７ｂが形成される。さらに、ｎ+ ソー
ス領域５上には厚さが３００ｎｍ程度の厚いゲート熱酸
化膜７ｃが形成される。
【００４２】続いて、図６に示すように、トレンチ６内
を、第１及び第２ポリシリコン層８ａ，８ｂにより順次
埋め戻す。しかる後、図１に示すように、第１及び第２
ポリシリコン層８ａ，８ｂ上を含めたゲート熱酸化膜７
上に、ＣＶＤ法により層間絶縁層９を形成し、ソースコ
ンタクト予定位置のｎ+ ソース領域５とｐ型エピタキシ
ャル層３の表面上にあるゲート熱酸化膜７と層間絶縁層
９を除去する。その後、ｎ+ ソース領域５とｐ型エピタ
キシャル層３及び層間絶縁層９上にソース電極層１０を
形成するとともに、ｎ+ 型単結晶ＳｉＣ基板１の裏面に
ドレイン電極層１１を形成し、トレンチゲート型ＳｉＣ
パワーＭＯＳＦＥＴを完成する。
を、第１及び第２ポリシリコン層８ａ，８ｂにより順次
埋め戻す。しかる後、図１に示すように、第１及び第２
ポリシリコン層８ａ，８ｂ上を含めたゲート熱酸化膜７
上に、ＣＶＤ法により層間絶縁層９を形成し、ソースコ
ンタクト予定位置のｎ+ ソース領域５とｐ型エピタキシ
ャル層３の表面上にあるゲート熱酸化膜７と層間絶縁層
９を除去する。その後、ｎ+ ソース領域５とｐ型エピタ
キシャル層３及び層間絶縁層９上にソース電極層１０を
形成するとともに、ｎ+ 型単結晶ＳｉＣ基板１の裏面に
ドレイン電極層１１を形成し、トレンチゲート型ＳｉＣ
パワーＭＯＳＦＥＴを完成する。
【００４３】このように本実施例のトレンチゲート型パ
ワーＭＯＳＦＥＴでは、ｎ+ 型単結晶ＳｉＣ基板１（第
１導電型の低抵抗層）とｎ+ 型単結晶ＳｉＣ基板１上に
形成されたｎ型エピタキシャル層２（第１導電型の高抵
抗層）の二層にて構成され、かつｎ型エピタキシャル層
２の表面の面方位が（０００１）カーボン面である六方
晶系の単結晶炭化珪素よりなる半導体基板１４と、半導
体基板１４の表面上に形成され、表面の面方位が（００
０１）カーボン面である六方晶系の単結晶炭化珪素より
なるｐ型エピタキシャル層３（第２導電型の半導体層）
と、ｐ型エピタキシャル層３内の所定領域に形成された
ｎ+ ソース領域５（第１導電型の半導体領域）と、ｎ+
ソース領域５とｐ型エピタキシャル層３を貫通し半導体
基板１４に達し、ｐ型エピタキシャル層３の表面に垂直
な側面（側部）６ａおよびｐ型エピタキシャル層３の表
面に平行な底面（底部）６ｂを有するトレンチ６と、ト
レンチ６の側面６ａおよび底面６ｂに形成され、かつト
レンチ６の側面６ａでの膜厚に比べトレンチ６の底面６
ｂでの膜厚の方が厚いゲート絶縁膜としてのゲート熱酸
化膜７と、トレンチ６内におけるゲート熱酸化膜７の内
側に形成されたゲート電極層８と、ｐ型エピタキシャル
層３表面およびｎ+ ソース領域５表面に形成されたソー
ス電極層１０（第１の電極層）と、半導体基板１４の裏
面側に形成されたドレイン電極層１１（第２の電極層）
とを備えている。
ワーＭＯＳＦＥＴでは、ｎ+ 型単結晶ＳｉＣ基板１（第
１導電型の低抵抗層）とｎ+ 型単結晶ＳｉＣ基板１上に
形成されたｎ型エピタキシャル層２（第１導電型の高抵
抗層）の二層にて構成され、かつｎ型エピタキシャル層
２の表面の面方位が（０００１）カーボン面である六方
晶系の単結晶炭化珪素よりなる半導体基板１４と、半導
体基板１４の表面上に形成され、表面の面方位が（００
０１）カーボン面である六方晶系の単結晶炭化珪素より
なるｐ型エピタキシャル層３（第２導電型の半導体層）
と、ｐ型エピタキシャル層３内の所定領域に形成された
ｎ+ ソース領域５（第１導電型の半導体領域）と、ｎ+
ソース領域５とｐ型エピタキシャル層３を貫通し半導体
基板１４に達し、ｐ型エピタキシャル層３の表面に垂直
な側面（側部）６ａおよびｐ型エピタキシャル層３の表
面に平行な底面（底部）６ｂを有するトレンチ６と、ト
レンチ６の側面６ａおよび底面６ｂに形成され、かつト
レンチ６の側面６ａでの膜厚に比べトレンチ６の底面６
ｂでの膜厚の方が厚いゲート絶縁膜としてのゲート熱酸
化膜７と、トレンチ６内におけるゲート熱酸化膜７の内
側に形成されたゲート電極層８と、ｐ型エピタキシャル
層３表面およびｎ+ ソース領域５表面に形成されたソー
ス電極層１０（第１の電極層）と、半導体基板１４の裏
面側に形成されたドレイン電極層１１（第２の電極層）
とを備えている。
【００４４】よって、トレンチ６の側面６ａでのｐ型エ
ピタキシャル層３の表面がチャネルとなって、ソース・
ドレイン間に電流が流れる。この際、ゲート絶縁膜とし
てのゲート熱酸化膜７はトレンチ６の側面６ａでの膜厚
に比べトレンチ６の底面６ｂでの膜厚の方が厚くなって
いるので、閾電圧が低く、かつゲート・ドレイン間の耐
圧が高くなる。つまり、トレンチ６の側面６ａのゲート
熱酸化膜７ａは薄いために閾電圧を低くでき（例えば２
Ｖ）、しかもトレンチ６の底面６ｂのゲート熱酸化膜７
ｂは厚いためにゲート・ドレイン間の耐圧を高く（例え
ば５００Ｖ以上）できるとともに寄生容量が低減でき高
速動作が可能になる。又、素子表面の酸化膜７ｃが厚い
ため、ソース・ゲート間の耐圧が向上する。さらに、ト
レンチ構造を採用しているのでオン抵抗を低くできる。
又、酸化速度が速い六方晶系単結晶炭化珪素の（０００
１）カーボン面をトレンチ６の底面６ｂとし、この（０
００１）カーボン面に垂直で酸化速度が遅い面をトレン
チ６の側面６ａとしたので一度の熱酸化工程によりトレ
ンチ６の側面６ａと底面６ｂで厚さが大きく異なる熱酸
化膜７を形成できる。即ち、ゲート酸化膜の膜厚分布を
一度の熱酸化工程により達成することができる。その結
果、製造コストを低くできるとともに製造歩留りを向上
させることができる。
ピタキシャル層３の表面がチャネルとなって、ソース・
ドレイン間に電流が流れる。この際、ゲート絶縁膜とし
てのゲート熱酸化膜７はトレンチ６の側面６ａでの膜厚
に比べトレンチ６の底面６ｂでの膜厚の方が厚くなって
いるので、閾電圧が低く、かつゲート・ドレイン間の耐
圧が高くなる。つまり、トレンチ６の側面６ａのゲート
熱酸化膜７ａは薄いために閾電圧を低くでき（例えば２
Ｖ）、しかもトレンチ６の底面６ｂのゲート熱酸化膜７
ｂは厚いためにゲート・ドレイン間の耐圧を高く（例え
ば５００Ｖ以上）できるとともに寄生容量が低減でき高
速動作が可能になる。又、素子表面の酸化膜７ｃが厚い
ため、ソース・ゲート間の耐圧が向上する。さらに、ト
レンチ構造を採用しているのでオン抵抗を低くできる。
又、酸化速度が速い六方晶系単結晶炭化珪素の（０００
１）カーボン面をトレンチ６の底面６ｂとし、この（０
００１）カーボン面に垂直で酸化速度が遅い面をトレン
チ６の側面６ａとしたので一度の熱酸化工程によりトレ
ンチ６の側面６ａと底面６ｂで厚さが大きく異なる熱酸
化膜７を形成できる。即ち、ゲート酸化膜の膜厚分布を
一度の熱酸化工程により達成することができる。その結
果、製造コストを低くできるとともに製造歩留りを向上
させることができる。
【００４５】又、六方晶系の単結晶炭化珪素よりなるｎ
+ 型単結晶ＳｉＣ基板１（第１導電型の低抵抗層）の上
に、六方晶系の単結晶炭化珪素よりなるｎ型エピタキシ
ャル層２（第１導電型の高抵抗層）を積層してｎ型エピ
タキシャル層２の表面の面方位が（０００１）カーボン
面である半導体基板１４を形成し（第１工程）、半導体
基板１４の表面上に、表面の面方位が（０００１）カー
ボン面である六方晶系の単結晶炭化珪素よりなるｐ型エ
ピタキシャル層３（第２導電型の半導体層）を形成する
とともに、このｐ型エピタキシャル層３内の所定領域に
ｎ+ ソース領域５（第１導電型の半導体領域）を形成し
（第２工程）、ｎ+ ソース領域５とｐ型エピタキシャル
層３を貫通し半導体基板１４に達し、かつｐ型エピタキ
シャル層３の表面に垂直な側面６ａおよびｐ型エピタキ
シャル層３の表面に平行な底面６ｂを有するトレンチ６
を形成し（第３工程）、トレンチ６の内壁を熱酸化する
ことによりトレンチ６の側面６ａでの膜厚に比べトレン
チ６の底面６ｂでの膜厚の方が厚いゲート絶縁膜として
のゲート熱酸化膜７を形成し（第４工程）、トレンチ６
内におけるゲート熱酸化膜７の内側にゲート電極層８
を、ｐ型エピタキシャル層３表面およびｎ+ ソース領域
５表面にソース電極層１０（第１の電極層）を、半導体
基板１４の裏面側にドレイン電極層１１（第２の電極
層）を、それぞれ形成した（第５工程）。
+ 型単結晶ＳｉＣ基板１（第１導電型の低抵抗層）の上
に、六方晶系の単結晶炭化珪素よりなるｎ型エピタキシ
ャル層２（第１導電型の高抵抗層）を積層してｎ型エピ
タキシャル層２の表面の面方位が（０００１）カーボン
面である半導体基板１４を形成し（第１工程）、半導体
基板１４の表面上に、表面の面方位が（０００１）カー
ボン面である六方晶系の単結晶炭化珪素よりなるｐ型エ
ピタキシャル層３（第２導電型の半導体層）を形成する
とともに、このｐ型エピタキシャル層３内の所定領域に
ｎ+ ソース領域５（第１導電型の半導体領域）を形成し
（第２工程）、ｎ+ ソース領域５とｐ型エピタキシャル
層３を貫通し半導体基板１４に達し、かつｐ型エピタキ
シャル層３の表面に垂直な側面６ａおよびｐ型エピタキ
シャル層３の表面に平行な底面６ｂを有するトレンチ６
を形成し（第３工程）、トレンチ６の内壁を熱酸化する
ことによりトレンチ６の側面６ａでの膜厚に比べトレン
チ６の底面６ｂでの膜厚の方が厚いゲート絶縁膜として
のゲート熱酸化膜７を形成し（第４工程）、トレンチ６
内におけるゲート熱酸化膜７の内側にゲート電極層８
を、ｐ型エピタキシャル層３表面およびｎ+ ソース領域
５表面にソース電極層１０（第１の電極層）を、半導体
基板１４の裏面側にドレイン電極層１１（第２の電極
層）を、それぞれ形成した（第５工程）。
【００４６】その結果、上述したトレンチゲート型パワ
ーＭＯＳＦＥＴが製造される。尚、この発明は上記実施
例に限定されるものではなく、例えば、ｎチャネル型の
みについて説明したが、半導体型のｎとｐを入れ換えた
ｐチャネル型においても同じ効果が得られることは言う
までもない。また、トレンチにおける熱酸化膜の膜厚
も、実施例中で用いた膜厚（側面を５０ｎｍ程度、底面
を３００ｎｍ程度）に限定されるものではなく、トレン
チ側部の膜厚よりもトレンチ底部の膜厚の方が厚い構成
であればどのような構成でも良い。
ーＭＯＳＦＥＴが製造される。尚、この発明は上記実施
例に限定されるものではなく、例えば、ｎチャネル型の
みについて説明したが、半導体型のｎとｐを入れ換えた
ｐチャネル型においても同じ効果が得られることは言う
までもない。また、トレンチにおける熱酸化膜の膜厚
も、実施例中で用いた膜厚（側面を５０ｎｍ程度、底面
を３００ｎｍ程度）に限定されるものではなく、トレン
チ側部の膜厚よりもトレンチ底部の膜厚の方が厚い構成
であればどのような構成でも良い。
【００４７】また、トレンチ６の側面（側部）６ａは
（０００１）カーボン面に垂直である必要はなく、図７
や図８のように、斜状となっていてもよい。又、トレン
チ６の底面（底部）６ｂも（０００１）カーボン面に平
行である必要はなく、例えば、図８や図９のように、丸
みを持った底部としてもよい。
（０００１）カーボン面に垂直である必要はなく、図７
や図８のように、斜状となっていてもよい。又、トレン
チ６の底面（底部）６ｂも（０００１）カーボン面に平
行である必要はなく、例えば、図８や図９のように、丸
みを持った底部としてもよい。
【００４８】図１０には、トレンチ６の側面（側部）６
ａと（０００１）カーボン面とでなす角度θを変えた場
合における酸化膜の膜厚Ｔoxを測定した結果の一例を示
す。つまり、図１１で示したように、（０００１）カー
ボン面とでなす角度θを有する側面での酸化膜の厚さを
調べたものである。この図１０により、側面の角度θは
４５°〜９０°とすることが望ましく、さらに詳しく
は、側面の角度θを６０°〜９０°とすることがさらに
好ましいことが分かる。即ち、（０００１）カーボン面
には約３１０ｎｍの膜厚の酸化膜が形成されるのに対
し、角度θ＝４５〜９０°とすることにより側面の酸化
膜の膜厚を１００ｎｍ以下に薄くでき、（０００１）カ
ーボン面での膜厚と側面での膜厚の差を大きくとること
ができる。さらに、角度θ＝６０〜９０°とすることに
より側面の酸化膜の膜厚を７０ｎｍ程度に薄くでき、
（０００１）カーボン面での膜厚と側面での膜厚の差を
更に大きくとることができる。
ａと（０００１）カーボン面とでなす角度θを変えた場
合における酸化膜の膜厚Ｔoxを測定した結果の一例を示
す。つまり、図１１で示したように、（０００１）カー
ボン面とでなす角度θを有する側面での酸化膜の厚さを
調べたものである。この図１０により、側面の角度θは
４５°〜９０°とすることが望ましく、さらに詳しく
は、側面の角度θを６０°〜９０°とすることがさらに
好ましいことが分かる。即ち、（０００１）カーボン面
には約３１０ｎｍの膜厚の酸化膜が形成されるのに対
し、角度θ＝４５〜９０°とすることにより側面の酸化
膜の膜厚を１００ｎｍ以下に薄くでき、（０００１）カ
ーボン面での膜厚と側面での膜厚の差を大きくとること
ができる。さらに、角度θ＝６０〜９０°とすることに
より側面の酸化膜の膜厚を７０ｎｍ程度に薄くでき、
（０００１）カーボン面での膜厚と側面での膜厚の差を
更に大きくとることができる。
【００４９】さらに、トレンチ６の側面６ａと（０００
１）カーボン面とでなす角度θを調整することにより、
トレンチ６の側面６ａでの熱酸化膜の膜厚「１」に対し
て底面６ｂでの熱酸化膜の膜厚が「２」以上となる比率
にするようにしてもよい（（底面６ｂでの熱酸化膜の膜
厚／側面６ａでの熱酸化膜の膜厚）≧２）。
１）カーボン面とでなす角度θを調整することにより、
トレンチ６の側面６ａでの熱酸化膜の膜厚「１」に対し
て底面６ｂでの熱酸化膜の膜厚が「２」以上となる比率
にするようにしてもよい（（底面６ｂでの熱酸化膜の膜
厚／側面６ａでの熱酸化膜の膜厚）≧２）。
【００５０】又、トレンチ６の側面（側部）６ａでの熱
酸化膜の膜厚は１０〜１００ｎｍとするのが好ましい。
又、ソース電極層１０は、ｎ+ ソース領域５とｐ型エピ
タキシャル層３の両方に接する必要はなく、少なくとも
ｎ+ ソース領域５上に形成されればよい。
酸化膜の膜厚は１０〜１００ｎｍとするのが好ましい。
又、ソース電極層１０は、ｎ+ ソース領域５とｐ型エピ
タキシャル層３の両方に接する必要はなく、少なくとも
ｎ+ ソース領域５上に形成されればよい。
【００５１】
【発明の効果】以上詳述したように 請求項１，７，８
に記載の発明によれば、製造が容易で、トレンチの内部
で酸化膜厚さが異なる半導体装置を提供できる。
に記載の発明によれば、製造が容易で、トレンチの内部
で酸化膜厚さが異なる半導体装置を提供できる。
【００５２】請求項２，９に記載の発明によれば、請求
項１に記載の発明の効果に加え、閾電圧が低く、耐圧が
高い半導体装置及びその製造方法を提供できる。請求項
３，５に記載の発明によれば、請求項１に記載の発明の
効果に加え、トレンチの側部と底部で厚さが大きく異な
る熱酸化膜を形成することができる。
項１に記載の発明の効果に加え、閾電圧が低く、耐圧が
高い半導体装置及びその製造方法を提供できる。請求項
３，５に記載の発明によれば、請求項１に記載の発明の
効果に加え、トレンチの側部と底部で厚さが大きく異な
る熱酸化膜を形成することができる。
【００５３】請求項４，６に記載の発明によれば、請求
項２に記載の発明の効果に加え、トレンチの側部と底部
で厚さが大きく異なる熱酸化膜を形成することができ
る。
項２に記載の発明の効果に加え、トレンチの側部と底部
で厚さが大きく異なる熱酸化膜を形成することができ
る。
【図１】実施例の半導体装置の断面図。
【図２】実施例の半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図３】実施例の半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図４】実施例の半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図５】実施例の半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図６】実施例の半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図７】応用例の半導体装置の断面図。
【図８】応用例の半導体装置の断面図。
【図９】応用例の半導体装置の断面図。
【図１０】側面形成角度に対する酸化膜の膜厚を測定し
た結果を示すグラフ。
た結果を示すグラフ。
【図１１】測定条件を説明するための説明図。
【図１２】従来の半導体装置の断面図。
【図１３】従来の半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図１４】従来の半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図１５】従来の半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図１６】従来の半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図１７】従来の半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図１８】従来の半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図１９】従来の半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図２０】従来の半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図２１】従来の半導体装置の製造工程を説明するため
の断面図。
の断面図。
１…低抵抗層としてのｎ+ 型単結晶ＳｉＣ基板、２…高
抵抗層としてのｎ型エピタキシャル層、３…半導体層と
してのｐ型エピタキシャル層、５…半導体領域としての
ｎ+ ソース領域、６…トレンチ、６ａ…側面（側部）、
６ｂ…底面（底部）、７…ゲート熱酸化膜、８…ゲート
電極層、１０…第１の電極層としてのソース電極層、１
１…第２の電極層としてのドレイン電極層、１４…半導
体基板
抵抗層としてのｎ型エピタキシャル層、３…半導体層と
してのｐ型エピタキシャル層、５…半導体領域としての
ｎ+ ソース領域、６…トレンチ、６ａ…側面（側部）、
６ｂ…底面（底部）、７…ゲート熱酸化膜、８…ゲート
電極層、１０…第１の電極層としてのソース電極層、１
１…第２の電極層としてのドレイン電極層、１４…半導
体基板
フロントページの続き
(72)発明者 宮嶋 健
愛知県刈谷市昭和町１丁目１番地 日本
電装 株式会社 内
(72)発明者 夫馬 弘雄
愛知県愛知郡長久手町大字長湫字横道41
番地の１株式会社 豊田中央研究所 内
(72)発明者 加納 浩之
愛知県愛知郡長久手町大字長湫字横道41
番地の１株式会社 豊田中央研究所 内
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (9)
- 【請求項１】 表面の面方位が（０００１）カーボン面
である六方晶系の単結晶炭化珪素と、 前記単結晶炭化珪素に形成され、側部および底部を有す
るトレンチと、 前記トレンチの側部および底部に形成され、かつトレン
チの側部での膜厚に比べトレンチの底部での膜厚の方が
厚い熱酸化膜とを備えたことを特徴とする半導体装置。 - 【請求項２】 第１導電型の低抵抗層と当該低抵抗層上
に形成された第１導電型の高抵抗層の二層にて構成さ
れ、かつ前記高抵抗層の表面の面方位が（０００１）カ
ーボン面である六方晶系の単結晶炭化珪素よりなる半導
体基板と、 前記半導体基板の表面上に形成され、表面の面方位が
（０００１）カーボン面である六方晶系の単結晶炭化珪
素よりなる第２導電型の半導体層と、 前記半導体層内の所定領域に形成された第１導電型の半
導体領域と、 前記半導体領域と半導体層を貫通し前記半導体基板に達
し、側部および底部を有するトレンチと、 前記トレンチの側部および底部に形成され、かつトレン
チの側部での膜厚に比べトレンチの底部での膜厚の方が
厚いゲート絶縁膜としてのゲート熱酸化膜と、 前記トレンチ内における前記ゲート熱酸化膜の内側に形
成されたゲート電極層と、 少なくとも前記半導体領域表面に形成された第１の電極
層と、 前記半導体基板の裏面側に形成された第２の電極層とを
備えたことを特徴とする半導体装置。 - 【請求項３】 前記単結晶炭化珪素の表面と前記トレン
チの側部とは４５°〜９０°の角度をなす請求項１に記
載の半導体装置。 - 【請求項４】 前記半導体層の表面と前記トレンチの側
部とは４５°〜９０°の角度をなす請求項２に記載の半
導体装置。 - 【請求項５】 前記トレンチの底部は前記単結晶炭化珪
素の表面に平行である請求項１に記載の半導体装置。 - 【請求項６】 前記トレンチの底部は前記半導体層の表
面に平行である請求項２に記載の半導体装置。 - 【請求項７】 前記トレンチの側部での熱酸化膜の膜厚
「１」に対し底部での熱酸化膜の膜厚が「２」以上の比
率である請求項１または２に記載の半導体装置。 - 【請求項８】 前記トレンチの側部での熱酸化膜の膜厚
は１０〜１００ｎｍである請求項１または２に記載の半
導体装置。 - 【請求項９】 六方晶系の単結晶炭化珪素よりなる第１
導電型の低抵抗層の上に、六方晶系の単結晶炭化珪素よ
りなる第１導電型の高抵抗層を積層して当該高抵抗層の
表面の面方位が（０００１）カーボン面である半導体基
板を形成する第１工程と、 前記半導体基板の表面上に、表面の面方位が（０００
１）カーボン面である六方晶系の単結晶炭化珪素よりな
る第２導電型の半導体層を形成するとともに、この半導
体層内の所定領域に第１導電型の半導体領域を形成する
第２工程と、 前記半導体領域と半導体層を貫通し前記半導体基板に達
し、側部および底部を有するトレンチを形成する第３工
程と、 前記トレンチの内壁を熱酸化することによりトレンチの
側部での膜厚に比べトレンチの底部での膜厚の方が厚い
ゲート絶縁膜としてのゲート熱酸化膜を形成する第４工
程と、 前記トレンチ内における前記ゲート熱酸化膜の内側にゲ
ート電極層を、前記半導体層表面および半導体領域表面
に第１の電極層を、前記半導体基板の裏面側に第２の電
極層を、それぞれ形成する第５工程とを備えたことを特
徴とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07202695A JP3471473B2 (ja) | 1994-04-06 | 1995-03-29 | 半導体装置及びその製造方法 |
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|---|---|---|---|
| JP6-68790 | 1994-04-06 | ||
| JP6879094 | 1994-04-06 | ||
| JP07202695A JP3471473B2 (ja) | 1994-04-06 | 1995-03-29 | 半導体装置及びその製造方法 |
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|---|---|
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| JP3471473B2 true JP3471473B2 (ja) | 2003-12-02 |
Family
ID=26409975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07202695A Expired - Lifetime JP3471473B2 (ja) | 1994-04-06 | 1995-03-29 | 半導体装置及びその製造方法 |
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| US10756200B2 (en) | 2016-11-16 | 2020-08-25 | Fuji Electric Co., Ltd. | Silicon carbide semiconductor element and method of manufacturing silicon carbide semiconductor |
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| JP5017823B2 (ja) * | 2005-09-12 | 2012-09-05 | 富士電機株式会社 | 半導体素子の製造方法 |
| JP5017865B2 (ja) | 2006-01-17 | 2012-09-05 | 富士電機株式会社 | 半導体装置 |
| JP4857827B2 (ja) * | 2006-03-09 | 2012-01-18 | 富士電機株式会社 | Ｍｏｓ型半導体装置の製造方法 |
| JP2008218846A (ja) * | 2007-03-06 | 2008-09-18 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
| JP5309584B2 (ja) * | 2008-02-05 | 2013-10-09 | 住友電気工業株式会社 | 半導体装置の製造方法 |
| JP5707770B2 (ja) * | 2010-08-03 | 2015-04-30 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| CN102971853B (zh) | 2010-08-03 | 2016-06-29 | 住友电气工业株式会社 | 半导体器件及其制造方法 |
| JP5500002B2 (ja) | 2010-08-31 | 2014-05-21 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| JP5395309B2 (ja) | 2011-03-23 | 2014-01-22 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| CN102959711B (zh) | 2011-06-28 | 2014-06-18 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
| JP5699878B2 (ja) | 2011-09-14 | 2015-04-15 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
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| JP5751146B2 (ja) | 2011-11-24 | 2015-07-22 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| WO2013114477A1 (ja) | 2012-01-31 | 2013-08-08 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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| JP6112700B2 (ja) * | 2012-08-17 | 2017-04-12 | ローム株式会社 | 半導体装置 |
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| CN111489963B (zh) * | 2020-04-17 | 2023-04-18 | 重庆伟特森电子科技有限公司 | 一种沟槽转角处具有厚栅氧化层的SiC-MOSFET栅的制备方法 |
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-
1995
- 1995-03-29 JP JP07202695A patent/JP3471473B2/ja not_active Expired - Lifetime
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