CN102197487A - 绝缘栅双极性晶体管、以及绝缘栅双极性晶体管的制造方法 - Google Patents

绝缘栅双极性晶体管、以及绝缘栅双极性晶体管的制造方法 Download PDF

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Abstract

本发明提供一种即使产生杂质浓度的制造误差，通态电压也不易产生误差的绝缘栅双极性晶体管及绝缘栅双极性晶体管的制造方法。一种在第2导电型的体区内形成有第1导电型的浮置区的垂直型绝缘栅双极性晶体管，其中，在浮置区与其上侧的体区之间的边界部附近的第1导电型杂质浓度，以从上侧到下侧趋于上升的方式分布，在浮置区与其下侧的体区之间的边界部附近的第1导电型杂质浓度，以从上侧到下侧趋于下降的方式分布，在浮置区与其上侧的体区之间的边界部附近的第2导电型杂质浓度，以从上侧到下侧趋于下降的方式分布，在浮置区与其下侧的体区之间的边界部附近的第2导电型杂质浓度，以从上侧到下侧趋于上升的方式分布。

Description

绝缘栅双极性晶体管、以及绝缘栅双极性晶体管的制造方法
技术领域
本说明书中所公开的技术涉及一种绝缘栅双极性晶体管、以及绝缘栅双极性晶体管的制造方法。
背景技术
在日本特许公开公报平11-251573中，公开了一种绝缘栅双极性晶体管，其具有被形成于P型的体区内的N型的浮置区(与发射区以及漂移区分离的区域)。当在体区内设置浮置区时，将抑制在绝缘栅双极性晶体管导通时载流子从漂移区流入体区的现象。因此，成为在漂移区内存在大量的载流子的状态，从而漂移区的电阻被降低。因此，能够使绝缘栅双极性晶体管的通态电压下降。
发明内容
发明所要解决的问题
由于在制造绝缘栅双极性晶体管时通过向半导体基板注入杂质而形成N型或者P型的杂质区，所以在半导体基板内部的杂质浓度上将产生制造误差。在具有浮置区的绝缘栅双极性晶体管中，由于浮置区内的杂质浓度的制造误差，从而浮置区的宽度(深度方向上的宽度)将发生变动。当浮置区的宽度产生误差时，绝缘栅双极性晶体管的沟道长度将产生误差。其结果为，存在绝缘栅双极性晶体管的通态电压的误差增大的问题。
本说明书中所公开的技术是鉴于上述情况而创作的，其提供一种绝缘栅双极性晶体管，该绝缘栅双极性晶体管具有即使产生杂质浓度的制造误差，通态电压也不易产生误差的结构。并且，提供一种具有此结构的绝缘栅双极性晶体管的制造方法。
用于解决问题的方法
被本说明书所公开的绝缘栅双极性晶体管为垂直型的绝缘栅双极性晶体管。该绝缘栅双极性晶体管具备：发射区、体区、漂移区、集电区、浮置区、栅电极。发射区为第1导电型的区域。体区为相对于发射区在较深的位置处邻接于发射区的第2导电型的区域。漂移区为相对于体区在较深的位置处邻接于体区，并通过体区而与发射区分离的第1导电型的区域。集电区为相对于漂移区在较深的位置处邻接于漂移区，并通过漂移区而与体区分离的第2导电型的区域。浮置区为被形成于体区内，并通过体区而与发射区以及漂移区分离的第1导电型的区域。栅电极隔着绝缘膜而与将发射区和漂移区分离的范围内的体区对置。在浮置区与其上侧的体区之间的边界部附近的第1导电型杂质浓度，以从上侧到下侧趋于上升的方式分布。在浮置区与其下侧的体区之间的边界部附近的第1导电型杂质浓度，以从上侧到下侧趋于下降的方式分布。在浮置区与其上侧的体区之间的边界部附近的第2导电型杂质浓度，以从上侧到下侧趋于下降的方式分布。在浮置区与其下侧的体区之间的边界部附近的第2导电型杂质浓度，以从上侧到下侧趋于上升的方式分布。
图4图示了本说明书中所公开的技术的一个示例中所涉及的、绝缘栅双极性晶体管的浮置区附近的N型杂质浓度以及P型杂质浓度的分布。而且，在图4中，实线的曲线图A1表示绝缘栅双极性晶体管的设计值的N型杂质浓度，虚线的曲线图A2、A3表示从设计值产生了一定量的偏差时的N型杂质浓度。如图4所示，在此绝缘栅双极性晶体管中，在浮置区上侧的体区(以下，有时称为顶部体区)与浮置区之间的边界部附近，N型杂质浓度从上侧(顶部体区一侧)到下侧(浮置区一侧)趋于上升，而P型杂质浓度从上侧到下侧趋于下降。并且，在浮置区下侧的体区(以下，有时称为底部体区)与浮置区之间的边界部附近，N型杂质浓度从上侧(浮置区一侧)到下侧(底部体区一侧)趋于下降，而P型杂质浓度从上侧到下侧趋于上升。在图4所例示的绝缘栅双极性晶体管中，当N型杂质浓度上产生了曲线图A2、A3所示的误差时，浮置区的宽度将在宽度W1与宽度W2之间变动。
此外，图5图示了现有的绝缘栅双极性晶体管的浮置区附近的N型杂质浓度以及P型杂质浓度的分布。在图5中，实线的曲线图B1表示现有的绝缘栅双极性晶体管的设计值的N型杂质浓度，虚线的曲线图B2、B3表示从设计值产生了一定量的偏差时的N型杂质浓度。在图5所示的现有的绝缘栅双极性晶体管中，P型杂质浓度以从顶部体区到底部体区平缓下降的方式分布。P型杂质浓度以此种方式分布是由于，在现有的绝缘栅双极性晶体管中，首先向与半导体基板的体区以及浮置区对应的全部范围内注入P型杂质，之后，向对应于浮置区的范围内以高浓度(高于P型杂质浓度的浓度)注入N型杂质。如图5所示，在现有的绝缘栅双极性晶体管内，当N型杂质浓度上产生如曲线图B2、B3所示的误差(与图4中的曲线图A2、A3相同量的误差)时，浮置区的宽度将在宽度W3与宽度W4之间变动。
通过比较图4与图5可以明显地发现，在根据本说明书中所公开的技术而提供的绝缘栅双极性晶体管中，由于在浮置区的边界部处杂质浓度以上述方式分布，所以N型杂质浓度上产生误差时的、浮置区的宽度上的误差(宽度W1与宽度W2的差)，小于现有的绝缘栅双极性晶体管的浮置区的宽度上的误差(宽度W3与宽度W4的差)。即，即使在产生了N型杂质浓度上的误差的情况下，根据本说明书中所公开的技术而提供的绝缘栅双极性晶体管与现有的绝缘栅双极性晶体管相比，浮置区的宽度上也更不易产生误差。因此，根据本说明书中所公开的技术而提供的绝缘栅双极性晶体管不易产生通态电压的误差。而且，虽然在上述的说明中，对于N型杂质浓度产生了误差时的情况进行了说明，但是由于浮置区的宽度通过N型杂质浓度以及P型杂质浓度双方的分布而确定，所以可以说在P型杂质浓度产生了制造误差时也是相同的情况。当P型杂质浓度产生了制造误差时，根据本说明书中所公开的技术而提供的绝缘栅双极性晶体管与现有的绝缘栅双极性晶体管相比，也更不易产生浮置区的宽度上的误差，从而通态电压也不易产生误差。
而且，图4所示的绝缘栅双极性晶体管只不过是根据本说明书中所公开的技术而提供的绝缘栅双极性晶体管的杂质浓度分布的一个示例。只要浮置区的边界部附近的杂质浓度以上文叙述的方式分布，则具有图4所示以外的杂质浓度分布的绝缘栅双极性晶体管也包括于本说明书中所公开的技术中。此外，虽然在图4中，浮置区为N型且顶部体区以及底部体区为P型，但是，在浮置区为P型且顶部体区以及底部体区为N型时也能够获得相同的效果。
上述的根据本发明的说明书中所公开的技术而提供的绝缘栅双极性晶体管优选为，浮置区上侧的体区内的第2导电型杂质浓度，以在深度方向上具有极大值的方式分布。并且，该极大值为浮置区上侧的体区内的第2导电型杂质浓度的最大值。
顶部体区内的第2导电型杂质浓度的最大值对绝缘栅双极性晶体管的栅极阈值电压影响较大。即，当此最大值的制造误差较大时，绝缘栅双极性晶体管的栅极阈值电压将产生较大误差。当顶部体区内的第2导电型杂质浓度的最大值存在于顶部体区与发射区之间的边界部、或者顶部体区与浮置区之间的边界部上时，该最大值将受到第1导电型杂质浓度和第2导电型杂质浓度双方的误差的影响从而产生较大误差。例如，即使第2导电型杂质浓度的分布固定，但当第1导电型杂质浓度的分布发生变化时，发射区与浮置区之间的边界部的位置也将发生变化，从而顶部体区内的第2导电型杂质浓度的最大值也将发生变化。另一方面，当顶部体区内的第2导电型杂质浓度的极大值成为顶部体区内的第2导电型杂质浓度的最大值时，最大值不会受到第1导电型杂质浓度的误差的影响。所以，顶部体区内的第2导电型杂质浓度的最大值不易产生误差。因此，此绝缘栅双极性晶体管不易产生栅极阈值电压的误差。
上述的根据本说明书中所公开的技术而提供的绝缘栅双极性晶体管优选为，浮置区下侧的体区内的第2导电型杂质浓度，以在深度方向上具有极大值的方式分布。并且，该极大值为浮置区下侧的体区内的第2导电型杂质浓度的最大值。
底部体区内的第2导电型杂质浓度的最大值也对绝缘栅双极性晶体管的栅极阈值电压影响较大。如上文所述，当底部体区内的第2导电型杂质浓度的极大值成为底部体区内的第2导电型杂质浓度的最大值时，最大值将不受第1导电型杂质浓度的误差的影响。所以，底部体区内的第2导电型杂质浓度的最大值不易产生误差。因此，此绝缘栅双极性晶体管不易产生栅极阈值电压的误差。
上述的根据本说明书中所公开的技术而提供的绝缘栅双极性晶体管优选为，浮置区上侧的体区内的第2导电型杂质浓度的最大值，高于浮置区下侧的体区内的第2导电型杂质浓度的最大值。
绝缘栅双极性晶体管的栅极阈值电压受顶部体区内的第2导电型杂质浓度的最大值、和底部体区内的第2导电型杂质浓度的最大值中较大一方的值的影响最大。通过以上文叙述的方式设置最大值，从而使栅极阈值电压根据顶部体区内的第2导电型杂质浓度的最大值而确定，由此抑制了栅极阈值电压的制造误差。并且，与提高底部体区内的第2导电型杂质浓度的最大值时的情况相比，不需要向半导体基板的较深位置注入较多的杂质。所以，在制造绝缘栅双极性晶体管时，能够抑制在半导体基板内形成晶体缺陷的现象。
并且，本说明书提供一种新的绝缘栅双极性晶体管的制造方法。在此绝缘栅双极性晶体管的制造方法中，制造垂直型的绝缘栅双极性晶体管，该绝缘栅双极性晶体管具有：发射区、体区、漂移区、集电区、浮置区、栅电极。发射区为第1导电型的区域。体区为相对于发射区在较深的位置处邻接于发射区的第2导电型的区域。漂移区为相对于体区在较深的位置处邻接于体区，并通过体区而与发射区分离的第1导电型的区域。集电区为相对于漂移区在较深的位置处邻接于漂移区，并通过漂移区而与体区分离的第2导电型的区域。浮置区为被形成于体区内，并通过体区而与发射区以及漂移区分离的第1导电型的区域。栅电极隔着绝缘膜而与将发射区和漂移区分离的范围内的体区对置。此制造方法具备：顶部体区注入工序、底部体区注入工序、浮置区注入工序。在顶部体区注入工序中，向半导体基板中对应于浮置区上侧的体区的深度处注入第2导电型杂质。在底部体区注入工序中，向所述半导体基板中对应于浮置区下侧的体区的深度处注入第2导电型杂质。在浮置区注入工序中，向半导体基板中对应于浮置区的深度处注入第1导电型杂质。
而且，上述的顶部体区注入工序、底部体区注入工序以及浮置区注入工序，可以通过任意的顺序来实施。
在此制造方法中，分别实施向顶部体区的第2导电型杂质的注入和向底部体区的第2导电型杂质的注入。所以，所制造的绝缘栅双极性晶体管内的第2导电型杂质浓度呈如下分布状态，即，在浮置区与顶部体区之间的边界部附近以从上侧到下侧趋于下降的方式分布，而在浮置区与底部体区之间的边界部附近以从上侧到下侧趋于上升的方式分布。并且，由于向浮置区注入第1导电型杂质，所以所制造的绝缘栅双极性晶体管内的第1导电型杂质浓度呈如下分布状态，即，在浮置区与顶部体区之间的边界部附近以从上侧到下侧趋于上升的方式分布，而在浮置区与底部体区之间的边界部附近以从上侧到下侧趋于下降的方式分布。所以，能够在抑制产生通态电压的制造误差的同时，制造绝缘栅双极性晶体管。
在上述制造方法中，优选为，在顶部体区注入工序中，以高于底部体区注入工序中的浓度注入第2导电型杂质。
由此，能够使顶部体区内的第2导电型杂质浓度的最大值高于底部体区内的第2导电型杂质浓度的最大值。所以，能够在抑制产生栅极阈值电压的误差的同时，制造绝缘栅双极性晶体管。
上述制造方法优选为，在顶部体区注入工序、底部体区注入工序以及浮置区注入工序之前，实施以下工序，即：沟槽形成工序，在半导体基板的上表面上形成沟槽；氧化膜形成工序，通过热处理而在沟槽的壁面上形成氧化膜；栅电极形成工序，在沟槽内形成栅电极。
在氧化膜形成工序以及栅电极形成工序中，需要对半导体基板进行热处理。所以，如果在杂质注入工序(即，顶部体区注入工序、底部体区注入工序以及浮置区注入工序)之后实施沟槽结构形成工序(即，沟槽形成工序、氧化膜形成工序以及栅电极形成工序)，则沟槽结构形成工序中的热处理将导致所注入的杂质发生热扩散。由此，绝缘栅双极性晶体管内的杂质浓度分布的误差将变大，从而成为绝缘栅双极性晶体管的特性误差的主要原因。在上述的制造方法中，由于在杂质注入工序之前实施沟槽结构形成工序，所以不会产生这种问题。故能够在抑制由于杂质的热扩散而导致的特性误差的同时，制造绝缘栅双极性晶体管。
在上述的于杂质注入工序之前实施沟槽结构形成工序的制造方法中，优选为，在栅电极形成工序中，将栅电极的上表面和半导体基板的上表面之间的深度方向上的距离设为大于等于0.2μm。
在形成沟槽结构时，通过栅电极的上表面部分将在半导体基板的上表面上形成凹部。当在沟槽结构形成工序之后实施杂质注入时，被注入到沟槽附近的杂质的停止位置将受到此凹部的影响而发生变动。在这里，当凹部较浅时(小于0.2μm时)，杂质的停止位置将根据凹部的深度而发生较大变动。另一方面，当凹部较深时(大于等于0.2μm时)，即使凹部的深度发生变动，杂质的停止位置也几乎不会发生变动。所以，如上文所述，通过将栅电极的上表面与半导体基板的上表面之间的深度方向上的距离(即，凹部的深度)设为大于等于0.2μm，从而能够抑制被注入到沟槽附近的杂质的停止位置的误差。由此，能够抑制绝缘栅双极性晶体管的栅极阈值电压的误差。
在上述的于杂质注入工序之前实施沟槽结构形成工序的制造方法中，优选为，在沟槽形成工序中，在半导体基板的上表面上形成相对于半导体基板的011晶体取向垂直延伸的沟槽。并且，优选为，在顶部体区注入工序、底部体区注入工序以及浮置区注入工序中，以将半导体基板的011晶体取向作为轴，而在杂质注入方向与半导体基板的100晶体取向之间设置角度的方式，注入杂质。
通过将沟槽与杂质注入方向的关系设为上述的关系，从而能够相对于沟槽的壁面平行地注入杂质。并且，通过将半导体基板的晶体取向与杂质注入方向的关系设为上述的关系，从而能够抑制在杂质注入时产生沟道效应的现象。由此，能够进一步抑制绝缘栅双极性晶体管的特性上的制造误差。
根据本说明书中所公开的技术而提供的绝缘栅双极性晶体管，具有不易产生特性上的制造误差的结构。并且，通过根据本说明书中所公开的技术而提供的制造方法，能够在抑制特性上的制造误差的同时，制造绝缘栅双极性晶体管。
附图说明
图1为绝缘栅双极性晶体管10的剖视图。
图2为表示沿着图1中的II-II线观察时的绝缘栅双极性晶体管10内的杂质浓度分布的曲线图。
图3为表示现有的绝缘栅双极性晶体管的、对应于图2的区域内的杂质浓度分布的曲线图。
图4为图2的放大图(浮置区26的杂质浓度分布的放大图)。
图5为图3的放大图(浮置区的杂质浓度分布的放大图)。
图6为用于绝缘栅双极性晶体管10的制造的半导体晶片70的剖视图。
图7为下表面一侧以及外周部扩散层形成工序之后的半导体晶片70的剖视图。
图8为沟槽形成工序之后的半导体晶片70的剖视图。
图9为沟槽35的朝向的说明图。
图10为沟槽绝缘膜以及栅电极形成工序之后的半导体晶片70的剖视图。
图11为沟槽凹槽深度H1＝0.3μm时的半导体晶片70的剖视图。
图12为底部体区注入工序、浮置区注入工序以及顶部体区注入工序中的半导体晶片70的剖视图。
图13为发射区注入工序中的半导体晶片70的剖视图。
图14为体接触区注入工序中的半导体晶片70的剖视图。
图15为离子注入方向的说明图。
图16为沟槽凹槽深度H1＝0μm时的半导体晶片70的剖视图。
图17为沟槽凹槽深度H1＝0.6μm时的半导体晶片70的剖视图。
图18为表示沟槽凹槽深度H1与沟道40内的P型杂质浓度的峰值之间的关系的曲线图。
图19为表示沟槽凹槽深度H1与绝缘栅双极性晶体管10的栅极阈值电压之间的关系的曲线图。
图20为表示调节了离子注入方向时的、沟槽凹槽深度H1与绝缘栅双极性晶体管10的栅极阈值电压之间的关系的曲线图。
图21为表示在改变例的制造方法中，从晶锭92切割半导体晶片的方向的说明图。
具体实施方式
首先，列出将在下文进行详细说明的实施例的结构。
(特征1)浮置区内的第2导电型杂质浓度从上端到下侧趋于下降而达到极小值，并从该极小值的深度起到下端趋于上升。
(特征2)浮置区内的第1导电型杂质浓度从上端到下侧趋于上升而达到极大值，并从该极大值的深度起到下端趋于上升。
(特征3)浮置区上侧的体区内的第2导电型杂质浓度从上端到下侧趋于上升而达到极大值，并从该极大值的深度起到下端趋于下降。
(特征4)浮置区下侧的体区内的第2导电型杂质浓度从上端到下侧趋于上升而达到极大值，并从该极大值的深度起到下端趋于下降。
(实施例)
下面参照附图对实施例的绝缘栅双极性晶体管进行说明。图1图示了本实施例的绝缘栅双极性晶体管10的剖视图。绝缘栅双极性晶体管10具有：发射区20、体接触区22、顶部体区24、浮置区26、底部体区28、漂移区30、缓冲区32、集电区34、栅电极36以及外周耐压区38。发射区20为N型区域。发射区20选择性地形成于面对半导体基板12的上表面的范围内。体接触区22为含有高浓度的P型杂质的P型区域。体接触区22选择性地形成于面向半导体基板12的上表面的范围内。体接触区22以邻接于发射区20的方式而形成。顶部体区24为P型区域，并被形成于发射区20以及体接触区22的下侧。浮置区26为N型区域，并被形成于顶部体区24的下侧。浮置区26通过顶部体区24而与发射区20分离。并且，浮置区26通过底部体区28而与漂移区30分离。底部体区28为P型区域，并被形成于浮置区26的下侧。漂移区30为含有低浓度的N型杂质的N型区域。漂移区30被形成于底部体区28的下侧。缓冲区32为含有高浓度的N型杂质的N型区域。缓冲层32被形成于漂移区30的下侧。集电区34为含有高浓度的P型杂质的P型区域。集电区34被形成于面向半导体基板12的下表面的整个范围内。在半导体基板12的上表面上，形成有贯穿发射区20、顶部体区24、浮置区26以及底部体区28而到达漂移区30的沟槽35。沟槽35的内表面被沟槽绝缘膜37所覆盖。在沟槽35内，形成有栅电极36。即，栅电极36隔着绝缘膜37而与对发射区20与漂移区30之间进行了分离的范围内的、顶部体区24、浮置区26、以及底部体区28对置。栅电极36的上表面被盖绝缘膜39所覆盖。但是，在未图示的位置处，栅电极36被构成为能够与外部相连接。外周耐压区38为含有高浓度的P型杂质的P型区域。外周耐压区38被形成于，从半导体基板12的上表面起至深于沟槽35下端的位置为止的深度范围内。外周耐压区38沿着半导体基板12外周而形成。即，外周耐压区38以包围绝缘栅双极性晶体管区(形成有发射区20、体接触区22、顶部体区24、浮置区26、底部体区28以及栅电极36的区域)的周围的方式而形成。
当绝缘栅双极性晶体管10工作时，在形成于发射区20以及体接触区22的表面上的发射极(省略图示)、与形成于集电区34的表面上的集电极(省略图示)之间施加电压。并且，对栅电极36施加电压。通过对栅电极36的电压施加，从而在顶部体区24的与沟槽绝缘膜37接触的范围内形成沟道40，且在底部体区28的与沟槽绝缘膜37接触的范围内形成沟道42。于是，电子从发射区20起经由沟道40、浮置区26、沟道42、漂移区30以及缓冲区32，而流向集电区34。此外，空穴从集电区34起，经由缓冲区32、漂移区30、底部体区28、浮置区26以及顶部体区24，而流向体接触区22。但是，由于浮置区26成为空穴流动的势垒，所以漂移区30内积蓄有较多的空穴。因此，在漂移区30内空穴的浓度上升，从而漂移区30的电阻由于电导率调制减少而下降。所以，绝缘栅双极性晶体管10将以较低的通态电压(集电极-发射极之间的电压)工作。即，绝缘栅双极性晶体管10在工作时的电力损耗较小。
图2图示了沿着图1中的II-II线观察时的绝缘栅双极性晶体管10中的N型杂质浓度以及P型杂质浓度的分布。
如图2所示，N型杂质浓度在发射区20上端为最大。N型杂质浓度从发射区20的上端到下侧趋于下降，且在顶部体区24内达到极小值N1。N型杂质浓度从极小值N1的深度起到下侧趋于上升，且在浮置区26内达到极大值N2。N型杂质浓度从极大值N2的深度起到下侧趋于下降，且在漂移区30内成为大致固定值。
另一方面，P型杂质浓度从发射区20的上端到下侧趋于上升，且在顶部体区24内达到极大值P1。P型杂质浓度从极大值P1的深度起到下侧趋于下降，且在浮置区26内达到极小值P2。P型杂质浓度从极小值P2的深度起到下侧趋于上升，且在底部体区28内达到极大值P3。P型杂质浓度从极大值P3的深度起到下侧趋于下降，且在漂移区30内大致成为零。虽然将在后文进行详细叙述，但是P型杂质浓度具有极大值P1、P3以及极小值P2的理由在于，在制造绝缘栅双极性晶体管10，分别实施对顶部体区24的P型杂质注入工序、和对底部体区28的P型杂质注入工序。
并且，图3图示了具有浮置区的现有的绝缘栅双极性晶体管的、对应于图2的杂质浓度。
在现有的绝缘栅双极性晶体管中，N型杂质浓度以与本实施例的绝缘栅双极性晶体管10大致相等的曲线而分布。
另一方面，P型杂质浓度在发射区的上端为最大，从发射区上端到下侧平缓地趋于下降，且在漂移区内大致成为零。如此，在现有的绝缘栅双极性晶体管中，P型杂质浓度不具有极大值和极小值而平缓地分布。P型杂质浓度平缓地分布的理由在于，在现有的绝缘栅双极性晶体管的制造方法中，向绝缘栅双极性晶体管区(即，发射区、体接触区、顶部体区、浮置区以及底部体区)的整体比较均匀地注入P型杂质，之后，通过热处理而使P型杂质扩散。
图2所示的本实施例的绝缘栅双极性晶体管10与图3所示的现有的绝缘栅双极性晶体管相比，在浮置区26的宽度上更不易产生制造误差。以下，对其理由进行说明。
图4图示了图2中的浮置区26内的杂质浓度分布的放大图。此外，图5图示了图3中的浮置区内的杂质浓度分布的放大图。而且，在图4中，实线的曲线图A1表示绝缘栅双极性晶体管10的设计值的N型杂质浓度，虚线的曲线图A2、A3表示从设计值产生了一定量的偏差时的N型杂质浓度。同样地，在图5中，实线的曲线图B1表示现有的绝缘栅双极性晶体管的设计值的N型杂质浓度，虚线的曲线图B2、B3表示从设计值产生了一定量的偏差时的N型杂质浓度。
如图4所示，在本实施例的绝缘栅双极性晶体管10中，当N型杂质浓度下降而成为曲线图A2所示的分布时，浮置区26的宽度(即，N型杂质浓度高于P型杂质浓度的区域的宽度)将变窄(参照图4中的宽度W1)。另一方面，当N型杂质浓度升高而成为曲线图A3所示的分布时，浮置区26的宽度将变宽(参照图4中的宽度W2)。所以，在制造绝缘栅双极性晶体管10时，如果在曲线图A2以及曲线图A3之间产生N型杂质浓度的误差，则绝缘栅双极性晶体管10的浮置区26的宽度将在宽度W1和宽度W2之间产生误差。如图5所示，在现有的绝缘栅双极性晶体管中，当N型杂质浓度下降(参照曲线图B2)时，浮置区的宽度将成为宽度W3。当N型杂质浓度上升时(参照曲线图B3)，浮置区的宽度将成为宽度W4。通过比较图4以及图5可以明显地看出，宽度W1与宽度W2的差小于宽度W3与宽度W4的差。即，在本实施例的绝缘栅双极性晶体管10中，即使在N型杂质浓度产生与现有的绝缘栅双极性晶体管相同程度的误差时，与现有的绝缘栅双极性晶体管相比，也更不易在浮置区的宽度上产生误差。
如此，本实施例的绝缘栅双极性晶体管10与现有的绝缘栅双极性晶体管相比，更不易在浮置区的宽度上产生误差，对此可以通过以下叙述进行理解。在现有的绝缘栅双极性晶体管中，由于P型杂质浓度比较均匀地分布，因此在浮置区的两个边界部(顶部体区一侧边界部和底部体区一侧边界部)的附近，P型杂质浓度均不会发生较大变化。相对于此，在本实施例的绝缘栅双极性晶体管10中，如图5所示，在浮置区26与顶部体区24之间的边界部附近，P型杂质浓度从上侧到下侧趋于下降，而N型杂质浓度从上侧到下侧趋于上升。换句话说，P型杂质浓度的曲线图与N型杂质浓度的曲线图以较陡的角度而交叉。因此，即使N型杂质浓度产生误差，浮置区26与顶部体区24之间的边界部的位置也不会发生较大变动。同样地，在浮置区26与底部体区28之间的边界部处，P型杂质浓度从上侧到下侧趋于上升，而N型杂质浓度从上侧到下侧趋于下降。即，P型杂质浓度的曲线图与N型浓度的曲线图以较陡的角度而交叉。因此，即使N型杂质浓度产生误差，浮置区26与底部体区28之间的边界部的位置也不会产生较大的误差。所以，当产生N型杂质浓度的制造误差时，本实施例的绝缘栅双极性晶体管10与现有的绝缘栅双极性晶体管相比，更不易产生浮置区26的宽度上的误差。
而且，在图4、5中，对N型杂质浓度上产生制造误差的情况进行了说明。但是，浮置区26的宽度是由P型杂质浓度和N型杂质浓度双方的分布而确定的。因此，可以说在P型杂质浓度上产生制造误差时也是相同的情况。当P型杂质浓度上产生制造误差时，本实施例的绝缘栅双极性晶体管10与现有的绝缘栅双极性晶体管相比，也更不易产生浮置区26的宽度上的误差。
浮置区26的宽度较大程度地影响绝缘栅双极性晶体管10的通态电压。即，如图1所示，当绝缘栅双极性晶体管10导通时，在浮置区26上侧以及下侧形成有沟道40、42。当浮置区26的宽度产生误差时，沟道40、42的长度将产生误差。因此，绝缘栅双极性晶体管10的通态电压将产生误差。在本实施例的绝缘栅双极性晶体管10中，由于浮置区26的宽度不易产生误差，所以在批量生产绝缘栅双极性晶体管时，不易产生通态电压上的制造误差。
并且，绝缘栅双极性晶体管10的通态电压也会由于浮置区26内的P型杂质以及N型杂质的浓度差的影响而发生变化。也就是说，由于浮置区26内的浓度差，空穴向体接触区22流入时的势垒的大小将发生变动。由于势垒的大小发生变动，从而在绝缘栅双极性晶体管10导通时漂移区30内积蓄空穴的能力将发生变动。因此，绝缘栅双极性晶体管10的通态电压将发生变化。如图2所示，在本实施例的绝缘栅双极性晶体管10中，在浮置区26内存在N型杂质浓度的极大值N2和P型杂质浓度的极小值P2。因此，通过比较图2与图3可明显地看出，与现有的绝缘栅双极性晶体管相比，本实施例的绝缘栅双极性晶体管10的浮置区26内的N型杂质与P型杂质的浓度差更大。因此，即使浮置区26内的P型杂质浓度以及N型杂质浓度产生误差，对浓度差的影响也较小。基于上述原因，也使得绝缘栅双极性晶体管10在批量生产时不易产生通态电压上的误差。
此外，用于形成沟道40所需的最小限度的栅电压(以下，称为栅极阈值电压)较大程度地关联于顶部体区24内的P型杂质浓度的最大值。顶部体区24内的P型杂质浓度的最大值越大，相对于沟道40的栅极阈值电压越大。如图3所示，在现有的绝缘栅双极性晶体管中，顶部体区内的P型杂质浓度的最大值P4存在于与发射区之间的边界部上。因此，最大值P4受P型杂质浓度的制造误差和N型杂质浓度的制造误差双方的影响而产生较大的误差。另一方面，在本实施例的绝缘栅双极性晶体管10中，顶部体区24内的P型杂质浓度的最大值为极大值P1。极大值P1不受N型杂质浓度的制造误差的影响。因此，极大值P1与现有的绝缘栅双极性晶体管的最大值P4相比更不易产生误差。因此，本实施例的绝缘栅双极性晶体管10在批量生产时，不易产生相对于沟道40的栅极阈值电压上的误差。
此外，用于形成沟道42所需的栅极阈值电压较大程度地关联于底部体区28内的P型杂质浓度的最大值。底部体区28内的P型杂质浓度的最大值越大，相对于沟道42的栅极阈值电压越大。如图3所示，在现有的绝缘栅双极性晶体管中，底部体区内的P型杂质浓度的最大值P5存在于与浮置区之间的边界部上。因此，最大值P5受P型杂质浓度的制造误差和N型杂质浓度的制造误差双方的影响而产生较大的误差。另一方面，在本实施例的绝缘栅双极性晶体管10中，底部体区28内的P型杂质浓度的最大值为极大值P3。极大值P3不受N型杂质浓度的制造误差的影响。因此，极大值P3与现有的绝缘栅双极性晶体管的最大值P5相比更不易产生误差。因此，本实施例的绝缘栅双极性晶体管10在批量生产时，不易产生相对于沟道42的栅极阈值电压上的误差。
并且，用于使发射区20-漂移区30之间导通所需要的最终的栅极阈值电压，由相对于沟道40的栅极阈值电压与相对于沟道42的栅极阈值电压中较大的一方确定。由于在相对于沟道40的栅极阈值电压较大的情况下，与在相对于沟道42的栅极阈值电压较大的情况下，穿过沟道40、42时的电子的动作将产生差异，所以绝缘栅双极性晶体管10的特性将会不同。因此，当相对于沟道40的栅极阈值电压(即，极大值P1)和相对于沟道42的栅极阈值电压(即，极大值P3)为相同程度的值时，由于制造误差，将会使极大值P1较大、或者极大值P3较大，进而导致绝缘栅双极性晶体管10的特性上产生误差。在本实施例的绝缘栅双极性晶体管10中，由于极大值P1大于极大值P3，所以最终栅极阈值电压由极大值P1(即，相对于沟道40的栅极阈值电压)确定。所以，能够进一步降低绝缘栅双极性晶体管10的特性误差。并且，在增大顶部体区24内的极大值P1的情况下，当制造绝缘栅双极性晶体管10时，与底部体区28相比会向顶部体区24内注入更多的P型杂质。由于顶部体区24被形成在浅于底部体区28的位置上，所以与向底部体区28注入较多的P型杂质的情况相比，更能够抑制在注入杂质时于半导体基板12中形成晶体缺陷的现象。此外，当向底部体区28注入较多的P型杂质时，底部体区28下端的位置(深度方向上的位置)的误差也将变大。所以，从底部体区28的下端起至沟槽35的下端为止的距离(图1中的距离F1，即，沟槽35从底部体区28的下端突出的距离)将产生误差，从而导致绝缘栅双极性晶体管10的耐压特性产生误差。当使极大值P1大于极大值P3时，由于无需在底部体区28中注入较多的P型杂质，所以不会产生这样的问题。
并且，在本实施例的绝缘栅双极性晶体管10中，在顶部体区24内存在P型杂质浓度的极大值P1和N型杂质浓度的极小值N1。由此，顶部体区24内的P型杂质与N型杂质的浓度差增大。如此，由于浓度差较大，所以顶部体区24内的P型杂质以及N型杂质的浓度的误差的影响变小。由此，也不易产生绝缘栅双极性晶体管10的特性上的误差。
并且，在本实施例的绝缘栅双极性晶体管10中，在底部体区28内存在P型杂质浓度的极大值P3。由此，底部体区28内的P型杂质与N型杂质的浓度差变大。如此，由于浓度差较大，所以底部体区28内的P型杂质以及N型杂质的浓度的误差的影响变小。基于上述原因，也使得不易产生绝缘栅双极性晶体管10的特性上的误差。特别是，在现有的绝缘栅双极性晶体管中，如图3所示，P型杂质浓度平缓地分布。因此，当欲提高底部体区的P型杂质浓度从而确保与N型杂质浓度之间的浓度差时，底部体区将被形成至相当深的位置。因此，沟槽也需要形成至较深的位置，从而存在制造效率较差的问题。在本实施例的绝缘栅双极性晶体管10中，在底部体区28内，P型杂质浓度局部性地上升(即，极大值P3)。因此，底部体区28内的P型杂质与N型杂质的浓度差较大，而且底部体区28未被形成至较深的位置(参考图2以及图3)。具体来说，在现有的绝缘栅双极性晶体管中，底部体区的下端的位置为距半导体基板的上表面约4.5μm的位置，相对于此，在本实施例的绝缘栅双极性晶体管10中，底部体区28的下端的位置为距半导体基板12的上表面3.3μm的位置。如此，由于底部体区28未被形成至较深的位置，所以沟槽35的深度也能够设置得较浅。所以，绝缘栅双极性晶体管10与现有的绝缘栅双极性晶体管相比，能够以更高的效率来进行制造。
接下来，对绝缘栅双极性晶体管10的制造方法进行说明。绝缘栅双极性晶体管10通过图6所示的半导体晶片70而进行制造。半导体晶片70的上表面70a为，相对于100晶体取向垂直的100面。半导体晶片70具有与漂移区30相等的N型杂质浓度。
(下表面一侧以及外周部扩散层形成工序)
首先，如图7所示，通过进行离子注入、热扩散，从而在半导体晶片70的下表面70b一侧形成缓冲区32和集电区34。同样地，在半导体晶片70的上表面70a一侧形成外周耐压区38。
(沟槽形成工序)
接着，如图8所示，通过应用RIE(Reactive ion etching：反应离子腐蚀)法的蚀刻，从而在半导体晶片70的上表面70a上形成沟槽35。而且，如图9所示，在半导体晶片70的上表面70a上，以相对于半导体晶片70的011晶体取向垂直延伸的方式(即，以沿着0-11晶体取向延伸的方式)而形成沟槽35。
(沟槽绝缘膜以及栅电极形成工序)
在形成了沟槽35之后，对半导体晶片70进行热处理，从而在半导体晶片70的表面和沟槽35的内表面上形成牺牲氧化膜。之后，通过蚀刻而除去牺牲氧化膜。在除去了牺牲氧化膜之后，再次对半导体晶片70进行热处理，从而在半导体晶片70的表面和沟槽35的内表面上形成硅氧化膜。沟槽35内的硅氧化膜成为沟槽绝缘膜37。在形成了沟槽绝缘膜37之后，通过CVD(化学汽相淀积)法而在半导体晶片70上堆积多晶硅。此时，在沟槽35内填充有多晶硅。在堆积了多晶硅之后，通过CDE(化学干蚀刻)法等的蚀刻来除去沟槽35外部的多晶硅。由此，残存于沟槽35内的多晶硅成为栅电极36。在形成了栅电极36之后，通过对半导体晶片70进行热处理，从而在栅电极36的上表面上形成盖绝缘膜39。由此，半导体晶片70的剖面结构成为图10所示的结构。
图11图示了图10的剖视图中的栅电极36的上表面附近的放大图。如图11所示，栅电极36被形成为，其上表面36a位于半导体晶片70的上表面70a的下侧。所以，在半导体晶片70的上表面70a上形成有凹部。在本实施例中，以栅电极36的上表面36a与半导体晶片70的上表面70a之间的阶梯差的高度H1(以下，称为沟槽凹槽深度H1)为约0.3μm的方式，形成栅电极36。
(离子注入工序)
接着，如图12所示，在半导体晶片70的上表面70a的外周耐压区38的外侧形成抗蚀膜72。即，形成在绝缘栅双极性晶体管区开口的抗蚀膜72。并且，从上表面70a一侧向半导体晶片70注入离子。
首先，在对应于底部体区28的深度处注入P型杂质(底部体区注入工序)。即，以使所注入的P型杂质在对应于底部体区28的深度范围内停止的方式，调节加速电压从而注入P型杂质，。更加详细来说，以使所注入的P型杂质的停止位置的峰值成为图2中的极大值P3的深度的方式来进行注入。
之后，在对应于浮置区26的深度处注入N型杂质(浮置区注入工序)。即，以使所注入的N型杂质在对应于浮置区26的深度范围内停止的方式，调节加速电压从而注入N型杂质。更加详细来说，以使N型杂质的停止位置的峰值成为图2中的极大值N2的深度的方式来进行注入。
之后，在对应于顶部体区24的深度处注入P型杂质(顶部体区注入工序)。即，以使所注入的P型杂质在对应于顶部体区24的深度范围内停止的方式，调节加速电压从而注入P型杂质。更加详细来说，以使P型杂质的停止位置的峰值成为图2中的极大值P1的深度的方式来进行注入。而且，在顶部体区注入工序中，以高于底部体区注入工序中的浓度而注入P型杂质。
之后，除去抗蚀膜72，且如图13所示，形成新的抗蚀膜74。抗蚀膜74以覆盖外周耐压区38的外侧区域、和对应于体接触区22的区域的方式而形成。并且，从上表面70a一侧向对应于发射区20的深度(即，最表层部)注入N型杂质(发射区注入工序)。
之后，除去抗蚀膜74，且如图14所示，形成新的抗蚀膜76。抗蚀膜76以覆盖外周耐压区38的外侧区域、和对应于发射区20的区域的方式形成。并且，从上表面70a一侧向对应于体接触区22的深度(即，最表层部)注入P型杂质(体接触区注入工序)。
图15图示了上述的离子注入工序(即，底部体区注入工序、浮置区注入工序、顶部体区注入工序、发射区注入工序以及体接触区注入工序)中的、离子注入方向与半导体晶片70的晶体取向之间的位置关系。图15中的箭头80为离子注入方向。如上文所述，半导体晶片70的上表面70a为100面。并且，沟槽35被形成为相对于011晶体取向垂直。在离子注入工序中，使011晶体取向与中心轴82相一致，以该中心轴82为中心，使半导体晶片70的上表面70a相对于离子注入方向80倾斜而注入离子。即，在以中心轴82为中心，于离子注入方向80与100晶体取向之间设置角度θ1(以下，称为倾斜角θ1)的状态下，进行离子注入。在本实施例中，倾斜角θ1为7.1°。
(热扩散工序)
在离子注入结束之后，对半导体晶片70进行热处理。在进行热处理时，所注入的杂质将扩散并活性化。由此，如图1所示，形成了发射区20、体接触区22、顶部体区24、浮置区26以及底部体区28。如上文所述，由于分别对顶部体区24、浮置区26以及底部体区28进行离子注入，所以在这些区域内的杂质浓度分布成为图2所示的分布。即，在顶部体区24内形成有极大值P1，在浮置区26内形成有极大值N2，在底部体区28内形成有极大值P3。而且，由于没有实施以在浮置区26内停止的方式而注入P型杂质的工序，所以在浮置区26内形成有极小值P2。
在热扩散工序结束之后，在半导体晶片70的表面上形成必要的布线、绝缘膜等(省略图示)。其后，通过切割而将半导体晶片70进行分割。由此，完成了绝缘栅双极性晶体管10。如上述说明中所述，根据上述的制造方法，能够以图2所示的浓度分布来制造图1中的绝缘栅双极性晶体管10。
并且，在上述制造方法中，在沟槽绝缘膜以及栅电极形成工序之后，实施离子注入工序。一般来说，沟槽绝缘膜以及栅电极形成工序在扩散区形成之后(即，实施离子注入工序和热扩散工序之后)进行。但是，当在扩散区形成之后实施沟槽绝缘膜以及栅电极形成工序时，会产生以下的问题。
如上文所述，在沟槽绝缘膜以及栅电极形成工序中，实施高温的热处理。当在扩散区形成后进行沟槽绝缘膜以及栅电极形成工序的热处理时，扩散区内的杂质将进一步扩散。由此，将出现扩散区扩大、或者杂质向外扩散、或者杂质向沟槽绝缘膜内等偏析(堆积)的现象。由于这些现象的产生，所以会产生所制造的绝缘栅双极性晶体管的特性不稳定的问题。并且，当在离子注入之后进行半导体晶片的热氧化处理(牺牲氧化膜、沟槽绝缘膜37的形成)时，将容易以在离子注入时被形成的晶体缺陷为起点而形成OSF(氧化诱生层错：Oxidation Induced Stacking Fault)。OSF为以下的缺陷，即，在热氧化处理时于硅层和氧化硅层的界面上形成自间隙硅，该自间隙硅在硅层内扩散，而与硅层内的晶体缺陷联合生长。当OFS被形成于硅层内时，将产生绝缘栅双极性晶体管变得容易裂隙的问题。
在本实施例的制造方法中，由于在沟槽绝缘膜以及栅电极形成工序之后实施离子注入工序，所以不会产生上述问题。因而能够使所制造的绝缘栅双极性晶体管10的特性稳定，且能够抑制在绝缘栅双极性晶体管10上产生裂隙缺陷的现象。
而且，如上述实施例所示，当在实施了沟槽绝缘膜以及栅电极形成工序之后实施离子注入工序时，向沟槽绝缘膜37附近的顶部体区24(即，沟道40)的离子注入浓度将受栅电极36的形状的影响。由于上述的沟槽凹槽深度H1上会产生制造误差，所以由于沟槽凹槽深度H1的误差将导致向沟槽绝缘膜37附近的顶部体区24的离子注入浓度产生误差。由此，存在绝缘栅双极性晶体管10的栅极阈值电压产生误差的问题。但是，在本实施例的制造方法中，将由于沟槽凹槽深度H1的误差所导致的栅极阈值电压的误差抑制在了最小限度。以下，对其理由进行说明。
图16表示将沟槽凹槽深度H1(参考图11)设为0μm时的、顶部体区注入工序之前的半导体晶片70的剖视图。图16中的范围24在此时(以沟槽凹槽深度H1为0μm的状态进行离子注入工序、热扩散工序时)表示形成有顶部体区24的范围。此时，由于在沟槽凹槽部分没有形成凹部，所以在顶部体区注入工序中，在沟槽绝缘膜37附近和其他部分被注入的P型杂质的停止位置几乎不变。所以，如图16所示，顶部体区24以固定的宽度被形成在大致固定的深度处。
如上文所述，在本实施例的制造方法中，如图11所示，将沟槽凹槽深度H1设为约0.3μm。在将沟槽凹槽深度H1设为0.3μm而形成了绝缘栅双极性晶体管10时，图11中的区域24表示形成有顶部体区24的范围。当沟槽凹槽深度H1为0.3μm时，在顶部体区注入工序中，将受到沟槽凹槽部分的形状的影响。所以，越靠近沟槽绝缘膜37的位置，被注入的P型杂质越容易停止于较深的位置。因此，如图11所示，顶部体区24以越靠近沟槽绝缘膜37的位置越向较深的位置位移的形状而形成。如此，由于顶部体区24在沟槽绝缘膜37附近发生位移，所以沟槽绝缘膜37附近的顶部体区24的宽度D1宽于其他部分的顶部体区24的宽度D2。因此，宽度D1的部分(即，形成有图1中的沟道40的区域(以下，称为沟道区40))的P型杂质浓度降低。
图17图示了将沟槽凹槽深度H1设为0.6μm时的、顶部体区注入工序之前的半导体晶片的剖视图。图17中的范围24在此时表示形成有顶部体区24的范围。比较图11与图17可以明显看出，当将沟槽凹槽深度H1从0.3μm增大为0.6μm时，虽然顶部体区24的宽度D1的部分将变宽(在图17的横向方向上变宽)，但宽度D1并未以较大程度扩大。所以，沟槽凹槽深度H1为0.6μm时的情况与沟槽凹槽深度为0.3μm时的情况相比，宽度D1的部分(即，图1中的沟道区40)的P型杂质浓度并未以较大程度下降。
图18图示了对沟槽凹槽深度H1进行各种变化而制造绝缘栅双极性晶体管时的、沟槽绝缘膜37附近的顶部体区24(即，图1中的沟道区40)的P型杂质浓度的峰值。并且，图19图示了对沟槽凹槽深度H1进行各种变化而制造绝缘栅双极性晶体管时的、绝缘栅双极性晶体管的栅极阈值电压。如图18所示，在沟槽凹槽深度H1小于0.2μm的区间内曲线图的斜率较大，而沟槽凹槽深度H1大于等于0.2μm的区间内曲线图的斜率变小。因此，在图19中，在沟槽凹槽深度H1小于0.2μm的区间内曲线图的斜率约为-6.3V/μm，相对于此，在沟槽凹槽深度H1大于等于0.2μm的区间内曲线图的斜率约为-0.39V/μm。即，以0.2μm的沟槽凹槽深度H1为界，曲线图的斜率急剧变化。如上述说明中所述，当沟槽凹槽深度H1大于等于0.2μm时，即使产生沟槽凹槽深度H1上的误差，沟道40的P型杂质浓度上也不易产生误差。因此，不易产生栅极阈值电压的误差。
如上文所述，在本实施例的制造方法中，将沟槽凹槽深度H1设为约0.3μm。所以，根据本实施例的制造方法，能够在抑制栅极阈值电压的误差的同时，制造绝缘栅双极性晶体管10。而且，如图19所示，由于将沟槽凹槽深度H1设为大于等于0.3μm时曲线图的斜率大致固定，故为优选。
并且，上述的栅极阈值电压的误差还根据相对于半导体晶片70的离子注入角度而发生变化。当沟槽35的壁面不与离子注入方向平行时，在沟槽35的右侧(图1中的右侧)和沟槽35的左侧(图1中的左侧)所注入的杂质的分布将不同(不对称)。当沟槽35的右侧和左侧在杂质的分布上存在不同时，将导致栅极阈值电压的误差。因此，在离子注入工序中，优选将离子注入方向与沟槽35的壁面设为平行。
另一方面，当向半导体晶片70进行离子注入时，需要以不产生沟道效应的角度进行离子注入。沟道效应的产生量根据倾斜角θ1的中心轴82与半导体晶片70的001晶体取向之间的角度θ2(参照图15；以下，称为扭转角θ2)、和倾斜角θ1的双方而发生变化。一般来说，倾斜角θ1为7°左右时，不易产生沟道效应。但是，倾斜角θ1是根据需要而被适当改变的。另一方面，扭转角θ2为45°、或者225°时，不易产生沟道效应。而且，当将扭转角θ2设为45°、或者225°时，中心轴82与011晶体取向相一致。
所以，在离子注入工序中，优选为，以离子注入方向与沟槽35的壁面平行，并且中心轴82与011晶体取向相一致的位置关系来实施离子注入。在本实施例的制造方法中，半导体晶片70的上表面70a为100面，以与011晶体取向相一致的中心轴82为中心设置7.1°的倾斜角而进行离子注入。因此，防止了沟道效应。此外，沟槽35被形成为，在半导体晶片70的上表面70a(即，100面)上相对于011晶体取向垂直地延伸。所以，离子注入方向80与沟槽35的壁面平行。所以，在沟槽35的两侧以大致相等的分布而注入杂质。由此，进一步抑制了栅极阈值电压的误差。
图20中的曲线图E1表示将倾斜角θ1设为7.1°，将扭转角θ2设为45°，并对沟槽凹槽深度H1进行各种变动来制造绝缘栅双极性晶体管时的、绝缘栅双极性晶体管的栅极阈值电压的变化。图20中的曲线图E2表示将倾斜角θ1设为7.1°，将扭转角θ2设为135°，并对沟槽凹槽深度H1进行各种变动来制造绝缘栅双极性晶体管时的、绝缘栅双极性晶体管的栅极阈值电压的变化。如图20所示，在曲线图E1中，与曲线图E2相比斜率变小。由此可以看出，通过使沟槽35的壁面与离子注入方向80平行，并且以不易产生沟道效应的角度进行离子注入，从而能够进一步减少由沟槽凹槽深度H1引起的栅极阈值电压的误差。
而且，在上述实施例中，将半导体晶片70的上表面70a设为了100面。但是，也可以以下文所说明的方式来制造绝缘栅双极性晶体管10。如图21所示，在从晶锭92切割半导体晶片时，以将011晶体取向作为中心而使切割面与倾斜角θ1倾斜相同的程度的方式，来切割半导体晶片(图21中的箭头94表示相对于半导体晶片的上表面(切割面)的垂线方向)。以此种方式切割出的半导体晶片的上表面相对于100面以011晶体取向为中心而倾斜角度θ1。在该半导体晶片的上表面上，形成相对于011晶体取向垂直延伸的沟槽35。并且，相对于半导体晶片的上表面，垂直地进行离子注入。当以此种方式进行离子注入时，沟槽35的壁面将与离子注入方向平行，并且，在离子注入方向与100晶体取向之间，形成以011晶体取向为中心的角度θ1。所以，在这种情况下，也能够减少栅极阈值电压的误差。
如上述说明中所述，通过采用本实施例的绝缘栅双极性晶体管10的结构、以及绝缘栅双极性晶体管10的制造方法，从而在批量生产时，能够抑制绝缘栅双极性晶体管10的特性上产生制造误差的现象。在实施这种技术时，能够使通态电压的制造误差为现有技术的约1/10。并且，能够使切换速度的误差为现有技术的约1/10。而且，能够使栅极阈值电压的误差为现有技术的约1/2。并且，能够使饱和电流的误差为现有技术的约1/2。
在本说明书或附图中所说明的技术要素为，以单独或各种组合的形式而发挥技术上的有用性的要素，其不限定于申请时权利要求中所记载的组合。并且，在本说明书或附图中所例示的技术为，可以同时达成多个目的的技术，且达成其中一个目的本身也具有技术上的有用性。

Claims (9)

1.一种垂直型的绝缘栅双极性晶体管，其特征在于，具备：
第1导电型的发射区；
第2导电型的体区，其相对于所述发射区在较深的位置处邻接于所述发射区；
第1导电型的漂移区，其相对于所述体区在较深的位置处邻接于所述体区，并通过所述体区而与所述发射区分离；
第2导电型的集电区，其相对于所述漂移区在较深的位置处邻接于所述漂移区，并通过所述漂移区而与所述体区分离；
第1导电型的浮置区，其被形成于所述体区内，并通过所述体区而与所述发射区以及所述漂移区分离；
栅电极，其隔着绝缘膜而与将所述发射区和所述漂移区分离的范围内的所述体区对置，
其中，在所述浮置区与其上侧的所述体区之间的边界部附近的第1导电型杂质浓度，以从上侧到下侧趋于上升的方式分布，
在所述浮置区与其下侧的所述体区之间的边界部附近的第1导电型杂质浓度，以从上侧到下侧趋于下降的方式分布，
在所述浮置区与其上侧的所述体区之间的边界部附近的第2导电型杂质浓度，以从上侧到下侧趋于下降的方式分布，
在所述浮置区与其下侧的所述体区之间的边界部附近的第2导电型杂质浓度，以从上侧到下侧趋于上升的方式分布。
2.如权利要求1所述的绝缘栅双极性晶体管，其特征在于，
所述浮置区上侧的所述体区内的第2导电型杂质浓度，以在深度方向上具有极大值的方式分布，且该极大值为所述浮置区上侧的所述体区内的第2导电型杂质浓度的最大值。
3.如权利要求1或2所述的绝缘栅双极性晶体管，其特征在于，
所述浮置区下侧的所述体区内的第2导电型杂质浓度，以在深度方向上具有极大值的方式分布，且该极大值为所述浮置区下侧的所述体区内的第2导电型杂质浓度的最大值。
4.如权利要求1至3中任意一项所述的绝缘栅双极性晶体管，其特征在于，
所述浮置区上侧的所述体区内的第2导电型杂质浓度的最大值，高于所述浮置区下侧的所述体区内的第2导电型杂质浓度的最大值。
5.一种垂直型的绝缘栅双极性晶体管的制造方法，其中，所述绝缘栅双极性晶体管具备：
第1导电型的发射区；
第2导电型的体区，其相对于所述发射区在较深的位置处邻接于所述发射区；
第1导电型的漂移区，其相对于所述体区在较深的位置处邻接于所述体区，并通过所述体区而与所述发射区分离；
第2导电型的集电区，其相对于所述漂移区在较深的位置处邻接于所述漂移区，并通过所述漂移区而与所述体区分离；
第1导电型的浮置区，其被形成于所述体区内，并通过所述体区而与所述发射区以及所述漂移区分离；
栅电极，其隔着绝缘膜而与将所述发射区和所述漂移区分离的范围内的所述体区对置，
所述制造方法的特征在于，具备：
顶部体区注入工序，向半导体基板中对应于所述浮置区上侧的所述体区的深度处注入第2导电型杂质；
底部体区注入工序，向所述半导体基板中对应于所述浮置区下侧的所述体区的深度处注入第2导电型杂质；
浮置区注入工序，向所述半导体基板中对应于所述浮置区的深度处注入第1导电型杂质。
6.如权利要求5所述的制造方法，其特征在于，
在所述顶部体区注入工序中，以高于所述底部体区注入工序中的浓度注入第2导电型杂质。
7.如权利要求5或6所述的制造方法，其特征在于，
在所述顶部体区注入工序、所述底部体区注入工序以及所述浮置区注入工序之前，实施以下工序，即：沟槽形成工序，在所述半导体基板的上表面上形成沟槽；氧化膜形成工序，通过热处理而在所述沟槽的壁面上形成氧化膜；栅电极形成工序，在所述沟槽内形成所述栅电极。
8.如权利要求7所述的制造方法，其特征在于，
在所述栅电极形成工序中，将所述栅电极的上表面和所述半导体基板的上表面之间的深度方向上的距离设为大于等于0.2μm。
9.如权利要求7或8所述的制造方法，其特征在于，
在所述沟槽形成工序中，在所述半导体基板的上表面上形成相对于所述半导体基板的011晶体取向垂直延伸的所述沟槽，
在所述顶部体区注入工序、所述底部体区注入工序以及所述浮置区注入工序中，以将所述半导体基板的011晶体取向作为轴，而在杂质注入方向与所述半导体基板的100晶体取向之间设置角度的方式，注入杂质。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681322A (zh) * 2012-08-30 2014-03-26 三星电机株式会社 一种功率半导体器件及其制备方法
CN103765594A (zh) * 2011-09-26 2014-04-30 住友电气工业株式会社 碳化硅半导体器件
CN104659088A (zh) * 2013-11-18 2015-05-27 万国半导体股份有限公司 电荷库igbt顶端结构及制备方法
CN106233438A (zh) * 2014-04-25 2016-12-14 丰田自动车株式会社 半导体装置的制造方法以及半导体装置
CN108695381A (zh) * 2017-04-04 2018-10-23 英飞凌科技股份有限公司 具有dV/dt可控性的IGBT
CN113396481A (zh) * 2019-02-04 2021-09-14 住友电气工业株式会社 碳化硅半导体器件

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2466261A (en) 2008-12-17 2010-06-23 Qinetiq Ltd Semiconductor device and fabrication method
ES2382185T3 (es) * 2010-06-30 2012-06-06 Abb Research Ltd. Dispositivo semiconductor de potencia
US8981384B2 (en) 2010-08-03 2015-03-17 Sumitomo Electric Industries, Ltd. Semiconductor device and method for manufacturing same
US8686439B2 (en) * 2011-06-27 2014-04-01 Panasonic Corporation Silicon carbide semiconductor element
JP5699878B2 (ja) 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
RU2571175C2 (ru) 2011-09-28 2015-12-20 Тойота Дзидося Кабусики Кайся Биполярный транзистор с изолированным затвором (igbt) и способ его изготовления
JP5764046B2 (ja) 2011-11-21 2015-08-12 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5895947B2 (ja) * 2012-02-14 2016-03-30 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
US9245986B2 (en) * 2012-11-29 2016-01-26 Samsung Electro-Mechanics Co., Ltd. Power semiconductor device and method of manufacturing the same
JP6077309B2 (ja) * 2013-01-11 2017-02-08 株式会社豊田中央研究所 ダイオード及びダイオードを内蔵した半導体装置
US20150380537A1 (en) * 2013-02-22 2015-12-31 Toyota Jidosha Kabushiki Kaisha Semiconductor device
WO2014141472A1 (ja) 2013-03-15 2014-09-18 トヨタ自動車株式会社 半導体装置およびその製造方法
JP6279927B2 (ja) * 2014-02-17 2018-02-14 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子を製造する方法及び絶縁ゲート型スイッチング素子
JP2016034001A (ja) * 2014-07-31 2016-03-10 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6563689B2 (ja) * 2015-05-27 2019-08-21 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子の製造方法
JP6406452B2 (ja) * 2015-06-30 2018-10-17 富士電機株式会社 半導体装置及びその製造方法
JP6192686B2 (ja) * 2015-07-02 2017-09-06 株式会社豊田中央研究所 半導体装置
JP6441192B2 (ja) 2015-09-11 2018-12-19 株式会社東芝 半導体装置
CN107851666B (zh) * 2016-02-15 2021-11-23 富士电机株式会社 半导体装置
JP6588363B2 (ja) * 2016-03-09 2019-10-09 トヨタ自動車株式会社 スイッチング素子
JP7143575B2 (ja) * 2017-07-18 2022-09-29 富士電機株式会社 半導体装置
DE102017124872B4 (de) 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
DE102017124871B4 (de) 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
US10847617B2 (en) 2017-12-14 2020-11-24 Fuji Electric Co., Ltd. Semiconductor device
DE102018123164B3 (de) * 2018-09-20 2020-01-23 Infineon Technologies Ag Halbleitervorrichtung, die eine graben-gatestruktur enthält, und herstellungsverfahren

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11251573A (ja) * 1998-02-26 1999-09-17 Toyota Central Res & Dev Lab Inc 半導体装置
JP2005210047A (ja) * 2003-12-24 2005-08-04 Toyota Central Res & Dev Lab Inc 半導体装置
JP2007266134A (ja) * 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
CN101110445A (zh) * 2007-08-28 2008-01-23 电子科技大学 具有“u”字形漂移区的半导体器件
US20080197379A1 (en) * 2007-02-16 2008-08-21 Mitsubishi Electric Corporation Semiconductor device and manufacturing method thereof
JP2008205205A (ja) * 2007-02-20 2008-09-04 Toyota Central R&D Labs Inc 半導体装置とその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3145851B2 (ja) * 1993-12-20 2001-03-12 日本電気株式会社 半導体基板及び半導体装置
JP3211865B2 (ja) * 1996-05-31 2001-09-25 日本電気株式会社 イオン注入方法
US6320215B1 (en) * 1999-07-22 2001-11-20 International Business Machines Corporation Crystal-axis-aligned vertical side wall device
JP4091242B2 (ja) * 1999-10-18 2008-05-28 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法
US6399998B1 (en) * 2000-09-29 2002-06-04 Rockwell Technologies, Llc High voltage insulated-gate bipolar switch
JP2002280553A (ja) * 2001-03-19 2002-09-27 Toshiba Corp 半導体装置及びその製造方法
JP4004843B2 (ja) * 2002-04-24 2007-11-07 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔの製造方法
JP2004047967A (ja) * 2002-05-22 2004-02-12 Denso Corp 半導体装置及びその製造方法
JP4158453B2 (ja) * 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法
EP1536463A1 (en) * 2003-11-28 2005-06-01 STMicroelectronics S.r.l. Method for manufacturing a power device with insulated trench-gate having controlled channel length and corresponding device
EP1760790B1 (en) * 2004-05-12 2019-04-03 Toyota Jidosha Kabushiki Kaisha Semiconductor device
US7968938B2 (en) * 2004-06-14 2011-06-28 Nxp B.V. High-voltage device structure
JP4789463B2 (ja) * 2004-12-28 2011-10-12 キヤノン株式会社 光電変換装置とその製造方法，及び撮像システム
US20070181927A1 (en) * 2006-02-03 2007-08-09 Yedinak Joseph A Charge balance insulated gate bipolar transistor
JP2008085278A (ja) * 2006-09-29 2008-04-10 Ricoh Co Ltd 半導体装置及びその製造方法
US8278702B2 (en) * 2008-09-16 2012-10-02 Fairchild Semiconductor Corporation High density trench field effect transistor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11251573A (ja) * 1998-02-26 1999-09-17 Toyota Central Res & Dev Lab Inc 半導体装置
JP2005210047A (ja) * 2003-12-24 2005-08-04 Toyota Central Res & Dev Lab Inc 半導体装置
JP2007266134A (ja) * 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
US20080197379A1 (en) * 2007-02-16 2008-08-21 Mitsubishi Electric Corporation Semiconductor device and manufacturing method thereof
JP2008205205A (ja) * 2007-02-20 2008-09-04 Toyota Central R&D Labs Inc 半導体装置とその製造方法
CN101110445A (zh) * 2007-08-28 2008-01-23 电子科技大学 具有“u”字形漂移区的半导体器件

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103765594A (zh) * 2011-09-26 2014-04-30 住友电气工业株式会社 碳化硅半导体器件
CN103765594B (zh) * 2011-09-26 2016-06-29 住友电气工业株式会社 碳化硅半导体器件
CN103681322A (zh) * 2012-08-30 2014-03-26 三星电机株式会社 一种功率半导体器件及其制备方法
CN103681322B (zh) * 2012-08-30 2016-12-21 三星电机株式会社 一种功率半导体器件及其制备方法
CN104659088A (zh) * 2013-11-18 2015-05-27 万国半导体股份有限公司 电荷库igbt顶端结构及制备方法
CN106233438A (zh) * 2014-04-25 2016-12-14 丰田自动车株式会社 半导体装置的制造方法以及半导体装置
CN106233438B (zh) * 2014-04-25 2019-05-03 丰田自动车株式会社 半导体装置的制造方法以及半导体装置
US10319831B2 (en) 2014-04-25 2019-06-11 Toyota Jidosha Kabushiki Kaisha Semiconductor device with a gate electrode positioned in a semiconductor substrate
CN108695381A (zh) * 2017-04-04 2018-10-23 英飞凌科技股份有限公司 具有dV/dt可控性的IGBT
CN108695381B (zh) * 2017-04-04 2024-03-15 英飞凌科技股份有限公司 具有dV/dt可控性的IGBT
CN113396481A (zh) * 2019-02-04 2021-09-14 住友电气工业株式会社 碳化硅半导体器件

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