JP2007243080A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】炭化珪素からなる半導体基板上に炭化珪素または窒化ガリウムの半導体エピタキシャル成長層を半導体層として備える半導体装置であって、小さなオン抵抗を実現するため前記半導体基板の厚さを薄くしても、半導体基板の強度を維持し、ウエハプロセスにおけるウエハ割れを少なくできる半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板が、一方の主面側の中央部に、少なくとも耐圧に必要な厚さをもち、炭化珪素または窒化ガリウムからなる半導体層を備え、他方の主面側に、前記中央部に対向する位置に凹部と、該凹部の底部を取り囲み、凹部の側面をなす支持部とを有する半導体装置とする。凹部はドライエッチング等により形成される。
【選択図】 図３

Description

本発明は、炭化珪素または窒化ガリウムを主材料とする縦型ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）、ＩＧＢＴ（insulated gate bipolar transistor）、バイポーラトランジスタ、ダイオード等の半導体装置に関する。特には、半導体基板の抵抗が半導体装置のオン抵抗に占める割合を小さくするための形状を有する半導体基板を用いる半導体装置およびその製造方法に関する。
高周波、大電力を制御する電力用半導体装置には、現在、主として、シリコン（以下「Ｓｉ」と記すこともある。）半導体が用いられている。しかし、Ｓｉ半導体のバンドギャップ（禁制帯幅）が１．１ｅＶ程度であることから、Ｓｉを用いた半導体装置は高温や放射線に曝される環境下では使用できないことがある。この問題に対する対策として、Ｓｉより広いバンドギャップを有する炭化珪素（以下「ＳｉＣ」と記すこともある。）半導体を用いる対策が試みられている。
炭化珪素は、シリコンより、熱伝導率が高く、物理的、化学的、熱的に安定な結晶材料である。加えて、例えば、種々ある結晶多形（ポリタイプ）の一つである４Ｈ−ＳｉＣのバンドギャップは３．２５ｅＶであり、Ｓｉの１．１２ｅＶに対し３倍程度大きい。このため炭化珪素での絶縁破壊を生じさせる電界強度はシリコン（０．３ＭＶ／ｃｍ）より約１桁大きい（２〜４ＭＶ／ｃｍ）。したがって、炭化珪素は、高い電圧が印加される場合や高温環境下で動作する場合の安定性が要求される電力用半導体装置の材料として、特に優れている。
電力用半導体装置においては、オン抵抗が、材料の絶縁破壊電界強度の３乗に逆比例し、また移動度の逆数に比例して減少する。したがって、炭化珪素半導体におけるキャリア移動度がシリコン半導体より低いことを考慮しても、例えば、炭化珪素からなる半導体基板では、シリコン半導体基板と比べてオン抵抗を数１００分の１に低減することができる。現在までに、ダイオード、トランジスタ、サイリスタなど様々な構造の電力用半導体装置が炭化珪素を用いて試作され、その一部が既に実用化されている（特許文献１）。
一方、シリコンを主材料とする縦型ＭＯＳＦＥＴやＩＧＢＴなどの電力用半導体装置では、半導体基板として、例えばＦＺ−Ｓｉウエハが用いられる。この場合、オン抵抗へのドリフト層の寄与分を小さくするため、ドリフト層の厚さを耐圧に必要な最小限のものにするように、ウエハを研磨する薄ウエハ化プロセス技術が発展してきている。耐圧を決定するドリフト層の厚みは半導体材料の物性値によって決まり、例えば、シリコンの場合には、耐圧６００Ｖに対し約７０μｍ、耐圧１２００Ｖに対し約１００μｍである。
ＦＺ−Ｓｉウエハを用いる半導体プロセスの開発では、耐圧に必要な厚さにまで研磨された薄いウエハ、例えば、厚さ７０μｍ程度のウエハを処理する技術を確立することが終着点の一つであり、薄いウエハを扱うウエハハンドリングの方法の改善など、かなりの程度、進展しつつある（特許文献２―要約）。
炭化珪素を用いる半導体装置では、そのオン抵抗を低減するために、炭化珪素基板上に半導体層を堆積形成した後、研磨により基板を２００μｍ以下の厚さにする発明が知られている（特許文献３-要約）。しかし、同文献は、基板の厚さを４００μｍから約２００μｍに低減した半導体装置とその製造方法を開示するのみで、厚さの下限に関し詳しく説明していない。同文献に記載された第１の実施形態では、ショットキーダイオードを製造するために、炭化珪素基板上に１０μｍ厚のエピタキシャル成長層を堆積させた後、ボロンイオンを注入して不純物層を形成し、その上に電極を形成している。開示された製造方法を用いる場合、基板の厚さを２００μｍよりさらに薄く、例えば、１００μｍや５０μｍの厚さにしようとすると、上に述べたシリコンを用いる製造プロセスと同じように、基板が割れるなどの不具合が発生すると考えられる。したがって、同文献は、基板の厚さが文言上２００μｍ以下である半導体装置を開示しているが、具体的には研磨等により基板の厚さを約２００μｍにする製造方法のみを開示するものである。
特開２００５−５４２８号公報 特開２００５−２６０２６７号公報 特開２００４−２２８７８号公報
炭化珪素または窒化ガリウムを主材料とする半導体装置では、アバランシェ降伏限界がシリコンより高く、設計耐圧が６００Ｖ〜１２００ＶであるＭＯＳＦＥＴやＩＧＢＴにおける耐圧領域の厚みは１０μｍ前後またはそれ以下でよい。
他方、現在入手可能な炭化珪素からなる低抵抗基板の体積抵抗率は、シリコン基板に比べて高い。例えば、シリコンの場合には０．００１Ωｃｍ未満の抵抗率を有するウエハを入手可能であるのに対し、炭化珪素の場合は、その１０倍以上大きい０．０２〜０．０１Ωｃｍの抵抗率を有するウエハしか利用できない。
また、窒化ガリウムを主材料とする半導体装置を製造する場合には、窒化ガリウムからなる単結晶基板を入手することが困難であることから、炭化珪素またはサファイアからなる基板の上に、ヘテロエピタキシャル成長法で窒化ガリウムからなる半導体層を形成する方法が採用されている。
ここで炭化珪素基板の抵抗が半導体装置のオン抵抗に占める割合を簡単に求める。現在、入手可能な程度の低体積抵抗率の炭化珪素基板を用い、その上に炭化珪素または窒化ガリウムからなるエピタキシャル層を成長させることにより製造されるＭＯＳＦＥＴについて計算する。仮に基板の体積抵抗率を０．０１Ωｃｍ、厚さを５００μｍとする。基板の表面上にＭＯＳゲート領域となる半導体層をエピタキシャル成長すると、ドレイン領域となる炭化珪素基板はほぼ元の厚さの５００μｍであるから、基板の抵抗は約０．５ｍΩｃｍ２計算される。炭化珪素を主材料とするＭＯＳＦＥＴの代表的なオン抵抗は現在１０ｍΩｃｍ２であるから、炭化珪素基板（ドレイン領域）の抵抗がオン抵抗に占める割合は約５％となる。基板が、縦型電力用半導体装置のドレイン領域やコレクタ領域を構成する場合には、この領域でオン抵抗の５％を占めることになる。
現時点において、上記ＭＯＳＦＥＴのオン抵抗の大半を占めるのはチャネル抵抗である。チャネル移動度が改善されれば、１０ｍΩｃｍ２という数字は半分かそれ以下になると予想される。仮にチャネル移動度が２倍になると、基板の抵抗がオン抵抗に占める割合は約１０％となる。さらにチャネル移動度の改善が進めば、基板の占める割合はさらに大きくなり、その低減が課題になると思われる。
しかしながら、現在入手可能な炭化珪素基板の体積抵抗率は０．０１Ωｃｍ程度であり、これを低減するにはさらなる技術開発が必要であり、困難も予想される。
以上の状況を考慮すると、炭化珪素または窒化ガリウムを主材料とする縦型の電力用半導体装置においても、オン抵抗の低減のため、いずれシリコンの場合と同様に、基板又はウエハを薄くするプロセスの確立が必須になるものと考えられる。
炭化珪素や窒化ガリウムを主材料とする半導体装置では、前記背景技術でも触れたように、耐圧領域の厚みが約１０μｍあれば１０００Ｖ前後の耐圧が得られる。したがって、オン抵抗を下げる目的で、シリコンプロセスと同様に、炭化珪素からなる基板を、例えば耐圧に必要な１０μｍ厚程度になるように薄くする製造方法が考えられる。しかし、半導体基板又はウエハを１０μｍ程度まで薄く研磨しようとすると、割れ、欠けなどの不良や無数のパーティクルの発生が避けられず、良好な製造プロセスの確立は困難と考えられる。なお、シリコン半導体装置では、耐圧領域の厚さが６００Ｖに対し７０μｍ、１２００Ｖに対し１００μｍであるので、ウエハの全面を薄くするプロセスが可能になっている。
本発明は、以上の背景技術及び課題に鑑みて成されたものである。本発明の目的は、半導体基板上に炭化珪素または窒化ガリウムからなる半導体層を有する半導体装置のオン抵抗を下げることであり、オン抵抗を下げるため半導体基板を薄くした場合でも基板の強度を維持し、ウエハプロセスにおけるウエハの割れを少なくできる構造を有する半導体装置及びその製造方法を提供することである。
本発明によれば、前記目的は、半導体基板が、一方の主面側の中央部に、少なくとも耐圧に必要な厚さをもち、炭化珪素または窒化ガリウムからなる半導体層を備え、他方の主面側に、前記中央部に対向する位置に凹部と、該凹部の底部を取り囲み、凹部の側面をなす支持部とを有する半導体装置により達成される。半導体装置の活性領域となる部分であって、オン抵抗に占める割合の大きい基板にこのような凹部を形成し、半導体層と凹部の底部表面との距離を小さくすることで装置のオン抵抗を下げることができる。さらに、前記支持部を形成することで、半導体プロセス中の割れ等の発生を抑制することができる。
このような半導体装置として以下のものを挙げることができる。
第一の半導体装置は、ＭＯＳＦＥＴやショットキーダイオード等、すなわち前記半導体基板と半導体層が第一導電型であり、前記底部に半導体層よりも不純物濃度が高く第一導電型の領域を有する半導体装置である。第二の装置は、ＩＧＢＴ等、すなわち前記半導体基板と半導体層が第一導電型であり、前記底部に半導体層よりも不純物濃度が高く第二導電型の領域を有する半導体装置である。第三は、他のＩＧＢＴ、すなわち前記半導体基板が第二導電型であり、半導体層が第一導電型であり、前記底部に半導体層よりも不純物濃度が高く第二導電型の領域を有する半導体装置である。さらに第四の装置は、他のＩＧＢＴ、すなわち前記底部に、半導体層と第二導電型の領域との間に、半導体層よりも不純物濃度が高く第一導電型の領域を有する半導体装置を例示できる。
ここで第一導電型と第二導電型は、夫々ｎ型とｐ型であってよいし、逆にｐ型とｎ型であってもよい。
前記の半導体基板として炭化珪素からなる基板を用いることが好適であり、炭化珪素からなる単結晶基板を用いれば、前記半導体層を炭化珪素からなるエピタキシャル成長層又は窒化ガリウムからなるヘテロエピタキシャル成長層とすることができる。
半導体基板の形状は、前記底部の厚さを１〜５０μｍとし、さらに前記支持部の厚さを２００〜５００μｍとすることが好適である。
なお、本発明における半導体層は、半導体基板上にエピタキシャル成長で形成される半導体層、半導体基板の一部からなる半導体層のいずれをも含むものである。半導体層が、これらいずれの形態である場合にも、前記底部の厚さは１〜５０μｍとすることが好適である。
前記半導体層が耐圧構造として、プレーナ型耐圧構造を備えていることが好適であるし、また、前記半導体基板と半導体層とが耐圧構造として、メサ溝構造を備えていることも好適である。
本発明の半導体装置は、半導体基板の、一方の主面側の中央部に、少なくとも耐圧に必要な厚さをもち、炭化珪素または窒化ガリウムからなる半導体層を形成する第一工程と、他方の主面側に、前記中央部に対向する位置に凹部と、該凹部の底部を取り囲み、凹部の側面をなす支持部とを形成する第二工程とを含む方法により製造される。ここで半導体基板として炭化珪素からなる単結晶基板を用い、半導体層をエピタキシャル成長又はヘテロエピタキシャル成長により形成するとよい。炭化珪素の単結晶には様々な結晶多形が存在するが、電力用半導体装置の用途では、４Ｈ−ＳｉＣか６Ｈ−ＳｉＣを用いるとよい。なお、第一工程と第二工程の順番は、第一工程の後に第二工程を行っても、またこの逆の順番でも、いずれでもよい。また、両工程の前後に他の工程を行ってもよい。
凹部を形成する第二工程は、ドライエッチング及び粒子噴射から選ばれる少なくとも１つの研磨工程を含むことが好適である。
また、第二工程の後に、半導体基板の他方の主面にイオン打ち込みをし、活性化アニールを行い、さらに、この活性化アニールをレーザーアニール法により行うとよい。この方法は低不純物濃度の半導体基板を用いる場合に、凹部の底部周辺にドレイン領域等の高不純物濃度領域を形成するのに有効である。レーザーアニール法により、製造中の半導体装置全体を高温で加熱することなく、不純物を活性化することができる。
本発明によれば、半導体装置の構造を、半導体基板が、一方の主面側の中央部に、少なくとも耐圧に必要な厚さをもち、炭化珪素または窒化ガリウムからなる半導体層を備え、他方の主面側に、前記中央部に対向する位置に凹部と、該凹部の底部を取り囲み、凹部の側面をなす支持部とを有するようにすることで、半導体装置のオン抵抗を低減することができる。さらに、この半導体装置の構造は、凹部の周囲に支持部を有することから、製造プロセスにおけるウエハ割れを少なくできる。
以下、本発明の半導体装置とその製造方法について、図面を用いて説明する。本発明は、その要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１〜図３は、本発明の実施例１にかかわる炭化珪素を主材料とするＭＯＳＦＥＴの製造工程を示す模式断面図（その１〜その３）である。また、図４〜図７は本発明の実施例２にかかわる炭化珪素を主材料とするＭＯＳＦＥＴの製造工程を示す模式断面図（その１〜その４）である。
本実施例では、炭化珪素からなる半導体基板上に炭化珪素からなる半導体層をエピタキシャル成長により形成して得られる半導体装置について説明する。
図１〜図３に、縦型ＭＯＳＦＥＴの模式断面図を製造工程の順に示す。以下、製造工程に従って順を追って説明する。
図１は通常の工程により製造される途中のＭＯＳＦＥＴの模式断面図である。このＭＯＳＦＥＴの構造は通常のトレンチゲート型である。以下の説明では、半導体基板の表（おもて）面とは、図面に描き入れた矢印で示す、断面図に向かって上側の面であり、裏面とは、反対に下側の面を言うものとする。この裏面側が、本発明に係る凹部を形成する、半導体基板の他方の主面側に相当する。
図１では、有効電流の流れる領域である活性領域７には、ＭＯＳ構造として３本のストライプトレンチしか描いていないが、これは模式図であり、実際には１チップ当たり数１００〜数１０００本のストライプが数１０μｍごとのピッチで並ぶ。
図１に示す構造の製造方法を説明する。
厚さが５００μｍで、主表面が（１１−２０）面であり、抵抗が０．０１Ωｃｍである、炭化珪素の単結晶からなるウエハを用意する。このウエハがｎ＋型半導体基板１となる。結晶多形は４Ｈで、不純物濃度は約１×１０１９ｃｍ−３である。この基板１の表面に、不純物濃度が１×１０１６ｃｍ−３で、厚さが１０μｍである、炭化珪素からなる半導体層をエピタキシャル成長法により形成する。この半導体層がｎ−型半導体層２（ドリフト層）となる。次に、エピタキシャル成長法により、順に、不純物濃度が１×１０１７ｃｍ−３で厚さが０．４μｍのｎ型バッファ領域３となる炭化珪素層、不純物濃度が２×１０１７ｃｍ−３で厚さが１．０μｍのｐ−ウエル領域４となる炭化珪素層、及び不純物濃度が１×１０１８ｃｍ−３で厚さが０．５μｍのｎ＋型ソース領域５となる炭化珪素層を夫々形成する。
このようにして各層が形成された半導体基板を１１００℃で１時間パイロジェニック酸化し、その表面に厚さ５０ｎｍ程度の保護酸化膜（図示せず）を形成する。
続いて保護酸化膜の表面にアルミニウム膜（図示せず）を厚さ０．５μｍとなるようスパッタ法で成膜し、このアルミニウム膜をフォトプロセスでパターニングする。こうしてアルミニウムマスクが形成される。このマスクを用い、ＳＦ６とＯ２ガスを用いてＩＣＰ（Inductive Coupled Plasma）エッチングを行い、トレンチ１４を形成する。その後、前記アルミニウムマスクと保護酸化膜を除去する。
続いて、トレンチ１４の内壁にゲート絶縁膜１５を形成する。トレンチ１４の側壁が炭化珪素なので、ゲート絶縁膜１５の形成方法は、熱酸化法、アモルファスシリコンまたはポリシリコン薄膜からの酸化膜形成方法、ＨＴＯ酸化膜、窒化珪素膜や強誘電体膜などのゲート絶縁膜形成方法などから選択することができる。
この後にドープドポリシリコンゲート電極１６、ｐ＋領域１７、層間絶縁膜１８、ソース電極１９と図３のドレイン電極２０を形成する工程には、通常のよく知られたトレンチＭＯＳＦＥＴの製造工程と同じものを用いることができる。
なお、前述のエピタキシャル成長により形成した炭化珪素層３〜５は、エピタキシャル成長法によらず、イオン打ち込みと活性化アニールによって形成してもよい。
半導体基板１の表面側に半導体層２と各炭化珪素層３〜５を形成した後、各半導体装置の活性領域７の周囲に耐圧構造領域６を形成する。表面側から、掘り下げ加工により基板１に達する深さのトレンチを形成し、このトレンチ内部にＣＶＤ酸化膜を充填し、メサ溝表面の保護をする。その後、基板の表面側を必要に応じてポリイミド、レジストや保護フィルムなどの材料で保護する。
次に、図２を参照して、半導体基板の裏面側、すなわち他の主面側に本発明に係る凹部１０１を形成する方法を説明する。
凹部１０１は、基板１の裏面のうち、表面側の中央部のＭＯＳ構造に対向する部分であって、活性領域７に含まれる部分を、基板１の薄肉部８の厚さが１〜５０μｍ程度になるように削って形成される。耐圧構造領域６に対向する部分であって、凹部の底部１０２を囲む部分では、ウエハの厚さをそのまま残し、半導体装置の支持部１０３とする。なお、凹部１０１のうち、薄肉部８から支持部の厚肉部に連なる部分、すなわち凹部の底部１０２を取り囲み凹部の側面となる部分は、凹部の形成方法にもよるが、通常若干の傾斜を有する。
この段階で基板１の裏面は、耐圧構造領域６に対応する外枠状の支持部１０３にウエハの表面が残り、その内側領域に、薄肉部８の表面である凹部の底部１０２が現れた形状である。断面の形状は、図２のように、支持部１０３の間に挿まれた薄肉部８を有するＵ字状である。このような構造を、便宜のため以下「メンブレン構造」と言う。なお、この段階でウエハ全体を裏面から見ると格子模様が形成されている。
このメンブレン構造により、ウエハが、１〜５０μｍ程度の薄肉部８を有していても、５００μｍ厚の厚肉部により補強されているので、製造プロセスにおいて割れる割合が小さくなる。
薄肉部８の厚さに関し、ウエハの裏面を図１に示す状態から図２の状態まで削り、薄肉部の厚さのバラツキをウエハ面内で１μｍ程度とすることは、現在のプロセス技術では困難である。１μｍを下回ると膜厚制御は困難である。さらに、厚さが０．１μｍを下回ると、電気特性においてもパンチスルーモードでの耐圧不良を招く危険がある。従って、下限は１μｍとするのが望ましい。
薄肉部８の厚さの上限について説明する。これは半導体装置の電気特性を考慮して決定される。
仮に体積抵抗率０．０１Ωｃｍのｎ＋型基板１を削り、５０μｍの厚さにしたとすると、そのオン抵抗は０．０５ｍΩｃｍ２となる。これは現行のＭＯＳＦＥＴの代表的なオン抵抗１０ｍΩｃｍ２に対して０．５％であり、ＭＯＳチャネル移動度が２倍に上がったとしても１％を占めるに過ぎない。従って、ｎ＋型基板１の薄肉部８の厚さが５０μｍあっても電気特性上の大きな影響はない。そして、この厚さは、プロセス技術上、十分制御可能な範囲である。なお、将来は、ＭＯＳチャネル移動度の向上やＭＯＳ構造の微細化などによるオン抵抗の低減と、加工精度の向上による薄肉部の薄肉化で実現されるオン抵抗の低減とが、同レベルで競合すると予想される。
図２に示す表面側の耐圧構造領域６及び裏面側の凹部１０１は、以下に述べる３種類の方法のいずれかにより形成できる。
第１の方法は、ＲＩＥやプラズマエッチャーなどのドライエッチャーを使う方法である。トレンチを形成するのと同じように、エッチングしない部分にエッチングマスクを形成しエッチングする方法である。近年、ドライエッチャーの深さ方向の加工精度は向上し、面内ばらつきで、ほぼ±５％以内になっている。ただし、厚さが５００μｍ程度ある基板を１〜５０μｍまで削る場合、エッチングにともなう副生成物が大量に発生し、また、エッチング時間が長くなる。エッチング時間が長いと、マスクが劣化し、支持部においてエッチングが始まる可能性を考慮する必要がある。
第２の方法はサンドブラスト法であり、機械的に粒子をぶつけて研磨する方法である。上記ドライエッチャーを使う方法に比べると、プロセス装置にかかる負荷が少なく、プロセス時間も短くすむ。ただし、深さ方向の制御性の点から、基板の厚さを１μｍ程度まで薄く加工することは困難である。従って、この方法は、薄肉部の厚さを２０〜５０μｍ程度とする加工に用いるとよい。厚さのバラツキが大きくなる場合があるので、その幅を考慮する必要がある。
第３の方法は、ＦＩＢ（Focused Ion Beam）を使う方法である。第２の方法で使ったサンドブラストと同様に、対象に機械的に粒子をぶつけて削る方法である。イオンビームを使う方が、サンドブラストに比べて精度が高い。ただし、ドライエッチャーを使う方法と同様にプロセス時間が長くなる。プロセス時間が長くなると、イオン源が枯渇する場合があるので、そのことを考慮に入れた対策をする必要がある。
凹部を形成する方法は、以上に述べた３種類の方法だけ限定されないし、また、これらの方法を複数組み合わせて使ってもよい。例えば、サンドブラストによって荒削りをした後、イオンビームまたはドライエッチャーによって精密な削り加工を行ってもよい。
なお、炭化珪素は化学的に安定なため、これを化学的に溶かす実用的な溶液は見つかっていない。このような溶液が発見されれば、ウェット・ケミカル・エッチングにより凹部を形成することも考えられる。
図３は、最終的なトレンチＭＯＳＦＥＴの模式的な要部断面図である。
図２に示すメンブレン構造を形成した後、裏面にドレイン電極２０となる金属をスパッタ法または蒸着法などで付着させると、図３に示すような断面形状を得る。続いて、基板表面側の耐圧構造領域６を構成する前記ＣＶＤ酸化膜の中央で、ダイシングを行い、ウエハから半導体装置のチップを切り出す。このとき、ダイサーの刃は５００μｍ厚の部分を切るので、ウエハの機械的な強度は十分保たれ、その割れ欠けやこれに付随する問題が発生することはない。
なお、本実施形態で例示したトレンチゲート型ＭＯＳＦＥＴでは、前述のとおりウエハの主表面を（１１−２０）面またはこれと等価な面（ａ面）とし、さらにトレンチゲートの側壁を（０３−３８）面とすることが好ましい。側壁をこの面とすることにより、チャネル移動度を高くできる。
以上のプロセスにより、炭化珪素からなるｎ型半導体基板が、その一方の主面（表面）側の中央部であって活性領域に、耐圧に必要な１０μｍの厚さを有し、かつエピタキシャル成長法により形成された炭化珪素からなるｎ型半導体層を備え、他方の主面（裏面）側に、前記中央部に対向する位置に凹部と、該凹部の底部を取り囲み、かつ凹部の側面をなす支持部とを有するＭＯＳＦＥＴが得られる。このＭＯＳＦＥＴでは、半導体基板と半導体層が同じ導電型であり、凹部の底部は、半導体基板であり、かつ半導体層よりも不純物濃度が高い領域である。
なお、本実施例ではｎチャネル型ＭＯＳＦＥＴを例にとって説明したが、これをｎ型とｐ型とを適宜入れ換えたＭＯＳＦＥＴとしてもよい。また、半導体装置をＭＯＳＦＥＴではなくＩＧＢＴやサイリスタ、ＧＴＯサイリスタ、ｐｎダイオードやショットキーダイオードなどとしてもよい。例えば、トレンチゲート型ＩＧＢＴは、凹部の底部にイオン打ち込みでｐ＋領域を形成するか、または、ｎ＋型基板１をｐ＋基板に替えることにより作ることができる。ｐ＋基板とｎ−半導体層の間にｎ＋型の炭化珪素層を設けた構造としてもよい。
また、本実施例ではトレンチゲート型ＭＯＳＦＥＴを挙げたが、以上説明した半導体基板の裏面側の処理はプレーナーゲート型ＭＯＳＦＥＴにも適用できる。耐圧構造領域６にはメサ型の構造を採用したが、ガードリングやＳＴＩ（shallow trench isolation）等、他の耐圧構造を形成してもよい。
実施例１では、低抵抗のｎ＋型基板１を裏面のｎ＋型ドレイン領域としている。これに対し、高抵抗のｎ−型ウエハを用い、低抵抗のｎ＋型ドレイン領域を後から裏面に形成してもよい。本実施例では、炭化珪素からなる半導体基板の一部を半導体層とするとともにドレイン領域をイオン打ち込みにより形成して得られる半導体装置について説明する。
この半導体装置では、以下の利点がある。
第１に、基板の裏面に凹部を形成した後ドレイン領域を形成するので、実施例１の加工方法で薄肉部の厚さを制御する際の困難性がない。
第２に、市販されているｎ＋型基板よりもより低抵抗で、かつ不純物濃度制御性の高いｎ＋型ドレイン領域を形成できる。
以下、図４〜図７を使って製造プロセスを説明する。
図４は、実施例１のＭＯＳＦＥＴのｎ＋型基板１及びｎ−型半導体層２を炭化珪素からなる高抵抗のｎ−型半導体基板１’で置き換えた装置の製造途中の断面を示している。基板１’となる、不純物濃度１×１０１６ｃｍ−３のウエハを用意する。この他は実施例１と同様にＭＯＳ構造と耐圧構造を形成する。
図５は基板１’の裏面に凹部を形成した後の模式断面図である。凹部２０１と支持部２０３からなるメンブレン構造の形成は、実施例１と同様の方法により行うことができる。このとき凹部と支持部の形成されない基板１’の上部が半導体層２’となる。凹部の深さと半導体層２’の厚さはＭＯＳＦＥＴの設計耐圧により決定される。
次に、図６に示すようにｎ＋型ドレイン領域１’’を形成する。凹部の底部２０２を含むウエハの裏面に窒素（Ｎ）イオンを打ち込む。打ち込んだイオンを活性化し、ｎ＋型にするため、例えばレーザー照射による活性化アニールを行う。レーザー照射によれば表面を高温に曝すことなく、裏面のｎ＋型ドレイン領域１’’だけ活性化することができる。温度を上げて活性化する場合、炭化珪素では１５００℃以上の高温が必要になる。このような高温でアニールすると、表面に形成されているＭＯＳ構造を破壊してしまうのでレーザー照射によるアニールが好適である。
続いて、図７に示すように、ドレイン領域１’’の表面にドレイン電極２０となる金属をスパッタ法または蒸着法により形成して、ＭＯＳＦＥＴ構造を得る。ウエハの面方位の選択やチップに切り分けるためのダイシング方法は、実施例１と同様である。
以上のプロセスにより、半導体基板と半導体層が同じ導電型であり、凹部の底部に、イオン打ち込みにより形成された、半導体層よりも不純物濃度が高い領域を有するＭＯＳＦＥＴが得られる。
なお、半導体装置をＭＯＳＦＥＴではなくＩＧＢＴなどとしてもよい。例えば、ｎ＋型ドレイン領域をｐ＋型に変えるとトレンチゲート型ＩＧＢＴを作ることができる。このｐ＋領域とｎ−型半導体基板の間にｎ＋型の炭化珪素層を設けた構造としてもよい。
実施例１および実施例２では、表面のＭＯＳ構造を先に形成してから、基板の裏面を加工した。シリコンを主材料とする電力用半導体装置を製造する場合にも、ウエハの全面を研磨する際、同様の順番がとられる。その主たる理由は、厚さ７０〜１００μｍまで薄く研磨されたウエハは割れたり欠けたりしやすく、取り扱いが難しいので、研磨工程をできるだけ後ろにしたいからである。
これに対し、実施例１，２で説明したメンブレン構造では、ウエハの凹部となる部分（活性領域）が削られ、支持部となる部分は肉厚のままである。この肉厚の部分がウエハの補強材の役割をするので、ウエハは通常のプロセスに十分耐える機械的強度を有する。
従って、実施例１、２において、ウエハを用意した後、まず裏面に凹部と支持部とからなるメンブレン構造を形成し、続いて表面にＭＯＳ構造を作る順番をとることもできる。
実施例１〜３では、裏面に凹部を形成する際、薄肉部の厚さをモニターして加工装置を制御することが重要である。
薄肉部の厚さのモニター方法として、以下の方法をとることが好ましい。
（１）炭化珪素や窒化ガリウム材料は、短波長の青〜紫外領域の光を除き、可視領域のほとんどの光に対して透明である、従って、裏面を削る際、表面から可視または赤外領域の光を入れ、反射波の干渉によって薄肉部の厚さをモニターすることができる。このモニター方法はＣＭＰ（Chemical Mechanical Polishing）で広く取り入れられており、薄型ウエハのモニターに適用すると、正確な膜厚制御を可能にする。
（２）窒化ガリウムにおいては、エピタキシャル成膜において、マスクを使ったエピタキシャル横方向成長（ＥＬＯＧ：Epitaxial Lateral Over Growth）技術が広く使われている。また、今後、炭化珪素のエピタキシャル成長にも応用される見込みである。
一般にＥＬＯＧを使うと、マスク材料がバルクの中に埋め込まれた形で残る。従って、裏面加工の際、このマスク材料をマーカーとして使うことができる。つまり、裏面から削る際、マスク材料が露出した時に加工を停止すればよい。これにより、薄肉部の厚さの制御性を高くすることができる。
本発明の実施例１にかかわるＭＯＳＦＥＴの製造工程を示す模式断面図（その１）である。 本発明の実施例１にかかわるＭＯＳＦＥＴの製造工程を示す模式断面図（その２）である。 本発明の実施例１にかかわるＭＯＳＦＥＴの製造工程を示す模式断面図（その３）である。 本発明の実施例２にかかわるＭＯＳＦＥＴの製造工程を示す模式断面図（その１）である。 本発明の実施例２にかかわるＭＯＳＦＥＴの製造工程を示す模式断面図（その２）である。 本発明の実施例２にかかわるＭＯＳＦＥＴの製造工程を示す模式断面図（その３）である。 本発明の実施例２にかかわるＭＯＳＦＥＴの製造工程を示す模式断面図（その４）である。
符号の説明
１ ｎ＋型半導体基板
１’ ｎ−型半導体基板
１’’ ｎ＋型ドレイン領域
２，２’ ｎ−型半導体層、ドリフト層
３ バッファ領域
４ ｐ−型ウエル領域
５ ｎ＋型ソース領域
６ 耐圧構造領域
７ 活性領域
８ ｎ＋型半導体基板１の薄肉部
１４ トレンチ
１５ ゲート絶縁膜
１６ ポリシリコンゲート電極
１７ ｐ＋領域
１８ 層間絶縁膜
１９ ソース電極
２０ ドレイン電極
１０１，２０１ 凹部
１０２，２０２ 凹部の底部
１０３，２０３ 支持部。

Claims (20)

  1. 半導体基板が、
    一方の主面側の中央部に、少なくとも耐圧に必要な厚さをもち、炭化珪素または窒化ガリウムからなる半導体層を備え、
    他方の主面側に、前記中央部に対向する位置に凹部と、該凹部の底部を取り囲み、凹部の側面をなす支持部とを有する
    ことを特徴とする半導体装置。
  2. 前記半導体基板と半導体層が第一導電型であり、前記底部に半導体層よりも不純物濃度が高く第一導電型の領域を有する請求項１記載の半導体装置。
  3. 前記半導体基板と半導体層が第一導電型であり、前記底部に半導体層よりも不純物濃度が高く第二導電型の領域を有する請求項１記載の半導体装置。
  4. 前記半導体基板が第二導電型であり、半導体層が第一導電型であり、前記底部に半導体層よりも不純物濃度が高く第二導電型の領域を有する請求項１記載の半導体装置。
  5. 前記底部に、半導体層と第二導電型の領域との間に、半導体層よりも不純物濃度が高く第一導電型の領域を有する請求項３または４に記載の半導体装置。
  6. 半導体基板が炭化珪素からなる請求項１〜５のいずれか一項に記載の半導体装置。
  7. 半導体層がエピタキシャル成長層である請求項６記載の半導体装置。
  8. 半導体基板の前記底部の厚さが１〜５０μｍである請求項１記載の半導体装置。
  9. 半導体基板の前記支持部の厚さが２００〜５００μｍである請求項１記載の半導体装置。
  10. 前記半導体層が耐圧構造として、プレーナ型耐圧構造を備えていることを特徴とする請求項１〜９のいずれか一項に記載の半導体装置。
  11. 前記半導体基板と半導体層とが耐圧構造として、メサ溝構造を備えていることを特徴とする請求項１〜９のいずれか一項に記載の半導体装置。
  12. 半導体基板の、一方の主面側の中央部に、少なくとも耐圧に必要な厚さをもち、炭化珪素または窒化ガリウムからなる半導体層を形成する第一工程と、他方の主面側に、前記中央部に対向する位置に凹部と、該凹部の底部を取り囲み、凹部の側面をなす支持部とを形成する第二工程とを含むことを特徴とする半導体装置の製造方法。
  13. 前記半導体基板が炭化珪素からなり、半導体層がエピタキシャル成長により形成される請求項１２記載の半導体装置の製造方法。
  14. 前記第二工程が、ドライエッチング及び粒子噴射から選ばれる少なくとも１つの研磨工程を含む請求項１２または１３に記載の半導体装置の製造方法。
  15. 前記第二工程の後に、半導体基板の他方の主面にイオン打ち込みをし、活性化アニールを行う請求項１２または１３に記載の半導体装置の製造方法。
  16. 前記活性化アニールをレーザーアニール法により行う請求項１５記載の半導体装置の製造方法。
  17. 前記第二工程において、半導体基板の一方の主面側から該半導体基板を透過する波長領域を有する光を照射し、前記底部の厚さを測定しながら凹部を形成する請求項１２または１３に記載の半導体装置の製造方法。
  18. 前記半導体層がエピタキシャル横方向成長技術を用いて形成され、前記第二工程において、該エピタキシャル横方向成長工程で使用したマスクを前記凹部を形成する際にマーカーとして使う請求項１３記載の半導体装置の製造方法。
  19. 前記第一工程の後に、第二工程を行う請求項１３記載の半導体装置の製造方法。
  20. 前記第二工程の後に、第一工程を行う請求項１３記載の半導体装置の製造方法。
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