WO2013046924A1 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
WO2013046924A1
WO2013046924A1 PCT/JP2012/069790 JP2012069790W WO2013046924A1 WO 2013046924 A1 WO2013046924 A1 WO 2013046924A1 JP 2012069790 W JP2012069790 W JP 2012069790W WO 2013046924 A1 WO2013046924 A1 WO 2013046924A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
silicon carbide
type
gate
semiconductor device
Prior art date
Application number
PCT/JP2012/069790
Other languages
English (en)
French (fr)
Inventor
和田　圭司
増田　健良
透 日吉
Original Assignee
住友電気工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社 filed Critical 住友電気工業株式会社
Priority to CN201280041157.8A priority Critical patent/CN103765594B/zh
Priority to KR1020147004348A priority patent/KR20140038559A/ko
Priority to EP12835289.5A priority patent/EP2763180B1/en
Publication of WO2013046924A1 publication Critical patent/WO2013046924A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Definitions

  • the present invention relates to a silicon carbide semiconductor device, and more particularly to a silicon carbide semiconductor device having a gate electrode.
  • Patent Document 1 discloses a trench gate type power MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • an n-type epitaxial layer and a p-type epitaxial layer are sequentially stacked on an n + -type single crystal SiC substrate.
  • An n + source region as a semiconductor region is formed in a predetermined region on the surface of the p-type epitaxial layer.
  • a trench is formed at a predetermined position on the surface of the p-type epitaxial layer.
  • the trench penetrates the n + source region and the p-type epitaxial layer and reaches the n-type epitaxial layer, and has a side surface perpendicular to the surface of the p-type epitaxial layer and a bottom surface parallel to the surface of the p-type epitaxial layer.
  • a method for forming the n + source region an ion implantation method using a mask material for the p-type epitaxial layer is disclosed.
  • the n + source region is formed by ion implantation into the upper portion of the p-type epitaxial layer. Therefore, after the implantation, lattice defects due to ion implantation occur in the portion of the p-type epitaxial layer facing the n + source region. That is, lattice defects in the depletion layer near the boundary between the p-type epitaxial layer and the n + source region increase. As a result, the generated current in the depletion layer increases, and thus the leakage current increases.
  • n + source region is formed by ion implantation
  • donor-type impurities for this formation are implanted to some extent in the portion of the p-type epitaxial layer facing the n + source region.
  • the effective acceptor-type impurity density of the portion facing the n + source region of the p-type epitaxial layer is lowered.
  • a region having a low effective impurity concentration that is, a region where a generated current is likely to be generated is formed thick in the vicinity of the boundary between the p-type epitaxial layer and the n + source region. Therefore, the leak current resulting from the generated current is increased.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a silicon carbide semiconductor device having a small leakage current.
  • a silicon carbide semiconductor device includes a silicon carbide layer, a gate insulating film, and a gate electrode.
  • the silicon carbide layer includes first to third layers.
  • the first layer has n-type.
  • the second layer is a layer having a p-type formed epitaxially on the first layer.
  • the third layer is an n-type layer provided on the second layer.
  • the concentration of the donor-type impurity in the silicon carbide layer is defined as ND, and the concentration of the acceptor-type impurity in the silicon carbide layer is defined as NA.
  • a position in the depth direction from the interface between the first layer and the second layer to the first layer is defined as D1.
  • D1 satisfying 1 ⁇ ND / NA ⁇ 50 is within 1 ⁇ m.
  • the silicon carbide layer is provided with a gate groove that reaches the first layer through the third layer and the second layer.
  • the gate insulating film covers the side wall of the gate trench.
  • the gate electrode is embedded in the gate trench through a
  • the silicon carbide semiconductor device since D1 satisfying 1 ⁇ ND / NA ⁇ 50 is within 1 ⁇ m, the distance from the boundary between the first and second layers toward the first layer in the depth direction.
  • the ratio of the donor-type impurity concentration to the acceptor-type impurity concentration is increasing sufficiently steeply. Therefore, it can be avoided that a region having a low effective impurity concentration is formed thick in a portion of the first layer that faces the second layer. That is, it is possible to avoid the formation of a region where a generated current is likely to be formed thick. Thereby, leakage current of the silicon carbide semiconductor device can be suppressed.
  • a silicon carbide semiconductor device includes a silicon carbide layer, a gate insulating film, and a gate electrode.
  • the silicon carbide layer includes first to third layers. The first layer has n-type.
  • the second layer is a p-type layer provided on the first layer.
  • the third layer is an n-type layer formed epitaxially on the second layer.
  • the concentration of the donor-type impurity in the silicon carbide layer is defined as ND, and the concentration of the acceptor-type impurity in the silicon carbide layer is defined as NA.
  • a position in the depth direction from the interface between the second layer and the third layer to the second layer is defined as D2.
  • D2 satisfying 1 ⁇ NA / ND ⁇ 100 is within 1 ⁇ m.
  • the silicon carbide layer is provided with a gate groove that reaches the first layer through the third layer and the second layer.
  • the gate insulating film covers the side wall of the gate trench.
  • the gate electrode is embedded in the gate trench through a gate insulating film
  • the third layer having n-type is formed epitaxially, it is not necessary to perform ion implantation for imparting n-type to the third layer. Therefore, lattice defects due to ion implantation can be avoided in the portion of the second layer facing the third layer. As a result, the generated current due to lattice defects in the depletion layer near the boundary between the second and third layers is suppressed. Thereby, leakage current of the silicon carbide semiconductor device can be suppressed.
  • D2 satisfying 1 ⁇ NA / ND ⁇ 100 is within 1 ⁇ m, it is sufficiently steep from the boundary between the second and third layers toward the second layer in the depth direction with respect to the donor-type impurity concentration.
  • the ratio of acceptor impurity concentration is increasing. Therefore, it can be avoided that a region having a low effective impurity concentration is formed thick in a portion of the second layer facing the third layer. That is, it is possible to avoid the formation of a region where a generated current is likely to be formed thick. Thereby, leakage current of the silicon carbide semiconductor device can be suppressed.
  • a silicon carbide semiconductor device includes a silicon carbide layer, a gate insulating film, and a gate electrode.
  • the silicon carbide layer includes first to third layers.
  • the first layer has n-type.
  • the second layer is a layer having a p-type formed epitaxially on the first layer.
  • the third layer is an n-type layer formed epitaxially on the second layer.
  • the concentration of the donor-type impurity in the silicon carbide layer is defined as ND, and the concentration of the acceptor-type impurity in the silicon carbide layer is defined as NA.
  • a position in the depth direction from the interface between the first layer and the second layer to the first layer is defined as D1.
  • D1 satisfying 1 ⁇ ND / NA ⁇ 50 is within 1 ⁇ m.
  • a position in the depth direction from the interface between the second layer and the third layer to the second layer is defined as D2.
  • D2 satisfying 1 ⁇ NA / ND ⁇ 100 is within 1 ⁇ m.
  • the silicon carbide layer is provided with a gate groove that reaches the first layer through the third layer and the second layer.
  • the gate insulating film covers the side wall of the gate trench.
  • the gate electrode is embedded in the gate trench through a gate insulating film.
  • the third layer having n-type is formed epitaxially, it is not necessary to perform ion implantation for imparting n-type to the third layer. Therefore, lattice defects due to ion implantation can be avoided in the portion of the second layer facing the third layer. As a result, the generated current due to lattice defects in the depletion layer near the boundary between the second and third layers is suppressed. Thereby, leakage current of the silicon carbide semiconductor device can be suppressed.
  • D1 satisfying 1 ⁇ ND / NA ⁇ 50 is within 1 ⁇ m, it is sufficiently steep from the boundary between the first and second layers toward the first layer in the depth direction with respect to the acceptor-type impurity concentration.
  • the ratio of donor-type impurity concentration is increasing. Therefore, it can be avoided that a region having a low effective impurity concentration is formed thick in a portion of the first layer that faces the second layer. That is, it is possible to avoid the formation of a region where a generated current is likely to be formed thick. Thereby, leakage current of the silicon carbide semiconductor device can be suppressed.
  • D2 satisfying 1 ⁇ NA / ND ⁇ 100 is within 1 ⁇ m, it is sufficiently steep from the boundary between the second and third layers toward the second layer in the depth direction with respect to the donor-type impurity concentration.
  • the ratio of acceptor impurity concentration is increasing. Therefore, it can be avoided that a region having a low effective impurity concentration is formed thick in a portion of the second layer facing the third layer. That is, it is possible to avoid the formation of a region where a generated current is likely to be formed thick. Thereby, leakage current of the silicon carbide semiconductor device can be suppressed.
  • the “epitaxially formed layer having p-type” means a layer to which an acceptor-type impurity for imparting p-type is added simultaneously with epitaxial growth.
  • the “epitaxially formed layer having n-type” means a layer to which a donor-type impurity for imparting n-type is added simultaneously with epitaxial growth.
  • the angle of the side wall of the gate groove with respect to the main surface of the silicon carbide layer is not less than 50 degrees and not more than 70 degrees.
  • the silicon carbide layer has a crystal form of either hexagonal or cubic.
  • the sidewall of the gate groove substantially includes either the ⁇ 0-33-8 ⁇ plane or the ⁇ 0-11-4 ⁇ plane when the crystal type of the silicon carbide layer is hexagonal. In the case where the crystal type is cubic, ⁇ 100 ⁇ plane is substantially included.
  • a silicon carbide semiconductor device having a small leakage current can be obtained.
  • FIG. 2 is a graph showing an example of an impurity concentration profile of a silicon carbide layer included in the silicon carbide semiconductor device shown in FIG. 1.
  • FIG. 8 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device shown in FIG. 1.
  • FIG. 8 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device shown in FIG. 1.
  • FIG. 8 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device shown in FIG. 1.
  • FIG. 8 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device shown in FIG. 1.
  • FIG. 8 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device shown in FIG. 1.
  • FIG. 8 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device shown in FIG. 1.
  • FIG. 8 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device shown in FIG. 1.
  • FIG. 8 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device shown in FIG. 1.
  • FIG. 8 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device shown in FIG. 1.
  • FIG. 8 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device shown in FIG. 1.
  • FIG. 8 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device shown in FIG. 1.
  • FIG. 8 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device shown in FIG. 1.
  • FIG. 8 is a schematic cross sectional view showing a modification of the silicon carbide semiconductor device shown in FIG. 1. It is a partial expanded cross section schematic diagram of the side wall of a silicon carbide layer.
  • the silicon carbide semiconductor device in the present embodiment is a vertical MOSFET which is a vertical device using a gate groove having an inclined side wall.
  • This semiconductor device has a substrate 1 having n-type conductivity and a silicon carbide layer formed epitaxially on the main surface (upper surface in the drawing) of substrate 1.
  • the substrate 1 is made of silicon carbide having a crystal type of hexagonal crystal or silicon carbide having a crystal type of cubic crystal.
  • the main surface of the substrate 1 is preferably a ⁇ 000-1 ⁇ plane or a plane inclined several degrees from this plane, more preferably a (000-1) plane or a plane tilted several degrees from this plane. is there.
  • the silicon carbide layer formed epitaxially on the substrate 1 is also made of hexagonal silicon carbide or cubic silicon carbide and has the same main surface.
  • the silicon carbide layer has a breakdown voltage holding layer 2 (first layer) whose conductivity type is n-type, a p-type body layer 3 (second layer) whose conductivity type is p-type, and an n-type conductivity type. It has a certain n-type source contact layer 4 (third layer) and a contact region 5 whose conductivity type is p-type.
  • the breakdown voltage holding layer 2 is an n-type layer formed epitaxially on one main surface of the substrate 1.
  • the p-type body layer 3 is a p-type layer formed on the breakdown voltage holding layer 2.
  • the n-type source contact layer 4 is an n-type layer formed epitaxially on the p-type body layer 3.
  • a p-type contact region 5 is formed by ion implantation so as to be surrounded by the n-type source contact layer 4.
  • the semiconductor device also includes a gate insulating film 8, a gate electrode 9, an interlayer insulating film 10, a source electrode 12, a source wiring electrode 13, a drain electrode 14, and a back surface protective electrode 15.
  • the gate groove 6 is formed by partially removing the n-type source contact layer 4, the p-type body layer 3 and the breakdown voltage holding layer 2.
  • the silicon carbide layer is provided with the gate groove 6 that penetrates the n-type source contact layer 4 and the p-type body layer 3 and reaches the breakdown voltage holding layer 2.
  • the side wall of the gate groove 6 is inclined with respect to the main surface (upper surface in the drawing) of the substrate 1.
  • the side wall of the gate groove 6 is inclined with respect to the main surface (upper surface in the drawing) of the silicon carbide layer.
  • the angle of the side wall of gate groove 6 with respect to the main surface of the silicon carbide layer is not less than 50 degrees and not more than 70 degrees.
  • the planar shape of the convex portion (the upper portion of the n-type source contact layer 4 and the contact region 5) surrounded by the inclined side wall of the silicon carbide layer is, for example, hexagonal when the crystal type of the substrate 1 is hexagonal. It may be. Further, when the crystal type of the substrate 1 is a cubic crystal, the planar shape of the convex portion may be, for example, a square shape.
  • the inner wall of the gate groove 6, that is, the side wall and the bottom wall is covered with a gate insulating film 8.
  • This gate insulating film 8 extends to the upper surface of the n-type source contact layer 4.
  • a gate electrode 9 is embedded in the gate trench 6 via the gate insulating film 8.
  • the upper surface of the gate electrode 9 has substantially the same height as the upper surface of the portion located on the upper surface of the n-type source contact layer 4 in the gate insulating film 8.
  • An interlayer insulating film 10 is formed so as to cover a portion of the gate insulating film 8 extending on the upper surface of the n-type source contact layer 4 and the gate electrode 9.
  • an opening 11 is formed so as to expose a part of the n-type source contact layer 4 and the p-type contact region 5.
  • a source electrode 12 is formed so as to fill the inside of the opening 11 and to be in contact with a part of the p-type contact region 5 and the n-type source contact layer 4.
  • Source wiring electrode 13 is formed to be in contact with the upper surface of source electrode 12 and to extend on the upper surface of interlayer insulating film 10.
  • a drain electrode 14 is formed on the back surface of the substrate 1 opposite to the main surface on which the breakdown voltage holding layer 2 is formed.
  • the drain electrode 14 is an ohmic electrode.
  • a back surface protection electrode 15 is formed on the surface opposite to the surface facing the substrate 1.
  • the vertical axis represents the impurity concentration N per unit volume
  • the solid line represents the donor-type impurity concentration ND
  • the broken line represents the acceptor-type impurity concentration NA.
  • the horizontal axis represents the depth DP from the surface of the silicon carbide layer (the upper surface of the n-type source contact layer 4 in the figure).
  • the region L3 corresponds to the n-type source contact layer 4 (third layer)
  • the region L2 corresponds to the p-type body layer 3 (second layer)
  • the region L1 corresponds to the breakdown voltage holding layer 2 (first layer).
  • the difference E1-I1 is 1 ⁇ m or less, preferably 0.2 ⁇ m or less.
  • ND / NA increases sufficiently steeply from the depth I1 (that is, the interface between the breakdown voltage holding layer 2 and the p-type body layer 3) between the regions L1 and L2 toward the region L1. Therefore, it is possible to avoid the formation of a thick region having a low effective impurity concentration in the portion of the breakdown voltage holding layer 2 facing the p-type body layer 3. That is, it is possible to avoid the formation of a region where a generated current is likely to be formed thick. Thereby, leakage current of the silicon carbide semiconductor device can be suppressed.
  • the difference E1-I1 can be set to 1 ⁇ m or less, preferably 0.2 ⁇ m or less by epitaxially forming the p-type body layer 3 in the region L2 under sufficiently controlled conditions.
  • acceptor-type impurities for imparting p-type to the p-type body layer 3 are added during epitaxial growth, so that it is not necessary to perform ion implantation for imparting p-type to the p-type body layer 3. Therefore, it is possible to avoid the occurrence of lattice defects due to ion implantation in the portion of the breakdown voltage holding layer 2 facing the p-type body layer 3.
  • the difference E2-I2 is 1 ⁇ m or less, preferably 0.2 ⁇ m or less.
  • the NA / ND increases sufficiently steeply from the depth I2 (that is, the interface between the p-type body layer 3 and the n-type source contact layer 4) between the regions L2 and L3 toward the region L2. Therefore, it is possible to avoid a region having a low effective impurity concentration from being thickly formed in a portion of the p-type body layer 3 facing the n-type source contact layer 4. That is, it is possible to avoid the formation of a region where a generated current is likely to be formed thick. Thereby, leakage current of the silicon carbide semiconductor device can be suppressed.
  • the difference E2-I2 can be set to 1 ⁇ m or less, preferably 0.2 ⁇ m or less by epitaxially forming the n-type source contact layer 4 in the region L3 under sufficiently controlled conditions. It becomes.
  • donor-type impurities for imparting n-type to the n-type source contact layer 4 are added during epitaxial growth, so that it is not necessary to perform ion implantation for imparting n-type to the n-type source contact layer 4. . Therefore, it is possible to avoid the occurrence of lattice defects due to ion implantation in the portion of the p-type body layer 3 facing the n-type source contact layer 4.
  • the side wall of the gate groove 6 is inclined, and the side wall is substantially ⁇ @ when the silicon carbide crystal type constituting the p-type body layer 3 or the like is hexagonal ⁇ One of the 0-33-8 ⁇ plane and the ⁇ 0-11-4 ⁇ plane.
  • the inclined sidewall of the gate groove 6 is substantially a ⁇ 100 ⁇ plane.
  • these so-called semipolar side walls can be used as a channel region which is an active region of a semiconductor device.
  • a reverse bias is applied between p type body layer 3 and breakdown voltage holding layer 2 having a conductivity type of n type. It becomes a non-conductive state.
  • a positive voltage is applied to the gate electrode 9
  • an inversion layer is formed in the channel region in the vicinity of the region in contact with the gate insulating film 8 in the p-type body layer 3.
  • the n-type source contact layer 4 and the breakdown voltage holding layer 2 are electrically connected.
  • a current flows between the source electrode 12 and the drain electrode 14.
  • an epitaxial layer of silicon carbide having n type conductivity is formed on the main surface of substrate 1 made of silicon carbide.
  • the epitaxial layer becomes the breakdown voltage holding layer 2.
  • Epitaxial growth for forming the breakdown voltage holding layer 2 is a CVD using, for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using, for example, hydrogen gas (H 2 ) as a carrier gas. (Chemical Vapor Deposition) method.
  • the concentration of the donor-type impurity in the breakdown voltage holding layer 2 can be set to, for example, 5 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less.
  • an epitaxial layer of silicon carbide having a p-type conductivity is formed.
  • the epitaxial layer becomes the p-type body layer 3.
  • Epitaxial growth for forming p-type body layer 3 can be performed by, for example, a CVD method using a mixed gas of silane and propane as a source gas and using, for example, hydrogen gas as a carrier gas.
  • aluminum (Al) is preferably introduced as an impurity having a p-type conductivity.
  • an epitaxial layer of silicon carbide having an n conductivity type is formed.
  • a part of the epitaxial layer becomes the n-type source contact layer 4.
  • This epitaxial growth can be performed, for example, by a CVD method using a mixed gas of silane and propane as a source gas and using, for example, hydrogen gas as a carrier gas.
  • a mask layer 17 is formed on the n-type source contact layer 4, that is, on the main surface (upper surface in the drawing) of the silicon carbide layer by a deposition method.
  • the deposition method is a method characterized in that all of the material of the formed film is supplied from the outside. Therefore, the deposition method does not include a thermal oxidation method, that is, a method in which an element already existing in a region where a film is to be formed is used as a part of the material.
  • a CVD method, a sputtering method, or a resistance heating type vapor deposition method can be used.
  • the step of forming mask layer 17 is performed by depositing a material containing at least one of silicon oxide, silicon nitride, aluminum oxide, aluminum nitride, and gallium nitride.
  • the mask layer 17 is patterned.
  • the patterning of the mask layer 17 can be performed by, for example, a photolithography method.
  • the width of the opening pattern of the mask layer 17 is, for example, not less than 0.1 ⁇ m and not more than 2 ⁇ m.
  • etching for example, ion milling or reactive ion etching (RIE), particularly inductively coupled plasma (ICP) RIE can be used.
  • ICP-RIE using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas can be used.
  • thermal etching is performed. Specifically, a process of heating the silicon carbide layer is performed while bringing a reactive gas into contact with the silicon carbide layer. As a result, predetermined crystal planes are exposed in the breakdown voltage holding layer 2, the p-type body layer 3 and the n-type source contact layer 4. In other words, by performing thermal etching on the side wall of the vertical groove 16 shown in FIG. 8, the gate groove 6 having the side wall 20 inclined with respect to the main surface of the substrate 1 is formed as shown in FIG. Can do.
  • a mixed gas of oxygen gas and chlorine gas is preferably used as the reactive gas.
  • the ratio of the oxygen flow rate to the chlorine flow rate is preferably 0.1 or more and 2.0 or less, and more preferably 0.25 or more.
  • the reaction gas may contain a carrier gas in addition to the chlorine gas and the oxygen gas described above.
  • the carrier gas for example, nitrogen (N 2 ) gas, argon gas, helium gas or the like can be used.
  • the heat treatment temperature in the thermal etching is preferably 700 ° C. or higher and 1200 ° C. or lower. By setting the heat treatment temperature to 700 ° C. or higher, an SiC etching rate of about 70 ⁇ m / hr can be secured.
  • the lower limit temperature is more preferably 800 ° C. or higher, and further preferably 900 ° C. or higher.
  • the upper limit temperature is more preferably 1100 ° C. or less, and still more preferably 1000 ° C. or less.
  • silicon oxide, silicon nitride, aluminum oxide, aluminum nitride, or gallium nitride is used as the material of the mask layer 17, the etching selectivity of SiC to the material of the mask layer 17 can be extremely increased. The consumption of the mask layer 17 during the etching of SiC can be suppressed.
  • the crystal plane appearing on the side wall 20 is, for example, a ⁇ 0-33-8 ⁇ plane. That is, in the etching under the conditions described above, the ⁇ 0-33-8 ⁇ plane, which is the crystal plane with the slowest etching rate, is self-formed as the sidewall 20 of the gate trench 6. As a result, a structure as shown in FIG. 9 is obtained.
  • the crystal plane constituting the side wall 20 may be a ⁇ 0-11-4 ⁇ plane.
  • the crystal plane constituting the sidewall 20 may be a ⁇ 100 ⁇ plane.
  • the (0-33-8) plane is used as the ⁇ 0-33-8 ⁇ plane
  • the (0-11-4) plane is used as the ⁇ 0-11-4 ⁇ plane.
  • the work-affected layer when the work-affected layer exists on the side wall of the vertical groove 16, the work-affected layer can be removed by sufficiently increasing the time of the thermal etching step. In order to more reliably remove the deteriorated layer, it is preferable to perform thermal etching on the side wall of the vertical groove 16 over a depth of 0.1 ⁇ m or more.
  • the mask layer 17 is removed by an arbitrary method such as etching.
  • the gate groove 6 is formed.
  • an ion implantation mask (not shown, for example, a SiO 2 film having a thickness of about 1 ⁇ m) having a predetermined pattern is formed so as to extend from the inside of the gate groove 6 to the upper surface of the n-type source contact layer 4.
  • the photolithography method and dry etching are used.
  • As the ion implantation mask a mask in which an opening pattern is formed at the bottom of the gate groove 6 and a part of the upper surface of the n-type source contact layer 4 is used.
  • an impurity of p type conductivity is ion implanted to form an electric field relaxation region 7 at the bottom of the gate groove 6, and a partial region of the n type source contact layer 4.
  • a contact region 5 having a p-type conductivity is formed.
  • the ion implantation mask is removed. As a result, a structure as shown in FIG. 10 is obtained.
  • an activation annealing step for activating the impurities implanted by the above-described ion implantation is performed.
  • annealing is performed without forming a cap layer on the surface of the epitaxial layer made of silicon carbide.
  • the inventors do not deteriorate the surface properties of the above-described ⁇ 0-33-8 ⁇ plane even if the activation annealing treatment is performed without forming a protective film such as a cap layer on the surface. It was found that sufficient surface smoothness can be maintained. For this reason, the activation annealing step is directly performed by omitting the step of forming the protective film (cap layer) before the activation annealing treatment, which has been conventionally considered necessary.
  • the activation annealing step may be performed after the cap layer described above is formed.
  • the activation annealing treatment may be performed by providing a cap layer only on the upper surfaces of the n-type source contact layer 4 and the p-type contact region 5.
  • a gate insulating film 8 is formed so as to extend from the inside of the gate groove 6 to the upper surfaces of the n-type source contact layer 4 and the p-type contact region 5. As a result, a gate insulating film is formed on the side wall of the gate trench 6.
  • gate insulating film 8 for example, an oxide film (silicon oxide film) obtained by thermally oxidizing an epitaxial layer made of silicon carbide can be used.
  • a gate electrode 9 is formed on the gate insulating film 8 so as to fill the inside of the gate groove 6.
  • the following method can be used.
  • a conductive film made of polysilicon doped with impurities is formed using, for example, a low pressure CVD method.
  • the portion of the conductor film formed in a region other than the inside of the gate groove 6 is removed by using an arbitrary method such as etch back or CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • an interlayer insulating film 10 (see FIG. 13) is formed so as to cover the upper surface of the gate electrode 9 and the upper surface of the gate insulating film 8 exposed on the p-type contact region 5.
  • the interlayer insulating film any material can be used as long as it is an insulating material.
  • a resist film having a pattern is formed on the interlayer insulating film 10 by using a photolithography method. In the resist film (not shown), an opening pattern is formed in a region located on the p-type contact region 5.
  • the interlayer insulating film 10 and the gate insulating film 8 are partially removed by etching.
  • an opening 11 is formed in the interlayer insulating film 10 and the gate insulating film 8.
  • a conductor film to be the source electrode 12 is formed so as to fill the inside of the opening 11 and cover the upper surface of the resist film described above.
  • the portion of the conductor film formed on the resist film is simultaneously removed (list off).
  • the source electrode 12 can be formed by the conductor film filled in the opening 11.
  • the source electrode 12 is an ohmic electrode in ohmic contact with the p-type contact region 5 and the n-type source contact layer 4.
  • the drain electrode 14 (see FIG. 13) is formed on the back surface side of the substrate 1 (the surface side opposite to the main surface on which the breakdown voltage holding layer 2 is formed).
  • any material can be used as long as it can make ohmic contact with the substrate 1. In this way, the structure shown in FIG. 13 is obtained.
  • a heat treatment is performed to reduce the contact resistance and obtain a good ohmic contact. For example, heat treatment is performed at 1000 ° C. for 5 minutes in an Ar atmosphere.
  • the source wiring electrode 13 that contacts the upper surface of the source electrode 12 and extends on the upper surface of the interlayer insulating film 10, and the back surface protection electrode 15 ( 1) is formed using an arbitrary method such as a sputtering method. As a result, the semiconductor device shown in FIG. 1 can be obtained.
  • the semiconductor device shown in FIG. 14 basically has the same configuration as that of the semiconductor device shown in FIG. 1, but the shape of the gate groove 6 is different from that of the semiconductor device shown in FIG. Specifically, in the semiconductor device shown in FIG. 14, the cross-sectional shape of the gate groove 6 is V-shaped. From a different point of view, the gate groove 6 of the semiconductor device shown in FIG. 14 is in a state in which the side walls that are inclined with respect to the main surface of the substrate 1 and are opposed to each other are directly connected at the lower part thereof. An electric field relaxation region 7 is formed at the bottom of the gate groove 6 (the portion where the lower portions of the opposite side walls are connected to each other).
  • the same effect as that of the semiconductor device shown in FIG. 1 can be obtained.
  • the width of the gate groove 6 shown in FIG. 14 is narrower than the width of 6.
  • the semiconductor device shown in FIG. 14 can be smaller in size than the semiconductor device shown in FIG. 1, which is advantageous for miniaturization and higher integration of the semiconductor device.
  • the gate 20 of the gate groove 6 is any one of the ⁇ 0-33-8 ⁇ plane, the ⁇ 0-11-4 ⁇ plane, and the ⁇ 100 ⁇ plane
  • the gate There are a plurality of crystal planes constituting the side wall of the groove 6, and any of the ⁇ 0-33-8 ⁇ plane, ⁇ 0-11-4 ⁇ plane, and ⁇ 100 ⁇ plane is included in the plurality of crystal planes. , Including the case.
  • the side wall of the gate groove 6 is the ⁇ 0-33-8 ⁇ plane will be described in detail.
  • the ⁇ 0-33-8 ⁇ plane is, as shown in FIG. 15, microscopically, for example, on the side wall of the gate groove 6, the plane 56a (the first plane) having the plane orientation ⁇ 0-33-8 ⁇ . 1 surface) and a chemically stable surface formed by alternately providing a surface 56b (second surface) connected to the surface 56a and having a surface orientation different from the surface orientation of the surface 56a.
  • “microscopic” means that the dimensions are as detailed as at least a dimension of about twice the atomic spacing.
  • the surface 56b has a surface orientation ⁇ 0-11-1 ⁇ .
  • the length (width) of the surface 56b in FIG. 15 may be, for example, twice the atomic spacing of Si atoms (or C atoms).
  • the ⁇ 0-11-4 ⁇ plane is a microscopic view as shown in FIG. Specifically, a surface 56a (first surface) having a surface orientation ⁇ 0-11-4 ⁇ , and a surface 56b (second surface) connected to the surface 56a and having a surface orientation different from the surface orientation of the surface 56a, It also includes a chemically stable surface constructed by alternately providing. Further, if the case where the side wall of the groove is a ⁇ 100 ⁇ plane is described as an example, in the present invention, the ⁇ 100 ⁇ plane is microscopically, as shown in FIG. ⁇ , A surface 56a (first surface) having a surface and a surface 56b (second surface) connected to the surface 56a and having a surface orientation different from the surface orientation of the surface 56a are provided alternately. Including a stable surface.
  • the side wall of the gate groove 6 may include at least two of the equivalent plane orientations that are six-fold symmetric in hexagonal silicon carbide.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

　第１の層（２）はｎ型を有する。第２の層（３）は、第１の層（２）上にエピタキシャルに形成された、ｐ型を有する層である。第３の層（４）は、第２の層（３）上に設けられた、ｎ型を有する層である。ドナー型不純物の濃度をＮＤと定義し、アクセプタ型不純物の濃度をＮＡと定義する。第１の層（２）と第２の層（３）との界面から第１の層（２）への深さ方向における位置をＤ１と定義する。１≦ＮＤ／ＮＡ≦５０となるＤ１が１μｍ以内である。第３の層（４）および第２の層（３）を貫通して第１の層（２）に達するゲート溝（６）が設けられている。ゲート絶縁膜（８）はゲート溝（６）の側壁を被覆している。ゲート電極（９）はゲート溝（６）内にゲート絶縁膜（８）を介して埋め込まれている。

Description

炭化珪素半導体装置
　この発明は、炭化珪素半導体装置に関し、より特定的には、ゲート電極を有する炭化珪素半導体装置に関する。
　特開平７－３２６７５５号公報（特許文献１）は、トレンチゲート型パワーＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）を開示している。このＭＯＳＦＥＴにおいて、ｎ+型単結晶ＳｉＣ基板上に、ｎ型エピタキシャル層とｐ型エピタキシャル層とが順次積層されている。ｐ型エピタキシャル層の表面における所定領域には、半導体領域としてのｎ+ソース領域が形成されている。また、ｐ型エピタキシャル層の表面の所定位置にトレンチが形成されている。このトレンチは、ｎ+ソース領域とｐ型エピタキシャル層を貫通しｎ型エピタキシャル層に達し、ｐ型エピタキシャル層の表面に垂直な側面およびｐ型エピタキシャル層の表面に平行な底面を有する。ｎ+ソース領域の形成方法としては、ｐ型エピタキシャル層に対するマスク材を用いたイオン注入法が開示されている。
特開平７－３２６７５５号公報
　上記公報には、ｎ型エピタキシャル層とｐ型エピタキシャル層との境界の詳細な形態に関する記載がない。一般にｎ型エピタキシャル層とｐ型エピタキシャル層とを順次積層した場合、それらの境界近傍には、ドナー型不純物とアクセプタ型不純物とが混在することで互いに相殺し合う領域が形成される。この境界近傍はｐｎ接合にともなう空乏層が形成される領域であり、この領域に、実効的な不純物濃度が低い領域、すなわち生成電流が生じやすい領域、が厚く形成されていると、生成電流の増大に起因してリーク電流が大きくなってしまう。
　また上記公報によれば、ｎ+ソース領域はｐ型エピタキシャル層の上部へのイオン注入によって形成される。よって注入後、ｐ型エピタキシャル層のうちｎ+ソース領域に面する部分に、イオン注入による格子欠陥が生じる。すなわち、ｐ型エピタキシャル層およびｎ+ソース領域の境界近傍の空乏層における格子欠陥が増大する。この結果、空乏層における生成電流が増大し、よってリーク電流が大きくなってしまう。
　またｎ+ソース領域がイオン注入によって形成される際に、この形成のためのドナー型不純物が、ｐ型エピタキシャル層のｎ+ソース領域の面する部分にも、ある程度注入されてしまう。このドナー型不純物に相殺されることで、ｐ型エピタキシャル層のｎ+ソース領域に面する部分の実効的なアクセプタ型不純物密度が低下してしまう。この結果、ｐ型エピタキシャル層とｎ+ソース領域との境界近傍に、実効的な不純物濃度が低い領域、すなわち生成電流が生じやすい領域、が厚く形成されてしまう。よって生成電流に起因したリーク電流が大きくなってしまう。
　本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、リーク電流の小さい炭化珪素半導体装置を提供することである。
　本発明の一の局面に従う炭化珪素半導体装置は、炭化珪素層と、ゲート絶縁膜と、ゲート電極とを有する。炭化珪素層は第１～第３の層を含む。第１の層はｎ型を有する。第２の層は、第１の層上にエピタキシャルに形成された、ｐ型を有する層である。第３の層は、第２の層上に設けられた、ｎ型を有する層である。炭化珪素層中のドナー型不純物の濃度をＮＤと定義し、炭化珪素層中のアクセプタ型不純物の濃度をＮＡと定義する。第１の層と第２の層との界面から第１の層への深さ方向における位置をＤ１と定義する。１≦ＮＤ／ＮＡ≦５０となるＤ１が１μｍ以内である。炭化珪素層には、第３の層および第２の層を貫通して第１の層に達するゲート溝が設けられている。ゲート絶縁膜はゲート溝の側壁を被覆している。ゲート電極はゲート溝内にゲート絶縁膜を介して埋め込まれている。
　上記一の局面に従う炭化珪素半導体装置によれば、１≦ＮＤ／ＮＡ≦５０となるＤ１が１μｍ以内であるので、第１および第２の層の境界から深さ方向において第１の層に向かって十分に急峻に、アクセプタ型不純物濃度に対するドナー型不純物濃度の比が増大している。よって、第１の層のうち第２の層に面する部分に、実効的な不純物濃度の低い領域が厚く形成されることを避けることができる。つまり、生成電流が生じやすい領域が厚く形成されることを避けることができる。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
　本発明の他の局面に従う炭化珪素半導体装置は、炭化珪素層と、ゲート絶縁膜と、ゲート電極とを有する。炭化珪素層は第１～第３の層を含む。第１の層はｎ型を有する。第２の層は、第１の層上に設けられた、ｐ型を有する層である。第３の層は、第２の層上にエピタキシャルに形成された、ｎ型を有する層である。炭化珪素層中のドナー型不純物の濃度をＮＤと定義し、炭化珪素層中のアクセプタ型不純物の濃度をＮＡと定義する。第２の層と第３の層との界面から第２の層への深さ方向における位置をＤ２と定義する。１≦ＮＡ／ＮＤ≦１００となるＤ２が１μｍ以内である。炭化珪素層には、第３の層および第２の層を貫通して第１の層に達するゲート溝が設けられている。ゲート絶縁膜はゲート溝の側壁を被覆している。ゲート電極はゲート溝内にゲート絶縁膜を介して埋め込まれている。
　上記他の局面に従う炭化珪素半導体装置によれば、ｎ型を有する第３の層がエピタキシャルに形成されるので、第３の層にｎ型を付与するためのイオン注入を行う必要がない。よって第２の層のうち第３の層に面する部分に、イオン注入による格子欠陥が生じることを避けることができる。これにより、第２および第３の層の境界近傍の空乏層における格子欠陥に起因した生成電流が抑制される。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
　また、１≦ＮＡ／ＮＤ≦１００となるＤ２が１μｍ以内であるので、第２および第３の層の境界から深さ方向において第２の層に向かって十分に急峻に、ドナー型不純物濃度に対するアクセプタ型不純物濃度の比が増大している。よって、第２の層のうち第３の層に面する部分に、実効的な不純物濃度の低い領域が厚く形成されることを避けることができる。つまり、生成電流が生じやすい領域が厚く形成されることを避けることができる。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
　本発明のさらに他の局面に従う炭化珪素半導体装置は、炭化珪素層と、ゲート絶縁膜と、ゲート電極とを有する。炭化珪素層は第１～第３の層を含む。第１の層はｎ型を有する。第２の層は、第１の層上にエピタキシャルに形成された、ｐ型を有する層である。第３の層は、第２の層上にエピタキシャルに形成された、ｎ型を有する層である。炭化珪素層中のドナー型不純物の濃度をＮＤと定義し、炭化珪素層中のアクセプタ型不純物の濃度をＮＡと定義する。第１の層と第２の層との界面から第１の層への深さ方向における位置をＤ１と定義する。１≦ＮＤ／ＮＡ≦５０となるＤ１が１μｍ以内である。第２の層と第３の層との界面から第２の層への深さ方向における位置をＤ２と定義する。１≦ＮＡ／ＮＤ≦１００となるＤ２が１μｍ以内である。炭化珪素層には、第３の層および第２の層を貫通して第１の層に達するゲート溝が設けられている。ゲート絶縁膜はゲート溝の側壁を被覆している。ゲート電極はゲート溝内にゲート絶縁膜を介して埋め込まれている。
　上記さらに他の局面に従う炭化珪素半導体装置によれば、ｎ型を有する第３の層がエピタキシャルに形成されるので、第３の層にｎ型を付与するためのイオン注入を行う必要がない。よって第２の層のうち第３の層に面する部分に、イオン注入による格子欠陥が生じることを避けることができる。これにより、第２および第３の層の境界近傍の空乏層における格子欠陥に起因した生成電流が抑制される。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
　また、１≦ＮＤ／ＮＡ≦５０となるＤ１が１μｍ以内であるので、第１および第２の層の境界から深さ方向において第１の層に向かって十分に急峻に、アクセプタ型不純物濃度に対するドナー型不純物濃度の比が増大している。よって、第１の層のうち第２の層に面する部分に、実効的な不純物濃度の低い領域が厚く形成されることを避けることができる。つまり、生成電流が生じやすい領域が厚く形成されることを避けることができる。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
　また、１≦ＮＡ／ＮＤ≦１００となるＤ２が１μｍ以内であるので、第２および第３の層の境界から深さ方向において第２の層に向かって十分に急峻に、ドナー型不純物濃度に対するアクセプタ型不純物濃度の比が増大している。よって、第２の層のうち第３の層に面する部分に、実効的な不純物濃度の低い領域が厚く形成されることを避けることができる。つまり、生成電流が生じやすい領域が厚く形成されることを避けることができる。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
　なお、「エピタキシャルに形成された、ｐ型を有する層」とは、ｐ型を付与するためのアクセプタ型不純物がエピタキシャル成長と同時に添加されている層のことを意味する。また「エピタキシャルに形成された、ｎ型を有する層」とは、ｎ型を付与するためのドナー型不純物がエピタキシャル成長と同時に添加されている層のことを意味する。
　好ましくは、炭化珪素層の主面に対するゲート溝の側壁の角度は５０度以上７０度以下である。
　好ましくは、炭化珪素層は六方晶および立方晶のいずれかの結晶型を有する。そしてゲート溝の側壁は、炭化珪素層の結晶型が六方晶の場合には実質的に{０－３３－８}面および{０－１１－４}面のいずれか一方を含み、炭化珪素層の結晶型が立方晶の場合には実質的に{１００}面を含む。
　本発明によれば、リーク電流の小さい炭化珪素半導体装置を得ることができる。
本発明の一実施の形態における炭化珪素半導体装置を示す断面模式図である。 図１に示した炭化珪素半導体装置が有する炭化珪素層の不純物濃度プロファイルの例を示すグラフ図である。 図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。 図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。 図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。 図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。 図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。 図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。 図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。 図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。 図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。 図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。 図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。 図１に示した炭化珪素半導体装置の変形例を示す断面模式図である。 炭化珪素層の側壁の部分拡大断面模式図である。
　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中における結晶学的説明においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”－”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
　図１を参照して、本実施の形態における炭化珪素半導体装置は、傾斜した側壁を有するゲート溝を利用した縦型のデバイスである縦型ＭＯＳＦＥＴである。この半導体装置は、ｎ型の導電型を有する基板１と、基板１の主面（図中、上面）上にエピタキシャルに形成された炭化珪素層とを有する。
　基板１は結晶型が六方晶の炭化珪素あるいは結晶型が立方晶の炭化珪素からなる。基板１の主面は、好ましくは、{０００－１}面、またはこの面から数度傾いた面であり、より好ましくは、（０００－１）面、またはこの面から数度傾いた面である。
　これに対応して、基板１上にエピタキシャルに形成される炭化珪素層も、結晶型が六方晶の炭化珪素あるいは結晶型が立方晶の炭化珪素からなり、また同様の主面を有する。炭化珪素層は、導電型がｎ型である耐圧保持層２（第１の層）と、導電型がｐ型であるｐ型ボディ層３（第２の層）と、導電型がｎ型であるｎ型ソースコンタクト層４（第３の層）と、導電型がｐ型であるコンタクト領域５とを有する。
　耐圧保持層２は、基板１の一方の主面上にエピタキシャルに形成された、ｎ型を有する層である。ｐ型ボディ層３は、耐圧保持層２上に形成された、ｐ型を有する層である。ｎ型ソースコンタクト層４は、ｐ型ボディ層３上にエピタキシャルに形成された、ｎ型を有する層である。ｎ型ソースコンタクト層４に取り囲まれるように、ｐ型のコンタクト領域５がイオン注入によって形成されている。
　またこの半導体装置は、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、ソース電極１２と、ソース配線電極１３と、ドレイン電極１４と、裏面保護電極１５とを有する。
　ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２を部分的に除去することによりゲート溝６が形成されている。言い換えれば、炭化珪素層には、ｎ型ソースコンタクト層４およびｐ型ボディ層３を貫通して耐圧保持層２に達するゲート溝６が設けられている。ゲート溝６の側壁は基板１の主面（図中、上面）に対して傾斜している。言い換えると、ゲート溝６の側壁は炭化珪素層の主面（図中、上面）に対して傾斜している。好ましくは、炭化珪素層の主面に対するゲート溝６の側壁の角度は５０度以上７０度以下である。炭化珪素層の、傾斜した側壁により囲まれた凸部（ｎ型ソースコンタクト層４およびコンタクト領域５の上部）の平面形状は、基板１の結晶型が六方晶である場合にはたとえば六角形になっていてもよい。また、基板１の結晶型が立方晶である場合、上記凸部の平面形状はたとえば四角形状となっていてもよい。
　ゲート溝６の内壁、すなわち、側壁および底壁上は、ゲート絶縁膜８によって被覆されている。このゲート絶縁膜８はｎ型ソースコンタクト層４の上部表面上にまで延在している。このゲート絶縁膜８を介して、ゲート溝６の内にゲート電極９が埋め込まれている。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。
　ゲート絶縁膜８のうちｎ型ソースコンタクト層４の上部表面上に延在する部分と、ゲート電極９とを覆うように、層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層４の一部とｐ型のコンタクト領域５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。また、基板１において耐圧保持層２が形成された主面とは反対側の裏面上には、ドレイン電極１４が形成されている。このドレイン電極１４はオーミック電極である。このドレイン電極１４において、基板１と対向する面とは反対側の面上に裏面保護電極１５が形成されている。
　次に図２を参照して、上述した炭化珪素層の不純物濃度プロファイルの例について説明する。縦軸は、単位体積当たり不純物濃度Ｎを表しており、実線がドナー型不純物の濃度ＮＤを、破線がアクセプタ型不純物の濃度ＮＡを表している。横軸は、炭化珪素層の表面（図中、ｎ型ソースコンタクト層４の上面）からの深さＤＰを表している。また領域Ｌ３はｎ型ソースコンタクト層４（第３の層）に対応し、領域Ｌ２はｐ型ボディ層３（第２の層）に対応し、領域Ｌ１は耐圧保持層２（第１の層）に対応している。
　領域Ｌ１とＬ２との境界（耐圧保持層２とｐ型ボディ層３との界面）に対応している深さＤＰ＝Ｉ１において、濃度ＮＤおよびＮＡが互いに等しく、言い換えればＮＤ／ＮＡ＝１が満たされている。深さＤＰが深さＩ１より深くなるほどＮＤ／ＮＡは増大していき、深さＤＰ＝Ｅ１において５０に達する。よって領域Ｌ１とＬ２との境界から領域Ｌ１への位置をＤ１と定義すると（図１の矢印）、１≦ＮＤ／ＮＡ≦５０となる位置Ｄ１は、差分Ｅ１－Ｉ１以内にある。差分Ｅ１－Ｉ１は１μｍ以下であり、好ましくは０．２μｍ以下である。
　この構成により、領域Ｌ１およびＬ２の境界の深さＩ１（すなわち耐圧保持層２およびｐ型ボディ層３の界面）から領域Ｌ１に向かって十分に急峻にＮＤ／ＮＡが増大している。よって、耐圧保持層２のうちｐ型ボディ層３に面する部分に、実効的な不純物濃度の低い領域が厚く形成されることを避けることができる。つまり、生成電流が生じやすい領域が厚く形成されることを避けることができる。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
　上記のように差分Ｅ１－Ｉ１を１μｍ以下、好ましくは０．２μｍ以下、とすることは、領域Ｌ２においてｐ型ボディ層３を、十分に制御された条件下でエピタキシャルに形成することで可能となる。この場合、ｐ型ボディ層３にｐ型を付与するためのアクセプタ型不純物はエピタキシャル成長中に添加されるので、ｐ型ボディ層３にｐ型を付与するためのイオン注入を行う必要がない。よって耐圧保持層２のうちｐ型ボディ層３に面する部分に、イオン注入による格子欠陥が生じることを避けることができる。これにより、耐圧保持層２およびｐ型ボディ層３の境界近傍の空乏層における格子欠陥に起因した生成電流が抑制される。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
　領域Ｌ２とＬ３との境界（ｐ型ボディ層３とｎ型ソースコンタクト層４との界面）に対応している深さＤＰ＝Ｉ２において、濃度ＮＤおよびＮＡが互いに等しく、言い換えればＮＡ／ＮＤ＝１が満たされている。深さＤＰが深さＩ２より深くなるほどＮＡ／ＮＤは増大していき、深さＤＰ＝Ｅ２において１００に達する。よって領域Ｌ２とＬ３との境界から領域Ｌ２への位置をＤ２と定義すると（図１の矢印参照）、１≦ＮＡ／ＮＤ≦１００となる位置Ｄ２は、差分Ｅ２－Ｉ２以内にある。差分Ｅ２－Ｉ２は１μｍ以下であり、好ましくは０．２μｍ以下である。
　この構成により、領域Ｌ２およびＬ３の境界の深さＩ２（すなわちｐ型ボディ層３およびｎ型ソースコンタクト層４の界面）から領域Ｌ２に向かって十分に急峻にＮＡ／ＮＤが増大している。よって、ｐ型ボディ層３のうちｎ型ソースコンタクト層４に面する部分に、実効的な不純物濃度の低い領域が厚く形成されることを避けることができる。つまり、生成電流が生じやすい領域が厚く形成されることを避けることができる。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
　上記のように差分Ｅ２－Ｉ２を１μｍ以下、好ましくは０．２μｍ以下、とすることは、領域Ｌ３においてｎ型ソースコンタクト層４を、十分に制御された条件下でエピタキシャルに形成することで可能となる。この場合、ｎ型ソースコンタクト層４にｎ型を付与するためのドナー型不純物はエピタキシャル成長中に添加されるので、ｎ型ソースコンタクト層４にｎ型を付与するためのイオン注入を行う必要がない。よってｐ型ボディ層３のうちｎ型ソースコンタクト層４に面する部分に、イオン注入による格子欠陥が生じることを避けることができる。これにより、ｐ型ボディ層３およびｎ型ソースコンタクト層４の境界近傍の空乏層における格子欠陥に起因した生成電流が抑制される。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
　また図１に示した半導体装置においては、ゲート溝６の側壁が傾斜するとともに、当該側壁は、ｐ型ボディ層３などを構成する炭化珪素の結晶型が六方晶の場合には実質的に{０－３３－８}面および{０－１１－４}面のいずれか一方となっている。また、ｐ型ボディ層３などを構成する炭化珪素の結晶型が立方晶の場合には、当該ゲート溝６の傾斜した側壁は実質的に{１００}面となっている。図１から分かるように、これらのいわゆる半極性面となっている側壁を半導体装置の能動領域であるチャネル領域として利用することができる。そして、これらの側壁は安定な結晶面であるため、当該側壁をチャネル領域に利用した場合、他の結晶面（たとえば（０００１）面）をチャネル領域に利用した場合より、リーク電流を十分低減できるとともに、高い耐圧を得ることができる。
　次に半導体装置の動作について簡単に説明する。図１を参照して、ゲート電極９にしきい値以下の電圧を与えた状態、すなわちオフ状態では、ｐ型ボディ層３と導電型がｎ型である耐圧保持層２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極９に正の電圧を印加すると、ｐ型ボディ層３においてゲート絶縁膜８と接触する領域の近傍であるチャネル領域において、反転層が形成される。その結果、ｎ型ソースコンタクト層４と耐圧保持層２とが電気的に接続された状態となる。この結果、ソース電極１２とドレイン電極１４との間に電流が流れる。
　次に、図３～図１３を参照して、図１に示した本実施の形態における炭化珪素半導体装置の製造方法を説明する。
　まず、図３を参照して、炭化珪素からなる基板１の主面上に、導電型がｎ型である炭化珪素のエピタキシャル層を形成する。当該エピタキシャル層は耐圧保持層２となる。耐圧保持層２を形成するためのエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical　Vapor　Deposition）法により実施することができる。また、このとき導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。この耐圧保持層２のドナー型不純物の濃度は、たとえば５×１０15ｃｍ-3以上５×１０16ｃｍ-3以下とすることができる。
　次に、図４に示すように、導電型がｐ型である炭化珪素のエピタキシャル層を形成する。当該エピタキシャル層はｐ型ボディ層３となる。ｐ型ボディ層３を形成するためのエピタキシャル成長は、たとえば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとしてたとえば水素ガスを用いたＣＶＤ法により実施することができる。また、このとき導電型がｐ型の不純物としてたとえばアルミニウム（Ａｌ）を導入することが好ましい。
　次に、図５に示すように、導電型がｎ型である炭化珪素のエピタキシャル層を形成する。当該エピタキシャル層の一部は、ｎ型ソースコンタクト層４となる。このエピタキシャル成長は、たとえば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとしてたとえば水素ガスを用いたＣＶＤ法により実施することができる。また、このとき導電型がｎ型の不純物としてたとえばリンを導入することが好ましい。
　次に、図６に示すように、ｎ型ソースコンタクト層４上に、すなわち炭化珪素層の主面（図中、上面）上に、マスク層１７が堆積法によって形成される。ここで堆積法とは、形成される膜の材料のすべてが外部から供給されることを特徴とする方法である。よって堆積法は、熱酸化法、すなわち、膜が形成されることになる領域に既に存在していた元素を材料の一部として利用する方法を含まない。堆積法としては、たとえば、ＣＶＤ法、スパッタ法、または抵抗加熱型蒸着法を用いることができる。好ましくは、マスク層１７を形成する工程は、酸化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、および窒化ガリウムの少なくともいずれかを含む材料を堆積させることによって行われる。
　次に、図７に示すように、マスク層１７がパターニングされる。マスク層１７のパターニングは、たとえばフォトリソグラフィ法によって行われ得る。なお、マスク層１７の開口パターンの幅は、たとえば０．１μｍ以上２μｍ以下である。
　次に、図８に示すように、マスク層１７をマスクとして用いて、ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２の一部を、スパッタリング作用（物理的エッチング作用）を有するエッチングにより除去する。このようなエッチング方法としては、たとえば、イオンミリングまたは、反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ－ＲＩＥを用いることができる。このようなエッチングにより、図１のゲート溝６が形成されるべき領域に、ゲート溝６の形成に先立って、その側壁が基板１の主面に対してほぼ垂直な縦溝１６が形成される。
　次に、図９に示すように、熱エッチングが行われる。具体的には、炭化珪素層に反応ガスを接触させながら炭化珪素層を加熱する処理が行われる。これにより耐圧保持層２、ｐ型ボディ層３およびｎ型ソースコンタクト層４において所定の結晶面が表出させられる。言い換えると、図８に示した縦溝１６の側壁に対して熱エッチングを行なうことにより、図９に示すように基板１の主面に対して傾斜した側壁２０を有するゲート溝６を形成することができる。
　所定の結晶面を形成するために好ましくは反応性ガスとして酸素ガスと塩素ガスとの混合ガスが用いられる。混合ガスの供給において、塩素の流量に対する酸素の流量の比率は、好ましくは０．１以上２．０以下とされ、より好ましくは０．２５以上とされる。なお反応ガスは、上述した塩素ガスと酸素ガスとに加えてキャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。
　また熱エッチングにおける熱処理温度は、好ましくは７００℃以上１２００℃以下とされる。熱処理温度を７００℃以上とすることで、ＳｉＣのエッチング速度７０μｍ／ｈｒ程度を確保し得る。下限温度は、より好ましくは８００℃以上とされ、さらに好ましくは９００℃以上とされる。上限温度は、より好ましくは１１００℃以下とされ、さらに好ましくは１０００℃以下とされる。また、この場合にマスク層１７の材料として酸化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、または窒化ガリウムを用いると、マスク層１７の材料に対するＳｉＣのエッチング選択比を極めて大きくすることができるので、ＳｉＣのエッチング中のマスク層１７の消耗を抑制することができる。
　なお、この側壁２０に表出する結晶面はたとえば{０－３３－８}面となっている。つまり、上述した条件のエッチングにおいては、エッチング速度の最も遅い結晶面である{０－３３－８}面がゲート溝６の側壁２０として自己形成される。この結果、図９に示すような構造を得る。なお、側壁２０を構成する結晶面は{０－１１－４}面となっていてもよい。また、耐圧保持層２などを構成する炭化珪素の結晶型が立方晶である場合には、側壁２０を構成する結晶面は{１００}面であってもよい。好ましくは、{０－３３－８}面としては（０－３３－８）面が用いられ、また{０－１１－４}面としては（０－１１－４）面が用いられる。
　なお、縦溝１６の側壁に加工変質層が存在していた場合、上記熱エッチング工程の時間を十分長くすることにより当該加工変質層は除去され得る。変質層の除去をより確実にするためには、縦溝１６の側壁に対する熱エッチングを０．１μｍ以上の深さに渡って行うことが好ましい。
　次に、マスク層１７をエッチングなど任意の方法により除去する。以上によりゲート溝６が形成される。
　その後、ゲート溝６の内部からｎ型ソースコンタクト層４の上部表面上にまで延在するように、所定のパターンを有するイオン注入マスク（図示せず、たとえば厚さ１μｍ程度のＳｉＯ2膜）を、フォトリソグラフィ法およびドライエッチングを用いて形成する。イオン注入マスクとしては、ゲート溝６の底部およびｎ型ソースコンタクト層４の上部表面の一部に開口パターンが形成されているものを用いる。そして、このイオン注入マスクをマスクとして用いて、導電型がｐ型の不純物をイオン注入することにより、ゲート溝６の底部に電界緩和領域７を形成し、ｎ型ソースコンタクト層４の一部領域に導電型がｐ型のコンタクト領域５を形成する。その後イオン注入マスクを除去する。この結果、図１０に示すような構造を得る。
　そして、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、炭化珪素からなるエピタキシャル層の表面に特にキャップ層を形成することなくアニール処理を実施する。ここで、発明者らは、上述した{０－３３－８}面については、キャップ層などの保護膜を表面に形成することなく活性化アニール処理を行なっても表面性状が劣化することがなく、十分な表面平滑性を維持できることを見出した。このため、従来必要と考えられていた活性化アニール処理前の保護膜（キャップ層）の形成工程を省略して、直接活性化アニール工程を実施している。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。
　次に、図１１に示すように、ゲート溝６の内部からｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するようにゲート絶縁膜８を形成する。これにともなって、ゲート溝６の側壁上にゲート絶縁膜が形成される。ゲート絶縁膜８としては、たとえば炭化珪素からなるエピタキシャル層を熱酸化することにより得られる酸化膜（酸化ケイ素膜）を用いることができる。
　次に、図１２に示すように、ゲート溝６の内部を充填するように、ゲート絶縁膜８上にゲート電極９が形成される。ゲート電極９の形成方法としては、たとえば以下のような方法を用いることができる。まず、たとえば減圧ＣＶＤ法を用いて、不純物添加されたポリシリコンからなる導電膜が形成される。その後、エッチバックあるいはＣＭＰ（Chemical　Mechanical　Polishing）法など任意の方法を用いて、ゲート溝６の内部以外の領域に形成された導電体膜の部分を除去する。この結果、ゲート溝６の内部を充填するような導電体膜が残存し、当該導電体膜によりゲート電極９が構成される。
　次に、ゲート電極９の上部表面、およびｐ型のコンタクト領域５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０（図１３参照）を形成する。層間絶縁膜としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、層間絶縁膜１０上に、パターンを有するレジスト膜を、フォトリソグラフィ法を用いて形成する。当該レジスト膜（図示せず）にはｐ型のコンタクト領域５上に位置する領域に開口パターンが形成されている。
　そして、このレジスト膜をマスクとして用いて、エッチングにより層間絶縁膜１０およびゲート絶縁膜８を部分的にエッチングにより除去する。この結果、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図１３参照）が形成される。この開口部１１の底部においては、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部が露出した状態となる。その後、当該開口部１１の内部を充填するとともに、上述したレジスト膜の上部表面上を覆うようにソース電極１２（図１３参照）となるべき導電体膜を形成する。その後、薬液などを用いてレジスト膜を除去することにより、レジスト膜上に形成されていた導電体膜の部分を同時に除去する（リストオフ）。この結果、開口部１１の内部に充填された導電体膜によりソース電極１２を形成できる。このソース電極１２はｐ型のコンタクト領域５およびｎ型ソースコンタクト層４とオーミック接触したオーミック電極である。
　また、基板１の裏面側（耐圧保持層２が形成された主面と反対側の表面側）に、ドレイン電極１４（図１３参照）を形成する。ドレイン電極１４としては、基板１とオーミック接触が可能な材料であれば任意の材料を用いることができる。このようにして、図１３に示す構造を得る。その後、接触抵抗を下げ良好なオーミック接触を得るための熱処理が行われる。たとえば、Ａｒ雰囲気中で１０００℃、５分の熱処理が行われる。
　その後、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３（図１参照）、およびドレイン電極１４の表面に形成された裏面保護電極１５（図１参照）をそれぞれスパッタリング法などの任意の方法を用いて形成する。この結果、図１に示す半導体装置を得ることができる。
　次に、図１４を参照して、図１に示した半導体装置の変形例を説明する。図１４に示した半導体装置は、基本的には図１に示した半導体装置と同様の構成を備えるが、ゲート溝６の形状が図１に示した半導体装置とは異なっている。具体的には、図１４に示した半導体装置では、ゲート溝６の断面形状がＶ字状となっている。また、異なる観点から言えば、図１４に示した半導体装置のゲート溝６は、基板１の主面に対して傾斜し互いに対向する側壁が、その下部で直接接続された状態になっている。ゲート溝６の底部（対向する側壁の下部が互いに接続された部分）には、電界緩和領域７が形成されている。
　このような構成の半導体装置によっても、図１に示した半導体装置と同様の効果を得ることができる。さらに、図１４に示した半導体装置では、ゲート溝６において図１に示したような平坦な底面が形成されていないため、図１４に示したゲート溝６の幅は図１に示したゲート溝６の幅より狭くなっている。この結果、図１４に示した半導体装置では、図１に示した半導体装置よりサイズを小さくすることが可能であり、半導体装置の微細化および高集積化に有利である。
　なお本明細書において、ゲート溝６の側壁２０が上記{０－３３－８}面、{０－１１－４}面および{１００}面のいずれかになっているという場合には、当該ゲート溝６の側壁を構成する結晶面が複数存在し、それらの複数の結晶面に上記{０－３３－８}面、{０－１１－４}面および{１００}面のいずれかが含まれる、という場合を含んでいる。以下、ゲート溝６の側壁が{０－３３－８}面となっている場合を例にして具体的に説明する。
　本発明において{０－３３－８}面とは、図１５に示すように、微視的には、たとえばゲート溝６の側壁において、面方位{０－３３－８}を有する面５６ａ（第１の面）と、面５６ａにつながりかつ面５６ａの面方位と異なる面方位を有する面５６ｂ（第２の面）とが交互に設けられることによって構成された、化学的に安定な面も含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。好ましくは面５６ｂは面方位{０－１１－１}を有する。また、図１５における面５６ｂの長さ（幅）は、たとえばＳｉ原子（またはＣ原子）の原子間隔の２倍であってもよい。
　また、溝の側壁が{０－１１－４}面となっている場合を例にして説明すれば、本発明において{０－１１－４}面とは、図１５に示すように、微視的には、面方位{０－１１－４}を有する面５６ａ（第１の面）と、面５６ａにつながりかつ面５６ａの面方位と異なる面方位を有する面５６ｂ（第２の面）とが交互に設けられることによって構成された、化学的に安定な面も含む。また、溝の側壁が{１００}面となっている場合を例にして説明すれば、本発明において{１００}面とは、図１５に示すように、微視的には、面方位{１００}を有する面５６ａ（第１の面）と、面５６ａにつながりかつ面５６ａの面方位と異なる面方位を有する面５６ｂ（第２の面）とが交互に設けられることによって構成された、化学的に安定な面も含む。
　またゲート溝６の側壁は、六方晶系の炭化珪素における６回対称となる等価な面方位のうちの少なくとも２面を含んでいてもよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　基板、２　耐圧保持層、３　ｐ型ボディ層、４　ｎ型ソースコンタクト層、５　コンタクト領域、６　ゲート溝、７　電界緩和領域、８　ゲート絶縁膜、９　ゲート電極、１０　層間絶縁膜、１１　開口部、１２　ソース電極、１３　ソース配線電極、１４　ドレイン電極、１５　裏面保護電極、１６　縦溝、１７　マスク層、２０　側壁。

Claims (5)

  1. 　ｎ型を有する第１の層（２）と、第１の層上にエピタキシャルに形成された、ｐ型を有する第２の層（３）と、第２の層上に設けられた、ｎ型を有する第３の層（４）と、を含む炭化珪素層を備え、
    　前記炭化珪素層中のドナー型不純物の濃度をＮＤと定義し、前記炭化珪素層中のアクセプタ型不純物の濃度をＮＡと定義し、前記第１の層と前記第２の層との界面から前記第１の層への深さ方向における位置をＤ１と定義して、１≦ＮＤ／ＮＡ≦５０となるＤ１が１μｍ以内であり、
    　前記炭化珪素層には、前記第３の層および前記第２の層を貫通して前記第１の層に達するゲート溝（６）が設けられており、さらに
    　前記ゲート溝の側壁を被覆するゲート絶縁膜（８）と、
    　前記ゲート溝内に前記ゲート絶縁膜を介して埋め込まれたゲート電極（９）とを備える、炭化珪素半導体装置。
  2. 　ｎ型を有する第１の層（２）と、第１の層上に設けられた、ｐ型を有する第２の層（３）と、第２の層上にエピタキシャルに形成された、ｎ型を有する第３の層（４）と、を含む炭化珪素層を備え、
    　前記炭化珪素層中のドナー型不純物の濃度をＮＤと定義し、前記炭化珪素層中のアクセプタ型不純物の濃度をＮＡと定義し、前記第２の層と前記第３の層との界面から前記第２の層への深さ方向における位置をＤ２と定義して、１≦ＮＡ／ＮＤ≦１００となるＤ２が１μｍ以内であり、
    　前記炭化珪素層には、前記第３の層および前記第２の層を貫通して前記第１の層に達するゲート溝（６）が設けられており、さらに
    　前記ゲート溝の側壁を被覆するゲート絶縁膜（８）と、
    　前記ゲート溝内に前記ゲート絶縁膜を介して埋め込まれたゲート電極（９）とを備える、炭化珪素半導体装置。
  3. 　ｎ型を有する第１の層（２）と、第１の層上にエピタキシャルに形成された、ｐ型を有する第２の層（３）と、第２の層上にエピタキシャルに形成された、ｎ型を有する第３の層（４）と、を含む炭化珪素層を備え、
    　前記炭化珪素層中のドナー型不純物の濃度をＮＤと定義し、前記炭化珪素層中のアクセプタ型不純物の濃度をＮＡと定義し、前記第１の層と前記第２の層との界面から前記第１の層への深さ方向における位置をＤ１と定義して、１≦ＮＤ／ＮＡ≦５０となるＤ１が１μｍ以内であり、前記第２の層と前記第３の層との界面から前記第２の層への深さ方向における位置をＤ２と定義して、１≦ＮＡ／ＮＤ≦１００となるＤ２が１μｍ以内であり、
    　前記炭化珪素層には、前記第３の層および前記第２の層を貫通して前記第１の層に達するゲート溝（６）が設けられており、さらに
    　前記ゲート溝の側壁を被覆するゲート絶縁膜（８）と、
    　前記ゲート溝内に前記ゲート絶縁膜を介して埋め込まれたゲート電極（９）とを備える、炭化珪素半導体装置。
  4. 　前記炭化珪素層の主面に対する前記ゲート溝の前記側壁の角度は５０度以上７０度以下である、請求項１～３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記炭化珪素層は六方晶および立方晶のいずれかの結晶型を有し、前記ゲート溝の前記側壁は、前記炭化珪素層の結晶型が六方晶の場合には実質的に{０－３３－８}面および{０－１１－４}面のいずれか一方を含み、前記炭化珪素層の結晶型が立方晶の場合には実質的に{１００}面を含む、請求項１～４のいずれか１項に記載の炭化珪素半導体装置。
PCT/JP2012/069790 2011-09-26 2012-08-03 炭化珪素半導体装置 WO2013046924A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201280041157.8A CN103765594B (zh) 2011-09-26 2012-08-03 碳化硅半导体器件
KR1020147004348A KR20140038559A (ko) 2011-09-26 2012-08-03 탄화규소 반도체 장치
EP12835289.5A EP2763180B1 (en) 2011-09-26 2012-08-03 Silicon carbide semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011208679A JP2013069964A (ja) 2011-09-26 2011-09-26 炭化珪素半導体装置
JP2011-208679 2011-09-26

Publications (1)

Publication Number Publication Date
WO2013046924A1 true WO2013046924A1 (ja) 2013-04-04

Family

ID=47910284

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/069790 WO2013046924A1 (ja) 2011-09-26 2012-08-03 炭化珪素半導体装置

Country Status (6)

Country Link
US (1) US9000447B2 (ja)
EP (1) EP2763180B1 (ja)
JP (1) JP2013069964A (ja)
KR (1) KR20140038559A (ja)
CN (1) CN103765594B (ja)
WO (1) WO2013046924A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015026723A (ja) * 2013-07-26 2015-02-05 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015060859A (ja) * 2013-09-17 2015-03-30 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2015065316A (ja) * 2013-09-25 2015-04-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2015065289A (ja) * 2013-09-25 2015-04-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6214680B2 (ja) 2014-01-10 2017-10-18 三菱電機株式会社 炭化珪素半導体装置
JP2016066669A (ja) * 2014-09-24 2016-04-28 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP6613610B2 (ja) * 2015-05-14 2019-12-04 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6115678B1 (ja) * 2016-02-01 2017-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6708954B2 (ja) 2016-03-31 2020-06-10 住友電気工業株式会社 炭化珪素半導体装置
CN113571413A (zh) * 2020-04-29 2021-10-29 芯恩（青岛）集成电路有限公司 沟槽栅结构及形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326755A (ja) 1994-04-06 1995-12-12 Nippondenso Co Ltd 半導体装置及びその製造方法
JP2005340685A (ja) * 2004-05-31 2005-12-08 Fuji Electric Holdings Co Ltd 炭化珪素半導体素子
JP2007311627A (ja) * 2006-05-19 2007-11-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2010103326A (ja) * 2008-10-24 2010-05-06 Toyota Motor Corp Ｉｇｂｔ、及び、ｉｇｂｔの製造方法

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3531291B2 (ja) 1994-06-23 2004-05-24 株式会社デンソー 炭化珪素半導体装置の製造方法
JP3419163B2 (ja) 1995-09-06 2003-06-23 株式会社デンソー 炭化珪素半導体装置の製造方法
KR100199997B1 (ko) 1995-09-06 1999-07-01 오카메 히로무 탄화규소 반도체장치
JP3471509B2 (ja) 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
US6133587A (en) 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
US5882786A (en) 1996-11-15 1999-03-16 C3, Inc. Gemstones formed of silicon carbide with diamond coating
JPH11251592A (ja) * 1998-01-05 1999-09-07 Denso Corp 炭化珪素半導体装置
JP2000021849A (ja) 1998-07-06 2000-01-21 Shin Etsu Handotai Co Ltd ドライエッチング方法
JP4457432B2 (ja) 1999-06-17 2010-04-28 株式会社デンソー 種結晶とそれを用いた炭化珪素単結晶の製造方法、炭化珪素単結晶体および単結晶製造装置
TW565630B (en) 1999-09-07 2003-12-11 Sixon Inc SiC wafer, SiC semiconductor device and method for manufacturing SiC wafer
US6617653B1 (en) 2000-05-31 2003-09-09 Matsushita Electric Industrial Co., Ltd. Misfet
US20020177321A1 (en) 2001-03-30 2002-11-28 Li Si Yi Plasma etching of silicon carbide
JP2005056868A (ja) 2001-06-04 2005-03-03 Matsushita Electric Ind Co Ltd 炭化珪素半導体装置の製造方法
US7291884B2 (en) * 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
US20030012925A1 (en) 2001-07-16 2003-01-16 Motorola, Inc. Process for fabricating semiconductor structures and devices utilizing the formation of a compliant substrate for materials used to form the same and including an etch stop layer used for back side processing
US6693011B2 (en) * 2001-10-02 2004-02-17 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Power MOS element and method for producing the same
JP2003133434A (ja) * 2001-10-23 2003-05-09 Mitsubishi Electric Corp 半導体集積回路
JP2003218350A (ja) * 2002-01-22 2003-07-31 Hitachi Ltd 半導体装置及びその製造方法
US20060249073A1 (en) 2003-03-10 2006-11-09 The New Industry Research Organization Method of heat treatment and heat treatment apparatus
JP4593099B2 (ja) 2003-03-10 2010-12-08 学校法人関西学院 単結晶炭化ケイ素の液相エピタキシャル成長法及びそれに用いられる熱処理装置
JP2005167035A (ja) 2003-12-03 2005-06-23 Kansai Electric Power Co Inc:The 炭化珪素半導体素子およびその製造方法
JP4500558B2 (ja) 2004-02-09 2010-07-14 トヨタ自動車株式会社 絶縁ゲート型半導体装置の製造方法
JP4487655B2 (ja) 2004-04-14 2010-06-23 株式会社デンソー 半導体装置の製造方法
JPWO2005116307A1 (ja) 2004-05-27 2008-04-03 株式会社ブリヂストン 炭化ケイ素単結晶ウェハの製造方法
EP1612851B1 (en) 2004-06-30 2010-03-03 Xycarb Ceramics B.V. A method for the treatment of a surface of a metal-carbide substrate for use in semiconductor manufacturing processes as well as such a metal-carbide substrate
JP2007182330A (ja) 2004-08-24 2007-07-19 Bridgestone Corp 炭化ケイ素単結晶ウェハ及びその製造方法
JP2006080177A (ja) * 2004-09-08 2006-03-23 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4872217B2 (ja) 2005-02-16 2012-02-08 富士電機株式会社 炭化珪素半導体素子の製造方法
JP2006303469A (ja) 2005-03-25 2006-11-02 Shindengen Electric Mfg Co Ltd ＳｉＣ半導体装置
US20060214268A1 (en) 2005-03-25 2006-09-28 Shindengen Electric Manufacturing Co., Ltd. SiC semiconductor device
JP4986420B2 (ja) 2005-07-05 2012-07-25 三菱電機株式会社 トランジスタ
JP2007035823A (ja) 2005-07-26 2007-02-08 Elpida Memory Inc トレンチ形成方法、半導体装置の製造方法および半導体装置
JP2007053227A (ja) 2005-08-18 2007-03-01 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP5017823B2 (ja) 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
JP5017855B2 (ja) 2005-12-14 2012-09-05 富士電機株式会社 半導体装置の製造方法
EP2264741B1 (en) 2006-01-10 2021-03-10 Cree, Inc. Silicon carbide dimpled substrate
JP2007243080A (ja) * 2006-03-13 2007-09-20 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2008098593A (ja) 2006-09-15 2008-04-24 Ricoh Co Ltd 半導体装置及びその製造方法
US8198675B2 (en) 2006-11-21 2012-06-12 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing the same
JP2008135534A (ja) 2006-11-28 2008-06-12 Toyota Motor Corp 有底の溝を有する半導体基板の製造方法
JP4046140B1 (ja) 2006-11-29 2008-02-13 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
US20090026533A1 (en) * 2007-07-24 2009-01-29 Force-Mos Technology Corporation Trench MOSFET with multiple P-bodies for ruggedness and on-resistance improvements
JP2009170456A (ja) * 2008-01-10 2009-07-30 Sumitomo Electric Ind Ltd 半導体装置の製造方法
EP2091083A3 (en) 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP2010147222A (ja) 2008-12-18 2010-07-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JP5589263B2 (ja) 2008-05-29 2014-09-17 富士電機株式会社 炭化珪素半導体基板のトレンチ形成方法
JP5298691B2 (ja) 2008-07-31 2013-09-25 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP5442229B2 (ja) 2008-09-04 2014-03-12 ローム株式会社 窒化物半導体素子の製造方法
TW201044586A (en) * 2009-03-27 2010-12-16 Sumitomo Electric Industries Mosfet and method for manufacturing mosfet
JP2011044513A (ja) 2009-08-20 2011-03-03 National Institute Of Advanced Industrial Science & Technology 炭化珪素半導体装置
WO2011048800A1 (ja) 2009-10-23 2011-04-28 パナソニック株式会社 半導体装置およびその製造方法
WO2011115294A1 (ja) * 2010-03-16 2011-09-22 合同会社先端配線材料研究所 炭化珪素用電極、炭化珪素半導体素子、炭化珪素半導体装置および炭化珪素用電極の形成方法
CN102971853B (zh) 2010-08-03 2016-06-29 住友电气工业株式会社 半导体器件及其制造方法
JP5707770B2 (ja) 2010-08-03 2015-04-30 住友電気工業株式会社 半導体装置およびその製造方法
JP5510309B2 (ja) 2010-12-22 2014-06-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5668576B2 (ja) 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
EP2750198A4 (en) 2011-08-26 2015-04-15 Nat Univ Corp Nara Inst SiC SEMICONDUCTOR ELEMENT AND METHOD FOR MANUFACTURING THE SAME

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326755A (ja) 1994-04-06 1995-12-12 Nippondenso Co Ltd 半導体装置及びその製造方法
JP2005340685A (ja) * 2004-05-31 2005-12-08 Fuji Electric Holdings Co Ltd 炭化珪素半導体素子
JP2007311627A (ja) * 2006-05-19 2007-11-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2010103326A (ja) * 2008-10-24 2010-05-06 Toyota Motor Corp Ｉｇｂｔ、及び、ｉｇｂｔの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015026723A (ja) * 2013-07-26 2015-02-05 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9680006B2 (en) 2013-07-26 2017-06-13 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
JP2013069964A (ja) 2013-04-18
CN103765594B (zh) 2016-06-29
EP2763180A1 (en) 2014-08-06
EP2763180B1 (en) 2020-05-27
EP2763180A4 (en) 2015-07-22
US20130075759A1 (en) 2013-03-28
CN103765594A (zh) 2014-04-30
US9000447B2 (en) 2015-04-07
KR20140038559A (ko) 2014-03-28

Similar Documents

Publication Publication Date Title
WO2013046924A1 (ja) 炭化珪素半導体装置
JP5741583B2 (ja) 半導体装置およびその製造方法
US8803252B2 (en) Silicon carbide semiconductor device
JP5707770B2 (ja) 半導体装置およびその製造方法
JP5699878B2 (ja) 炭化珪素半導体装置およびその製造方法
WO2013038862A1 (ja) 炭化珪素半導体装置の製造方法
WO2014199748A1 (ja) 炭化珪素半導体装置
JP2013168540A (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP6171678B2 (ja) 炭化珪素半導体装置およびその製造方法
US8927368B2 (en) Method for manufacturing silicon carbide semiconductor device
JP6183224B2 (ja) 炭化珪素半導体装置の製造方法
WO2014027520A1 (ja) 炭化珪素半導体装置
JP6098474B2 (ja) 炭化珪素半導体装置およびその製造方法
WO2014041879A1 (ja) 炭化珪素半導体装置
JP4913339B2 (ja) 半導体素子の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12835289

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20147004348

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2012835289

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE