WO2013058037A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents
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- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Definitions
- the present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same, and more specifically, a silicon carbide semiconductor device having an element region in which a semiconductor element is provided and a termination region surrounding the element region in plan view, And a manufacturing method thereof.
- the SiC semiconductor device has a cell region in which a MOSFET is formed and an outer peripheral region surrounding the cell region.
- a mesa structure portion constituted by a concave portion is formed in the outer peripheral region.
- a p-type RESURF layer surrounding the outer periphery of the cell region is formed at the boundary between the cell region and the outer peripheral region so as to extend from the side wall surface to the bottom surface of the step portion of the mesa structure portion, and around the p-type RESURF layer.
- a plurality of p-type guard ring layers are formed so as to surround.
- the outer peripheral breakdown voltage structure is constituted by p-type RESURF layer and a p-type guard ring layer equipotential ring electrode that is electrically connected to the n + -type layer and n + -type layer to surround the is formed ing.
- a source electrode and a drain electrode are provided on the front surface side and the back surface side of the substrate, respectively.
- an insulating film for passivation is usually formed on the substrate (silicon carbide substrate). Therefore, an interface between the substrate (silicon carbide substrate) and the insulating film is formed in the outer peripheral region. As the current along the interface easily flows, a leak current easily flows between the source electrode and the drain electrode (first and second electrodes). According to the study by the present inventors, if the crystallographic plane orientation of the silicon carbide substrate in the termination region is inappropriate, the interface state density at the interface between the silicon carbide substrate and the insulating film is increased. It was found that a leak current easily flows between the first and second electrodes.
- the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a silicon carbide semiconductor device capable of suppressing leakage current between electrodes and a method for manufacturing the same. It is.
- a method for manufacturing a silicon carbide semiconductor device of the present invention is a method for manufacturing a silicon carbide semiconductor device having an element region in which a semiconductor element is provided and a termination region surrounding the element region in plan view, It has the process of.
- a silicon carbide substrate made of silicon carbide having a hexagonal single crystal structure and having a first side and a second side opposite to each other in the thickness direction is prepared.
- the silicon carbide substrate surrounds the device region and has a plane orientation ⁇ 0-33-8 ⁇ or ⁇ 0-11-4 ⁇ , and surrounds the device region and the region including the sidewall and has a surface orientation ⁇ 000 ⁇ 1 ⁇ is formed on the first side of the silicon carbide substrate so that a bottom surface having 1 ⁇ is formed.
- An insulating film is formed on the side wall and the bottom surface.
- a first electrode is formed on the first side of the silicon carbide substrate in the element region.
- a second electrode is formed on the second side of the silicon carbide substrate.
- the side wall and the bottom surface are provided by thermal etching in the portion between the first and second electrodes on the surface of the silicon carbide substrate.
- the surface orientation of the side wall can be set to ⁇ 0-33-8 ⁇ or ⁇ 0-11-4 ⁇
- the surface orientation of the bottom surface can be set to ⁇ 000-1 ⁇ .
- the step of performing thermal etching includes a step of forming a channel surface having a plane orientation ⁇ 0-33-8 ⁇ or ⁇ 0-11-4 ⁇ on the silicon carbide substrate in the element region.
- the step of forming the channel surface is performed by forming a trench provided with an inner wall including the channel surface. By adopting the trench structure, the channels can be arranged with high density in the same area. As a result, a larger current can be obtained.
- the thermal etching step is performed using a process gas containing a halogen element.
- a process gas containing a halogen element This self-forms the sidewalls of the trench on the desired surface.
- the halogen element is chlorine. By using chlorine gas, a desired surface can be more reliably formed for the same reason as described above.
- the process gas may contain at least one of carbon tetrafluoride and sulfur hexafluoride. This also forms the trench sidewalls on the desired surface.
- the process gas contains oxygen gas. As a result, oxygen is introduced during the thermal etching, so that the carbon thin film layer (the one in which C atoms in SiC remain) formed on the SiC surface can be removed simultaneously with SiC.
- the silicon carbide semiconductor device of the present invention has an element region in which a semiconductor element is provided and a termination region surrounding the element region in plan view.
- This silicon carbide semiconductor device has a silicon carbide substrate, first and second electrodes, and an insulating film.
- the silicon carbide substrate is made of silicon carbide having a hexagonal single crystal structure, and has a first side and a second side that are opposite to each other in the thickness direction.
- the first side of the silicon carbide substrate includes a sidewall that surrounds the element region in the termination region and has a plane orientation ⁇ 0-33-8 ⁇ or ⁇ 0-11-4 ⁇ , and a sidewall that surrounds the sidewall and has a plane orientation of ⁇ 000 ⁇ 1 ⁇ and a bottom surface.
- the insulating film is provided on the side wall and the bottom surface.
- the first electrode is provided on the first side of the silicon carbide substrate in the element region.
- the second electrode is provided on the second side of the silicon carbide substrate.
- the side wall and the bottom surface are provided in the portion between the first and second electrodes on the surface of the silicon carbide substrate.
- the side surface orientation is ⁇ 0-33-8 ⁇ or ⁇ 0-11-4 ⁇ and the bottom surface orientation is ⁇ 000-1 ⁇ , so that the interface between each of the side walls and the bottom surface and the insulating film is provided.
- a channel surface having a plane orientation ⁇ 0-33-8 ⁇ or ⁇ 0-11-4 ⁇ is provided on the first side of the silicon carbide substrate in the element region.
- the channel surface is a part of an inner wall of a trench provided on the first side of the silicon carbide substrate in the element region.
- leakage current between electrodes can be suppressed.
- FIG. 1A schematically shows a planar layout of a silicon carbide semiconductor device according to an embodiment of the present invention, a partially enlarged view at broken line portion IB, and a partial plan view corresponding to the partially enlarged view.
- FIG. 2 is a schematic partial sectional view taken along line II-II in FIG.
- FIG. 3 is a partial cross sectional view schematically showing a first step of a method for manufacturing the silicon carbide semiconductor device in one embodiment of the present invention, in a field of view corresponding to FIG. 2.
- FIG. 11 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device in one embodiment of the present invention, in a field of view corresponding to FIG. 2.
- FIG. 1A schematically shows a planar layout of a silicon carbide semiconductor device according to an embodiment of the present invention, a partially enlarged view at broken line portion IB, and a partial plan view corresponding to the partially enlarged view.
- FIG. 2 is a schematic partial sectional
- FIG. 11 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device in one embodiment of the present invention, in a field of view corresponding to FIG. 2.
- FIG. 10 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device in one embodiment of the present invention, in a field of view corresponding to FIG. 2.
- MOSFET 100 has an element region CL in which a transistor element (semiconductor element) is provided, and a termination region TM surrounding the element region CL.
- the boundary between the element region CL and the termination region TM may include a zigzag shape.
- the angle DC of the portion protruding from the element region CL to the termination region TM is preferably 60 °.
- the angle DT of the portion protruding from the termination region TM to the element region CL is preferably 60 °.
- the MOSFET 100 uses a hexagonal crystal structure as will be described later, and this crystal structure has sixfold symmetry.
- the side wall ST is arranged along the zigzag shape, and the bottom surface BT is provided so as to be adjacent to the zigzag shape via the side wall ST.
- the details of the side wall ST and the bottom surface BT will be described later.
- MOSFET 100 is a gate trench type.
- MOSFET 100 includes a silicon carbide substrate SB, an insulating film 8T, a gate insulating film 8C, a gate electrode 9, an interlayer insulating film 10, a source electrode 12, a source wiring electrode 13, a drain electrode 14, and a back surface protective electrode. 15.
- the silicon carbide substrate SB is made of silicon carbide having a hexagonal single crystal structure, and has a front side (first side) and a back side (second side) that are opposite to each other in the thickness direction.
- trench 6 ⁇ / b> C is provided in element region CL so as to expand toward the front side.
- a terrace 6T is provided in the termination region TM on the front side of the silicon carbide substrate SB.
- Terrace 6T is configured by a portion on the back side of silicon carbide substrate SB protruding in the outer circumferential direction of silicon carbide substrate SB.
- a channel surface SC having a plane orientation ⁇ 0-33-8 ⁇ or ⁇ 0-11-4 ⁇ is provided on the front side of the silicon carbide substrate SB in the element region CL by a part of the inner wall of the trench 6C.
- Channel surface SC is a surface along which the channel current of MOSFET 100 flows, and is constituted by the surface of p-type body layer 3 to be described later.
- the channel surface SC has a plane orientation ⁇ 0-33-8 ⁇ or ⁇ 0-11-4 ⁇ , preferably a plane orientation (0-33-8), (30-3-8), ( -330-8), (03-3-8), (-303-8) and (3-30-8).
- the terrace 6T By the terrace 6T, a side wall ST and a bottom surface BT surrounding the side wall ST are provided on the front side of the silicon carbide substrate SB in the termination region TM.
- the terrace 6T is constituted by the side wall ST and the bottom surface BT.
- the side wall ST has a plane orientation ⁇ 0-33-8 ⁇ or ⁇ 0-11-4 ⁇ , preferably a plane orientation (0-33-8), (30-3-8), ( ⁇ 330-8), (03-3-8), ( ⁇ 303-8) and (3-30-8).
- all of the six plane orientations are provided as side walls ST on silicon carbide substrate SB.
- the (0-33-8) plane, (30-3-8) plane, (-330-8) plane, (03-3-8) are in contact with each of the six sides of the hexagon.
- the plane, the ( ⁇ 303-8) plane, and the (3-30-8) plane can be arranged as the sidewall ST.
- the bottom surface BT has a plane orientation ⁇ 000-1 ⁇ , preferably a plane orientation (000-1).
- the source electrode 12 is provided on the front side of the silicon carbide substrate SB in the element region CL.
- Drain electrode 14 is provided on the back side of silicon carbide substrate SB.
- the insulating film 8T is provided on the side wall ST and the bottom surface BT.
- silicon carbide substrate SB has a single crystal substrate 1 made of silicon carbide, and a silicon carbide layer formed epitaxially on main surface MS of single crystal substrate 1.
- Single crystal substrate 1 has n-type conductivity and is made of silicon carbide having a hexagonal single crystal structure.
- the plane orientation of main surface MS of single crystal substrate 1 has an off angle within 5 degrees from ⁇ 000-1 ⁇ , and more preferably has an off angle within 5 degrees from (000-1).
- the silicon carbide layer has a main surface TS substantially parallel to the main surface MS of the single crystal substrate 1.
- the silicon carbide layer includes a breakdown voltage holding layer 2 that is an epitaxial layer having an n-type conductivity, a p-type body layer 3 having a p-type conductivity, and an n-type source contact layer 4 having an n-type conductivity.
- JTE junction termination extension
- the p-type body layer 3, the n-type source contact layer 4, and the contact region 5 are provided in the element region CL.
- JTE region 21, guard ring region 22, and field stop region 23 are provided on the front side of silicon carbide substrate SB in termination region TM. Each of JTE region 21, guard ring region 22, and field stop region 23 is provided so as to surround element region CL in plan view.
- each of the JTE region 21, the guard ring region 22, and the field stop region 23 may have a zigzag shape corresponding to this zigzag shape, or this It may extend linearly without strictly following the zigzag shape.
- JTE region 21 has the same conductivity type as p type body layer 3 and is connected to p type body layer 3.
- the guard ring region 22 surrounds the JTE region 21 in plan view and has a conductivity type different from that of the breakdown voltage holding layer 2.
- the field stop region 23 surrounds the guard ring region 22 in plan view, has the same conductivity type as the breakdown voltage holding layer 2, and has an impurity concentration higher than the impurity concentration of the breakdown voltage holding layer 2.
- the breakdown voltage holding layer 2 is formed on the main surface MS of the single crystal substrate 1.
- a p-type body layer 3 is formed on the breakdown voltage holding layer 2.
- An n-type source contact layer 4 is formed on the p-type body layer 3.
- a p-type contact region 5 is formed so as to be surrounded by the n-type source contact layer 4.
- a gate insulating film 8C is formed on the inner wall of the trench 6C.
- the gate insulating film 8C extends to the upper surface of the n-type source contact layer 4.
- a gate electrode 9 is formed on the gate insulating film 8C so as to fill the trench 6C.
- the upper surface of the gate electrode 9 has substantially the same height as the upper surface of the portion located on the upper surface of the n-type source contact layer 4 in the gate insulating film 8C.
- An interlayer insulating film 10 is formed so as to cover a portion of the gate insulating film 8C extending to the upper surface of the n-type source contact layer 4 and the gate electrode 9.
- an opening is formed so as to expose a part of the n-type source contact layer 4 and the p-type contact region 5.
- a source electrode 12 is formed so as to fill the inside of the opening and to be in contact with a part of the p-type contact region 5 and the n-type source contact layer 4.
- Source wiring electrode 13 is formed to be in contact with the upper surface of source electrode 12 and to extend on the upper surface of interlayer insulating film 10.
- a drain electrode 14 is formed on the back surface of the single crystal substrate 1 opposite to the main surface on which the breakdown voltage holding layer 2 is formed.
- the drain electrode 14 is an ohmic electrode.
- a back surface protection electrode 15 is formed on the surface opposite to the surface facing the single crystal substrate 1.
- a reverse bias is applied between p type body layer 3 and breakdown voltage holding layer 2 having an n conductivity type. It becomes a non-conductive state.
- a positive voltage is applied to the gate electrode 9
- an inversion layer is formed in the channel region in the vicinity of the region in contact with the gate insulating film 8C in the p-type body layer 3.
- the n-type source contact layer 4 and the breakdown voltage holding layer 2 are electrically connected.
- a current flows between the source electrode 12 and the drain electrode 14.
- a silicon carbide substrate SB made of silicon carbide having a hexagonal single crystal structure and having front and back sides opposite to each other in the thickness direction is prepared. Specifically, it is as follows.
- Single crystal substrate 1 made of silicon carbide is prepared.
- Single crystal substrate 1 has a hexagonal single crystal structure.
- the single crystal substrate 1 is provided with the main surface MS described above.
- Epitaxial growth for forming the breakdown voltage holding layer 2 is a CVD using, for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using, for example, hydrogen gas (H 2 ) as a carrier gas. (Chemical Vapor Deposition) method. At this time, for example, nitrogen (N) or phosphorus (P) is preferably introduced as a donor impurity.
- the concentration of the n-type impurity in the breakdown voltage holding layer 2 can be set to, for example, 5 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less.
- ion implantation is performed on the upper surface layer of the breakdown voltage holding layer 2 to form the p-type body layer 3 and the n-type source contact layer 4.
- acceptor impurities are used, for example, aluminum (Al).
- the n-type source contact layer 4 is formed by ion-implanting donor impurities into the breakdown voltage holding layer 2 in which the p-type body layer 3 is formed.
- phosphorus can be used as the donor impurity.
- silicon carbide substrate SB is formed.
- a trench 16 ⁇ / b> C penetrating the n-type source contact layer 4 and the p-type body layer 3 in this order from the front side of the silicon carbide substrate SB is provided in the element region CL.
- the position where the trench 16C is provided corresponds to the position where the trench 6C (FIG. 2) is to be provided.
- terrace 16T formed by removing n-type source contact layer 4 and p-type body layer 3 from the front side of silicon carbide substrate SB in termination region TM is provided.
- the position where the terrace 16T is provided corresponds to the position where the terrace 6T (FIG. 2) will be provided.
- the side walls of the trench 16C and the terrace 16T are approximately along the thickness direction, as shown in FIG. A method for forming the trench 16C and the terrace 16T will be described below.
- the mask layer 17 is formed on the upper surface (main surface TS in FIG. 3) of the n-type source contact layer 4.
- an insulating film such as a silicon oxide film can be used.
- the following steps can be used.
- a silicon oxide film is formed on the upper surface of the n-type source contact layer 4 using a CVD method or the like.
- a resist film (not shown) having a predetermined opening pattern is formed on the silicon oxide film by using a photolithography method.
- the silicon oxide film is removed by etching. Thereafter, the resist film is removed.
- a mask layer 17 having an opening pattern is formed in a region where the trench 16C and the terrace 16T are to be formed.
- etching for example, reactive ion etching (RIE) or ion milling can be used.
- RIE reactive ion etching
- ICP inductively coupled plasma
- a trench 6C is formed in the element region CL, and a terrace 6T is formed in the termination region. These are performed by thermal etching on the front side of silicon carbide substrate SB.
- thermal etching is performed by exposing an object to be etched to an etching gas at a high temperature, and has substantially no physical etching action.
- channel surface SC having surface orientation ⁇ 0-33-8 ⁇ or ⁇ 0-11-4 ⁇ as a part of the inner wall of trench 6C is self-formed in silicon carbide substrate SB in element region CL. Is done.
- the silicon carbide substrate SB in the termination region TM surrounds the element region CL and has the sidewall ST having the plane orientation ⁇ 0-33-8 ⁇ or ⁇ 0-11-4 ⁇ , the element region CL, and A bottom surface BT surrounding the region including the side wall ST and having the plane orientation ⁇ 000-1 ⁇ is self-formed.
- the thermal etching process gas contains a halogen element. More preferably, the halogen element is chlorine. Instead of or together with chlorine, the process gas may contain at least one of carbon tetrafluoride and sulfur hexafluoride. The process gas preferably further contains an oxygen gas in addition to the gas containing a halogen element.
- the process of etching will be described by taking as an example the case where the process gas is a mixed gas of chlorine gas and oxygen gas.
- the process gas is a mixed gas of chlorine gas and oxygen gas.
- a reaction formula represented by SiC + mO 2 + nCl 2 ⁇ SiCl x + CO y (where m, n, x, and y are positive numbers), 0.5 ⁇ x ⁇ 2.0, 1.0 ⁇ y ⁇ 2.
- the above m and n represent the amounts of oxygen gas and chlorine gas which are actually reacted, and are different from the amounts supplied as process gases.
- the inventors preferably set the ratio of the flow rate of oxygen to the flow rate of chlorine supplied in this thermal etching to be 0.1 or more and 2.0 or less, and more preferably the lower limit of this ratio is 0.25. .
- the ⁇ 0-33-8 ⁇ or ⁇ 0-11-4 ⁇ plane and the ⁇ 000-1 ⁇ plane can be more reliably self-formed on the silicon carbide substrate SB.
- the process gas may contain a carrier gas in addition to the above-described reaction gas such as chlorine gas and oxygen gas.
- a carrier gas for example, nitrogen (N 2 ) gas, argon gas, helium gas or the like can be used.
- the heat treatment temperature for thermal etching is preferably 700 ° C. or higher and 1200 ° C. or lower.
- the lower limit of this temperature is more preferably 800 ° C, and still more preferably 900 ° C.
- the upper limit of this temperature is more preferably 1100 ° C., still more preferably 1000 ° C.
- the etching rate can be set to a sufficiently practical value.
- the heat treatment temperature is set to 700 ° C. or higher and 1000 ° C. or lower, the etching rate of SiC is, for example, about 70 ⁇ m / hr.
- silicon oxide (SiO 2 ) is used as the material of the mask layer 17, the selection ratio of SiC to SiO 2 can be made extremely large, so that the mask layer 17 made of SiO 2 is not substantially etched during the etching of SiC. .
- the mask layer 17 is removed by etching or the like.
- contact region 5, electric field relaxation region 7, JTE region 21, guard ring region 22, and field stop region 23 are formed. These can be formed by selective ion implantation using a mask.
- activation annealing for activating the impurities implanted by the above-described ion implantation is performed.
- the activation annealing may be performed without particularly forming a cap layer on the surface of the epitaxial layer made of silicon carbide.
- the surface properties are not deteriorated even if the activation annealing treatment is performed without forming a protective film such as a cap layer on the surface. Sufficient surface smoothness can be maintained.
- insulating film 8T is formed on silicon carbide substrate SB in termination region TM. Accordingly, insulating film 8T is formed on side wall ST and bottom surface BT. In element region CL, gate insulating film 8C is formed on silicon carbide substrate SB. The insulating film 8T and the gate insulating film 8C may be formed collectively. Insulating film 8T and gate insulating film 8C can be formed, for example, by thermally oxidizing the front side of silicon carbide substrate SB.
- a gate electrode 9 is formed on the gate insulating film 8C so as to fill the inside of the trench 6C.
- a method for forming the gate electrode 9 for example, the following method can be used.
- a conductor film to be a gate electrode extending to the inside of the trench 6C and the region on the p-type contact region 5 is formed using a sputtering method or the like.
- a material of the conductor film any material such as metal can be used as long as it is a conductive material.
- the portion of the conductor film formed in a region other than the inside of the trench 6C is removed by using any method such as etch back or CMP (Chemical Mechanical Polishing).
- CMP Chemical Mechanical Polishing
- an interlayer insulating film 10 is formed so as to cover the upper surface of the gate electrode 9 and the upper surface of the gate insulating film 8C exposed on the p-type contact region 5. Any material can be used for the interlayer insulating film 10 as long as it is an insulating material. Then, a resist film (not shown) having a pattern is formed on the interlayer insulating film 10 using a photolithography method. In the resist film, an opening pattern is formed in a region located on the p-type contact region 5.
- the interlayer insulating film 10 and the gate insulating film 8C are partially removed by etching. As a result, openings are formed in the interlayer insulating film 10 and the gate insulating film 8C. At the bottom of the opening, a part of contact region 5 and n-type source contact layer 4 is exposed. Then, while filling the inside of the said opening part, the conductor film which should become the source electrode 12 is formed so that the upper surface of the resist film mentioned above may be covered. Thereafter, by removing the resist film using a chemical solution or the like, the portion of the conductor film formed on the resist film is simultaneously removed (list off). As a result, the source electrode 12 can be formed by the conductive film filled in the opening.
- the source electrode 12 is an ohmic electrode in ohmic contact with the contact region 5 and the n-type source contact layer 4.
- the drain electrode 14 is formed on the back surface side of the single crystal substrate 1 (the surface side opposite to the main surface MS on which the breakdown voltage holding layer 2 is formed).
- any material can be used as long as it can make ohmic contact with the single crystal substrate 1.
- the source wiring electrode 13 extending on the upper surface of the interlayer insulating film 10 and the back surface protection electrode 15 formed on the surface of the drain electrode 14 are brought into contact with the upper surface of the source electrode 12 by sputtering or the like. It is formed.
- MOSFET 100 (FIG. 2) is manufactured.
- side wall ST and bottom surface BT are provided by thermal etching at a portion between source electrode 12 and drain electrode 14 on the surface of silicon carbide substrate SB. Therefore, the leakage current between source electrode 12 and drain electrode 14 that passes through the surface of silicon carbide substrate SB passes through side surface ST and bottom surface BT.
- the surface orientation of the sidewall ST can be set to ⁇ 0-33-8 ⁇ or ⁇ 0-11-4 ⁇
- the surface orientation of the bottom surface BT can be set to ⁇ 000-1 ⁇ .
- the interface state density at the interface between each of the sidewall ST and the bottom surface BT and the insulating film 8T is lowered. Accordingly, since generation of current due to the presence of the interface state is suppressed, leakage current between the source electrode 12 and the drain electrode 14 can be suppressed.
- the step of performing the thermal etching includes a step of forming the channel surface SC having the plane orientation ⁇ 0-33-8 ⁇ or ⁇ 0-11-4 ⁇ on the silicon carbide substrate SB in the element region CL.
- the step of forming the channel surface is performed by forming the trench 6C provided with the inner wall including the channel surface.
- the channels can be arranged with high density in the same area. As a result, a larger current can be obtained.
- the final shape of the trench 6C is formed by thermal etching, it is possible to avoid the formation of a sub-trench that is a locally dug region at the corner NR (FIG. 5) of the trench 6C.
- Such a sub-trench is likely to occur when the final shape of the trench is formed by an etching method having a physical etching action, and can be observed, for example, when formed by RIE.
- the process of performing thermal etching is performed using a process gas containing a halogen element.
- the sidewall of the trench 6C is self-formed on the ⁇ 0-33-8 ⁇ plane or the ⁇ 01-1-4 ⁇ plane, which is a desired plane.
- the halogen element is chlorine.
- the process gas may contain at least one of carbon tetrafluoride and sulfur hexafluoride. As a result, the sidewall of the trench 6C is self-formed on a desired surface.
- the process gas contains oxygen gas.
- oxygen is introduced during the thermal etching, so that the carbon thin film layer (the one in which C atoms in SiC remain) formed on the SiC surface can be removed simultaneously with SiC.
- the insulating film 8T in the termination region TM and the gate insulating film 8C in the element region CL are formed simultaneously, but the insulating film in the termination region and the gate insulating film in the element region are formed separately. Also good.
- the JTE region 21, the guard ring region 22, and the field stop region 23 are provided, but at least one of these may be omitted.
- MOSFET 100 is an n-channel type
- the silicon carbide semiconductor device may be a p-channel type when carrier mobility as high as the n-channel type is not required.
- a configuration in which the p-type and the n-type are interchanged in the above-described embodiment can be used.
- the silicon carbide semiconductor device may be a MISFET (Metal Insulator Semiconductor Field Effect Transistor) other than the MOSFET, or may be other than the MISFET.
- MISFET Metal Insulator Semiconductor Field Effect Transistor
- IGBT Insulated Gate Bipolar Transistor
Landscapes
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Abstract
平面視において終端領域(TM)は素子領域(CL)を取り囲んでいる。終端領域(TM)において炭化珪素基板(SB)に、面方位{0-33-8}および{0-11-4}のいずれかを有する側壁(ST)と、面方位{000-1}を有する底面(BT)とが形成されるように、炭化珪素基板(SB)の第1の側において熱エッチングが行われる。側壁(ST)および底面(BT)の上に絶縁膜(8T)が形成される。素子領域(CL)において炭化珪素基板(SB)の第1の側の上に第1の電極(12)が形成される。炭化珪素基板(SB)の第2の側の上に第2の電極(14)が形成される。
Description
この発明は炭化珪素半導体装置およびその製造方法に関し、より特定的には、平面視において、半導体素子が設けられている素子領域と、素子領域を取り囲んでいる終端領域とを有する炭化珪素半導体装置、およびその製造方法に関する。
特開2010-147222号公報(特許文献1)によれば、SiC半導体装置は、MOSFETが形成されたセル領域と、セル領域を囲む外周領域とを有する。外周領域では、凹部にて構成されたメサ構造部が形成されている。セル領域と外周領域との境界部には、メサ構造部の段差部の側壁面から底面に至るようにセル領域の外周を囲むp型リサーフ層が形成されていると共に、p型リサーフ層の周囲を囲むように複数にp型ガードリング層が形成されている。そして、p型リサーフ層およびp型ガードリング層の周囲を囲むようにn+型層およびn+型層に電気的に接続された同電位リング電極が形成されることで外周耐圧構造が構成されている。また基板の表面側および裏面側のそれぞれにソース電極およびドレイン電極が設けられている。
上記外周領域(終端領域)においては基板(炭化珪素基板)上に、通常、パッシベーションのための絶縁膜が形成されている。したがって、外周領域において、基板(炭化珪素基板)と絶縁膜との界面が形成されている。この界面に沿った電流が流れやすいほどソース電極およびドレイン電極(第1および第2の電極)の間にリーク電流が流れやすくなる。本発明者らの検討によれば、終端領域における炭化珪素基板の結晶学的な面方位が不適切であると、炭化珪素基板と絶縁膜との界面における界面準位密度が高くなり、この結果、第1および第2の電極の間にリーク電流が流れやすくなることがわかった。
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、電極間におけるリーク電流を抑制することができる炭化珪素半導体装置およびその製造方法を提供することである。
本発明の炭化珪素半導体装置の製造方法は、平面視において、半導体素子が設けられている素子領域と、素子領域を取り囲んでいる終端領域とを有する炭化珪素半導体装置の製造方法であって、次の工程を有する。六方晶系の単結晶構造を有する炭化珪素から作られ、厚さ方向において互いに反対の側である第1の側および第2の側を有する炭化珪素基板が準備される。終端領域において炭化珪素基板に、素子領域を取り囲みかつ面方位{0-33-8}または{0-11-4}を有する側壁と、素子領域および側壁を含む領域を取り囲みかつ面方位{000-1}を有する底面とが形成されるように、炭化珪素基板の第1の側において熱エッチングが行われる。側壁および底面の上に絶縁膜が形成される。素子領域において炭化珪素基板の第1の側の上に第1の電極が形成される。炭化珪素基板の第2の側の上に第2の電極が形成される。
この製造方法によれば、炭化珪素基板の表面のうち第1および第2の電極の間の部分に側壁および底面が熱エッチングにより設けられる。熱エッチングを用いることで、側壁の面方位を{0-33-8}または{0-11-4}とし、また底面の面方位を{000-1}とすることができる。これにより炭化珪素基板の側壁および底面の各々と絶縁膜との界面における界面準位密度が低くなる。よって界面準位の存在に起因した電流の生成が抑制されるので、第1および第2の電極の間におけるリーク電流を抑制することができる。
好ましくは熱エッチングを行う工程は、素子領域において炭化珪素基板に、面方位{0-33-8}または{0-11-4}を有するチャネル面を形成する工程を含む。これにより、チャネル面に沿ったキャリアの移動度を高めることができるので、チャネル抵抗を抑制することができる。よって炭化珪素半導体装置のオン抵抗を小さくすることができる。さらに好ましくはチャネル面を形成する工程は、チャネル面を含む内壁が設けられたトレンチを形成することによって行われる。トレンチ構造を採用することにより、同一面積内に高密度にチャネルを配置することができる。これにより、より大きな電流を得ることが可能となる。
好ましくは熱エッチングを行う工程は、ハロゲン元素を含有するプロセスガスを用いて行われる。これによりトレンチの側壁が所望の面に自己形成される。また、SiO2をマスクに用いることでSiCに対して高い選択比が得られるので、トレンチを確実に形成することが可能になる。より好ましくは、ハロゲン元素は塩素である。塩素ガスを用いることで、上記と同様の理由で、所望の面をより確実に形成することが可能となる。プロセスガスは、四フッ化炭素および六フッ化硫黄の少なくともいずれかを含有してもよい。これによってもトレンチの側壁が所望の面に自己形成される。好ましくはプロセスガスは酸素ガスを含有する。これにより熱エッチング中に酸素が導入されるので、SiC表面に形成される炭素の薄膜層(SiC中のC原子が残留したもの)をSiCと同時に除去することが可能である。
本発明の炭化珪素半導体装置は、平面視において、半導体素子が設けられている素子領域と、素子領域を取り囲んでいる終端領域とを有するものである。この炭化珪素半導体装置は、炭化珪素基板と、第1および第2の電極と、絶縁膜とを有する。炭化珪素基板は、六方晶系の単結晶構造を有する炭化珪素から作られ、厚さ方向において互いに反対の側である第1の側および第2の側を有する。炭化珪素基板の第1の側には、終端領域において素子領域を取り囲みかつ面方位{0-33-8}または{0-11-4}を有する側壁と、側壁を取り囲みかつ面方位{000-1}を有する底面とが設けられている。絶縁膜は側壁および底面の上に設けられている。第1の電極は素子領域において炭化珪素基板の第1の側の上に設けられている。第2の電極は炭化珪素基板の第2の側の上に設けられている。
この装置によれば、炭化珪素基板の表面のうち第1および第2の電極の間の部分に側壁と底面とが設けられる。側壁の面方位が{0-33-8}または{0-11-4}とされまた底面の面方位が{000-1}とされることで、側壁および底面の各々と絶縁膜との界面における界面準位密度が低くなる。よって界面準位の存在に起因した電流の生成が抑制されるので、第1および第2の電極の間におけるリーク電流を抑制することができる。
好ましくは、素子領域において炭化珪素基板の第1の側には、面方位{0-33-8}または{0-11-4}を有するチャネル面が設けられている。これにより、チャネル面に沿ったキャリアの移動度を高めることができるので、チャネル抵抗を抑制することができる。よって炭化珪素半導体装置のオン抵抗を小さくすることができる。さらに好ましくは、チャネル面は、素子領域において炭化珪素基板の第1の側に設けられたトレンチの内壁の一部である。
本発明によれば、上述したように、電極間におけるリーク電流を抑制することができる。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別面を()、集合面を{}でそれぞれ示している。また、面の指数が負であることを示す際に、数字の上に”-”(バー)を付す代わりに、数字の前に負の符号を付けている。また角度の記載には、全方位角を360度とする系を用いている。
はじめに本実施の形態の炭化珪素半導体装置としてのMOSFETの構成の概要について、以下に説明する。
図1(A)に示すように、平面視においてMOSFET100は、トランジスタ素子(半導体素子)が設けられている素子領域CLと、素子領域CLを取り囲んでいる終端領域TMとを有する。図1(B)に示すように、素子領域CLと終端領域TMとの境界は、ジグザグ形状を含んでもよい。このジグザグ形状において、素子領域CLから終端領域TMへ突き出た部分の角度DCは好ましくは60°である。またこのジグザグ形状において、終端領域TMから素子領域CLへ突き出た部分の角度DTは好ましくは60°である。なお60°が好ましいのは、MOSFET100において、後述するように六方晶系の結晶構造が用いられており、この結晶構造が6回対称性を有することに起因している。好ましくは図1(C)に示すように、上記のジグザグ形状に沿って側壁STが配置され、このジグザグ形状に側壁STを介して隣り合うように底面BTが設けられている。なお側壁STおよび底面BTの詳細は後述する。
図2に示すように、MOSFET100はゲートトレンチ型である。MOSFET100は、炭化珪素基板SBと、絶縁膜8Tと、ゲート絶縁膜8Cと、ゲート電極9と、層間絶縁膜10と、ソース電極12と、ソース配線電極13と、ドレイン電極14と、裏面保護電極15とを有する。
炭化珪素基板SBは、六方晶系の単結晶構造を有する炭化珪素から作られ、厚さ方向において互いに反対の側である表側(第1の側)および裏側(第2の側)を有する。炭化珪素基板SBの表側には素子領域CLにおいて、表側に向かってテーパ状に拡がるトレンチ6Cが設けられている。また炭化珪素基板SBの表側には終端領域TMにおいてテラス6Tが設けられている。テラス6Tは、炭化珪素基板SBの裏側の部分が炭化珪素基板SBの外周方向に張り出すことによって構成されている。
トレンチ6Cの内壁の一部により、素子領域CLにおいて炭化珪素基板SBの表側に、面方位{0-33-8}または{0-11-4}を有するチャネル面SCが設けられている。チャネル面SCは、MOSFET100のチャネル電流がそれに沿って流れる面であり、後述するp型ボディ層3の表面によって構成されている。チャネル面SCは、面方位{0-33-8}または{0-11-4}を有しており、好ましくは、面方位(0-33-8)、(30-3-8)、(-330-8)、(03-3-8)、(-303-8)および(3-30-8)の少なくともいずれかを有する。
テラス6Tにより、終端領域TMにおいて炭化珪素基板SBの表側に、側壁STと、側壁STを取り囲む底面BTとが設けられている。逆に言えば、側壁STおよび底面BTによってテラス6Tが構成されている。側壁STは、面方位{0-33-8}または{0-11-4}を有しており、好ましくは、面方位(0-33-8)、(30-3-8)、(-330-8)、(03-3-8)、(-303-8)および(3-30-8)の少なくともいずれかを有する。好ましくは、炭化珪素基板SBに側壁STとして上記6つの面方位のすべてが設けられる。この場合、六角形が有する6つの辺のそれぞれに接するように、(0-33-8)面、(30-3-8)面、(-330-8)面、(03-3-8)面、(-303-8)面および(3-30-8)面を、側壁STとして配置し得る。底面BTは、面方位{000-1}を有し、好ましくは面方位(000-1)を有する。
ソース電極12は素子領域CLにおいて炭化珪素基板SBの表側の上に設けられている。ドレイン電極14は炭化珪素基板SBの裏側の上に設けられている。絶縁膜8Tは側壁STおよび底面BTの上に設けられている。
次にMOSFET100の詳細な構成について、以下に説明する。
図2に示すように、炭化珪素基板SBは、炭化珪素からなる単結晶基板1と、単結晶基板1の主表面MS上にエピタキシャルに形成された炭化珪素層とを有する。
図2に示すように、炭化珪素基板SBは、炭化珪素からなる単結晶基板1と、単結晶基板1の主表面MS上にエピタキシャルに形成された炭化珪素層とを有する。
単結晶基板1は、n型の導電型を有し、六方晶系の単結晶構造を有する炭化珪素から作られている。単結晶基板1の主表面MSの面方位は、{000-1}から5度以内のオフ角を有し、より好ましくは(000-1)から5度以内のオフ角を有する。
上記炭化珪素層は、単結晶基板1の主表面MSとほぼ平行な主表面TSを有する。この炭化珪素層は、導電型がn型であるエピタキシャル層である耐圧保持層2と、導電型がp型であるp型ボディ層3と、導電型がn型であるn型ソースコンタクト層4と、導電型がp型であるコンタクト領域5と、導電型がp型である電界緩和領域7と、JTE(Junction Termination Extension)領域21と、ガードリング領域22と、フィールドストップ領域23とを有する。p型ボディ層3と、n型ソースコンタクト層4と、コンタクト領域5とは、素子領域CLに設けられている。
JTE領域21と、ガードリング領域22と、フィールドストップ領域23とは、終端領域TMにおいて炭化珪素基板SBの表側に設けられている。JTE領域21と、ガードリング領域22と、フィールドストップ領域23との各々は、平面視において素子領域CLを取り囲むように設けられている。図1(B)のジグザグ形状が設けられる場合、JTE領域21と、ガードリング領域22と、フィールドストップ領域23との各々は、このジグザグ形状に対応したジグザグ形状を有してもよく、あるいはこのジグザグ形状に厳密には沿わずに直線状に延びてもよい。JTE領域21は、p型ボディ層3と同一の導電型を有し、かつp型ボディ層3とつながっている。ガードリング領域22は、平面視においてJTE領域21を取り囲んでおり、耐圧保持層2の導電型と異なる導電型を有する。フィールドストップ領域23は、平面視においてガードリング領域22を取り囲んでおり、耐圧保持層2の導電型と同じ導電型を有し、かつ耐圧保持層2の不純物濃度よりも高い不純物濃度を有する。
耐圧保持層2は、単結晶基板1の主表面MS上に形成されている。耐圧保持層2上にはp型ボディ層3が形成されている。p型ボディ層3上には、n型ソースコンタクト層4が形成されている。このn型ソースコンタクト層4に取囲まれるように、p型のコンタクト領域5が形成されている。
トレンチ6Cの内壁上にはゲート絶縁膜8Cが形成されている。このゲート絶縁膜8Cはn型ソースコンタクト層4の上部表面上にまで延在している。このゲート絶縁膜8C上に、トレンチ6Cの内部を充填するようにゲート電極9が形成されている。ゲート電極9の上部表面は、ゲート絶縁膜8Cにおいてn型ソースコンタクト層4の上部表面上に位置する部分の上面とほぼ同じ高さになっている。
ゲート絶縁膜8Cのうちn型ソースコンタクト層4の上部表面上にまで延在する部分とゲート電極9とを覆うように層間絶縁膜10が形成されている。層間絶縁膜10とゲート絶縁膜8Cの一部とを除去することにより、n型ソースコンタクト層4の一部とp型のコンタクト領域5とを露出するように開口部が形成されている。この開口部の内部を充填するとともに、p型のコンタクト領域5およびn型ソースコンタクト層4の一部と接触するようにソース電極12が形成されている。ソース電極12の上部表面と接触するとともに、層間絶縁膜10の上部表面上に延在するようにソース配線電極13が形成されている。また、単結晶基板1において耐圧保持層2が形成された主表面とは反対側の裏面上には、ドレイン電極14が形成されている。このドレイン電極14はオーミック電極である。このドレイン電極14において、単結晶基板1と対向する面とは反対側の面上に裏面保護電極15が形成されている。
次にMOSFET100の動作について簡単に説明する。図2を参照して、ゲート電極9にしきい値以下の電圧を与えた状態、すなわちオフ状態では、p型ボディ層3と導電型がn型である耐圧保持層2との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極9に正の電圧を印加すると、p型ボディ層3においてゲート絶縁膜8Cと接触する領域の近傍であるチャネル領域において、反転層が形成される。その結果、n型ソースコンタクト層4と耐圧保持層2とが電気的に接続された状態となる。この結果、ソース電極12とドレイン電極14との間に電流が流れる。
次にMOSFET100の製造方法について、以下に説明する。
図3に示すように、六方晶系の単結晶構造を有する炭化珪素から作られ、厚さ方向において互いに反対の側である表側および裏側を有する炭化珪素基板SBが準備される。具体的には、以下のとおりである。
図3に示すように、六方晶系の単結晶構造を有する炭化珪素から作られ、厚さ方向において互いに反対の側である表側および裏側を有する炭化珪素基板SBが準備される。具体的には、以下のとおりである。
まず、炭化珪素から作られた単結晶基板1が準備される。単結晶基板1は六方晶系の単結晶構造を有する。また単結晶基板1には、上述した主表面MSが設けられている。
次に主表面MS上に、n型の導電型を有する炭化珪素のエピタキシャル層が形成する。当該エピタキシャル層は耐圧保持層2となる。耐圧保持層2を形成するためのエピタキシャル成長は、たとえば原料ガスとしてシラン(SiH4)とプロパン(C3H8)との混合ガスを用い、キャリアガスとしてたとえば水素ガス(H2)を用いたCVD(Chemical Vapor Deposition)法により実施することができる。また、このときドナー不純物としてたとえば窒素(N)やリン(P)を導入することが好ましい。この耐圧保持層2のn型不純物の濃度は、たとえば5×1015cm-3以上5×1016cm-3以下とすることができる。
次に耐圧保持層2の上部表面層にイオン注入を行うことにより、p型ボディ層3およびn型ソースコンタクト層4が形成される。p型ボディ層3を形成するためのイオン注入においてはアクセプタ不純物が用いられ、たとえばアルミニウム(Al)などが用いられる。またドナー不純物を、p型ボディ層3が形成された耐圧保持層2へイオン注入することにより、n型ソースコンタクト層4が形成される。ドナー不純物としてはたとえばリンなどを用いることができる。以上により炭化珪素基板SBが形成される。
次に図4に示すように、素子領域CLにおいて炭化珪素基板SBの表側からn型ソースコンタクト層4およびp型ボディ層3を順に貫通するトレンチ16Cが設けられる。トレンチ16Cが設けられる位置は、トレンチ6C(図2)が設けられることになる位置に対応している。また終端領域TMにおいて炭化珪素基板SBの表側からn型ソースコンタクト層4およびp型ボディ層3を除去することで形成されたテラス16Tが設けられる。テラス16Tが設けられる位置は、テラス6T(図2)が設けられることになる位置に対応している。トレンチ16Cおよびテラス16Tの側壁は、図4に示すように、おおよそ厚さ方向に沿っている。以下に、トレンチ16Cおよびテラス16Tの形成方法について説明する。
まずn型ソースコンタクト層4の上部表面(図3における主表面TS)上にマスク層17が形成される。マスク層17として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク層17の形成方法としては、たとえば次のような工程を用いることができる。まずn型ソースコンタクト層4の上部表面上に、CVD法などを用いてシリコン酸化膜を形成する。そして、このシリコン酸化膜上にフォトリソグラフィ法を用いて所定の開口パターンを有するレジスト膜(図示せず)を形成する。このレジスト膜をマスクとして用いて、シリコン酸化膜をエッチングにより除去する。その後レジスト膜を除去する。この結果、図4に示すように、トレンチ16Cおよびテラス16Tが形成されるべき領域に開口パターンを有するマスク層17が形成される。
そして、このマスク層17をマスクとして用いて、n型ソースコンタクト層4、p型ボディ層3および耐圧保持層2の一部をエッチングにより除去する。エッチングの方法としてはたとえば反応性イオンエッチング(RIE)またはイオンミリングを用いることができる。RIEとしては特に誘導結合プラズマ(ICP)RIEを用いることができる。具体的には、たとえば反応ガスとしてSF6またはSF6とO2との混合ガスを用いたICP-RIEを用いることができる。このようなエッチングにより、トレンチ16Cおよびテラス16Tが形成される。
次に図5に示すように、素子領域CLにおいてトレンチ6Cが形成され、終端領域においてテラス6Tが形成される。これらは、炭化珪素基板SBの表側における熱エッチングにより行われる。ここで熱エッチングとは、エッチングされる対象を高温下でエッチングガスにさらすことによって行われるものであり、物理的エッチング作用を実質的に有しないものである。トレンチ6Cの形成によって、素子領域CLにおいて炭化珪素基板SBに、トレンチ6Cの内壁の一部として、面方位{0-33-8}または{0-11-4}を有するチャネル面SCが自己形成される。またテラス6Tの形成によって、終端領域TMにおいて炭化珪素基板SBに、素子領域CLを取り囲みかつ面方位{0-33-8}または{0-11-4}を有する側壁STと、素子領域CLおよび側壁STを含む領域を取り囲みかつ面方位{000-1}を有する底面BTとが自己形成される。
熱エッチングのプロセスガスはハロゲン元素を含有する。より好ましくはハロゲン元素は塩素である。塩素に代わって、または塩素とともに、プロセスガスは四フッ化炭素および六フッ化硫黄の少なくともいずれかを含有してもよい。プロセスガスは、ハロゲン元素を含有するガスに加えてさらに酸素ガスを含有することが好ましい。
プロセスガスが塩素ガスおよび酸素ガスの混合ガスの場合を例に、エッチングの進行過程について説明する。SiC+mO2+nCl2→SiClx+COy(ただし、m、n、x、yは正の数)と表される反応式において、0.5≦x≦2.0、1.0≦y≦2.0というxおよびyの条件が満たされる場合に反応が進みやすく、x=4、y=2という条件の場合が最も反応が進む。ただし上記mおよびnは、実際に反応している酸素ガスおよび塩素ガスの量を表しており、プロセスガスとして供給される量とは異なる。本発明者らは、この熱エッチングにおいて供給される塩素の流量に対する酸素の流量の比率が0.1以上2.0以下となることが好ましく、より好ましくはこの比率の下限は0.25である。この場合、炭化珪素基板SBに{0-33-8}または{0-11-4}面、および{000-1}面をより確実に自己形成することができる。
なお、プロセスガスは、上述した塩素ガスと酸素ガスなどの反応ガスに加えてキャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素(N2)ガス、アルゴンガス、ヘリウムガスなどを用いることができる。
熱エッチングの熱処理温度は、好ましくは700℃以上1200℃以下である。この温度の下限は、より好ましくは800℃、さらに好ましくは900℃である。またこの温度の上限は、より好ましくは1100℃、さらに好ましくは1000℃である。この場合、エッチング速度を十分実用的な値とすることができる。熱処理温度を700℃以上1000℃以下とした場合、SiCのエッチング速度はたとえば70μm/hr程度になる。マスク層17の材料として酸化珪素(SiO2)を用いると、SiO2に対するSiCの選択比を極めて大きくすることができるので、SiCのエッチング中にSiO2からなるマスク層17は実質的にエッチングされない。
熱エッチング後、マスク層17がエッチングなどにより除去される。
次に図6に示すように、コンタクト領域5と、電界緩和領域7と、JTE領域21と、ガードリング領域22と、フィールドストップ領域23とが形成される。これらの形成は、マスクを用いることによる選択的なイオン注入によって行うことができる。
次に図6に示すように、コンタクト領域5と、電界緩和領域7と、JTE領域21と、ガードリング領域22と、フィールドストップ領域23とが形成される。これらの形成は、マスクを用いることによる選択的なイオン注入によって行うことができる。
そして、上述したイオン注入により注入された不純物を活性化するための活性化アニールが行われる。活性化アニールは、炭化珪素からなるエピタキシャル層の表面上キャップ層を特に形成することなく行われてもよい。特に{0-33-8}または{0-11-4}面については、キャップ層などの保護膜を表面に形成することなく活性化アニール処理を行なっても表面性状が劣化することがなく、十分な表面平滑性を維持できる。
再び図2を参照して、終端領域TMにおいて炭化珪素基板SB上に絶縁膜8Tが形成される。これにともなって側壁STおよび底面BTの上に絶縁膜8Tが形成される。また素子領域CLにおいて炭化珪素基板SB上にゲート絶縁膜8Cが形成される。絶縁膜8Tおよびゲート絶縁膜8Cは一括して形成されてもよい。絶縁膜8Tおよびゲート絶縁膜8Cは、たとえば、炭化珪素基板SBの表側を熱酸化することによって形成され得る。
次に、トレンチ6Cの内部を充填するように、ゲート絶縁膜8C上にゲート電極9が形成される。ゲート電極9の形成方法としては、たとえば以下のような方法を用いることができる。まず、ゲート絶縁膜8C上において、トレンチ6Cの内部およびp型のコンタクト領域5上の領域にまで延在するゲート電極となるべき導電体膜を、スパッタリング法などを用いて形成する。導電体膜の材料としては導電性を有する材料であれば金属など任意の材料を用いることができる。その後、エッチバックあるいはCMP(Chemical Mechanical Polishing)法など任意の方法を用いて、トレンチ6Cの内部以外の領域に形成された導電体膜の部分を除去する。この結果、トレンチ6Cの内部を充填するような導電体膜が残存し、当該導電体膜によりゲート電極9が構成される。
次に、ゲート電極9の上部表面、およびp型のコンタクト領域5上において露出しているゲート絶縁膜8Cの上部表面上を覆うように層間絶縁膜10が形成される。層間絶縁膜10としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、層間絶縁膜10上に、パターンを有するレジスト膜(図示せず)を、フォトリソグラフィ法を用いて形成する。当該レジスト膜にはp型のコンタクト領域5上に位置する領域に開口パターンが形成されている。
そして、このレジスト膜をマスクとして用いて、エッチングにより層間絶縁膜10およびゲート絶縁膜8Cを部分的にエッチングにより除去する。この結果、層間絶縁膜10およびゲート絶縁膜8Cには開口部が形成される。この開口部の底部においては、コンタクト領域5およびn型ソースコンタクト層4の一部が露出した状態となる。その後、当該開口部の内部を充填するとともに、上述したレジスト膜の上部表面上を覆うようにソース電極12となるべき導電体膜を形成する。その後、薬液などを用いてレジスト膜を除去することにより、レジスト膜上に形成されていた導電体膜の部分を同時に除去する(リストオフ)。この結果、開口部の内部に充填された導電体膜によりソース電極12を形成できる。このソース電極12はコンタクト領域5およびn型ソースコンタクト層4とオーミック接触したオーミック電極である。
また、単結晶基板1の裏面側(耐圧保持層2が形成された主表面MSと反対側の表面側)に、ドレイン電極14が形成される。ドレイン電極14としては、単結晶基板1とオーミック接触が可能な材料であれば任意の材料を用いることができる。
その後、ソース電極12の上部表面に接触するとともに、層間絶縁膜10の上部表面上に延在するソース配線電極13、およびドレイン電極14の表面に形成された裏面保護電極15がそれぞれスパッタリング法などによって形成される。
以上により、MOSFET100(図2)が製造される。
本実施の形態によれば、炭化珪素基板SBの表面のうちソース電極12およびドレイン電極14の間の部分に側壁STと底面BTとが、熱エッチングにより設けられる。よって炭化珪素基板SBの表面を経路とする、ソース電極12とドレイン電極14との間のリーク電流は、側面STおよび底面BTを通る。熱エッチングを用いることで、側壁STの面方位を{0-33-8}または{0-11-4}とし、また底面BTの面方位を{000-1}とすることができる。これにより側壁STおよび底面BTの各々と絶縁膜8Tとの界面における界面準位密度が低くなる。よって界面準位の存在に起因した電流の生成が抑制されるので、ソース電極12およびドレイン電極14の電極の間におけるリーク電流を抑制することができる。
本実施の形態によれば、炭化珪素基板SBの表面のうちソース電極12およびドレイン電極14の間の部分に側壁STと底面BTとが、熱エッチングにより設けられる。よって炭化珪素基板SBの表面を経路とする、ソース電極12とドレイン電極14との間のリーク電流は、側面STおよび底面BTを通る。熱エッチングを用いることで、側壁STの面方位を{0-33-8}または{0-11-4}とし、また底面BTの面方位を{000-1}とすることができる。これにより側壁STおよび底面BTの各々と絶縁膜8Tとの界面における界面準位密度が低くなる。よって界面準位の存在に起因した電流の生成が抑制されるので、ソース電極12およびドレイン電極14の電極の間におけるリーク電流を抑制することができる。
また熱エッチングを行う工程は、素子領域CLにおいて炭化珪素基板SBに、面方位{0-33-8}または{0-11-4}を有するチャネル面SCを形成する工程を含む。これにより、チャネル面SCに沿ったキャリアの移動度を高めることができるので、チャネル抵抗を抑制することができる。よってMOSFET100のオン抵抗を小さくすることができる。
またチャネル面を形成する工程は、チャネル面を含む内壁が設けられたトレンチ6Cを形成することによって行われる。トレンチ構造を採用することにより、同一面積内に高密度にチャネルを配置することができる。これにより、より大きな電流を得ることが可能となる。またトレンチ6Cの最終形状が熱エッチングによって形成されるので、トレンチ6Cの角部NR(図5)に、局所的に掘り込まれた領域であるサブトレンチが形成されることを避けることができる。なおこのようなサブトレンチは、トレンチの最終形状が物理的エッチング作用を有するエッチング法によって形成された場合に生じやすく、たとえばRIEによって形成された場合に観察され得る。
また熱エッチングを行う工程は、ハロゲン元素を含有するプロセスガスを用いて行われる。これによりトレンチ6Cの側壁が、所望の面である、{0-33-8}面または{01-1-4}面に自己形成される。
また、マスク層17の材料にSiO2をに用いることでSiCに対して高い選択比が得られるので、トレンチ6Cを確実に形成することが可能になる。
より好ましくは、上記ハロゲン元素は塩素である。塩素ガスを用いることで、上記と同様の理由で、所望の面をより確実に形成することが可能となる。プロセスガスは、四フッ化炭素および六フッ化硫黄の少なくともいずれかを含有してもよい。これによってもトレンチ6Cの側壁が所望の面に自己形成される。
好ましくはプロセスガスは酸素ガスを含有する。これにより熱エッチング中に酸素が導入されるので、SiC表面に形成される炭素の薄膜層(SiC中のC原子が残留したもの)をSiCと同時に除去することが可能である。
なお本実施の形態においては終端領域TMにおける絶縁膜8Tと素子領域CLにおけるゲート絶縁膜8Cとが同時に形成されるが、終端領域における絶縁膜と素子領域におけるゲート絶縁膜とは別個に形成されてもよい。
また終端領域TMにおいて、JTE領域21と、ガードリング領域22と、フィールドストップ領域23とが設けられているが、これらの少なくともいずれかが省略されてもよい。
またMOSFET100はnチャネル型であるが、nチャネル型ほどのキャリア移動度を必要としない場合は、炭化珪素半導体装置はpチャネル型であってもよい。この場合、上述した実施の形態においてp型とn型とが入れ替えられた構成を用いることができる。
また炭化珪素半導体装置は、MOSFET以外のMISFET(Metal Insulator Semiconductor Field Effect Transistor)であってもよく、またMISFET以外のものであってもよい。MISFET以外の炭化珪素半導体装置としては、たとえばIGBT(Insulated Gate Bipolar Transistor)がある。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の請求の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 単結晶基板、2 耐圧保持層、3 p型ボディ層、4 n型ソースコンタクト層、5 コンタクト領域、6C トレンチ、6T テラス、7 電界緩和領域、8C ゲート絶縁膜、8T 絶縁膜、9 ゲート電極、10 層間絶縁膜、12 ソース電極、13 ソース配線電極、14 ドレイン電極、15 裏面保護電極、17 マスク層、21 JTE領域、22 ガードリング領域、23 フィールドストップ領域、BT 底面、CL 素子領域、SB 炭化珪素基板、SC チャネル面、ST 側壁、TM 終端領域。
Claims (10)
- 平面視において、半導体素子が設けられている素子領域(CL)と、前記素子領域を取り囲んでいる終端領域(TM)とを有する炭化珪素半導体装置(100)の製造方法であって、
六方晶系の単結晶構造を有する炭化珪素から作られ、厚さ方向において互いに反対の側である第1の側および第2の側を有する炭化珪素基板を準備する工程と、
前記終端領域において前記炭化珪素基板に、前記素子領域を取り囲みかつ面方位{0-33-8}および{0-11-4}のいずれかを有する側壁(ST)と、前記素子領域および前記側壁を含む領域を取り囲みかつ面方位{000-1}を有する底面(BT)とが形成されるように、前記炭化珪素基板の前記第1の側において熱エッチングを行う工程と、
前記側壁および前記底面の上に絶縁膜(8T)を形成する工程と、
前記素子領域において前記炭化珪素基板の前記第1の側の上に第1の電極(12)を形成する工程と、
前記炭化珪素基板の前記第2の側の上に第2の電極(14)を形成する工程とを備える、炭化珪素半導体装置の製造方法。 - 前記熱エッチングを行う工程は、前記素子領域において前記炭化珪素基板に、面方位{0-33-8}および{0-11-4}のいずれかを有するチャネル面(SC)を形成する工程を含む、請求項1に記載の炭化珪素半導体装置の製造方法。
- 前記チャネル面を形成する工程は、前記チャネル面を含む内壁が設けられたトレンチ(6C)を形成することによって行われる、請求項2に記載の炭化珪素半導体装置の製造方法。
- 前記熱エッチングを行う工程は、ハロゲン元素を含有するプロセスガスを用いて行われる、請求項1~3のいずれか1項に記載の炭化珪素半導体装置の製造方法。
- 前記ハロゲン元素は塩素である、請求項4に記載の炭化珪素半導体装置の製造方法。
- 前記プロセスガスは、四フッ化炭素および六フッ化硫黄の少なくともいずれかを含有する、請求項4または5に記載の炭化珪素半導体装置の製造方法。
- 前記プロセスガスは酸素ガスを含有する、請求項4~6のいずれか1項に記載の炭化珪素半導体装置の製造方法。
- 平面視において、半導体素子が設けられている素子領域(CL)と、前記素子領域を取り囲んでいる終端領域(TM)とを有する炭化珪素半導体装置(100)であって、
六方晶系の単結晶構造を有する炭化珪素から作られ、厚さ方向において互いに反対の側である第1の側および第2の側を有する炭化珪素基板を備え、前記炭化珪素基板の前記第1の側には、前記終端領域において前記素子領域を取り囲みかつ面方位{0-33-8}および{0-11-4}のいずれかを有する側壁(ST)と、前記側壁を取り囲みかつ面方位{000-1}を有する底面(BT)とが設けられており、さらに
前記側壁および前記底面の上に設けられた絶縁膜(8T)と、
前記素子領域において前記炭化珪素基板の前記第1の側の上に設けられた第1の電極(12)と、
前記炭化珪素基板の前記第2の側の上に設けられた第2の電極(14)とを備える、炭化珪素半導体装置。 - 前記素子領域において前記炭化珪素基板の前記第1の側には、面方位{0-33-8}および{0-11-4}のいずれかを有するチャネル面(SC)が設けられている、請求項8に記載の炭化珪素半導体装置。
- 前記チャネル面は、前記素子領域において前記炭化珪素基板の前記第1の側に設けられたトレンチ(6C)の内壁の一部である、請求項9に記載の炭化珪素半導体装置。
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