JP2004253576A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体層の表面層に、異方性エッチングによりトレンチ等を形成した後、半導体層を50〜150℃の温度に保持した状態で、半導体層と反応して露出面に保護膜を堆積するための、CF4ガスおよびO2ガスを含む混合ガスを用いて、等方性ドライエッチングをおこなう。これによって、エッチング中に、トレンチ等の凹部の終端部では、その側面と底面との境界となる角部に堆積する保護膜の量が減り、エッチングガス中の化学種のラジカルによって等方性エッチングが促進される。
【選択図】 なし
Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に半導体層に形成したトレンチの終端部におけるトレンチの側面と底面との境界となる角部を丸める技術に関する。
【0002】
【従来の技術】
従来より、トレンチ構造を有する半導体装置として、トレンチの内側にゲート酸化膜を形成し、その内側にゲート電極となるポリシリコンを形成し、さらにその内側を層間絶縁膜を介してドレイン電極(またはソース電極)となるポリシリコンで埋め、ドレインコンタクト(またはソースコンタクト)をトレンチ底部に設けた構造のトレンチ横型パワーMOSFET(以下、TLPMとする)が公知である。また、トレンチの側面および底面に沿ってゲート酸化膜を形成し、さらにその内側をゲート電極となるポリシリコンで埋めた構造のMOSFET(以下、トレンチMOSFETとする)が公知である。これらの半導体装置の製造時には、異方性エッチングによりトレンチを形成した後、ゲート酸化をおこなう前に、トレンチの側面と底面との境界となる角部(以下、単に角部またはトレンチ角部とする)を丸める必要がある。
【0003】
その理由は、トレンチ角部を丸めずに角張ったままゲート酸化膜を形成してしまうと、このデバイスの使用時に、その角張った部分に電界が集中し、ゲート破壊を起こすことがあるからである。特に、耐圧が数十V以上のパワーMOSFET等では、トレンチ角部への電界集中が顕著であるため、角部の丸め処理は必須である。MOSFETに限らず、トレンチ構造を有する半導体装置では、トレンチ角部の丸め処理をおこなうのが好ましい。
【0004】
トレンチ角部を丸めるにあたっては、ケミカルドライエッチングと呼ばれる等方性ドライエッチングが公知である(特許文献1、特許文献2、非特許文献1参照)。ケミカルドライエッチングによりトレンチ角部が丸まるメカニズムについて図4〜図6を参照しながら簡単に説明する。図4は、Si半導体層1にトレンチ2を形成した直後のトレンチ付近の状態を示す断面図であり、同図に示すように、トレンチ角部3は角張っている。
【0005】
この状態で、フッ素を含むガスとO2ガスとの混合ガスを用いてケミカルドライエッチングをおこなうと、フッ素ラジカルがSiをエッチングする。それと同時に、エッチング生成物であるSiF4と酸素分子もしくは酸素ラジカルとの反応が起こる。この反応により、露出面に、エッチングの進行を阻害する保護膜が堆積する。
【0006】
図5は、ケミカルドライエッチング処理中のトレンチ付近の状態を示す断面図であり、同図に示すように、保護膜4は、平坦部5よりも平衡蒸気圧が低いトレンチ角部3により多く堆積する。それによって、保護膜4によるエッチング阻害効果は、トレンチ角部3において平坦部5よりも大きくなる。つまり、トレンチ角部3では、平坦部5と比べて、エッチングされる量が少ない。したがって、図6に示すように、トレンチ角部3が丸みを帯びることになる。
【0007】
このように保護膜4を堆積しながらエッチングが進行するので、丸め処理中は、保護膜4の堆積を妨げない温度に基板を保つ必要がある。特許文献2には、基板温度が25℃よりも高温になると丸め処理の効率が悪くなることが示唆されている。
【0008】
【特許文献1】
特許第2635607号公報
【特許文献2】
特許第2804037号公報
【非特許文献1】
徳山巍編著、「集積回路プロセス技術シリーズ 半導体ドライエッチング技術」、産業図書株式会社、平成10年6月30日、p.128−130
【0009】
【発明が解決しようとする課題】
しかしながら、実際には、基板温度を25℃程度にしてケミカルドライエッチングをおこなうと、つぎのような不具合があることがわかった。すなわち、図7に示すように、平面形状が細長い矩形状に形成されたトレンチ2の長手方向の終端部でも、トレンチ形成直後のトレンチ角部6は角張った形状となる。しかし、トレンチ終端部の角部6では、図4〜図6に示すトレンチの短手方向の角部3よりも平衡蒸気圧が低いので、図8に示すように、保護膜4の堆積量が多くなり過ぎ、エッチングがほとんど進まない。そのため、丸め処理をおこなった後でも、トレンチ終端部の角部6では、トレンチ形成直後の角張った形状がほぼそのまま残ってしまい、ゲート耐圧の低下を招く。
【0010】
さらに、高アスペクト(アスペクト比(トレンチの幅に対するトレンチ深さの比)が10以上)トレンチにおいては、トレンチ底部に発生した保護膜4がトレンチ上部から排気しにくくなり、排気される前に被エッチング面に吸着してしまう。図9に示すように、トレンチ底部に堆積される保護膜4の量が多くなると、トレンチ底部のエッチングが進まない。よって、丸め処理をおこなった後でも、トレンチ底部では、トレンチ形成直後の角張った形状がほぼそのまま残ってしまい、ゲート耐圧の低下を招く。
【0011】
本発明は、上記問題点に鑑みてなされたものであって、半導体層にトレンチ等の凹部を形成した後に、等方性ドライエッチングをおこなうことにより、凹部の側面と底面との境界となる角部を丸めることができる半導体装置の製造方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置の製造方法は、半導体層の表面層に凹部を形成するための異方性エッチングをおこなう工程と、少なくとも、前記半導体層を等方性エッチングするための第1のガス、および前記半導体層と反応して露出面に保護膜を堆積するための第2のガスを含む混合ガスを用いて、前記半導体層を50℃以上の温度に保持しながら等方性ドライエッチングをおこなう工程と、を含むことを特徴とする。
【0013】
この発明において、前記半導体層を150℃以下の温度に保持しながら等方性ドライエッチングをおこなう構成としてもよい。また、前記第1のガスはフッ素を含み、前記第2のガスは酸素を含む構成としてもよい。また、前記半導体層をプラズマにさらさずに等方性ドライエッチングをおこなう構成としてもよい。また、前記半導体層は、Si、SiC、GaAsもしくはGaNよりなる基板、またはそれらを主成分とするエピタキシャル成長膜で構成されていてもよい。
【0014】
この発明によれば、エッチング対象である半導体層を50℃以上の温度に保持して等方性ドライエッチングをおこなうことにより、エッチング中に、トレンチ等の凹部の終端部では、その側面と底面との境界となる角部に堆積する保護膜の量が減る。また、エッチングガス中の化学種のラジカルによって等方性エッチングが促進される。
【0015】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。まず、本発明方法を適用して製造することができる半導体装置の一例としてTLPMを挙げ、その構造について説明する。図1は、TLPMの一例を示す断面図である。図1に示すように、半導体層であるp型シリコン基板11に第1のトレンチ12が形成されており、その第1のトレンチ12の中央に、凹部として第1のトレンチ12よりも狭く深い第2のトレンチ13が形成されている。
【0016】
第1のトレンチ12の内周面に沿って厚い酸化膜14が形成されている。また、第2のトレンチ13の内周面に沿ってゲート酸化膜15が形成されている。厚い酸化膜14およびゲート酸化膜15の内側にはゲートポリシリコン16が形成されている。ゲートポリシリコン16の内側には酸化膜17を介してソースポリシリコン18が基板表面から第2のトレンチ13の底まで貫通して形成されている。第2のトレンチ13の底にはソースポリシリコン18と電気的に接続するn型ソース領域19が形成されている。このn型ソース領域19はpベース領域20により囲まれている。
【0017】
また、基板表面における第1のトレンチ12の外周にはn型ドレイン領域21が形成されている。一方、n型ドレイン領域21とpベース領域20との間において、第1のトレンチ12および第2のトレンチ13に沿って縦方向(深さ方向)にn型拡張ドレイン領域22が形成されている。このn型拡張ドレイン領域22はpボディ領域23により囲まれている。基板表面には層間絶縁膜24が積層され、その上に、ソースポリシリコン18と電気的に接続するソース電極25が形成されている。また、層間絶縁膜24上には、層間絶縁膜24を貫通してn型ドレイン領域21とコンタクト領域26を介して電気的に接続するドレイン電極27が形成されている。
【0018】
図1に示す構成のTLPMの製造プロセスについて説明する。まず、p型シリコン基板11に所望のパターンの第1のトレンチ12を形成し、その周囲に、イオン注入法により、pボディ領域23およびn型拡張ドレイン領域22を形成する。ついで、厚い酸化膜14を形成し、異方性エッチングにより第2のトレンチ13を形成する。
【0019】
そして、基板を50〜150℃の温度に保持しながら、CF4およびO2の混合ガスを用いて、等方性ドライエッチングをおこなう。ガス流量やチャンバー内圧力やパワーなどのエッチング条件は、適宜選択される。また、エッチング中にエッチング対象である半導体層をプラズマにさらすか否かは、半導体層の材質やエッチング条件等に応じて、適宜選択される。その後、本発明の要旨ではないので説明を省略するが、ゲート酸化膜15、ゲートポリシリコン16、n型ソース領域19、pベース領域20、n型ドレイン領域21、ソースポリシリコン18、ソース電極25およびドレイン電極27等を形成し、図1に示すTLPMが完成する。
【0020】
つぎに、トレンチMOSFETについて説明する。図2は、トレンチMOSFETの一例を示す断面図である。図2に示すように、凹部となるトレンチ31は、基板表面層の半導体層であるn型ソース領域32およびその下のp型チャネル領域33を貫通して、n型ドリフト層34に達するように形成されている。ゲート酸化膜35は、トレンチ31の側壁および底部に沿って形成されており、その内側は、ゲートポリシリコン36により埋められている。
【0021】
ソース電極37は、基板表面上に形成されており、n型ソース領域32に接触している。ソース電極37とゲートポリシリコン36とは、層間絶縁膜38により絶縁されている。基板裏面には、ドレイン電極39が形成されており、ドレイン電極39とn型ドリフト層34との間はn型ドレイン層40となっている。
【0022】
図2に示す構成のトレンチMOSFETを作製するにあたっては、異方性エッチングにより半導体基板にトレンチ31を形成した後に、基板を50〜150℃の温度に保持しながら、等方性ドライエッチングをおこなう。エッチング条件やプラズマにさらすか否かなどについては、TLPMの場合と同様である。その後、本発明の要旨ではないので説明を省略するが、ゲート酸化膜35を形成し、ゲート構造、ソース構造およびドレイン構造を形成し、図2に示すトレンチMOSFETが完成する。
【0023】
つぎに、トレンチIGBTについて説明する。トレンチIGBTとは、半導体基板に形成されたトレンチ内に、ゲート絶縁膜を介してゲートポリシリコンが埋め込まれた構造を有する絶縁ゲート型バイポーラトランジスタのことである。
【0024】
図3は、トレンチIGBTの一例を示す断面図である。図3に示すように、凹部となるトレンチ51は、基板表面層の半導体層であるn型エミッタ領域52およびその下のp型ベース領域53を貫通して、n型ドリフト層54に達するように形成されている。ゲート酸化膜55は、トレンチ51の側壁および底部に沿って形成されており、その内側は、ゲートポリシリコン56により埋められている。
【0025】
エミッタ電極57は、基板表面上に形成されており、n型エミッタ領域52に接触している。エミッタ電極57とゲートポリシリコン56とは、層間絶縁膜58により絶縁されている。基板裏面には、コレクタ電極59が形成されており、コレクタ電極59とn型ドリフト層54との間はp型コレクタ層60となっている。
【0026】
図3に示す構成のトレンチIGBTを作製するにあたっては、異方性エッチングにより半導体基板にトレンチ51を形成した後に、基板を50〜150℃の温度に保持しながら、等方性ドライエッチングをおこなう。エッチング条件やプラズマにさらすか否かなどについては、TLPMの場合と同様である。その後、本発明の要旨ではないので説明を省略するが、ゲート酸化膜55を形成し、ゲート構造、エミッタ構造およびコレクタ構造を形成し、図3に示すトレンチIGBTが完成する。
【0027】
上述した実施の形態によれば、半導体基板を50〜150℃の温度に保持して等方性ドライエッチングをおこなうことにより、エッチング中に、トレンチ13,31,51の終端部では、その側面と底面との境界となる角部に堆積する保護膜の量が減る。また、フッ素ラジカルによって等方性エッチングが促進されるので、トレンチ13,31,51の終端部の角部を丸めることができる。
【0028】
また、トレンチが高アスペクトトレンチである場合においても、その側面に堆積する保護膜の量が減り、フッ素ラジカルによって等方性エッチングが促進されるので、トレンチの側面と底面の境界となる角部を丸めることができる。
【0029】
以上において本発明は、上述した実施の形態に限らず、等方性ドライエッチング時の半導体層の温度が50〜150℃であれば、その他のエッチング条件を適宜選択することができる。また、本発明方法は、Si以外にも、SiC、GaAsまたはGaNなどの半導体材料においても有効である。また、上述した構成のTLPM、トレンチMOSFETまたはトレンチIGBTを製造する方法に限らず、半導体層に凹部を形成するプロセスを含む製造方法に適用可能である。また、半導体基板にトレンチ等の凹部を形成する場合に限らず、エピタキシャルウエハを用いる場合に、そのエピタキシャル成長層に凹部を形成する場合にも有効である。
【0030】
【実施例】
実施例1.
本発明方法を適用して図1に示す構成のTLPMを作製し、ゲート耐圧試験をおこなった。そして、ゲート耐圧試験において75V以下で破壊した素子について、OBIC(Optical Beam Induced Current)法により、破壊箇所を調べた。等方性ドライエッチング時には、基板温度を50℃、75℃、100℃および125℃とし、CF4およびO2の流量をともに100sccmとし、圧力を30Paとし、パワーを500Wとした。また、プラズマにはさらさなかった。そして、各基板温度について1000素子ずつ作製し、試験をおこなった。また、比較のため、従来同様、等方性ドライエッチング時の基板温度を25℃としたものについても、同様の試験をおこなった。
【0031】
基板温度が50℃の場合には、12個の素子が75V以下で破壊し、そのうちトレンチ終端部で破壊した素子は7個であった。基板温度が75℃の場合には、6個の素子が75V以下で破壊し、そのうちトレンチ終端部で破壊した素子は2個であった。基板温度が100℃の場合には、7個の素子が75V以下で破壊し、そのうちトレンチ終端部で破壊した素子は3個であった。基板温度が125℃の場合には、5個の素子が75V以下で破壊し、そのうちトレンチ終端部で破壊した素子は1個であった。それに対して、基板温度が25℃の場合(従来例)には、78個の素子が75V以下で破壊し、そのうちトレンチ終端部で破壊した素子は65個であった。
【0032】
この結果から、等方性ドライエッチング時に基板温度を50℃以上にすることによって、トレンチ終端部での破壊が著しく減少することが確認された。ただし、本発明者らが実験した結果、等方性ドライエッチング時の基板温度が150℃を超えると、シリコンの表面ラフネスが大きくなってしまうことがわかった。したがって、等方性ドライエッチング時に基板温度は、50℃以上150℃以下であるのが適当である。この温度範囲であれば、トレンチの終端部以外の角部(図6に示すトレンチの短手方向の角部3)も丸められていることが、断面SEMの観察により確認された。
【0033】
実施例2.
つぎに、50℃および75℃の各基板温度について、等方性ドライエッチング時のCF4ガスとO2ガスとの流量比を変化させて、それぞれ1000素子ずつ作製し、上記実施例1と同様の試験をおこなった。流量比は、CF4ガス50sccmに対してO2ガス150sccm(これを第1の流量比とする)と、CF4ガス100sccmに対してO2ガス100sccm(これを第2の流量比とする)と、CF4ガス150sccmに対してO2ガス50sccm(これを第3の流量比とする)とした。圧力およびパワーは、実施例1と同じであり、プラズマにはさらさなかった。また、比較のため、同じ流量比で、等方性ドライエッチング時の基板温度を25℃としたものについても、同様の試験をおこなった。
【0034】
第1の流量比の場合、基板温度が50℃では、8個の素子が75V以下で破壊し、そのうち6個がトレンチ終端部で破壊しており、基板温度が75℃では、5個の素子が75V以下で破壊し、そのうち3個がトレンチ終端部で破壊していた。第2の流量比の場合、基板温度が50℃では、7個の素子が75V以下で破壊し、そのうち3個がトレンチ終端部で破壊しており、基板温度が75℃では、6個の素子が75V以下で破壊し、そのうち2個がトレンチ終端部で破壊していた。
【0035】
第3の流量比の場合、基板温度が50℃では、5個の素子が75V以下で破壊し、そのうち3個がトレンチ終端部で破壊しており、基板温度が75℃では、5個の素子が75V以下で破壊し、そのうち2個がトレンチ終端部で破壊していた。それに対して、基板温度を25℃(従来例)にすると、第1の流量比では、86個の素子が75V以下で破壊し、そのうち74個がトレンチ終端部で破壊していた。また、第2の流量比では、78個の素子が75V以下で破壊し、そのうち65個がトレンチ終端部で破壊し、第3の流量比では、72個の素子が75V以下で破壊し、そのうち67個がトレンチ終端部で破壊していた。
【0036】
この結果から、CF4ガスとO2ガスとの流量比を変化させても、等方性ドライエッチング時に基板温度を50℃以上にすることによって、トレンチ終端部での破壊が著しく減少することが確認された。また、いずれの流量比でも、トレンチの終端部以外の角部も丸められていることが、断面SEMの観察により確認された。
【0037】
実施例3.
本発明方法を適用して図2に示す構成のトレンチMOSFETを作製し、上記実施例1と同様の試験をおこなった。トレンチの幅は1μm、深さは5μmとした。等方性ドライエッチング時の基板温度を50℃および75℃とした。CF4の流量、O2の流量、圧力およびパワーは、実施例1と同じであり、プラズマにはさらさなかった。そして、各基板温度について1000素子ずつ作製し、試験をおこなった。また、比較のため、等方性ドライエッチング時の基板温度を25℃としたものについても、同様の試験をおこなった。
【0038】
基板温度が50℃の場合には、3個の素子が60V以下で破壊したが、トレンチ終端部で破壊した素子はゼロあった。基板温度が75℃の場合には、2個の素子が60V以下で破壊したが、トレンチ終端部で破壊した素子はゼロあった。それに対して、基板温度が25℃の場合(従来例)には、60V以下で15個の素子が破壊し、そのうちの13個の素子がトレンチ終端部で破壊していた。
【0039】
この結果から、トレンチMOSFETの場合にも、TLPMと同様に、等方性ドライエッチング時に基板温度を50℃以上にすることによって、トレンチ終端部での破壊が減少し、その数が実施例3のエッチング条件ではゼロになることが確認された。また、基板温度が50℃以上の場合でも、トレンチの終端部以外の角部も丸められていることが、断面SEMの観察により確認された。
【0040】
つづいて、実施例3で作製したトレンチMOSFETのトレンチを幅1μm、深さ20μmに変更し、実施例1と同様の試験をおこなった。等方性ドライエッチング時の基板温度を75℃とした。CF4の流量、O2の流量、圧力およびパワーは、実施例1と同じであり、プラズマはさらさなかった。そして、100個の素子において試験をおこなった。また、比較のため、等方性ドライエッチング時の基板温度を25℃としたものについても、同様の試験をおこなった。
【0041】
基板温度が75℃の場合には、2個の素子において60V以下で破壊し、基板温度が25℃の場合(従来例)には、60V以下で全ての箇所で破壊した。破壊した素子をFIB(focused ion beam)装置にて観察をおこなったところ、全ての素子でトレンチの側面と底面との境界となる角部が丸まっていなかった。それに対して、基板温度75℃の場合で破壊しなかった素子をFIB装置で観察したところ、全ての素子で角部が丸められていることが確認された。よって、高アスペクトトレンチの場合にも、等方性ドライエッチング時に基板温度を50℃以上にすることによって、角部を丸めることができる。
【0042】
さらに、Si基板に幅1μm、深さ50μmのトレンチを形成し、その後、等方性ドライエッチングによりエッチングをおこなった。エッチング条件としては、基板温度を50℃、75℃および100℃とし、CF4の流量、O2の流量、圧力およびパワーは、実施例1と同じとし、プラズマにはさらさずにおこなった。各基板温度について100個の素子に対しておこなった。比較のため、基板温度を25℃とした場合についても同様におこなった。
【0043】
等方性ドライエッチング後のトレンチ底面を断面SEMで観察したところ、基板温度を50℃以上とした場合はダメージ除去がおこなわれ、角部が丸くなっていることが確認されたが、基板温度が25℃の場合は、トレンチ底面に堆積物がたまり、角部が丸くなっていなかった。この結果より、アスペクト比が50のトレンチにおいても、等方性ドライエッチング時に基板温度を50℃以上にすることによって、丸め処理をおこなうことができる。
【0044】
実施例4.
本発明方法を適用して図3に示す構成のトレンチIGBTを、実施例3と同じ条件で作製し、実施例3と同じ試験をおこなった。トレンチの幅は1μm、深さは5μmとした。基板温度が50℃の場合には、4個の素子が60V以下で破壊したが、トレンチ終端部で破壊した素子はゼロあった。基板温度が75℃の場合には、3個の素子が60V以下で破壊し、そのうち1個の素子がトレンチ終端部で破壊していた。それに対して、基板温度が25℃の場合(従来例)には、60V以下で17個の素子が破壊し、そのうちの12個の素子がトレンチ終端部で破壊していた。
【0045】
この結果から、トレンチIGBTの場合にも、TLPMと同様に、等方性ドライエッチング時に基板温度を50℃以上にすることによって、トレンチ終端部での破壊が減少し、その数が実施例4のエッチング条件ではほぼゼロになることが確認された。また、基板温度が50℃以上の場合でも、トレンチの終端部以外の角部も丸められていることが、断面SEMの観察により確認された。
【0046】
【発明の効果】
本発明によれば、エッチング対象である半導体層を50℃以上の温度に保持して等方性ドライエッチングをおこなうことにより、エッチング中に、トレンチ等の凹部では、その側面と底面との境界となる角部に堆積する保護膜の量が減り、また、エッチングガス中の化学種のラジカルによって等方性エッチングが促進されるので、凹部の側面と底面との境界となる角部を丸めることができる。
【図面の簡単な説明】
【図1】本発明方法により製造されるTLPMの一例を示す断面図である。
【図2】本発明方法により製造されるトレンチMOSFETの一例を示す断面図である。
【図3】本発明方法により製造されるトレンチIGBTの一例を示す断面図である。
【図4】トレンチ形成直後のトレンチ付近の状態を示す断面図である。
【図5】ケミカルドライエッチング処理中のトレンチ付近の状態を示す断面図である。
【図6】ケミカルドライエッチング処理後のトレンチ付近の状態を示す断面図である。
【図7】トレンチ形成直後のトレンチ終端部付近の状態を示す断面図である。
【図8】ケミカルドライエッチング処理中のトレンチ終端部付近の状態を示す断面図である。
【図9】ケミカルドライエッチング処理中のトレンチ付近の状態を示す断面図である。
【符号の説明】
11,32,52 半導体層
13,31,51 凹部(トレンチ)
Claims (10)
- 半導体層の表面層に凹部を形成するための異方性エッチングをおこなう工程と、
少なくとも、前記半導体層を等方性エッチングするための第1のガス、および前記半導体層と反応して露出面に保護膜を堆積するための第2のガスを含む混合ガスを用いて、前記半導体層を50℃以上の温度に保持しながら等方性ドライエッチングをおこなう工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記トレンチのアスペクト比が10以上であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記半導体層を150℃以下の温度に保持しながら等方性ドライエッチングをおこなうことを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記第1のガスは、フッ素を含むことを特徴とする請求項1〜3のいずれか一つに記載の半導体装置の製造方法。
- 前記第2のガスは、酸素を含むことを特徴とする請求項1〜4のいずれか一つに記載の半導体装置の製造方法。
- 前記半導体層をプラズマにさらさずに等方性ドライエッチングをおこなうことを特徴とする請求項1〜5のいずれか一つに記載の半導体装置の製造方法。
- 前記半導体層は、Si基板またはSiを主成分とするエピタキシャル成長膜でできていることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置の製造方法。
- 前記半導体層は、SiC基板またはSiCを主成分とするエピタキシャル成長膜でできていることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置の製造方法。
- 前記半導体層は、GaAs基板またはGaAsを主成分とするエピタキシャル成長膜でできていることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置の製造方法。
- 前記半導体層は、GaN基板またはGaNを主成分とするエピタキシャル成長膜でできていることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置の製造方法。
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JP2003041840A JP2004253576A (ja) | 2003-02-19 | 2003-02-19 | 半導体装置の製造方法 |
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