CN113284903A - 半导体装置以及该半导体装置的制造方法 - Google Patents

半导体装置以及该半导体装置的制造方法 Download PDF

Info

Publication number
CN113284903A
CN113284903A CN202010854424.XA CN202010854424A CN113284903A CN 113284903 A CN113284903 A CN 113284903A CN 202010854424 A CN202010854424 A CN 202010854424A CN 113284903 A CN113284903 A CN 113284903A
Authority
CN
China
Prior art keywords
insulating
layer
pattern
forming
data storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010854424.XA
Other languages
English (en)
Inventor
李起洪
金活杓
韩承佑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN113284903A publication Critical patent/CN113284903A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

半导体装置以及该半导体装置的制造方法。一种半导体装置包括：层叠结构，其包括交替地层叠的多个绝缘层和多个导电层；沟道结构，其穿透层叠结构；多个数据存储图案，其分别插置在导电层和沟道结构之间；多个阻挡图案，其分别插置在导电层和数据存储图案之间；多个绝缘图案，其分别插置在绝缘层和沟道结构之间；以及多个绝缘衬垫，其插置在绝缘层和绝缘图案之间，多个绝缘衬垫分别围绕绝缘图案。

Description

半导体装置以及该半导体装置的制造方法
技术领域
本公开总体上涉及电子装置，更具体地，涉及一种半导体装置以及该半导体装置的制造方法。
背景技术
非易失性存储器装置是即使当供电中断时也维持所存储的数据的存储器装置。随着存储器单元以单层形式形成在半导体基板上方的二维非易失性存储器装置的集成度的改进已达到其极限，已提出了存储器单元在垂直方向上形成在半导体基板上方的三维非易失性存储器装置。
三维存储器装置包括交替地层叠的层间绝缘层和栅电极以及穿透层间绝缘层和栅电极的沟道层，并且存储器单元沿着沟道层层叠。已开发了各种结构和制造方法以改进三维非易失性存储器装置的操作可靠性。
发明内容
根据本公开的一方面，提供了一种半导体装置，该半导体装置包括：层叠结构，其包括交替地层叠的多个绝缘层和多个导电层；沟道结构，其穿透层叠结构；多个数据存储图案，其分别插置在导电层和沟道结构之间；多个阻挡图案，其分别插置在导电层和数据存储图案之间；多个绝缘图案，其分别插置在绝缘层和沟道结构之间；以及多个绝缘衬垫，其插置在绝缘层和绝缘图案之间，多个绝缘衬垫分别围绕绝缘图案。
根据本公开的另一方面，提供了一种半导体装置，该半导体装置包括：层叠结构，其包括交替地层叠的多个绝缘层和多个导电层；沟道结构，其穿透层叠结构；多个绝缘图案，其分别插置在绝缘层和沟道结构之间，绝缘图案比导电层朝着沟道结构突出更远；多个数据存储图案，其分别插置在导电层和沟道结构之间，数据存储图案比绝缘图案朝着沟道结构突出更远；以及多个阻挡图案，其分别插置在导电层和数据存储图案之间。
根据本公开的另一方面，提供了一种制造半导体装置的方法，该方法包括以下步骤：形成包括交替地层叠的多个第一牺牲层和多个绝缘层的层叠结构；形成穿透层叠结构的第一开口；通过蚀刻绝缘层来形成第二开口；在第一牺牲层上形成保护图案；在第一开口和第二开口中形成数据存储层；在第二开口中形成绝缘图案；在第一开口中形成沟道结构；通过选择性地去除第一牺牲层来形成暴露保护图案的第三开口；去除保护图案以部分地暴露数据存储层；以及通过经由第三开口将数据存储层部分地氧化来形成分别围绕绝缘图案的绝缘衬垫。
根据本公开的另一方面，提供了一种制造半导体装置的方法，该方法包括以下步骤：形成包括交替地层叠的多个第一牺牲层和多个绝缘层的层叠结构；形成穿透层叠结构的第一开口；通过蚀刻绝缘层来形成第二开口；在第一牺牲层上形成阻挡图案；在第一开口和第二开口中形成数据存储层；在第二开口中形成绝缘图案；在第一开口中形成沟道结构；通过选择性地去除第一牺牲层来形成第三开口；通过第三开口蚀刻绝缘层以部分地暴露数据存储层；以及通过经由第三开口将数据存储层部分地氧化来形成分别围绕绝缘图案的绝缘衬垫。
附图说明
下面参照附图描述示例实施方式；然而，其可按照不同的形式来具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将为本领域技术人员赋能。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1A和图1B是示出根据本公开的实施方式的半导体装置的结构的示图。
图2A至图2Q是示出根据本公开的实施方式的半导体装置的制造方法的示图。
图3是示出根据本公开的实施方式的存储器***的配置的框图。
图4是示出根据本公开的实施方式的存储器***的配置的框图。
图5是示出根据本公开的实施方式的计算***的配置的框图。
图6是示出根据本公开的实施方式的计算***的配置的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不应被解释为限于本文中所阐述的实施方式。
各种实施方式涉及一种具有稳定的结构和改进的特性的半导体装置。一些实施方式涉及这种半导体装置的制造方法。
图1A和图1B是示出根据本公开的实施方式的半导体装置的结构的示图。图1B是图1A所示的区域A的放大图。
参照图1A，半导体装置可包括层叠结构ST、存储器层M、沟道结构CH、绝缘图案13和绝缘衬垫14。
层叠结构ST可包括交替地层叠的导电层11和绝缘层12。导电层11可以是选择晶体管、存储器单元等的栅电极。导电层11可包括诸如多晶硅、钨或金属的导电材料。绝缘层12用于使层叠的导电层11彼此绝缘。绝缘层12可包括诸如氧化物或氮化物的绝缘材料。
各个导电层11可具有限定在第二方向II上的第一厚度T1。在各个导电层11中，导电层11的更靠近沟道结构CH的部分的厚度可比与沟道结构CH间隔开的部分的厚度T1薄。在各个导电层11中，插置在绝缘衬垫14之间的部分可具有比插置在绝缘层12之间的部分的厚度更薄的厚度。第一导电层11与绝缘衬垫14之间的界面可以是通过氧化工艺限定的界面。界面可包括曲面。
各个绝缘层12可具有限定在第二方向II上的第二厚度T2。绝缘层12可具有比导电层11的厚度更薄的厚度(T2<T1)。绝缘层12与绝缘衬垫14之间的界面可包括曲面。
沟道结构CH可穿透层叠结构ST。沟道结构CH可在第二方向II上扩展。沟道结构CH可包括沟道层18，并且还包括间隙填充层19。沟道层18可以是形成选择晶体管、存储器单元等的沟道的区域。沟道层18可包括诸如硅(Si)或锗(Ge)的半导体材料，或者包括诸如纳米点、纳米管或石墨烯的纳米结构材料。间隙填充层19可形成在沟道层18中并且包括诸如氧化物的绝缘材料。
存储器层M可插置在层叠结构ST和沟道结构CH之间。存储器层M可包括阻挡图案15、数据存储图案16和隧道绝缘层17中的至少一个。隧道绝缘层17可形成为围绕沟道结构CH的侧壁。隧道绝缘层17可以是电荷通过F-N隧穿等隧穿的层，并且包括诸如氧化物或氮化物的绝缘材料。隧道绝缘层17可与数据存储图案16和绝缘图案13接触。另外，隧道绝缘层17可与绝缘衬垫14接触。
数据存储图案16可分别插置在导电层11和沟道结构CH之间。数据存储图案16可形成为围绕隧道绝缘层17。各个数据存储图案16可包括面向隧道绝缘层17的第一表面、面向阻挡图案15的第二表面和面向绝缘衬垫14的第三表面。第一至第三表面中的至少一个可包括曲面。第一表面或第二表面可包括朝着沟道结构CH突出的曲面。第三表面可包括向存储图案16中凹陷的曲面。数据存储图案16可包括浮栅、电荷捕获材料、多晶硅、氮化物、可变电阻材料、相变材料、纳米结构等。
数据存储图案16可具有限定在第一方向I上的厚度。另外，各个数据存储图案16可根据区域具有不同的厚度。各个数据存储图案16可包括与绝缘衬垫14接触的两个端部EP以及位于两个端部EP之间的中央部分CP。端部EP的厚度T6和中央部分CP的厚度T5可彼此不同。中央部分CP可比端部EP厚(T5>T6)。当端部EP或中央部分CP具有非均匀厚度时，可通过将端部EP和中央部分CP的最厚厚度或平均厚度彼此比较来确定厚度差。
阻挡图案15可分别插置在导电层11和数据存储图案16之间。阻挡图案15可形成为分别围绕数据存储图案16。阻挡图案15可防止电荷移动到导电层11并且包括诸如氧化铝(Al2O3)的高介电常数材料。
绝缘图案13可分别插置在绝缘层12和沟道结构CH之间。绝缘图案13可分别与绝缘层12对应设置，并且位于与绝缘层12基本上相同的水平处。绝缘图案13可与隧道绝缘层17接触。
绝缘衬垫14可插置在绝缘层12和绝缘图案13之间。各个绝缘衬垫14可在导电层11和绝缘图案13之间、在阻挡图案15和绝缘图案13之间以及在数据存储图案16和绝缘图案13之间扩展。绝缘衬垫14可形成为分别围绕绝缘图案13。绝缘衬垫14可包括诸如氧化物的绝缘材料。
绝缘衬垫14可通过将数据存储层部分地氧化来形成。因此，绝缘衬垫14可包括未被氧化而是保留的数据存储材料。例如，各个绝缘衬垫14可包括氧化物层14A和包括在氧化物层14A中的电荷捕获材料14B。绝缘衬垫14与数据存储图案16之间的界面可以是通过氧化工艺限定的界面。因此，界面可包括曲面。
绝缘衬垫14可通过与隧道绝缘层17或阻挡图案15不同的工艺形成，并且具有与隧道绝缘层17或阻挡图案15不同的性质。隧道绝缘层17可对应于通过沉积工艺形成的层，并且绝缘衬垫14可对应于通过氧化工艺形成的层。阻挡图案15可对应于通过将多晶硅氧化而形成的层，并且绝缘衬垫14可对应于通过将诸如氮化物的电荷捕获材料氧化而形成的层。绝缘衬垫14可具有与隧道绝缘层17或阻挡图案16不同的蚀刻速率。绝缘衬垫14可具有比隧道绝缘层17或阻挡图案16低的蚀刻速率。
各个绝缘衬垫14可根据区域具有不同的厚度。各个绝缘衬垫14可包括与存储器层M接触的两个端部EP以及与绝缘层12接触的中央部分CP。端部EP的厚度T4和中央部分CP的厚度T3可彼此不同。中央部分CP可比端部EP厚(T3>T4)。当端部EP或中央部分CP具有非均匀厚度时，可通过将端部EP和中央部分CP的最厚厚度或平均厚度彼此比较来确定厚度差。
参照图1A和图1B，导电层11可包括与阻挡图案15接触的第一侧壁SW1。绝缘图案13可包括与隧道绝缘层17接触的第二侧壁SW2。第二侧壁SW2可以是蚀刻表面。绝缘衬垫14可包括与隧道绝缘层17和数据存储图案16接触的第三侧壁SW3。第三侧壁SW3可以是通过氧化工艺限定的表面。数据存储图案16可包括与隧道绝缘层17接触的第四侧壁SW4。第四侧壁SW4可以是通过沉积工艺限定的表面。
第一侧壁SW1至第四侧壁SW4可被设置为在第一方向I上彼此间隔开。第二侧壁SW2可比第一侧壁SW1朝着沟道结构CH突出更远。第三侧壁SW3可比第一侧壁SW1和第二侧壁SW2朝着沟道结构CH突出更远。第四侧壁SW4可比第二侧壁SW2和第三侧壁SW3朝着沟道结构CH突出更远。当第一侧壁SW1、第二侧壁SW2、第三侧壁SW3或第四侧壁SW4包括曲面时，可相对于在第一方向I上朝着沟道结构CH最突出的点比较侧壁之间的位置。第一方向I可平行于诸如基板的基座的表面。第一方向I和第二方向II可彼此交叉。
由于绝缘图案13和绝缘衬垫14比导电层11突出更远，所以可在第二方向II上相邻的绝缘图案13和绝缘衬垫14之间限定空间。另外，存储器层M可形成为填充该空间。阻挡图案15和数据存储图案16可填充绝缘图案13之间的空间或绝缘衬垫14之间的空间。
可在阻挡图案15和数据存储图案16之间限定凹部C。阻挡图案15与绝缘衬垫14之间的界面以及数据存储图案16与绝缘衬垫14之间的界面按“V”或“U”形状连接，从而限定凹部C。凹部C可填充有绝缘衬垫14。
根据上述结构，存储器单元或选择晶体管可位于沟道结构CH和导电层11的交点处。共享沟道结构CH的存储器单元和选择晶体管可构成一个存储器串。存储器串可包括至少一个漏极选择晶体管、存储器单元和至少一个源极选择晶体管。
另外，数据存储图案16通过绝缘图案13和绝缘衬垫14彼此隔离。因此，层叠的存储器单元的数据存储图案16彼此隔离，并且数据保持特性可改进。
图2A至图2Q是示出根据本公开的实施方式的半导体装置的制造方法的示图。以下，将省略与上述那些重复的内容的描述。
参照图2A，形成层叠结构ST。层叠结构ST可包括交替地层叠的第一牺牲层21和绝缘层22。第一牺牲层21和绝缘层22可在第二方向II上层叠。第一牺牲层21可包括相对于绝缘层22具有高蚀刻选择性的材料。在示例中，第一牺牲层21可包括诸如氮化物的牺牲材料，并且绝缘层22可包括诸如氧化物的绝缘材料。
随后，形成穿透层叠结构的第一开口OP1。可通过蚀刻第一牺牲层21和绝缘层22来形成第一开口OP1。第一开口OP1可在第二方向II上扩展。第一开口OP1可具有由第一牺牲层21的侧壁(即，蚀刻表面)限定的宽度W1。第一开口OP1可具有圆形形状、椭圆形形状、多边形形状等的截面。
随后，通过选择性地蚀刻绝缘层22来形成第二开口OP2。第一牺牲层21可比绝缘层22向第一开口OP1的内部突出更远。第二开口OP2可位于突出的第一牺牲层21之间。可通过蚀刻工艺新限定绝缘层22的侧壁，并且侧壁可包括曲面。
随后，在第一牺牲层21上形成第一保护图案23。可使用氧化工艺来形成第一保护图案23。第一保护图案23可包括相对于第一牺牲层21具有高蚀刻选择性的材料。第一牺牲层21可包括氮化物，并且第一保护图案23可包括氧化物。
第一保护图案23可分别形成在第一牺牲层21上，并且彼此隔离。可通过氧化工艺新限定第一牺牲层21的侧壁。第一牺牲层21的与绝缘层22接触的拐角可在氧化工艺中倒圆(rounded)。各个第一保护图案23可包括具有曲尾形状以围绕各个第一牺牲层21的拐角的端部EP1。
参照图2B，在第一开口OP1和第二开口OP2中形成第二保护层24。可使用沉积工艺来形成第二保护层24。第二保护层24可沿着第一保护图案23和绝缘层22的表面形成。第二保护层24可包括围绕第一保护图案23的端部EP1的拐角部分E。拐角部分E可位于第一开口OP1和第二开口OP2彼此连接的部分处。
第二保护层24可包括相对于第一保护图案23具有高蚀刻选择性的材料。第二保护层24可包括相对于绝缘层22具有高蚀刻选择性的材料。第一保护图案23和绝缘层22可包括氧化物，并且第二保护层24可包括多晶硅。
第二保护层24可形成为具有使得第二保护层24填充第一开口OP1的一部分并填充各个第二开口OP2的一部分的厚度。第二保护层24可形成为具有比第一保护图案23的厚度更厚的厚度(T2>T1)。
参照图2C，在第二保护层24中形成第二牺牲层25。第二牺牲层25可包括相对于第二保护层24具有高蚀刻选择性的材料。第二保护层24可包括多晶硅，并且第二牺牲层25可包括氮化物。
第二牺牲层25可使用沉积工艺来形成，并且沿着第二保护层24的表面形成。第二牺牲层25可形成为具有比第一保护图案23和第二保护层24的厚度更厚的厚度(T3>T1,T2)。第二牺牲层25可形成为具有使得第二牺牲层25填充第二开口OP2并填充第一开口OP1的一部分的厚度。
参照图2D，形成第二牺牲图案25A。可通过蚀刻第二牺牲层25来形成第二牺牲图案25A。第二牺牲图案25A可分别位于第二开口OP2中，并且彼此隔离。
第二保护层24的与绝缘层22对应的部分可由第二牺牲图案25A覆盖，并且第二保护层24的与第一牺牲层21对应的部分不被第二牺牲图案25A覆盖而是可暴露。
参照图2E，形成阻挡图案26。可使用氧化工艺来形成阻挡图案26。可通过将第二保护层24部分地氧化来形成阻挡图案26。第二保护层24的通过第二牺牲图案25暴露的部分可被氧化。阻挡图案26可包括氧化物。
可通过氧化工艺新限定第二保护层24与阻挡图案26之间的界面。因此，可新限定拐角部分E’的位置。拐角部分E’可由阻挡图案26或第二牺牲图案25A围绕。各个阻挡图案26可包括具有曲尾形状以围绕各个拐角部分E’的端部EP2。阻挡图案26可具有比第一保护图案23或第二保护层24的厚度更厚的厚度(T4>T1,T2)。
参照图2F，去除第二牺牲图案25A。可通过选择性地蚀刻第二牺牲图案25A来去除第二牺牲图案25A。因此，保护层24的与绝缘层22对应的部分暴露。
参照图2G，形成第二保护图案24A。第二保护图案24A可分别插置在第一保护图案23和阻挡图案26之间。可通过选择性地蚀刻第二保护层24来形成第二保护图案24A。因此，第二开口OP2可再次敞开。
第二保护层24的通过阻挡图案26暴露的部分可被蚀刻，并且第二保护层24的被阻挡图案26覆盖的部分可保留。剩余部分可变为第二保护图案24A。当第二保护层24被蚀刻时，插置在各个第一保护图案23的端部EP1与各个阻挡图案26的端部EP2之间的部分可被蚀刻。因此，第二开口OP2可在第一保护图案23和阻挡图案26之间扩展，并且包括扩展部分EX1。
第一开口OP1的宽度通过形成在第一牺牲层21上的第一保护图案23、第二保护图案24A和阻挡图案26减小。第一开口OP1具有从与第一牺牲层21对应的区域减小的宽度W2。当认为在最终结构中存储器单元位于与第一牺牲层21对应的部分时，与第一牺牲层21对应的部分可对应于存储器单元区域，并且与绝缘层22对应的部分可对应于层叠的存储器单元之间的空间区域。因此，第一开口OP1中的存储器单元区域的宽度可通过第一保护图案23、第二保护图案24A和阻挡图案26选择性地减小。另外，由于第一开口OP1的存储器单元区域具有第二宽度W2，可得到像第一开口OP1形成为具有第二宽度W2一样的效果。
参照图2H，在第一开口OP1和第二开口OP2中形成数据存储层27。数据存储层可形成为填充扩展部分EX1。数据存储层27可使用沉积工艺来形成，并且沿着阻挡图案26、第二保护图案24A、第一保护图案23和绝缘层22的表面形成。在由第一方向I和第二方向II限定的截面上，数据存储层27可形成为弯曲形状。数据存储层27可形成为数据存储层27的与第一牺牲层21对应的部分比数据存储层27的与绝缘层22对应的部分向第一开口OP1的内部突出更远的形状。
数据存储层27的与第一牺牲层21对应的部分(即，与存储器单元区域对应的部分)用作实质数据存储。因此，可得到像数据存储层27形成在具有第二宽度W2的第一开口中一样的效果。
数据存储层27可形成为具有使得数据存储层27填充第一开口OP1的一部分并部分地填充各个第二开口OP2的厚度。数据存储层27可具有比第一保护图案23或第二保护图案24A的厚度更厚的厚度(T5>T1,T2)。数据存储层27可具有比阻挡图案26的厚度更薄的厚度(T5<T4)。
参照图2I，在第一开口OP1和第二开口OP2中形成绝缘层28。绝缘层28可形成为具有使得绝缘层28填充第二开口OP2的厚度。绝缘层28可完全填充第一开口OP1或部分地填充第一开口OP1。
参照图2J，形成绝缘图案28。分别位于第二开口OP2中的绝缘图案28A可通过蚀刻绝缘层28来形成。数据存储层27的与绝缘层22对应的部分可由绝缘图案28A覆盖。数据存储层27的与第一牺牲层21对应的部分未被绝缘图案28A覆盖而是可在第一开口OP1中暴露。
参照图2K，在第一开口OP1中形成隧道绝缘层29。隧道绝缘层29可使用沉积工艺来形成，并且沿着数据存储层27和绝缘图案28A的表面形成。
隧道绝缘层29可具有比第一保护图案23的厚度更厚的厚度(T6>T1)。隧道绝缘层29可具有比阻挡图案26或第二保护图案24A的厚度更薄的厚度(T6<T4,T2)。隧道绝缘层29可具有与数据存储层27基本上相同的厚度(T5＝T6)，或者具有不同的厚度(T5≠T6)。隧道绝缘层29可形成为具有使得隧道绝缘层29部分地填充第一开口OP1的厚度。
随后，在第一开口OP1中形成沟道结构CH。沟道结构CH可包括沟道层30，并且还包括间隙填充层31。沟道层30可使用沉积工艺来形成，并且沿着隧道绝缘层29的表面形成。沟道层30可具有比第一保护图案23、第二保护图案24A、阻挡图案26、数据存储层27或隧道绝缘层29的厚度更厚的厚度(T7>T1,T2,T4,T5,T6)。间隙填充层31可形成在沟道层30中，并且包括空隙。
参照图2L，通过去除第一牺牲层21来形成第三开口OP3。在形成穿透层叠结构ST的狭缝(未示出)之后，可通过经由狭缝选择性地蚀刻第一牺牲层21来形成第三开口OP3。第一保护图案23可通过第三开口OP3暴露。当第一牺牲层21被去除时，数据存储层27可由第一保护图案23和第二保护图案24A保护。
参照图2M，部分地暴露数据存储层27。通过蚀刻绝缘层22来扩展第三开口OP3。可使用各向同性蚀刻工艺来蚀刻绝缘层22。各向同性蚀刻工艺可以是湿法蚀刻工艺。蚀刻的绝缘层22A可具有比绝缘层22的厚度更薄的厚度(T9<T8)。蚀刻的绝缘层22A可具有限定在第一方向I上的宽度，并且蚀刻的绝缘层22A的宽度也可由于蚀刻工艺而减小。
当绝缘层22A被蚀刻时，第一保护图案23可与绝缘层22A一起被蚀刻。因此，第二保护图案24A可通过扩展的第三开口OP3’暴露。另外，数据存储层27可通过扩展的第三开口OP3’部分地暴露。
参照图2N，去除第二保护图案24A。可使用剥离工艺来去除第二保护图案24A。因此，第三开口OP3’被进一步扩展。数据存储层27可通过暴露的第三开口OP3’进一步暴露。另外，阻挡图案26可通过暴露的第三开口OP3’暴露。各个阻挡图案26的端部可由数据存储层27覆盖，并且仅其它部分可暴露。
参照图2O，通过第三开口OP3’蚀刻数据存储层27。因此，第三开口OP3’被进一步扩展。可使用各向同性蚀刻工艺来蚀刻数据存储层27。各向同性蚀刻工艺可以是湿法蚀刻工艺。数据存储层27的通过第三开口OP3’暴露的部分可通过蚀刻工艺来蚀刻。数据存储层27的覆盖阻挡图案26的部分可被蚀刻。另外，数据存储层27的与绝缘层22A接触的部分可被蚀刻。因此，阻挡图案26可通过扩展的第三开口OP3’进一步暴露。另外，第三开口OP3’可在蚀刻的数据存储层27A与绝缘层22A之间扩展，并且各个第三开口OP3’可包括扩展部分EX2。
参照图2P，通过将数据存储层27A部分地氧化来形成绝缘衬垫27C。数据存储层27A的通过第三开口OP3’暴露的部分可被氧化。数据存储层27A的在阻挡图案26和绝缘层22A之间暴露的部分可被氧化。
绝缘衬垫27C可具有绝缘衬垫27C分别围绕绝缘图案28A的形状。各个绝缘衬垫27C可插置在绝缘层22A和绝缘图案28A之间。另外，各个绝缘衬垫27C可沿着各个绝缘图案28A的表面扩展。各个绝缘衬垫27C可在阻挡图案26和绝缘图案28A之间以及数据存储图案27B和绝缘图案28A之间扩展。
数据存储层27A的被阻挡图案26覆盖的部分未被氧化而是可保留。剩余部分可以是数据存储图案27B。数据存储图案27B与绝缘衬垫27C之间的界面可通过氧化工艺限定。界面可包括曲面。
参照图2Q，在第三开口OP3’中形成导电层32。由于导电层32形成在扩展的第三开口OP3’中，所以与现有导电层相比，导电层32的间隙填充特性可改进。此外，由于导电层32的厚度增加，所以导电层32的电阻可减小。
导电层32可与绝缘衬垫27C接触。绝缘衬垫27C可插置在导电层32和绝缘图案28A之间。导电层32可包括诸如钨的金属。
根据上述制造方法，根据数据存储层27的沉积厚度来确定数据存储图案27B的厚度，由于工艺变量引起的数据存储图案27B的厚度的改变可最小化。另外，通过将数据存储层27A部分地氧化来形成数据存储图案27B。因此，没有必要蚀刻数据存储层27A以将数据存储图案27B彼此隔离，并且可防止数据存储图案27B在蚀刻工艺中损坏。
传统上，使用在与第一牺牲层21对应的区域中扩展第一开口OP1的工艺来将数据存储图案27B彼此隔离。根据该工艺，芯片尺寸随着第一开口OP1扩展而增加。另一方面，根据本公开的实施方式，通过使第一开口OP1向内变窄来形成数据存储层27，从而与传统工艺相比集成度可改进。此外，可得到像第一开口OP1的宽度W2减小一样的效果，因此与传统工艺相比编程速度或擦除速度可增加。
图3是示出根据本公开的实施方式的存储器***1000的配置的框图。
参照图3，存储器***1000包括存储器装置1200和控制器1100。
存储器装置1200用于存储具有诸如文本、图形和软件代码的各种数据格式的数据信息。存储器装置1200可以是非易失性存储器。另外，存储器装置1200可具有参照图1A至图2Q描述的结构，并且根据参照图1A至图2Q描述的制造方法制造。在实施方式中，存储器装置1200可包括：层叠结构，其包括交替地层叠的多个绝缘层和多个导电层；沟道结构，其穿透层叠结构；多个数据存储图案，其分别插置在导电层和沟道结构之间；多个阻挡图案，其分别插置在导电层和数据存储图案之间；多个绝缘图案，其分别插置在绝缘层和沟道结构之间；以及多个绝缘衬垫，其插置在绝缘层和绝缘图案之间，多个绝缘衬垫分别围绕绝缘图案。存储器装置1200的结构和制造方法与上述相同，因此，将省略其详细描述。
控制器1100连接到主机和存储器装置1200，并且响应于来自主机的请求而访问存储器装置1200。例如，控制器1100被配置为控制存储器装置1200的读操作、写操作、擦除操作和后台操作。
控制器1100包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140、存储器接口1150等。
RAM 1110可用作CPU 1120的工作存储器、存储器装置1200与主机之间的高速缓存存储器以及存储器装置1200与主机之间的缓冲存储器。RAM 1110可由静态随机存取存储器(SRAM)、只读存储器(ROM)等代替。
CPU 1120控制控制器1100的总体操作。例如，CPU 1120被配置为操作存储在RAM1110中的诸如闪存转换层(FTL)的固件。
主机接口1130被配置为与主机接口。例如，控制器1100使用诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和私有协议的各种接口协议中的至少一种来与主机通信。
ECC电路1140被配置为使用纠错码(ECC)来检测并纠正从存储器装置1200读取的数据中包括的错误。
存储器接口1150可被配置为与存储器装置1200接口。例如，存储器接口1150包括NAND接口或NOR接口。
控制器1100还可包括用于暂时地存储数据的缓冲存储器(未示出)。缓冲存储器可用于暂时地存储通过主机接口1130传送到外部的数据或者通过存储器接口1150从存储器装置1200传送的数据。控制器1100还可包括存储用于与主机接口的代码数据的ROM。
如上所述，根据本公开的实施方式的存储器***1000包括具有改进的集成度和改进的特性的存储器装置1200，因此存储器***1000的集成度和特性可改进。
图4是示出根据本公开的实施方式的存储器***1000’的配置的框图。以下，将省略与上述那些重复的内容的描述。
参照图4，存储器***1000’包括存储器装置1200’和控制器1100。控制器1100包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储器接口1150等。
存储器装置1200’可以是非易失性存储器。另外，存储器装置1200’可具有参照图1A至图2Q描述的结构，并且根据参照图1A至图2Q描述的制造方法制造。在实施方式中，存储器装置1200’可包括：层叠结构，其包括交替地层叠的多个绝缘层和多个导电层；沟道结构，其穿透层叠结构；多个数据存储图案，其分别插置在导电层和沟道结构之间；多个阻挡图案，其分别插置在导电层和数据存储图案之间；多个绝缘图案，其分别插置在绝缘层和沟道结构之间；以及多个绝缘衬垫，其插置在绝缘层和绝缘图案之间，多个绝缘衬垫分别围绕绝缘图案。存储器装置1200’的结构和制造方法与上述相同，因此，将省略其详细描述。
存储器装置1200’可以是包括多个存储器芯片的多芯片封装。这多个存储器芯片被分成多个组，其被配置为经由第一通道至第k通道(CH1至CHk)与控制器1100通信。另外，包括在一个组中的存储器芯片可被配置为经由公共通道与控制器1100通信。作为参考，存储器***1000’可被修改，使得一个存储器芯片连接到一个通道。
如上所述，根据本公开的实施方式的存储器***1000’包括具有改进的集成度和改进的特性的存储器装置1200’，因此存储器***1000’的集成度和特性可改进。具体地，存储器装置1200’被配置为多芯片封装，以使得存储器***1000’的数据存储容量可增加，并且存储器***1000’的操作速度可改进。
图5是示出根据本公开的实施方式的计算***2000的配置的框图。以下，将省略与上述那些重复的内容的描述。
参照图5，计算***2000包括存储器装置2100、CPU 2200、RAM 2300、用户接口2400、电源2500、***总线2600等。
存储器装置2100存储通过用户接口2400提供的数据、由CPU 2200处理的数据等。另外，存储器装置2100通过***总线2600电连接到CPU 2200、RAM 2300、用户接口2400、电源2500等。例如，存储器装置2100可通过控制器(未示出)或直接连接到***总线2600。当存储器装置2100直接连接到***总线2600时，控制器的功能可由CPU 2200、RAM 2300等执行。
存储器装置2100可以是非易失性存储器。存储器装置2100可具有参照图1A至图2Q描述的结构，并且根据参照图1A至图2Q描述的制造方法制造。在实施方式中，存储器装置2100可包括：层叠结构，其包括交替地层叠的多个绝缘层和多个导电层；沟道结构，其穿透层叠结构；多个数据存储图案，其分别插置在导电层和沟道结构之间；多个阻挡图案，其分别插置在导电层和数据存储图案之间；多个绝缘图案，其分别插置在绝缘层和沟道结构之间；以及多个绝缘衬垫，其插置在绝缘层和绝缘图案之间，多个绝缘衬垫分别围绕绝缘图案。存储器装置2100的结构和制造方法与上述相同，因此，将省略其详细描述。
存储器装置2100可以是包括如参照图4描述的多个存储器芯片的多芯片封装。
如上所述配置的计算***2000可以是计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图像记录仪、数字图像播放器、数字视频记录仪、数字视频播放器、用于在无线环境中通信信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息网络的各种电子装置之一、RFID装置等。
如上所述，根据本公开的实施方式的计算***2000包括具有改进的集成度和改进的特性的存储器装置2100，因此计算***2000的特性也可改进。
图6是示出根据本公开的实施方式的计算***3000的配置的框图。
参照图6，计算***3000包括软件层，该软件层包括操作***3200、应用3100、文件***3300、转换层3400等。另外，计算***3000包括存储器装置3500的硬件层等。
操作***3200可管理计算***3000的软件资源、硬件资源等，并且控制中央处理单元的程序执行。应用3100是在计算***3000上运行的各种应用程序之一，并且可以是由操作***3200执行的实用程序。
文件***3300意指用于管理计算***3000中的数据、文件等的逻辑结构，并且根据规则来组织存储在存储器装置3500中的数据或文件。文件***3300可根据计算***3000中所使用的操作***3200来确定。例如，当操作***3200是微软的Windows操作***之一时，文件***3300可以是文件分配表(FAT)或NT文件***(NTFS)。当操作***3200是Unix/Linux操作***之一时，文件***3300可以是扩展文件***(EXT)、Unix文件***(UFS)或日志文件***(JFS)。
在附图中，操作***3200、应用3100和文件***3300被示出为单独的块。然而，应用3100和文件***3300可被包括在操作***3200中。
响应于来自文件***3300的请求，转换层3400将地址转换为适合于存储器装置3500的形式。例如，转换层3400将文件***3300所生成的逻辑地址转换成存储器装置3500的物理地址。逻辑地址与物理地址之间的映射信息可被存储为地址转换表。例如，转换层3400可以是闪存转换层(FTL)、通用闪存链路层(ULL)等。
存储器装置3500可以是非易失性存储器。存储器装置3500可具有参照图1A至图2Q描述的结构，并且根据参照图1A至图2Q描述的制造方法制造。在实施方式中，存储器装置3500可包括：层叠结构，其包括交替地层叠的多个绝缘层和多个导电层；沟道结构，其穿透层叠结构；多个数据存储图案，其分别插置在导电层和沟道结构之间；多个阻挡图案，其分别插置在导电层和数据存储图案之间；多个绝缘图案，其分别插置在绝缘层和沟道结构之间；以及多个绝缘衬垫，其插置在绝缘层和绝缘图案之间，多个绝缘衬垫分别围绕绝缘图案。存储器装置3500的结构和制造方法与上述相同，因此，将省略其详细描述。
如上所述配置的计算***3000可被分为在上层区域中执行的操作***层以及在下层区域中执行的控制器层。应用3100、操作***3200和文件***3300被包括在操作***层中，并且可由计算***3000的工作存储器驱动。另外，转换层3400可被包括在操作***层或控制器层中。
如上所述，根据本公开的实施方式的计算***3000包括具有改进的集成度和改进的特性的存储器装置3500，因此计算***3000的特性也可改进。
根据本公开，可提供一种具有稳定的结构和改进的可靠性的半导体装置。
已在附图和说明书中描述了本公开的实施方式。尽管这里使用了特定术语，但那些术语仅用于说明本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。
只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。具有字典中定义的定义的术语应被理解为使得其具有与相关技术的上下文一致的含义。只要在本申请中没有清楚地定义，术语不应以理想或过于正式的方式理解。
相关申请的交叉引用
本申请要求2020年2月20日提交于韩国知识产权局的韩国专利申请号10-2020-0021275的优先权，其完整公开通过引用并入本文。

Claims (36)

1.一种半导体装置，该半导体装置包括：
层叠结构，该层叠结构包括交替地层叠的多个绝缘层和多个导电层；
沟道结构，该沟道结构穿透所述层叠结构；
多个数据存储图案，多个所述数据存储图案分别插置在所述导电层和所述沟道结构之间；
多个阻挡图案，多个所述阻挡图案分别插置在所述导电层和所述数据存储图案之间；
多个绝缘图案，多个所述绝缘图案分别插置在所述绝缘层和所述沟道结构之间；以及
多个绝缘衬垫，多个所述绝缘衬垫插置在所述绝缘层和所述绝缘图案之间，多个所述绝缘衬垫分别围绕所述绝缘图案。
2.根据权利要求1所述的半导体装置，其中，各个所述绝缘衬垫在所述导电层和所述绝缘图案之间、在所述阻挡图案和所述绝缘图案之间以及在所述数据存储图案和所述绝缘图案之间扩展。
3.根据权利要求1所述的半导体装置，其中，各个所述绝缘衬垫包括氧化物层和包括在所述氧化物层中的电荷捕获材料。
4.根据权利要求1所述的半导体装置，其中，在所述数据存储图案和所述阻挡图案之间限定凹部，其中，所述凹部被填充有所述绝缘衬垫。
5.根据权利要求1所述的半导体装置，该半导体装置还包括围绕所述沟道结构的隧道绝缘层，该隧道绝缘层与所述绝缘图案和所述数据存储图案接触。
6.根据权利要求5所述的半导体装置，其中，所述隧道绝缘层与所述绝缘衬垫接触。
7.根据权利要求1所述的半导体装置，其中，对于各个所述数据存储图案，端部的厚度不同于中央部分的厚度。
8.根据权利要求1所述的半导体装置，其中，所述绝缘图案的侧壁比所述导电层的侧壁朝着所述沟道结构突出更远。
9.根据权利要求1所述的半导体装置，其中，所述绝缘衬垫的侧壁比所述导电层的侧壁朝着所述沟道结构突出更远。
10.根据权利要求1所述的半导体装置，其中，所述数据存储图案的侧壁比所述绝缘图案的侧壁和所述绝缘衬垫的侧壁朝着所述沟道结构突出更远。
11.一种半导体装置，该半导体装置包括：
层叠结构，该层叠结构包括交替地层叠的多个绝缘层和多个导电层；
沟道结构，该沟道结构穿透所述层叠结构；
多个绝缘图案，多个所述绝缘图案分别插置在所述绝缘层和所述沟道结构之间，所述绝缘图案比所述导电层朝着所述沟道结构突出更远；
多个数据存储图案，多个所述数据存储图案分别插置在所述导电层和所述沟道结构之间，所述数据存储图案比所述绝缘图案朝着所述沟道结构突出更远；以及
多个阻挡图案，多个所述阻挡图案分别插置在所述导电层和所述数据存储图案之间。
12.根据权利要求11所述的半导体装置，该半导体装置还包括分别插置在所述绝缘层和所述绝缘图案之间的多个绝缘衬垫，多个所述绝缘衬垫分别围绕所述绝缘图案。
13.根据权利要求12所述的半导体装置，其中，各个所述绝缘衬垫在所述导电层和所述绝缘图案之间、在所述阻挡图案和所述绝缘图案之间以及在所述数据存储图案和所述绝缘图案之间扩展。
14.根据权利要求12所述的半导体装置，其中，各个所述绝缘衬垫包括氧化物层和包括在所述氧化物层中的电荷捕获材料。
15.根据权利要求12所述的半导体装置，其中，在所述数据存储图案和所述阻挡图案之间限定凹部，其中，所述凹部被填充有所述绝缘衬垫。
16.根据权利要求11所述的半导体装置，该半导体装置还包括围绕所述沟道结构的隧道绝缘层，该隧道绝缘层与所述绝缘图案和所述数据存储图案接触。
17.根据权利要求11所述的半导体装置，其中，对于各个所述数据存储图案，端部的厚度不同于中央部分的厚度。
18.一种制造半导体装置的方法，该方法包括以下步骤：
形成包括交替地层叠的多个第一牺牲层和多个绝缘层的层叠结构；
形成穿透所述层叠结构的第一开口；
通过蚀刻所述绝缘层来形成第二开口；
在所述第一牺牲层上形成保护图案；
在所述第一开口和所述第二开口中形成数据存储层；
在所述第二开口中形成绝缘图案；
在所述第一开口中形成沟道结构；
通过选择性地去除所述第一牺牲层来形成暴露所述保护图案的第三开口；
去除所述保护图案以部分地暴露所述数据存储层；以及
通过经由所述第三开口将所述数据存储层部分地氧化来形成分别围绕所述绝缘图案的多个绝缘衬垫。
19.根据权利要求18所述的方法，该方法还包括以下步骤：在形成所述绝缘衬垫之后，在所述第三开口中形成导电层。
20.根据权利要求18所述的方法，其中，当所述第一牺牲层被去除时，所述数据存储层由保护图案保护。
21.根据权利要求18所述的方法，其中，形成所述第三开口的步骤包括蚀刻所述保护图案和所述绝缘层。
22.根据权利要求18所述的方法，其中，形成所述保护图案的步骤包括以下步骤：
通过将所述第一牺牲层氧化来形成第一保护图案；以及
在所述第一保护图案上形成第二保护图案。
23.根据权利要求22所述的方法，其中，所述第二保护图案包括相对于所述第一保护图案具有蚀刻选择性的材料。
24.根据权利要求18所述的方法，该方法还包括以下步骤：在形成所述数据存储层之前，分别在多个所述保护图案上形成阻挡图案。
25.根据权利要求24所述的方法，其中，形成所述阻挡图案的步骤包括以下步骤：
在所述第一开口和所述第二开口中形成第二保护层；
在所述第二开口中形成第二牺牲图案；以及
通过将通过所述第二牺牲图案暴露的所述第二保护层氧化来形成所述阻挡图案。
26.根据权利要求25所述的方法，该方法还包括以下步骤：
在形成所述阻挡图案之后，去除所述第二牺牲图案；以及
通过蚀刻通过所述阻挡图案暴露的所述第二保护层来形成插置在所述第一牺牲层和所述阻挡图案之间的第二保护图案。
27.根据权利要求24所述的方法，其中，形成所述绝缘衬垫的步骤包括将所述阻挡图案和所述绝缘层之间暴露的所述数据存储层氧化。
28.根据权利要求18所述的方法，该方法还包括以下步骤：在形成所述绝缘衬垫之前，通过所述第三开口蚀刻所述绝缘层。
29.根据权利要求18所述的方法，该方法还包括以下步骤：在形成所述绝缘衬垫之前，蚀刻通过所述第三开口暴露的所述数据存储层。
30.一种制造半导体装置的方法，该方法包括以下步骤：
形成包括交替地层叠的多个第一牺牲层和多个绝缘层的层叠结构；
形成穿透所述层叠结构的第一开口；
通过蚀刻所述绝缘层来形成第二开口；
在所述第一牺牲层上形成阻挡图案；
在所述第一开口和所述第二开口中形成数据存储层；
在所述第二开口中形成绝缘图案；
在所述第一开口中形成沟道结构；
通过选择性地去除所述第一牺牲层来形成第三开口；
通过所述第三开口蚀刻所述绝缘层以部分地暴露所述数据存储层；以及
通过经由所述第三开口将所述数据存储层部分地氧化来形成分别围绕所述绝缘图案的多个绝缘衬垫。
31.根据权利要求30所述的方法，该方法还包括在所述第三开口中形成导电层。
32.根据权利要求30所述的方法，其中，形成所述阻挡图案的步骤包括以下步骤：
在所述第一开口和所述第二开口中形成保护层；
在所述第二开口中形成第二牺牲图案；以及
通过将通过所述第二牺牲图案暴露的所述保护层氧化来形成所述阻挡图案。
33.根据权利要求32所述的方法，该方法还包括以下步骤：
在形成所述阻挡图案之后，去除所述第二牺牲图案；以及
通过蚀刻通过所述阻挡图案暴露的所述保护层来形成插置在所述第一牺牲层和所述阻挡图案之间的保护图案。
34.根据权利要求30所述的方法，该方法还包括以下步骤：在形成所述绝缘衬垫之前，蚀刻通过所述第三开口暴露的所述数据存储层。
35.根据权利要求30所述的方法，其中，形成所述绝缘衬垫的步骤包括使用所述阻挡图案来保护所述数据存储层的其它部分。
36.根据权利要求30所述的方法，其中，形成所述绝缘衬垫的步骤包括将所述数据存储层的插置在所述绝缘层和所述绝缘图案之间的部分氧化。
CN202010854424.XA 2020-02-20 2020-08-24 半导体装置以及该半导体装置的制造方法 Pending CN113284903A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200021275A KR20210106288A (ko) 2020-02-20 2020-02-20 반도체 장치 및 반도체 장치의 제조 방법
KR10-2020-0021275 2020-02-20

Publications (1)

Publication Number Publication Date
CN113284903A true CN113284903A (zh) 2021-08-20

Family

ID=77275588

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010854424.XA Pending CN113284903A (zh) 2020-02-20 2020-08-24 半导体装置以及该半导体装置的制造方法

Country Status (3)

Country Link
US (2) US11309330B2 (zh)
KR (1) KR20210106288A (zh)
CN (1) CN113284903A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI805203B (zh) * 2022-01-26 2023-06-11 旺宏電子股份有限公司 三維記憶體元件及其形成方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220038218A (ko) * 2020-09-18 2022-03-28 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101826528A (zh) * 2009-02-16 2010-09-08 三星电子株式会社 半导体器件及其形成方法
KR20140025864A (ko) * 2012-08-23 2014-03-05 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법
US8847304B1 (en) * 2013-03-26 2014-09-30 SK Hynix Inc. Semiconductor device
US20150279856A1 (en) * 2014-03-27 2015-10-01 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9245962B1 (en) * 2014-08-28 2016-01-26 SK Hynix Inc. Method of manufacturing semiconductor device
CN105977257A (zh) * 2015-03-11 2016-09-28 爱思开海力士有限公司 半导体器件及其制造方法
US20170287927A1 (en) * 2016-03-29 2017-10-05 SK Hynix Inc. Manufacturing method of semiconductor device including barrier pattern
US20170323899A1 (en) * 2016-05-04 2017-11-09 SK Hynix Inc. 3d semiconductor memory device and manufacturing method thereof
CN107665895A (zh) * 2016-07-27 2018-02-06 三星电子株式会社 垂直存储器件及其制造方法
US20180219021A1 (en) * 2017-02-01 2018-08-02 Micron Technology, Inc. Memory Arrays, and Methods of Forming Memory Arrays

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101792778B1 (ko) 2010-10-26 2017-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR20150130103A (ko) * 2014-05-13 2015-11-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102609348B1 (ko) 2016-10-26 2023-12-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10593695B1 (en) * 2018-10-17 2020-03-17 Micron Technology, Inc. Integrated assemblies having charge-trapping material arranged in vertically-spaced segments, and methods of forming integrated assemblies

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101826528A (zh) * 2009-02-16 2010-09-08 三星电子株式会社 半导体器件及其形成方法
KR20140025864A (ko) * 2012-08-23 2014-03-05 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법
US8847304B1 (en) * 2013-03-26 2014-09-30 SK Hynix Inc. Semiconductor device
US20150279856A1 (en) * 2014-03-27 2015-10-01 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9245962B1 (en) * 2014-08-28 2016-01-26 SK Hynix Inc. Method of manufacturing semiconductor device
CN105977257A (zh) * 2015-03-11 2016-09-28 爱思开海力士有限公司 半导体器件及其制造方法
US20170287927A1 (en) * 2016-03-29 2017-10-05 SK Hynix Inc. Manufacturing method of semiconductor device including barrier pattern
US20170323899A1 (en) * 2016-05-04 2017-11-09 SK Hynix Inc. 3d semiconductor memory device and manufacturing method thereof
CN107665895A (zh) * 2016-07-27 2018-02-06 三星电子株式会社 垂直存储器件及其制造方法
US20180219021A1 (en) * 2017-02-01 2018-08-02 Micron Technology, Inc. Memory Arrays, and Methods of Forming Memory Arrays
CN110235246A (zh) * 2017-02-01 2019-09-13 美光科技公司 存储器阵列和形成存储器阵列的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI805203B (zh) * 2022-01-26 2023-06-11 旺宏電子股份有限公司 三維記憶體元件及其形成方法

Also Published As

Publication number Publication date
KR20210106288A (ko) 2021-08-30
US11770931B2 (en) 2023-09-26
US20210265381A1 (en) 2021-08-26
US11309330B2 (en) 2022-04-19
US20220246641A1 (en) 2022-08-04

Similar Documents

Publication Publication Date Title
US10256115B2 (en) Method of manufacturing semiconductor device
US10411029B2 (en) Semiconductor device and method of manufacturing the same
KR20170096733A (ko) 반도체 장치 및 그 제조 방법
US11770931B2 (en) Semiconductor device and manufacturing method of the semiconductor device
US11610915B2 (en) Semiconductor device and manufacturing method of the semiconductor device
KR102456494B1 (ko) 반도체 장치 및 그 제조 방법
US20240234300A1 (en) Semiconductor device and manufacturing method of semiconductor device
KR20170023656A (ko) 반도체 장치 및 그 제조 방법
CN112201659A (zh) 半导体装置以及制造半导体装置的方法
CN112864160B (zh) 半导体装置及半导体装置的制造方法
US11823999B2 (en) Semiconductor device and method of manufacturing the same
US9589980B2 (en) Semiconductor device and method of manufacturing the same
CN112420597A (zh) 半导体器件的制造方法
US20230217656A1 (en) Semiconductor device and method of manufacturing semiconductor device
CN113284905B (zh) 半导体装置以及半导体装置的制造方法
CN113284906B (zh) 半导体装置以及半导体装置的制造方法
KR20220120974A (ko) 메모리 장치 및 그 제조방법
TW202301568A (zh) 半導體裝置和製造半導體裝置的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination