CN104425445A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法。所述半导体器件包括衬底，在衬底上限定有接触区和单元区；子图案，形成在衬底上接触区内；以及绝缘图案和导电图案，沿着子图案交替地层叠。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2013年8月21日向韩国知识产权局提交的申请号为10-2013-0099068的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种实施例涉及一种半导体器件及其制造方法。更具体而言，本发明的实施例涉及一种包括接触区的半导体器件及其制造方法。
背景技术
半导体器件包括导电图案和设置在导电图案之间并且将导电图案绝缘的绝缘层。每个导电图案的一部分可以用作与接触插塞连接的接触区。
例如，三维半导体器件包括交替地层叠有导电图案和绝缘层的层叠结构。层叠结构的端部被图案化成台阶结构，并且用作接触区。接触插塞连接在具有台阶结构的导电图案上。接触插塞包括传送信号的导线与之连接的顶部，并且可以将信号传送至导电图案。
根据半导体器件的高密度集成，将导电图案的接触区和接触插塞连接的工艺的难度水平增大。具体地，存在的问题在于，接触插塞穿过目标导电图案并且与另一个导电图案连接、或者导电插塞不能到达目标导电图案的上侧。
发明内容
本发明的各种实施例涉及可以降低工艺的难度水平的一种半导体器件及其制造方法。
本发明的一个方面提供了一种半导体器件，所述半导体器件包括：衬底，在衬底上限定有接触区和单元区；子图案，形成在衬底上接触区中；以及绝缘图案和导电图案，它们沿着子图案交替地层叠。
本发明的另一个方面提供了一种半导体器件，所述半导体器件包括：衬底；子图案，形成在衬底上；导电图案，沿着子图案形成，其中，导电图案包括覆盖子图案的部分、和与导电图案的所述部分连接的接触插塞。
本发明的另一个方面提供了一种制造半导体器件的方法，所述方法包括以下步骤：在衬底上形成子图案；形成包括绝缘图案和导电图案的台阶结构，其中，绝缘图案与导电图案沿着子图案交替地层叠；以及形成与台阶结构的导电图案连接的接触插塞。
附图说明
通过参照附图详细地描述本发明的示例性实施例，本发明的以上和其他的特征和优点对于本领域的普通技术人员将变得更加显然，其中：
图1是说明根据本发明的一个实施例的半导体器件的立体图；
图2A和图2B是说明根据本发明的一个实施例的图1中的半导体器件的效果的的截面图，其中图1中的半导体器件的部分区域被放大；
图3A至图3F是说明制造根据本发明的一个实施例的半导体器件的方法的截面图；
图4和图5是说明根据本发明的一个实施例的半导体器件的单元结构的立体图；
图6是说明根据本发明的一个实施例的存储***的框图；以及
图7是说明根据本发明的一个实施例的计算***的框图。
具体实施方式
在下文中将参照示出本发明的示例性实施例的附图全面地描述本发明。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。在本公开中，附图标记直接对应于在本发明的不同附图和实施例中相同编号的部分。
附图并非按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。应当容易理解的是：本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅是“直接在…上”，还包括在具有中间特征或中间层的情况下“在某物上”的意思；并且“在…之上”的意思不仅是指直接在顶部上，还包括在具有中间特征或中间层的情况下在某物的顶部上的意思。
也应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示一个部件经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提及，单数形式可以包括复数形式。
图1是说明根据本发明的一个实施例的半导体器件的立体图。具体地，图1将三维半导体器件作为一个实例来说明。
参见图1，半导体器件包括：衬底（未示出），在衬底上限定有接触区A1和单元区A2；子图案111，形成在衬底上接触区A1中；层叠结构ML，包括交替地层叠在形成有子图案111的衬底上的绝缘图案121和导电图案131；缝隙141，用于将相邻的层叠结构ML分开；以及接触插塞151，连接至接触区A1中的层叠结构ML的导电图案131。
子图案111被布置成在接触区A中彼此间隔开。另外，子图案111可以沿着一个方向用线形图案化。子图案111被形成为提供衬底上的台阶差，并且可以由绝缘材料或导电材料形成。
层叠结构ML中的每个包括从接触区A延伸至单元区A2的绝缘图案121和导电图案131。绝缘图案121和导电图案131的端部在接触区A1中形成台阶结构。台阶结构的每个台阶可以包括至少一个绝缘图案121和至少一个导电图案131。包括在台阶结构的每个台阶中的绝缘图案121和导电图案131可以被布置成彼此相邻。子图案111被布置在台阶结构的台阶的下部中。因此，在接触区A1中台阶结构的每个台阶可以向上弯曲。在下文中，将详细地解释经由子图案111形成台阶结构的绝缘图案121和导电图案131的形。
绝缘图案121和导电图案131中的每个包括沿着子图案111的表面形成的第一部分，和沿着衬底（未示出）的表面形成的第二部分。第一部分是布置在子图案111上的弯曲区域。即，第一部分覆盖子图案111。第二部分是布置在经由子图案111暴露出的衬底的部分上的平面区域。即，第二部分位于子图案111之间。根据子图案111的宽度和高度而定，绝缘图案121和导电图案131的第一部分可以被形成为分别具有比绝缘图案121和导电图案131的第二部分的厚度大的厚度。
接触插塞151与导电图案131的第一部分连接，并且突出至导电图案131的上部。
形成在单元区A2中的绝缘图案121和导电图案131被沟道层CH穿过。每个沟道层CH的侧壁可以被薄层包围，所述薄层包括隧道绝缘层、数据储存层以及阻挡绝缘层中的至少一个。
在本发明的一个实施例中，由于导电图案131的第一部分可以弯曲，并且导电图案131的第一部分可以具有比导电图案131的第二部分的厚度大的厚度，所以本发明可以减小接触缺陷，并且接触插塞151可以易于连接至导电图案131。
图2A和图2B是说明根据本发明的一个实施例的图1中的半导体器件的效果的截面图，其中图1中的半导体器件的部分区域被放大。具体地，图2A和图2B说明沿着图1中所示的x轴截取的截面图。
参见图2A和图2B，子图案111在衬底（未示出）上提供台阶差。在沿着包括由子图案111限定的台阶差的衬底的表面形成沉积层（例如，121和131）时，形成在子图案111上的沉积层的部分可以向上弯曲（即，弯曲区域），并且形成在衬底的未形成有子图案111的区域上的沉积层的部分可以均匀地形成（即，平面区域）。此时，从衬底层的平面区域突出的形成在子图案111上的沉积层的弯曲区域的厚度可以分别大于形成在未形成有子图案的衬底上的沉积层的平面区域的厚度。沉积层的沉积条件和子图案111的宽度和高度可以预设，使得沉积层的弯曲区域的厚度分别大于沉积层的平面区域的厚度。这里，沉积层的沉积条件、子图案111的宽度和高度可以根据设计条件而不同地设定。
例如，如图2A中所示，通过调整子图案111的宽度和高度，绝缘图案121的第一部分（弯曲区域）的厚度b和c可以比绝缘图案121的第二部分（平面区域）的厚度大，并且导电图案131的第一部分（弯曲区域）的厚度b’和c’可以比导电图案131的第二部分（平面区域）的厚度a’的大。因此，在形成接触孔（用以敞开导电图案131的第一部分以形成接触插塞151）的刻蚀工艺中，由于被接触孔敞开的导电图案131的厚度大，所以可以保证充足的刻蚀裕度。
另外，与导电图案131被均匀地形成而没有弯曲区域的情况相比，由于导电图案131包括为弯曲区域的第一部分，所以导电图案131的接触区域可以被区域X1和X2增大，如图2B中所示。因此，即使接触插塞151由于工艺错误而移位，接触插塞151与导电图案131之间的覆盖裕度也因接触插塞151如图2A和2B中所示连接至导电图案131的第一部分而得到保证。
如图2B中所示，在接触插塞151被布置成连接至导电图案131的第一部分的边缘时，可以最大地保证在形成接触孔的工艺中的刻蚀裕度。
图3A至图3F是说明一种制造根据本发明的一个实施例的半导体器件的方法的截面图。具体地，图3A至图3F说明了沿着接触区域的x轴截取的截面图。
如图3A中所示，子图案211形成在衬底201上。缘于在衬底201上形成子图案211的工艺的中间所得材料具有有台阶差的表面。因此，顺序沉积的第一材料层和第二材料层（图3B中的221和231）可以弯曲。同时，子图案211之间的间隔距离可以被设定成适用于第一材料层221和第二材料层231的总的沉积厚度，使得第一材料层221和第二材料层231中的每个被形成为弯曲。另外，子图案211的每个的宽度和高度被设定成适用于工艺条件，使得第一材料层221和第二材料层231中的每个的覆盖子图案211的弯曲区域的厚度大于形成在未形成有子图案211的衬底201上的第一材料层221和第二材料层231中的每个的平面区域的厚度。
如图3B中所示，第一材料层221和第二材料层231沿着缘于子在衬底201上形成图案211的工艺的中间所得材料的表面交替地形成。第一材料层221和第二材料层231包括第一部分和第二部分。第一部分沿着子图案211的表面形成并且向上弯曲。第一部分覆盖子图案211。第二部分沿着经由子图案211暴露出的衬底201的表面形成。即，第二部分位于子图案211之间。第一材料层221和第二材料层231的第一部分的厚度可以比第一材料层221和第二材料层231的第二部分的厚度大。
第一材料层221和第二材料层231可以由各种材料形成。
作为一个实例，第一材料层221可以包括绝缘图案材料，而第二材料层231可以包括导电图案材料。更具体地，例如，第一材料层221包括氧化硅层，而第二材料层231包括多晶硅层、金属硅化物层和金属层中的任意一种。
作为另一个实例，第一材料层221可以包括绝缘图案材料，而第二材料层231可以包括相对于第一材料层221的绝缘图案材料具有刻蚀选择性的牺牲材料。更具体地，例如，第一材料层221包括氧化硅层，而第二材料层231包括氮化硅层。
作为又一个实例，第一材料层221包括相对于第二材料层231的材料具有刻蚀选择性的牺牲材料，而第二材料层231的材料包括导电图案材料。更具体地，例如，第一材料层221包括未掺杂的多晶硅层，而第二材料层231包括掺杂的多晶硅层。
在下文中，将参照附图来解释第一材料层221包括绝缘图案材料而第二材料层231包括牺牲材料的实例。
如图3C中所示，第一材料层221和第二材料层231的端部被图案化成台阶结构ST。台阶结构ST包括多个台阶，并且每个台阶可以包括至少一个第一材料层221和至少一个第二材料层231。包括在台阶结构ST的每个台阶中的第一材料层221和第二材料层231被相邻地布置。图案化以成台阶结构ST的工艺包括在第一材料层221和第二材料层231上形成光致抗蚀剂图案（未示出），以及利用光致抗蚀剂图案作为刻蚀阻挡层通过刻蚀工艺按形成台阶结构ST的每个台阶的台阶差的高度刻蚀第一材料层221和第二材料层231。这里，每当第一材料层221和第二材料层231被刻蚀并且刻蚀区域的下部层被暴露出时，在减小光致抗蚀剂图案的尺寸的同时，重复执行第一材料层221的刻蚀和第二材料层231的刻蚀。光致抗蚀剂图案可以在形成台阶结构ST之后被去除。
供作参考，尽管在附图中未示出，但是在将第一材料层221和第二材料层231图案化成台阶结构之前或之后，可以执行在单元区中形成存储器单元的工艺。例如，在单元区中形成穿过第一材料层221和第二材料层231的孔之后，在孔中形成沟道层。孔的截面可以具有诸如圆形、椭圆形、多边形等的各种形状。沟道层可以通过用半导体材料（诸如，多晶硅等）来填充孔的内部来形成、或者通过敞开孔的中心区域来沿着孔的侧壁形成。在孔的中心区域被沟道层敞开时，孔的敞开的中心区域可以被填充绝缘材料。沟道层可以形成为各种结构。例如，沟道层可以形成为沿着相对于衬底201的表面的垂直方向穿过第一材料层221和第二材料层231的直线结构。在另一个实例中，沟道层可以形成为如下的结构：包括沿着相对于衬底201的表面的垂直方向的至少两个直线区域和沿着相对于衬底201的表面的水平方向的连接直线区域的管道区域。
在形成沟道层之前，在孔的侧壁上形成薄层。薄层可以包括阻挡绝缘层、数据储存层以及隧道绝缘层中的至少一种。
接着，形成覆盖被图案化成台阶结构的第一材料层221和第二材料层231的绝缘层225。此后，形成穿过绝缘层225、第一材料层221和第二材料层231的缝隙（图1中的141）。缝隙141暴露出第一材料层221和第二材料层231的侧壁，并且将第一材料层221和第二材料层231分成多个台阶结构。
在第一材料层221由绝缘图案材料形成、而第二材料层231由导电图案材料形成时，图1中所示的层叠结构ML可以经由缝隙141形成。
如图3D中所示，在第一材料层221由绝缘图案材料形成、而第二材料层231由牺牲材料形成时，通过去除经由缝隙141暴露出的第二材料层231来形成凹陷区R。
如图3E中所示，通过用导电材料来填充每个凹陷区R的内部来形成导电图案235。因此，图1中所示的层叠结构ML被形成。在用导电材料填充每个凹陷区R的内部之前，形成包括隧道绝缘层、数据储存层和阻挡绝缘层中的至少一种的薄层。
尽管未在附图中示出，但是在第一材料层221由牺牲材料形成、而第二材料层由导电图案材料形成时，在通过去除经由缝隙141暴露出的第一材料层221来形成凹陷区之后，可以通过用绝缘材料填充每个凹陷区的内部来形成图1中所示的层叠结构ML。
参见图3F，在用绝缘材料（未示出）填充分开层叠结构ML的缝隙141之后，通过刻蚀层叠结构ML的上部的绝缘层225，接触孔被形成为暴露出层叠结构ML的每个导电图案235。此后，与层叠结构ML的导电图案235的每个连接的接触插塞251通过用导电材料填充每个接触孔的内部来形成。
接触孔形成在子图案211上，使得接触插塞251与沿着子图案211的导电图案235的第一部分连接。接触孔以锯齿形交替地布置。
接触孔被形成为根据导电图案235的高度而具有不同的深度。因此，在刻蚀接触孔的工艺中，接触孔可能会不能达到被接触孔作为目标的相应导电图案位于的相应深度。如果执行过刻蚀以防止刻蚀接触孔的工艺中的这种问题，则设置在被接触孔作为目标的导电图案之下的导电图案而不是被接触孔作为目标的导电图案可以被暴露出。然而，根据本发明的一个实施例，由于接触孔被布置成暴露出导电图案235的第一部分并且导电图案235的第一部分被形成为相比于其他的部分具有较大的厚度，所以即使执行过刻蚀也可以保证刻蚀裕度。因此，本发明的一个实施例可以解决接触孔未被敞开的问题，并且可以减小导电图案235的穿孔现象（punch phenomenon）。
图4和图5是说明根据本发明的一个实施例的半导体器件的单元结构的立体图。在图4和图5中，为了便于解释省略了绝缘层。
图4说明了沟道层CH具有U形的一个实例。
如图4中所示，单元结构包括：管道栅PG、字线WL、至少一个漏极选择线DSL、以及至少一个源极选择线SSL，它们层叠在衬底SUB上。字线WL、漏极选择线DSL以及源极选择线SSL通过将接触区的导电图案延伸至单元区来形成。
单元结构还包括U形的沟道层CH。这里，每个沟道层CH包括形成在管道栅PG中的管道沟道层P_CH、以及与管道沟道层P_CH连接的源极侧沟道层S_CH和漏极侧沟道层D_CH。
这里，源极侧沟道层S_CH穿过字线WL和源极选择线SSL，而漏极侧沟道层D_CH穿过字线WL和漏极选择线DSL。另外，源极侧沟道层S_CH与源极线SL连接，而漏极侧沟道层D_CH与位线BL连接。
另外，半导体器件还包括***在沟道层CH和字线WL之间的薄层M。薄层M可以包括阻挡绝缘层、数据储存层以及隧道绝缘层中的至少一个。例如，薄层M可以包括包围每个沟道层CH的侧壁的隧道绝缘层。另外，薄层M还可以包括包围隧道绝缘层的数据储存层。此外，薄层M还可以包括包围数据储存层的阻挡绝缘层。
根据以上结构，串联连接的至少一个漏极选择晶体管、存储器单元以及至少一个源极选择晶体管由一个存储串组成并且被布置成U形。
图5说明沟道层CH具有相对于衬底SUB的表面的垂直线的形状。
如图5中所示，单元结构包括至少一个下选择线LSL、字线WL以及至少一个上选择线USL，它们顺序层叠在形成有源极区S的衬底SUB上。这里，字线WL具有板形，而上选择线USL和下选择线LSL中的至少一种具有线形。下选择线LSL、字线WL以及上选择线USL通过将接触区的导电图案延伸至单元区来形成。
半导体器件还包括沟道层CH，所述沟道层CH从衬底SUB伸出，并且穿过下选择线LSL、字线WL以及上选择线USL。这里，沟道层CH的上部与位线BL连接，而沟道层CH的下部与源极区S连接。
另外，半导体器件还包括***在沟道层CH和字线WL之间的薄层M。薄层M的详细配置与以上参照图4所描述的相同。
根据以上结构，串联连接的至少一个下选择晶体管、存储器单元以及至少一个上选择晶体管由一个存储串组成，并且被布置成行。
供作参考，以上参照图4和图5所述的半导体器件可以通过应用以上所述的制造方法来制造，并且将省略更详细的制造方法的解释。
例如，参照以上附图仅将三维半导体器件的接触区作为一个实例进行解释。然而，本发明不限制于本文所列的实施例，并且可以适用于包括接触结构的任何半导体器件。例如，本发明也适用于二维半导体器件。
图6是说明根据本发明的一个实施例的存储***的框图。
参见图6，根据本发明的一个实施例的存储***1100包括存储器件1120和存储器控制器1110。
存储器件1120具有在参照图1至图5的以上实施例中所描述的结构。另外，存储器件1120可以是包括多个快闪存储器芯片的多芯片封装体。
存储器控制器1110被形成为控制存储器件1120，并且包括静态随机存取存储器（SRAM）1111、中央处理单元（CPU）1112、主机接口1113、错误校正码（ECC）1114、以及存储器接口1115。SRAM1111用作操作存储器，CPU1112执行用于存储器控制器1110的数据交换的各种控制操作，以及主机接口1113包括与存储***1100连接的主机的数据交换协议。另外，ECC1114检测并校正包括在从存储器件1120中读取的数据中的错误，以及存储器接口1115执行与存储器件1120的接口。此外，存储器控制器1110还可以包括只读存储器（ROM）等，存储用于与主机的接口的码数据。
具有以上配置的存储***1100可以是存储器件1120和存储器控制器1110耦接于其中的存储卡或固态盘（SSD）。例如，如果存储***1100是SSD，则存储器控制器1110可以经由如下的各种接口协议中的一种与外部通信，诸如通用串行总线（USB）、多媒体卡（MMC）、快速***组件互连（PCI-E）、串行高级技术附件（SATA）、并行高级技术附件（PATA）、加强型小型设备接口（ESDI）以及智能驱动电子（IDE）等。
图7是说明根据本发明的一个实施例的计算***的框图。
参见图7，根据本发明的一个实施例的计算***1200可以包括：CPU1220、RAM1230、用户接口1240、调制解调器1250以及存储***1210，它们与***总线1260电连接。另外，如果计算***1200是移动设备，则用于提供用于计算***1200的操作电压的电池还可以包括在计算***1200中。此外，应用芯片组、照相机图像处理器（CIS）、以及移动动态随机存取存储器（DRAM）等还可以包括在计算***1200中。
如以上参照图6所述，存储***1210可以包括存储器件1212和存储器控制器1211。
本发明可以通过将导电图案在接触区中经由子图案形成弯曲的，来保证在形成用于形成插塞的接触孔的工艺中的刻蚀裕度和覆盖裕度。因此，本发明可以降低在导电图案的接触区中形成接触插塞的工艺的难度水平。
在附图和说明书中，已经公开了本发明的典型的示例性实施例，并且尽管利用了特定的术语，但是这些术语仅用于一般性和描述性的意义，并非出于限制的目的。对于本发明的范围，将在所附权利要求中陈述。因此，对于本领域的普通技术人员将理解的是，在不脱离通过所附权利要求所限定的本发明的精神和范围的情况下，可以在形式和细节上进行各种变化。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
衬底，在所述衬底上限定有接触区和单元区；
子图案，所述子图案形成在所述衬底上所述接触区中；以及
绝缘图案和导电图案，所述绝缘图案和所述导电图案沿着所述子图案交替地层叠。
技术方案2.如技术方案1所述的半导体器件，其中，所述绝缘图案和所述导电图案的端部在所述接触区中被形成为台阶结构。
技术方案3.如技术方案2所述的半导体器件，其中，所述台阶结构的每个台阶包括至少一个所述绝缘图案和至少一个所述导电图案。
技术方案4.如技术方案2所述的半导体器件，其中，所述子图案被布置在所述台阶结构中的台阶的下部中。
技术方案5.如技术方案1所述的半导体器件，还包括：
接触插塞，所述接触插塞与所述导电图案的覆盖所述子图案的部分连接。
技术方案6.如技术方案5所述的半导体器件，其中，所述接触插塞与所述导电图案的所述部分的边缘连接。
技术方案7.如技术方案1所述的半导体器件，其中，所述绝缘图案和所述导电图案的第一部分的厚度大于所述绝缘图案和所述导电图案的相应的第二部分的厚度，所述第一部分覆盖所述子图案，所述第二部分设置在所述子图案之间。
技术方案8.如技术方案1所述的半导体器件，其中，所述绝缘图案和所述导电图案延伸至所述单元区。
技术方案9.如技术方案8所述的半导体器件，还包括：
沟道层，所述沟道层穿过形成在所述单元区中的所述绝缘图案和所述导电图案。
技术方案10.一种半导体器件，包括：
衬底；
子图案，所述子图案形成在所述衬底上；
导电图案，所述导电图案沿着所述子图案形成，其中，所述导电图案包括覆盖所述子图案的部分；以及
接触插塞，所述接触插塞与所述导电图案的所述部分连接。
技术方案11.一种制造半导体器件的方法，所述方法包括以下步骤：
在衬底上形成子图案；
形成台阶结构，所述台阶结构包括绝缘图案和导电图案，其中，所述绝缘图案与所述导电图案沿着所述子图案交替地层叠；以及
形成接触插塞，所述接触插塞与所述台阶结构的所述导电图案连接。
技术方案12.如技术方案11所述的方法，其中，形成所述台阶结构的步骤包括以下步骤：
沿着所述子图案交替地层叠第一材料层与第二材料层；
将所述第一材料层和所述第二材料层的端部图案化作为所述台阶结构；以及
形成缝隙，所述缝隙穿过所述第一材料层和所述第二材料层。
技术方案13.如技术方案12所述的方法，其中，所述第一材料层和所述第二材料层的第一部分的厚度大于所述第一材料层和所述第二材料层的相应的第二部分的厚度，所述第一部分覆盖所述子图案，所述第二部分设置在所述子图案之间。
技术方案14.如技术方案12所述的方法，其中，所述第一材料层包括绝缘图案材料，而所述第二材料层包括导电图案材料。
技术方案15.如技术方案12所述的方法，其中，所述第一材料层包括绝缘图案材料，而所述第二材料层包括相对于所述第一材料层的所述绝缘图案材料具有刻蚀选择性的牺牲材料。
技术方案16.如技术方案15所述的方法，在形成所述缝隙的步骤之后，还包括以下步骤：
去除由所述牺牲材料形成的所述第二材料层，以形成凹陷区；以及
用导电材料填充所述凹陷区，以形成所述导电图案。
技术方案17.如技术方案12所述的方法，其中，所述第一材料层包括相对于所述第二材料层的材料具有刻蚀选择性的牺牲材料，而所述第二材料层的材料包括导电图案材料。
技术方案18.如技术方案17所述的方法，在形成所述缝隙的步骤之后，还包括以下步骤：
去除由所述牺牲材料形成的所述第一材料层，以形成凹陷区；以及
在所述凹陷区的内部形成所述绝缘图案。
技术方案19.如技术方案11所述的方法，其中，所述接触插塞与所述导电图案的覆盖所述子图案的部分连接。
技术方案20.如技术方案19所述的方法，其中，所述接触插塞与所述导电图案的所述部分的边缘连接。

Claims (10)

1.一种半导体器件，包括：
衬底，在所述衬底上限定有接触区和单元区；
子图案，所述子图案形成在所述衬底上所述接触区中；以及
绝缘图案和导电图案，所述绝缘图案和所述导电图案沿着所述子图案交替地层叠。
2.如权利要求1所述的半导体器件，其中，所述绝缘图案和所述导电图案的端部在所述接触区中被形成为台阶结构。
3.如权利要求2所述的半导体器件，其中，所述台阶结构的每个台阶包括至少一个所述绝缘图案和至少一个所述导电图案。
4.如权利要求2所述的半导体器件，其中，所述子图案被布置在所述台阶结构中的台阶的下部中。
5.如权利要求1所述的半导体器件，还包括：
接触插塞，所述接触插塞与所述导电图案的覆盖所述子图案的部分连接。
6.如权利要求5所述的半导体器件，其中，所述接触插塞与所述导电图案的所述部分的边缘连接。
7.如权利要求1所述的半导体器件，其中，所述绝缘图案和所述导电图案的第一部分的厚度大于所述绝缘图案和所述导电图案的相应的第二部分的厚度，所述第一部分覆盖所述子图案，所述第二部分设置在所述子图案之间。
8.如权利要求1所述的半导体器件，其中，所述绝缘图案和所述导电图案延伸至所述单元区。
9.如权利要求8所述的半导体器件，还包括：
沟道层，所述沟道层穿过形成在所述单元区中的所述绝缘图案和所述导电图案。
10.一种半导体器件，包括：
衬底；
子图案，所述子图案形成在所述衬底上；
导电图案，所述导电图案沿着所述子图案形成，其中，所述导电图案包括覆盖所述子图案的部分；以及
接触插塞，所述接触插塞与所述导电图案的所述部分连接。
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