JP2009505380A - 不連続な記憶要素群を含んだ電子デバイス - Google Patents

不連続な記憶要素群を含んだ電子デバイス Download PDF

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Abstract

電子デバイスは、トレンチ（22、23）内に位置する不連続な記憶要素群（64）を含んでいる。この電子デバイスはトレンチを含む基板（12）を有し、このトレンチは壁部及び底部を含み且つ基板の主表面から延在している。電子デバイスはまた、不連続な記憶要素群を含んでおり、その第１部分は少なくともトレンチ内にある。電子デバイスは更に第１のゲート電極を含んでおり、第１のゲート電極と第１のトレンチの壁部との間に、不連続な記憶要素群の部分の少なくとも一部が位置している。この電子デバイスは更に、第１のゲート電極及び基板の主表面の上に第２のゲート電極を含んでいる。

Description

本発明は電子デバイスに関し、より具体的には不連続な記憶要素群を含んだ電子デバイスに関する。
フローティングゲート型不揮発性メモリ（“ＦＧＮＶＭ”）は標準的なものとなっており、数多くの用途で広く使用されている。ＦＧＮＶＭのプログラム機構の最も一般的な３つの形式には、ファウラー−ノルドハイム・トンネリング、従来からのホットキャリア注入、及びソースサイド注入が含まれる。ファウラー−ノルドハイム・トンネリングは効率的であるが非常に低速である。効率は、フローティングゲート又は１つ以上のその他の記憶要素に入るキャリア数を、フローティング素子又はその他の記憶要素を有するメモリセルに入るキャリア数で割ることにより測定される。後者の数は、プログラム電流とプログラム時間との積を用いることによって近似され得る。
ホットキャリア注入は、従来からのホットキャリア注入とソースサイド注入とを含み得る。何れもホットキャリアの生成を必要とし、ホットキャリアの一部がフローティング素子又はその他の記憶要素に注入される。従来からのホットキャリア注入においては、フローティングゲートを用いるとき、メモリセルのチャネル領域に沿って電界が生成される。チャネル領域内で、電界はドレイン領域付近で最大となる。電界はチャネル領域内を流れるキャリアを加速させ、その結果、チャネル領域内でキャリアはドレイン領域付近で最も速く進行することになる。少量のキャリアはチャネル領域内のシリコン又は１つ以上のその他の原子と衝突し、高いエネルギーを有するそのキャリアがフローティングゲート又はその他の電荷格納要素の方へと向きを変えられる。制御ゲート電極によって生成される電界により、上記少量のホットキャリアの一部をフローティングゲートに注入することが促進される。従来からのホットキャリア注入は非効率的であり、大きいプログラム電流を有する。
ソースサイド注入は、ファウラー−ノルドハイム・トンネリングと従来からのホットキャリア注入との間の、効率及びプログラム電流に関するよく知られた折衷案である。ソースサイド注入を用いる場合、やはりホットキャリアが生成されるが、ホットキャリアの大部分は、チャネル領域の内のドレイン領域から空間的に離れた部分内で生成される。ソースサイド注入によってプログラムされるように設計されたメモリセルは問題がないわけではない。一般的に、このメモリセルは１つ以上の更なる臨界的（クリティカル）リソグラフィシーケンスを必要とし、結果としてメモリセルが大きくなる。
高密度のフローティングゲート型メモリは大量生産が困難になりつつある。ゲート誘電体層の厚さが薄くなるに連れ、ゲート誘電体層の厚みを貫通して延在するピンホール又はその他の欠陥の発生確率が増大している。このような欠陥は、基板とフローティングゲートとの間の電気的な短絡又はリークパスを生じさせ得るものである。電気的短絡又はリークパスはフローティングゲートの電圧に影響を及ぼすので、メモリセルはデータを保持できなくなることがある。ゲート誘電体層には二酸化シリコンに代えて１つ以上の材料が使用され得るが、このような材料は別の問題を抱えている。例えば、メモリセルにて使用されているその他の材料と相性の良い材料は、新たな設備を必要とし、製造コストを増大させてしまう。
本発明は、不連続な記憶要素群を含んだ電子デバイスを提供することを目的とする。
本発明の一実施形態に従った電子デバイスは、トレンチ内に位置する不連続な記憶要素を含むことができる。電子デバイスは、互いに空間的に隔てられた第１のトレンチ及び第２のトレンチを含んだ基板を有することが可能である。第１及び第２のトレンチの各々は、壁部と底部を含んでおり、基板の主表面から延在している。この電子デバイスはまた、不連続な記憶要素を含むことができ、不連続な記憶要素の第１部分は少なくとも第１のトレンチ内にあり、不連続な記憶要素の第２部分は少なくとも第２のトレンチ内にある。この電子デバイスは更に、不連続な記憶要素の第１部分上に位置する第１のゲート電極を含むことができ、第１のゲート電極の頂面は基板の主表面の下方に位置するようにされる。この電子デバイスは更に、不連続な記憶要素の第２部分上に位置する第２のゲート電極を含むことができ、第２のゲート電極の頂面は基板の主表面の下方に位置するようにされる。この電子デバイスはまた、第１のゲート電極、第２のゲート電極、又はこれらの組み合わせの上に位置する第３のゲート電極を含むことができる。また、ここで説明される実施形態は、この電子デバイスを形成するプロセスを含む。
電子デバイスは、ビット線、ゲート線又はこれらの何らかの組み合わせがトレンチ設計及び埋込ビット線を活用することが可能なメモリアレイを含むことができる。一実施形態において、選択ゲート線は制御ゲート線と比較して異なる数の行又は列のメモリセル群に電気的に接続されていてもよい。特定の一実施形態において、選択ゲート線は一行又は一列のメモリセル群に電気的に接続され、制御ゲート線は二行又は二列のメモリセル群に電気的に接続されていてもよい。他の一実施形態においては、同様の関係がビット線に対して存在していてもよい。更に他の一実施形態においては、選択ゲート線及び制御ゲート線は互いに対して実質的に垂直である。選択ゲート線は制御ゲート線と比較して異なる数の行又は列のメモリセル群に電気的に接続されていてもよい。特定の一実施形態において、選択ゲート線は一行又は一列のメモリセル群に電気的に接続され、制御ゲート線は二行又は二列のメモリセル群に電気的に接続されていてもよい。
限定ではなく例として、添付の図面を用いて本発明を説明する。当業者に認識されるように、図の中の要素は単純化及び明瞭化のために例示されたものであり、必ずしも縮尺通りに描かれてはいない。例えば、図の中の一部の要素の寸法は、本発明の実施形態のより良い理解の助けとなるよう、その他の要素に対して誇張されていることがある。
以下にて実施形態の詳細を説明する前に、幾つかの用語を定義あるいは明確化しておく。用語“不連続な記憶要素”は、電荷を格納することが可能な空間的に隔てられた物体を意味するものである。一実施形態において、実質的に全ての不連続な記憶要素が当初から形成され、互いに隔てられたままとされる。他の一実施形態においては、実質的に連続した材料層が形成された後に、不連続な記憶要素へと分離される。更に他の一実施形態においては、実質的に全ての不連続な記憶要素が当初から互いに隔てられて形成され、その後の形成中に、不連続な記憶要素の全てではなく一部が融合させられる。
用語“主表面”は、後にメモリアレイ内のメモリセルが形成される基板表面を意味するものである。主表面は、如何なる電子部品をも形成する前の元々の基板表面であってもよいし、メモリアレイ内のトレンチ又はその他の恒久的な構造が形成される表面であってもよい。例えば、メモリアレイはベース材料の上に位置するエピタキシャル層内に少なくとも部分的に形成されてもよく、周辺領域内（メモリアレイの外側）の電子部品はベース材料から形成されてもよい。この例においては、主表面はエピタキシャル層の頂面のことであり、ベース材料の元々の表面のことではない。
用語“スタック”は、電子的な機能をもたらす、複数の層、又は少なくとも１つの層及び少なくとも１つの構造（例えば、ナノ結晶）から成る複数の層・構造を意味するものである。例えば、不揮発性メモリスタックは、不揮発性メモリセルの少なくとも一部を形成するために使用される層群を含み得る。スタックは一層大きいスタックの一部であってもよい。例えば、不揮発性メモリスタックは、不揮発性メモリセル内に電荷を格納するために使用される電荷格納スタックを含み得る。
ここでは、用語“有する”、“有している”、“含む”、“含んでいる”又はこれらの如何なる変形も、非排他的に含有することに及ぶものである。例えば、要素リストを有するプロセス、方法、品目及び装置は、必ずしもそれらの要素に限定されるものではなく、明示的に列挙されていない、あるいはそのようなプロセス、方法、品目又は装置に本来備わっているその他の要素を含み得るものである。また、そうでないことを特に断らない限り、“又は（or）”は排他的ｏｒではなく包含的ｏｒである。例えば、Ａ又はＢは：Ａが真（あるいは存在する）且つＢが偽（あるいは存在しない）、Ａが偽（あるいは存在しない）且つＢが真（あるいは存在する）、及びＡ及びＢの双方が真（あるいは存在する）の何れによっても満たされる。
また、ここで説明される実施形態の範囲の明瞭化と該範囲の一般的意味を与えることとのため、“或る”（“a”又は“an”）の使用は、言及する１つ又は複数の品目を説明するために用いられる。故に、“或る”が使用されるときはいつも、その記載は１つ又は少なくとも１つを含むものとして読まれるべきであり、また、そうでないことが何らかの方法で意味されていることが明らかでない限り、単数形は複数形を含むものである。
別に定義されない限り、ここで使用される全ての技術用語及び科学用語は、本発明に係る当業者に一般的に理解されているものと同一の意味を有する。ここで言及される全ての出版物、特許出願、特許及びその他の参照文献は、参照することによりその全体がここに組み込まれる。矛盾が生じる場合には、定義を含め、この明細書が支配する。また、材料、方法及び例は単なる例示であり、限定的なものではない。
本発明のその他の特徴及び効果が、以下の詳細な説明と添付の特許請求の範囲とから明らかになるであろう。
ここで説明されない具体的な材料、処理行為及び回路に関する数多くの詳細事項は、従来と同様であり、半導体及びマイクロエレクトロニクスの技術の教科書及びその他の情報源にて見出され得るものである。
図１は、例えば集積回路などの電子デバイス10の一部を示す断面図を含んでいる。集積回路は、単体のメモリ、マイクロコントローラ、又はメモリを含むその他の集積回路とし得る。一実施形態において、電子デバイス10は不揮発性メモリ（“ＮＶＭ”）アレイ18を含み得る。図１にはＮＶＭメモリ18の一部が例示されている。基板12は、単結晶半導体ウェハ、半導体オンインシュレータウェハ、フラットパネルディスプレー（例えば、ガラス基板上のシリコン層）、又は半導体デバイスを形成するために従来から使用されているその他の基板を含み得る。図示されていないが、ＮＶＭアレイ18の外側の周辺領域において、基板の一部に浅溝（シャロートレンチ）フィールド分離が形成されていてもよい。必要に応じて、主表面13の一部上に位置するように後に形成されるゲート電極間のリーク電流を潜在的に低減するため、ＮＶＭアレイ18内の主表面13に沿って、基板12のドーピング濃度が従来からのドーピング処理を用いて高められてもよい。基板12上に保護層110が形成されることができる。保護層110はパッド層14とその上の酸化防止層16とを含み得る。保護層110は図示された層より多い、あるいは少ない層を有していてもよい。パッド層14と接触するように図示されている基板12の最も上側の表面は主表面13である。保護層110は、ＮＶＭアレイ18の製造が実質的に完了するまで、周辺領域上に残されたままにされ得る。一実施形態において、パッド層14は酸化物を含んでおり、酸化防止層16は窒化物を含んでいる。
ＮＶＭアレイ18内のトレンチが形成されるべき位置に開口を有するようにパターニングされたレジスト層（図示せず）が、従来からの技術によって基板12上に形成される。そして、保護層110の露出部分が従来からの技術によって除去され、主表面13が露出される。一実施形態において、パターニングされたレジスト層の除去に先立って、図２に示されるようにトレンチ22及び23が形成される。他の一実施形態においては、パターニングされたレジスト層が除去された後に、トレンチ22及び23が従来からの技術によって形成される。トレンチ22及び23は互いに空間的に隔てられており、主表面13から延在し、壁部及び底部を含んでいる。トレンチ22及び23の深さは、少なくとも部分的に、トレンチ22及び23に隣接して形成される１つ以上のメモリセルのチャネル長を決定する。一実施形態において、トレンチ22及び23の深さは約５０ｎｍから約５００ｎｍの範囲内である。特定の一実施形態においては、トレンチ22及び23は時間制御された異方性エッチングを用いて形成され、実質的に垂直な壁部が作り出される。一実施形態において、トレンチ22及び23は実質的に均一な深さを有している。
トレンチ22及び23の露出表面に沿って、図３に示されるように、絶縁層32が形成される。絶縁層32は実質的に共形（コンフォーマル）であってもよいし、そうでなくてもよい。一実施形態において、絶縁層32は酸化物、窒化物、酸窒化物、又はこれらの組み合わせを含み得る。一実施形態において、絶縁層32はイオン注入のスクリーンとして用いられ得る。特定の一実施形態においては、絶縁層32は、トレンチ22及び23内の基板12の露出部分を熱酸化することによって形成される。熱酸化は、エッチング誘起欠陥などの欠陥を除去し、トレンチ22及び23のコーナー部を丸める助けとなり、あるいはこれらの双方で有利となり得る。他の一実施形態（図示せず）においては、絶縁層32は堆積されてもよい。堆積された絶縁層32は、加工対象物（ワークピース）の実質的に全ての露出表面を覆うことになる。
トレンチ22及び23の底部にある基板12の部分にドーパントが導入され、図４及び５の上面図及び断面図に示されるように、ドープト領域52及び53が形成される。ドープト領域52は基板12内且つトレンチ22の下にあり、ドープト領域53は基板12内且つトレンチ23の下にある。ドープト領域52及び53はソース／ドレイン（“Ｓ／Ｄ”）領域であり、埋込ビット線として機能し得る。このドーパントはｐ型ドーパント（例えば、ボロン）又はｎ型ドーパント（例えば、リン又はヒ素）である。一実施形態において、このドーパントはイオン注入を用いて導入され得る。必要に応じての熱サイクルがドーパントを活性化するために実行され得る。他の一実施形態においては、後続の処理がドーパントを活性化することが可能な１つ以上の熱サイクルを有していてもよい。トレンチ22及び23の底部において、ドープト領域52及び53のドーピング濃度は約１×１０１９原子／ｃｍ３以上である。
そして、図６に示されるように、誘電体層62、不連続な記憶要素64及び誘電体層66を含む電荷格納スタック68が形成される。一実施形態において、絶縁層32は、トレンチ22及び23の壁部と底部とを含むトレンチ22及び23の露出表面への誘電体層62の形成に先立って除去されることができる。他の一実施形態においては、絶縁層32は誘電体層62の代わりに、あるいはそれと共に使用される。誘電体層62は酸化雰囲気又は窒化雰囲気を用いて熱成長されてもよいし、従来からの化学的気相堆積法、物理的気相堆積法、原子層堆積法、又はこれらの組み合わせを用いて堆積されてもよい。誘電体層62が熱成長される場合、この層はＮＶＭアレイ18のトレンチの外側には形成されない。誘電体層62が堆積される場合（図示せず）、この層はワークピースの実質的に全ての露出表面を覆うように堆積され得る。誘電体層62は、二酸化シリコン、窒化シリコン、酸窒化シリコン、高誘電率（“ｈｉｇｈ−ｋ”）材料（例えば、８を超える誘電率）、又はこれらの何らかの組み合わせから成る１つ以上の膜を含み得る。ｈｉｇｈ−ｋ材料には、ＨｆａＯｂＮｃ、ＨｆａＳｉｂＯｃ、ＨｆａＳｉｂＯｃＮｄ、ＨｆａＺｒｂＯｃＮｄ、ＨｆａＺｒｂＳｉｃＯｄＮｅ、ＨｆａＺｒｂＯｃ、ＺｒａＳｉｂＯｃ、ＺｒａＳｉｂＯｃＮｄ、ＺｒＯ２、その他のＨｆ含有若しくはＺｒ含有誘電体材料、これらの何れかがドープされたもの（ランタンドープ、ニオブドープなど）、又はこれらの何らかの組み合わせが含まれる。誘電体層62は約１ｎｍから約１０ｎｍの範囲内の厚さを有する。誘電体層62の厚さ及び材料の選択は、その電気特性を実質的に決定することになる。一実施形態において、この厚さ及び材料は、誘電体層62が１０ｎｍ未満の二酸化シリコン換算厚さを有するように選択される。
そして、不連続な記憶要素64がＮＶＭアレイ18上に形成される。一実施形態において、不連続な記憶要素64の一部は少なくともトレンチ22内にあり、不連続な記憶要素64の他の一部は少なくともトレンチ23内にある。個々の不連続な記憶要素64は実質的に、互いに物理的に隔てられている。不連続な記憶要素64は、例えばシリコン、窒化物若しくは金属含有材料などの電荷を格納することが可能な材料、電荷を格納することが可能な別の好適材料、又はこれらの何らかの組み合わせを含み得る。例えば、不連続な記憶要素64はシリコンナノ結晶又は金属ナノクラスターを含み得る。特定の一実施形態においては、アモルファスシリコンから成る実質的に連続した層が、基板12の露出表面を覆うように形成されてもよい。この実質的に連続した層は、当該層にシリコンナノ結晶を“球状形成（ball up）”させ得る、あるいはシリコンナノ結晶をその他の方法で形成させ得る熱条件又はその他の処理条件に晒される。不連続な記憶要素64は、アンドープのままであってもよいし、堆積中又は堆積後にドープされてもよい。一実施形態において、不連続な記憶要素64は、熱酸化プロセス中に悪影響を有意に受けない特性を有する１つ以上の材料から形成されてもよい。このような材料には、白金、パラジウム、イリジウム、オスミウム、ルテニウム、レニウム、インジウム錫、インジウム亜鉛、アルミニウム錫、又はこれらの何らかの組み合わせが含まれ得る。白金及びパラジウム以外のこれら材料の各々は、導電性の金属酸化物を形成し得る。一実施形態において、不連続な記憶要素64の各々は、何れの寸法においても約１０ｎｍ以下である。他の一実施形態においては、不連続な記憶要素64はそれより大きくてもよいが、連続した構造を形成するほど大きくは形成されない（すなわち、全ての不連続な記憶要素64は融合されない）。
そして、不連続な記憶要素64上に誘電体層66が形成される。誘電体層66は１つ以上の誘電体膜を含むことができ、これら誘電体膜は何れも熱成長されても堆積されてもよい。誘電体層66は、誘電体層62に関して説明された材料の何れか１つ又は複数を含むことができ、誘電体層62に関して説明された実施形態の何れかを用いて形成され得る。誘電体層66は誘電体層62と同一の組成を有していてもよいし、それとは異なる組成を有していてもよい。誘電体層66はまた、誘電体層62と同一の形成法を用いて形成されてもよいし、それとは異なる形成法を用いて形成されてもよい。
そして、図７に示されるように、導電層72がワークピースを覆うように形成される。導電層72は１つ以上の半導体含有膜又は金属含有膜を含み得る。一実施形態において、導電層72は化学的気相堆積プロセスによって堆積されたポリシリコン又はアモルファスシリコンを含んでいる。他の一実施形態においては、導電層72は１つ以上のその他の材料を含んでいてもよく、別のプロセスによって堆積されてもよい。導電層72は、特定の一実施形態においては堆積時にドープされ、他の特定の一実施形態においては堆積後にドープされる。導電層72の厚さは、ＮＶＭアレイ18内のトレンチを少なくとも実質的に充たすのに十分な厚さにされる。一実施形態において、導電層72の厚さは約５０ｎｍから約５００ｎｍの範囲内であり、完成したデバイスにおいて、導電層72がポリシリコン又はアモルファスシリコンを含む場合において導電層72の残存部は１×１０１９原子／ｃｍ３以上のドーパント濃度を有する。
主表面13の上に位置しトレンチ22及び23の外側に位置する導電層72の部分は、図８及び９に示されるように除去されることができる。なお、図８及びその他の上面図においては、ＮＶＭアレイ18内の造形物間の位置関係の理解を容易にするため、一部の誘電体層又は絶縁層は図示されていない。残存する材料が主表面13の下方に埋め込まれ且つトレンチ22及び23内に収められるように導電層72の更なる部分が除去され、それにより、主表面13の下方に位置する上面を各々が有するゲート電極92及び93が形成される。ゲート電極92はトレンチ22内にある不連続な記憶要素64の一部上に位置し、ゲート電極93はトレンチ23内にある不連続な記憶要素64の別の一部上に位置している。一実施形態において、ゲート電極92及び93の各々は、断面図から見てとれるように、実質的に長方形の形状を有している。特定の一実施形態においては、導電層72は当初の堆積時にはアンドープのポリシリコンであり、ゲート電極92及び93は、完成したデバイスにおいて１×１０１９原子／ｃｍ３以上の濃度を有することになるように、従来からの技術によってドープされる。他の一実施形態において、シリコンと反応してシリサイドを形成することが可能な材料が、ゲート電極92及び93上に形成され、金属シリサイドを形成するように反応させられる。このような材料には、Ｔｉ、Ｔａ、Ｃｏ、Ｗ、Ｍｏ、Ｚｒ、Ｐｔ、その他の好適材料、又はこれらの何らかの組み合わせが含まれ得る。
特定の一実施形態においては、導電層72の一部の除去は、酸化防止層16を露出させるように従来からの技術を用いて研磨した後に、時間制御されたエッチングを行うことによって達成される。他の一実施形態においては（図示せず）、この除去は研磨を用いずにエッチングプロセスによって達成される。他の一実施形態においては、主表面13とゲート電極92及び93の頂部との間の高低差であるリセスは、トレンチ22及び23の深さの２０％と８０％との間である。
ＮＶＭアレイ18内の保護層110の残存部分は、図１０に示されるように、従来からの技術によって除去される。一実施形態において、パッド層14は酸化物層であり、不連続な記憶要素64の下をエッチング（アンダーカット）するウェットエッチングによって除去され、不連続な記憶要素64が洗い流されることが可能にされる。他の一実施形態においては（図示せず）、不連続な記憶要素64が露出されるように誘電体層66の露出部分が除去され、その後、不連続な記憶要素64が、それを導電性から電気絶縁性に変化させる更なる処理に掛けられる。特定の一実施形態においては、不連続な記憶要素64はシリコン結晶であり、二酸化シリコンを形成するように酸化される。一実施形態において、プロセスのこの時点において、主表面13上に、あるいはゲート電極92及び93の頂部より上方のトレンチ22及び23の壁部に沿って、不連続な記憶要素64は存在していない。
そして、図１１に示されるように、ゲート誘電体部分112及びゲート間誘電体部分114及び115を含む絶縁層がＮＶＭアレイ18上に形成される。この絶縁層は１つ以上の誘電体膜を含むことができ、これら誘電体膜は何れも熱成長されても堆積されてもよい。この絶縁層は、誘電体層62に関して説明された材料の何れか１つ又は複数を含むことができ、誘電体層62に関して説明された実施形態の何れかを用いて形成され得る。この絶縁層は誘電体層62と同一の組成を有していてもよいし、それとは異なる組成を有していてもよい。この絶縁層はまた、誘電体層62と同一の形成法を用いて形成されてもよいし、それとは異なる形成法を用いて形成されてもよい。ゲート間誘電体部分114及び115の厚さは、メモリセルのチャネル領域内の電界に影響を及ぼす。この電界は、ソースサイド注入を可能にするために、各メモリセルのチャネル領域内で最も大きい電界変化をもたらすように設計される。一実施形態において、ゲート間誘電体部分114及び115の厚さは約１０ｎｍから約３０ｎｍの範囲内である。
図１２に示されるように、ＮＶＭアレイ18上に導電層122が形成される。導電層122は１つ以上の半導体含有膜又は金属含有膜を含み得る。一実施形態において、導電層122はドープされたポリシリコンである。他の一実施形態においては、導電層122は金属含有材料から形成される。一実施形態において、導電層122の厚さは約２０ｎｍから約３００ｎｍの範囲内である。他の一実施形態においては、導電層122は、それがポリシリコン又はアモルファスシリコンを含む場合において、約１×１０１９原子／ｃｍ３以上のドーパント濃度を有する。
導電層122は、図１３に示されるように、ゲート電極を含む導電性配線132及び133を形成するように、従来からの技術を用いてエッチングすることによってパターニングされる。導電性配線132及び133は、少なくとも部分的に、トレンチ22、トレンチ23、ＮＶＭアレイ18内の１つ以上のその他のトレンチ（図示せず）、又はこれらの何らかの組み合わせの内部に位置し得る。一実施形態において、導電性配線132及び133の長手方向はＮＶＭアレイ18内のトレンチ22及び23の長手方向に対して実質的に垂直である。必要に応じて、シリコンと反応してシリサイドを形成することが可能な材料（例えば、Ｔｉ、Ｔａ、Ｃｏ、Ｗ、Ｍｏ、Ｚｒ、Ｐｔ、その他の好適材料、又はこれらの何らかの組み合わせ）が、導電性配線132及び133上に形成され、金属シリサイドを形成するように反応させられる。他の一実施形態においては、導電性配線132及び133は、ＮＶＭアレイ18のワード線として使用されることができ、その部分群は複数のビットセルのゲート電極として機能する。必要に応じて、導電性配線132及び133に隣接して側壁スペーサが形成されてもよい。
一実施形態において、ＮＶＭアレイ18は実質的に完成されている。一実施形態において、ＮＶＭアレイ18の導電性部分にアクセスするための周辺電気接続（図示せず）が形成される。基板12の周辺領域上に位置する保護層110は除去されることができ、ＮＶＭアレイ18上には、周辺領域内での部品製造中にＮＶＭアレイ18を保護し得る別の保護層（図示せず）が形成されることができる。実質的に完成された電子デバイスを形成するために処理が続けられ得る。１つ以上の絶縁層、１つ以上の導電層、及び1つ以上の封止層が、１つ又は複数の従来からの技術を用いて形成される。
他の一実施形態においては、異なるＮＶＭアレイ18のレイアウト及び相互接続スキームが用いられてもよい。この実施形態においては、全てのＮＶＭアレイ18上への導電層122の形成（図１２）までのプロセスが、先述の何れかの実施形態を用いて実行され得る。
導電層122は、図１４に示されるように、導電性配線142乃至145を形成するようにパターニングされ且つエッチングされることができる。導電性配線142乃至145はＮＶＭアレイ18のワード線として機能し得る。導電性配線142乃至145の長手方向はトレンチ22及び23の長手方向に対して実質的に平行である。一実施形態において、導電性配線142乃至145の部分群はトレンチ22及び23の凹部（リセス）内に位置し得る。導電性配線142乃至145の組成及び形成方法は、導電性配線132及び133の形成に関して説明されたものの何れでもよい。必要に応じて、導電性配線132乃至145に隣接して側壁スペーサ146が形成されてもよい。
そして、図１５に示されるように、導電性配線142乃至145の部分群とゲート誘電体部分112の部分群（図１５には図示せず）とを露出させるようにパターニングされたレジスト層156がワークピース上に形成される。一実施形態において、パターニングされたレジスト層156内の開口は、後にビット線が形成されることになる位置に実質的に対応している。図１５に示されるように、ドープト領域154を形成するために基板12の部分群にドーパントが導入される。このドーパントはｐ型ドーパント（例えば、ボロン）又はｎ型ドーパント（例えば、リン又はヒ素）である。一実施形態において、このドーパントはイオン注入を用いて導入され得る。その後、パターニングされたレジスト層156は従来からの技術によって除去される。一実施形態において、注入されたドーパントは後の１つ以上の熱サイクルによって活性化される。この１つ以上の熱サイクルは、例えば酸化、堆積、アニール、押し込み、又は異なる注入ドーパントの活性化など、異なる主目的を果たすためのものであってもよい。一実施形態において、ドープト領域154の各々は約１×１０１９原子／ｃｍ３以上のドーパント濃度を有する。特定の一実施形態においては、ドープト領域154は完成されたデバイスにおいてＳ／Ｄ領域としての役割を果たす。
一実施形態において、ＮＶＭアレイ18は電気接続を除いて、この段階で実質的に完成されている。基板12の周辺領域上にある保護層110の残存部分（図１５には図示せず）が除去され、ＮＶＭアレイ18上には、周辺領域内での部品製造中にＮＶＭアレイ18を保護し得る別の保護層（図示せず）が形成されることができる。周辺領域内での部品製造は１つ以上の従来からの技術を用いて行われ得る。周辺領域内での部品製造が実質的に完了した後、ＮＶＭアレイ18上の保護層は除去されることができる。
図１６及び１７に示されるように、実質的に完成された電子デバイスを形成するために処理が続けられる。図１７を参照するに、従来からの技術によってワークピース上に層間誘電体層152が形成される。層間誘電体層152は、ドープト領域154まで延在する、また図１６及び１７には示されていないＮＶＭアレイ18のその他の部分まで延在するコンタクト開口を形成するためにパターニングされる。層間誘電体層152は、例えば酸化物、窒化物、又はこれらの組み合わせなどの絶縁材料を含み得る。具体的な一実施形態においては、コンタクト開口を形成するために異方性エッチングが使用される。
そして、導電性プラグ162と導電性配線164及び165とが形成される。導電性配線164及び165の長手方向は、図１６に示されるように、導電性配線142乃至145の長手方向に対して実質的に垂直である。一実施形態において、導電性配線164及び165はＮＶＭアレイ18のビット線であり、導電性プラグ162はビット線のコンタクトである。図１６を参照するに、基板12の部分群は導電性配線164及び165間にあるように示されている。図１６には示されていないが、ドープト領域154は基板12の部分群の間の導電性配線164及び165の下にも位置している。
一実施形態において、導電性プラグ162は導電性配線164及び165に先立って形成される。特定の一実施形態においては、導電層（図示せず）が層間誘電体層152を覆うように形成され、その中のコンタクト開口を実質的に充填する。この導電層のうちの、コンタクト開口の外側に位置する部分が除去され、導電性プラグ162が形成される。一実施形態においては従来からの化学機械研磨処理が行われてもよく、他の一実施形態においては従来からのエッチングプロセスが行われてもよい。
そして、別の絶縁層（図示せず）が堆積され、後に導電性配線164及び165が形成されるところにトレンチを形成するようにパターニングされる。ＮＶＭアレイ18内の位置、ＮＶＭアレイ18の外側の位置、又はこれらの組み合わせの位置に、その他のトレンチが形成されることも可能である。一実施形態において、別の導電層が層間誘電体層152上に形成され、絶縁層内のトレンチを実質的に充填する。この導電層のうちの、絶縁層内のトレンチの外側に位置する部分が除去され、導電性配線164及び165が形成される。一実施形態においては従来からの化学機械研磨処理が行われてもよく、他の一実施形態においては従来からのエッチングプロセスが行われてもよい。図１６及び１７には示されていないが、この絶縁層は導電性配線164及び165と実質的に同一の高さに位置し得る。他の一実施形態においては（図示せず）、導電性プラグ162と導電性配線164及び165とは、従来からのデュアルインレイド（dual-inlaid）プロセスを用いて同時に形成される。
導電性プラグ162と導電性配線164及び165とは、同一の導電性材料を含んでいてもよいし、異なる導電性材料を含んでいてもよい。導電性プラグ162と導電性配線164及び165との各々は、ドープトシリコン、タングステン、タンタル、窒化チタン、窒化タンタル、アルミニウム、銅、別の好適な導電性材料、又はこれらの何らかの組み合わせを含み得る。特定の一実施形態においては、導電性プラグ162はタングステンを含んでおり、導電性配線164及び165は銅を含んでいる。必要に応じてのバリア層、接着層、又はこれらの組み合わせが、対応する導電層（例えば、導電性プラグ162のタングステン、導電性配線164及び165の銅）に先立って形成されてもよい。必要に応じてのキャップ層（例えば、金属含有窒化物）が、導電性配線164及び165内の銅を封止するために用いられてもよい。
他の一実施形態においては（図示せず）、１つ又は複数の更なる相互接続階層を形成するために、更なる絶縁層及び導電層が形成・パターニングされることができる。最後の相互接続階層が形成された後、ＮＶＭアレイ18及び周辺領域を含めて、基板12上にパッシベーション層172が形成される。パッシベーション層172は、例えば酸化物、窒化物、酸窒化物、又はこれらの組み合わせ等の１つ以上の絶縁膜を含み得る。
他の一実施形態においては、更に異なるＮＶＭアレイ18のレイアウト及び相互接続スキームが用いられてもよい。この実施形態においては、導電性配線132及び133の形成（図１３）までのプロセスが、図１乃至１３に関して先述された何れかの実施形態を用いて実行され得る。一実施形態において、基板12の周辺領域上に位置する保護層110の残存部分（図示せず）は除去されることができ、ＮＶＭアレイ18上には、周辺領域内での部品製造中にＮＶＭアレイ18を保護し得る別の保護層（図示せず）が形成されることができる。周辺領域内での部品製造は１つ以上の従来からの技術を用いて行われ得る。周辺領域内での部品製造が実質的に完了した後、ＮＶＭアレイ18上の保護層は除去されることができる。
一実施形態において、残りのプロセスは周辺領域及びＮＶＭアレイ18に対して実質的に同時に行われ得る。導電性配線132及び133と、ＮＶＭアレイ18及び周辺領域内のゲート電極を含むその他の導電性配線との形成後、図１８に示されるように、導電性配線132と133との間の、トレンチ22及び23の外側且つそれらに隣接する位置にドープト領域182を形成するために、基板12にドーパントが導入される。ドープト領域182は、ドープト領域154に関して説明された材料の何れか１つ又は複数を含むことができ、ドープト領域154に関して説明された実施形態の何れかを用いて形成され得る。ドープト領域182はドープト領域154と比較して同一の組成を有していてもよいし、異なる組成を有していてもよい。ドープト領域182はまた、ドープト領域154と比較して同一の形成法を用いて形成されてもよいし、異なる形成法を用いて形成されてもよい。ドープト領域182を形成することに用いられる個々の行為群の前、後、あるいは間に、必要に応じて、導電性配線132及び133に隣接してスペーサ（図示せず）が形成されてもよい。具体的な一実施形態においては、他の実施形態に関して先述されたように、必要に応じての側壁スペーサが形成され得る。一実施形態において、ドープト領域182は完成されたデバイスにおいてＳ／Ｄ領域としての役割を果たす。特定の一実施形態においては、ドープト領域182の各々は約１×１０１９原子／ｃｍ３以上のドーパント濃度を有する。必要に応じて、従来からの技術を用いて、金属シリサイドが導電性配線132及び133とドープト領域182との部分から形成され得る。
そして、層間誘電体層152の形成及びパターニングに関して先述された実施形態の何れかを用いて、図１９及び２０に示されるように、層間誘電体層152が堆積され、コンタクト開口を形成するためにパターニングされる。コンタクト開口の位置は、コンタクト開口がドープト領域182まで延在していた先の実施形態と比較して変えられている。
図１９及び２０を参照するに、層間誘電体層152は先述のようにして形成されることができる。導電性プラグ192は、導電性プラグ162に関して説明された実施形態の何れかを用いて形成される。導電性プラグ192の位置は、導電性プラグ162に関して示された位置とは異なっている。
図１９及び２０を参照するに、その後、絶縁層193が層間誘電体層152及び導電性プラグ192上に堆積され、後に導電性配線194乃至196が形成されることになるところにトレンチを形成するようにパターニングされる。ＮＶＭアレイ18内の位置、ＮＶＭアレイ18の外側の位置、又はこれらの組み合わせの位置に、その他のトレンチが形成されることも可能である。そして、導電性配線164及び165に関して説明された何れかの実施形態を用いて、導電性配線194乃至196が形成される。導電性配線194乃至196はＮＶＭアレイ18内のビット線としての役割を果たす。導電性プラグ192と導電性配線194乃至196との位置は、それぞれ、導電性プラグ162と導電性配線164及び165に関して示された位置とは異なっている。導電性配線194乃至196の方向は、導電性配線164及び165の方向とは異なっている。導電性配線194乃至196の長手方向は、図１９に示されるように、導電性配線132及び133の長手方向に対して実質的に垂直である。
他の一実施形態においては（図示せず）、更なる相互接続階層を形成するために、更なる絶縁層及び導電層が形成・パターニングされることができる。最後の相互接続階層が形成された後、ＮＶＭアレイ18及び周辺領域を含めて、基板12上にパッシベーション層172が形成される。パッシベーション層172は、例えば酸化物、窒化物、酸窒化物、又はこれらの組み合わせ等の１つ以上の絶縁膜を含み得る。
他の一実施形態においては、更に異なるＮＶＭアレイ18のレイアウト及び相互接続スキームが用いられてもよい。このレイアウト及び相互接続スキームは、導電性配線194乃至196ではなく仮想接地アレイ技術が用いられることを除いて、図１乃至１３、及び図１８乃至２０にて示された実施形態と同様である。このレイアウト及び編成は、図２１乃至２４に関する以下の説明により一層と明らかになる。
図４及び５に類似した図２１及び２２に示されるように、プロセスの比較的早い段階で、保護層110内に開口210が形成され、基板12の主表面13に沿ってトレンチ22及び23の外部にドープト領域214、215及び216が形成される。開口210とドープト領域214、215及び216とは、１つ又は複数の従来からの技術を用いて形成され得る。開口210は、トレンチ22及び23を形成する前に形成されてもよいし、その後に形成されてもよい。例えば、保護層110内の全ての開口は実質的に同時に形成されてもよい。開口210の下にトレンチが形成されることを実質的に防止するため、開口210を覆うようにマスク（図示せず）が形成され得る。このマスクはトレンチ22及び23の形成後に除去される。他の一実施形態においては、トレンチ22及び23が形成された後に、開口210を覆うように異なるマスク（図示せず）が形成されてもよく、この異なるマスクは開口210の形成後に除去される。図３に関して説明された実施形態と同様にして、開口210の底部に沿って絶縁層32が形成され得る。
ドープト領域214、215及び216は、ドープト領域52及び53に関して説明された実施形態の何れか１つ又は複数を用いて形成されることができる。ドープト領域214、215及び216のドーパント種、濃度、分布及び形成法は、ドープト領域52及び53と比較して同一であってもよいし、異なっていてもよい。一実施形態において、ドープト領域214、215及び216はドープト領域52及び53と実質的に同時に形成され得る。ドープト領域52、53、214、215及び216の各々は、互いに対して実質的に平行な方向の長さを有しており、埋込ビット線として機能し得る。ドープト領域52及び53は、ドープト領域214、215及び216と比較して、基板12内の一層深い位置にある。
更に他の一実施形態においては（図示せず）、開口210は形成されない。その代わりに、トレンチ22及び23の形成後、ＮＶＭアレイ18内の保護層110の残存部分が除去され、その後、絶縁層32が形成される。ドープト領域214、215及び216は、ドープト領域52及び53の形成時に形成されることができ、トレンチ22及び23の壁部まで延在し得る。
ドープト領域52、53、214、215及び216が上述の実施形態の何れか１つ又は組み合わせを用いて形成された後、図６乃至１３に関して説明された実施形態の何れか１つ又複数を用いて処理が続けられる。図２３及び２４は、ＮＶＭアレイ18の形成が実質的に完了したときのＮＶＭアレイ18の一部を示している。図１９及び２０の導電性配線194乃至196と比較するに、ドープト領域214乃至216は導電性配線194乃至196に代えて使用されることができる。
一実施形態において、ＮＶＭアレイ18の導電性部分にアクセスするための周辺電気接続（図示せず）が形成される。基板12の周辺領域上に位置する保護層110は除去されることができ、ＮＶＭアレイ18上には、周辺領域内での部品製造中にＮＶＭアレイ18を保護し得る別の保護層（図示せず）が形成されることができる。実質的に完成された電子デバイスを形成するために処理が続けられ得る。１つ以上の絶縁層、１つ以上の導電層、及び1つ以上の封止層が、１つ又は複数の従来からの技術を用いて形成される。
他の一実施形態においては、更に異なるＮＶＭアレイ18のレイアウト及び相互接続スキームが用いられてもよい。このレイアウト及び相互接続スキームは、トレンチ22及び23間に複数のビット線が存在し、ビット線と、ビット線の下のドープト領域の一部のみとの間に電気接続が設けられることを除いて、図１乃至１３、及び図１８乃至２０にて示された実施形態と同様である。このレイアウト及び編成は、図２５乃至２９に関する以下の説明により一層と明らかになる。
この実施形態においては、導電性配線132及び133の形成（図１３）までのプロセスは、図１乃至１３に関して説明された何れかの実施形態を用いて行われることができる。一実施形態において、図２５に示されるように、設計ルールに一致したビット線及びコンタクトの適切な形成を可能にするように、トレンチ22及び23の間隔が拡げられてもよい。他の一実施形態においては、基板12の周辺領域上に位置する保護層110の残存部分（図示せず）は除去され、ＮＶＭアレイ18上に、周辺領域内での部品製造中にＮＶＭアレイ18を保護し得る別の保護層（図示せず）が形成されることができる。周辺領域内での部品製造は１つ以上の従来からの技術を用いて行われ得る。周辺領域内での部品製造が実質的に完了した後、ＮＶＭアレイ18上の保護層は除去されることができる。
図２６に示されるような導電性配線132、133とドープト領域222との形成は、図１８に示された導電性配線132及び133とドープト領域182とに関して説明された実施形態の何れかを用いて行われることができる。そして、図２７及び２８に示されるように、層間誘電体層152の形成及びパターニングに関して説明された実施形態の何れかを用いて、層間誘電体層152が形成され、コンタクト開口を形成するようにパターニングされる。コンタクト開口の位置は、該コンタクト開口がドープト領域222まで延在するように変えられている。
図２７及び２８を参照するに、導電性プラグ192及び導電性配線194乃至196に関して説明された何れかの実施形態を用いて、導電性プラグ232及び導電性配線234乃至237が形成される。導電性配線234乃至237はＮＶＭアレイ18内のビット線としての役割を果たす。導電性プラグ232及び導電性配線234乃至237の位置は、それぞれ、導電性プラグ192及び導電性配線194乃至196に関して示された位置とは異なっている。導電性配線234乃至237の方向は、導電性配線194乃至196の方向と実質的に同一である。導電性配線234乃至237の長手方向は、図２７に示されるように、導電性配線132及び133の長手方向に対して実質的に垂直である。導電性配線194乃至196とは異なり、導電性配線234乃至237の各々は、下に位置するドープト領域222の一部のみに対して、導電性プラグ232を介した電気接続を有している。特定の一実施形態においては、下に位置するドープト領域222への電気接続は、導電性配線235と導電性配線236との間で交互にされている。図２７を参照するに、導電性配線235は中央の行のドープト領域222に電気的に接続されており、導電性配線236は頂部及び底部の行のドープト領域222に電気的に接続されている。
他の一実施形態においては（図示せず）、更なる相互接続階層を形成するために、更なる絶縁層及び導電層が形成・パターニングされることができる。最後の相互接続階層が形成された後、ＮＶＭアレイ18及び周辺領域を含めて、基板12上にパッシベーション層172が形成される。パッシベーション層172は、例えば酸化物、窒化物、酸窒化物、又はこれらの組み合わせ等の１つ以上の絶縁膜を含み得る。
他の代替的な一実施形態においては、トレンチ22及び23内のゲート電極は、側壁スペーサと同様な形状を有していてもよい。このプロセスは図６に示されたワークピースから開始し得る。導電層252は図２９に示されるように堆積されることができる。一実施形態において、導電層252は比較的薄い、実質的にコンフォーマルな層である。導電層252は、導電層72に関して説明された何れか１つ又は複数の実施形態を用いて形成され得る。導電層252の厚さはＮＶＭアレイ18内のトレンチ構造22及び23を充たすには不十分な厚さにされる。一実施形態において、導電層252の厚さは約１０ｎｍから約１００ｎｍの範囲内である。
そして、導電層252の異方性エッチングにより、図３０に示されるゲート電極262及び263が形成される。形成されるとき、ゲート電極262及び263はトレンチ22及び23内で、実質的に側壁スペーサの形状を有する。上面図は示されていないが、ゲート電極262及び263は環状の形状をしており、ゲート電極262及び263の各々はトレンチ22及び23の周囲に沿っている。故に、各々のトレンチ22及び23内にあり、湾曲面で対向し合っている各ゲート電極の空間的に隔てられた左側部分及び右側部分は互いに接続されている。そして、ＮＶＭアレイ18の処理はその他の実施形態に関して説明されたようにして完了され得る。一実施形態においては、導電性配線132及び133が形成されるとき、形成される導電性配線132及び133間に予期せぬ電気接続又はリークパスが形成される虞を低減するために、更なる等方性エッチング部分が使用されてもよい。
この明細書を読むことにより当業者に認識されるように、基板12のドーピング部分に関して数多くの変更が為され得る。ＮＶＭアレイ18内のメモリセルのソース／ドレイン領域の少なくとも一部であるドープト領域は、基板12とは反対の導電型を有する。図示された基板12の部分は１つ又は複数のウェル領域内にあってもよいし、そうでなくてもよい。このウェル領域は、周辺領域内（ＮＶＭアレイ18の外側）の１つ又は複数のウェル領域とは異なっていてもよい。降伏電圧、抵抗率、閾値電圧、ホットキャリア生成、１つ以上のその他の電気特性、又はこれらの何らかの組み合わせに影響を及ぼし得るような異なるドーピングが行われてもよい。当業者は、自身のニーズと願望とを満たすドーピング特性を有する電子デバイスを形成することができるであろう。
ＮＶＭアレイ18は上述されたレイアウトの何れかを用いたメモリセルを含み得る。以下にて、ＮＶＭアレイ18内のメモリセルがどのようにして電気的に設定・プログラムされ得るかを一層十分に示すために、回路図とその物理的な実施形態との相互参照について説明する。
図３１は、図３２に示される実施形態に関して説明される回路図である。メモリセル2711、2712、2721及び2722はＮＶＭアレイ18内で図３１に示されるように置かれている。図において、“ＢＬ”はビット線、“ＧＬ”はゲート線、“ＣＧ”は制御ゲート線、そして“ＳＧ”は選択ゲート線のことである。バイアス条件に応じて、ＧＬはＣＧ又はＳＧとなり得る。
図３１を参照するに、ＢＬ１（2762）はメモリセル2711のＳ／Ｄ領域及びメモリセル2721のＳ／Ｄ領域に電気的に接続されている。ＢＬ２（2764）はメモリセル2711及び2721の他方のＳ／Ｄ領域、並びにメモリセル2712のＳ／Ｄ領域及びメモリセル2722のＳ／Ｄ領域に電気的に接続されている。ＢＬ３（2766）はメモリセル2712及び2722の他方のＳ／Ｄ領域に電気的に接続されている。ＧＬ１（2742）はメモリセル2711のゲート電極及びメモリセル2721のゲート電極に電気的に接続されている。ＧＬ２（2744）はメモリセル2711及び2721の他方のゲート電極、並びにメモリセル2712のゲート電極及びメモリセル2722のゲート電極に電気的に接続されている。ＧＬ３（2746）はメモリセル2712及び2722の他方のゲート電極に電気的に接続されている。ＳＧ１（2702）はメモリセル2711の選択ゲート電極及びメモリセル2712の選択ゲート電極に電気的に接続されている。ＳＧ２（2704）はメモリセル2721の選択ゲート電極及びメモリセル2722の選択ゲート電極に電気的に接続されている。メモリセル2711は電荷格納領域27110及び27111を含んでいる。メモリセル2712は電荷格納領域27120及び27121を含んでいる。メモリセル2721は電荷格納領域27210及び27211を含んでいる。メモリセル2722は電荷格納領域27220及び27221を含んでいる。
図３２は、メモリセル2711及び2712を含む行に対応するＮＶＭアレイ18の一部についての物理的な実施形態を示している。図３２は、回路図で使用されている参照符号が用いられていることを除いて、図１２と実質的に同一である。
メモリセル2711及び2712の電荷格納領域が図３１及び３２に示されている。メモリセル2711は電荷格納領域27110及び27111を含んでおり、メモリセル2712は電荷格納領域27120及び27121を含んでいる。メモリセル2721及び2722は同様の電荷格納領域を含んでいるが、それらの電荷格納領域は図３１においては具体的に特定されていない。電荷格納領域の意義は、以下の電子デバイスの動作に関する対応する記載を読むことにより当業者に明らかになる。
図３３は、図３１に示されたメモリセル群の動作電圧の一部を含む表である。“ＰＧＭ”はプログラムを意味している。“ＲＥＡＤ”は読み出しを意味している。電荷格納領域27110及び27111の参照は、メモリセル2711を参照するものであり、より具体的には、それぞれ、メモリセル2711の左側のゲート電極及び右側のゲート電極の不連続な記憶要素をプログラムすること又は読み出すことを参照するものである。図３３の表及びこの出願に含まれるその他の表には多数の電圧が与えられているが、その他の電圧も使用され得る。電圧の絶対値は物理的なパラメータとともに変わるものであるので、これらの電圧の絶対値より、相対値及びこれらの電圧の間の比の方が大きい意味を有する。
図３１に示された全てのメモリセルは、基板12とメモリセルのゲート電極との間に約１２Ｖから１６Ｖの範囲内の電位差を作り出すことによって消去されることが可能である。一実施形態において、消去は基板12（又は、その中のウェル領域）を約＋７Ｖに置き、ゲート線を−７Ｖに置き、且つビット線を電気的なフローティングにさせることによって実行され得る。ＳＧ１及びＳＧ２は−７Ｖに置かれてもよいし、電気的なフローティングにされてもよい。他の一実施形態においては、消去は基板12（又は、その中のウェル領域）を約−７Ｖに置き、ゲート線を＋７Ｖに置き、且つビット線を電気的なフローティングにさせることによって実行され得る。なお、基板12及びゲート線に使用される電圧は、０Ｖに関して対称である必要はない。例えば、＋５Ｖと−９Ｖとの組み合わせが使用されてもよい。この明細書を読むことにより、当業者は、自身のニーズと願望とを満たすような消去用電圧の組を決定することができるであろう。
図３４は、図３５に示される実施形態に関して説明される回路図である。メモリセル3011、3012、3013、3014、3021、3022、3023及び3024はＮＶＭアレイ18内で図３４に示されるように置かれている。
図３４を参照するに、ＢＬ１（3062）はメモリセル3011、3012、3013及び3014のＳ／Ｄ領域に電気的に接続されている。ＢＬ２（3064）はメモリセル3021、3022、3023及び3024のＳ／Ｄ領域に電気的に接続されている。ＢＬ３（3066）はメモリセル3011、3012、3021及び3022の他方のＳ／Ｄ領域に電気的に接続されている。ＢＬ４（3068）はメモリセル3013、3014、3023及び3024の他方のＳ／Ｄ領域に電気的に接続されている。ＣＧ１（3082）はメモリセル3011、3012、3021及び3022の制御ゲート電極に電気的に接続されている。ＣＧ２（3084）はメモリセル3013、3014、3023及び3024の制御ゲート電極に電気的に接続されている。ＳＧ１（3002）はメモリセル3011及び3021の選択ゲート電極に電気的に接続され、ＳＧ２（3004）はメモリセル3012及び3022の選択ゲート電極に電気的に接続されている。ＳＧ３（3006）はメモリセル3013及び3023の選択ゲート電極に電気的に接続され、ＳＧ４（3008）はメモリセル3014及び3024の選択ゲート電極に電気的に接続されている。ビットセル3011は電荷格納領域30111を含んでいる。ビットセル3012は電荷格納領域30121を含んでいる。ビットセル3013は電荷格納領域30131を含んでいる。ビットセル3014は電荷格納領域30141を含んでいる。ビットセル3021は電荷格納領域30211を含んでいる。ビットセル3022は電荷格納領域30221を含んでいる。ビットセル3023は電荷格納領域30231を含んでいる。ビットセル3024は電荷格納領域30241を含んでいる。
図３４に示されるように、ＳＧ１（3002）、ＳＧ２（3004）、ＳＧ３（3006）及びＳＧ４（3008）の各々は、１つの列のメモリセルにのみ電気的に接続されている。ＣＧ１（3082）及びＣＧ２（3084）の各々は、１つより多い列のメモリセルに電気的に接続されており、より具体的には、２つの列のメモリセルに電気的に接続されている。
図３５は、メモリセル3011、3012、3013及び3014を含む行に対応するＮＶＭアレイ18の一部についての物理的な実施形態を示している。図３５は、回路図で使用されている参照符号が用いられていることを除いて、図１７と実質的に同一である。図３６は、図３４に示されたメモリセル群の動作電圧の一部を含む表である。例示的な一実施形態において、メモリセル3012の電荷格納領域30121がプログラムされる。
図３４に示された全てのメモリセルは、基板12とメモリセルのゲート電極との間に約１２Ｖから１６Ｖの範囲内の電位差を作り出すことによって消去されることが可能である。一実施形態において、消去は基板12（又は、その中のウェル領域）を約＋７Ｖに置き、ゲート線を−７Ｖに置き、且つビット線を電気的なフローティングにさせることによって実行され得る。ＳＧ１及びＳＧ２は−７Ｖに置かれてもよいし、電気的なフローティングにされてもよい。他の一実施形態においては、消去は基板12（又は、その中のウェル領域）を約−７Ｖに置き、ゲート線を＋７Ｖに置き、且つビット線を電気的なフローティングにさせることによって実行され得る。なお、基板12及びゲート線に使用される電圧は、０Ｖに関して対称である必要はない。例えば、＋５Ｖと−９Ｖとの組み合わせが使用されてもよい。この明細書を読むことにより、当業者は、自身のニーズと願望とを満たすような消去用電圧の組を決定することができるであろう。
図３７は、図３８に示される実施形態に関して説明される回路図である。メモリセル3311、3312、3313、3314、3321、3322、3323及び3324はＮＶＭアレイ18内で図３４に示されるように置かれている。
図３７を参照するに、ＢＬ１（3362）はメモリセル3311のＳ／Ｄ領域及びメモリセル3321のＳ／Ｄ領域に電気的に接続されている。ＢＬ２（3364）はメモリセル3311及び3321の他方のＳ／Ｄ領域、並びにメモリセル3312及び3322のＳ／Ｄ領域に電気的に接続されている。ＢＬ３（3366）はメモリセル3312及び3322の他方のＳ／Ｄ領域、並びにメモリセル3313及び3323のＳ／Ｄ領域に電気的に接続されている。ＢＬ４（3368）はメモリセル3313及び3323の他方のＳ／Ｄ領域、並びにメモリセル3314及び3324のＳ／Ｄ領域に電気的に接続されている。ＢＬ５（3369）はメモリセル3314及び3324の他方のＳ／Ｄ領域に電気的に接続されている。ＣＧ１（3382）はメモリセル3311、3312、3321及び3322の制御ゲート電極に電気的に接続されている。ＣＧ２（3384）はメモリセル3313、3314、3323及び3324の制御ゲート電極に電気的に接続されている。ＳＧ１（3302）はメモリセル3311、3312、3313及び3314の選択ゲート電極に電気的に接続されている。ＳＧ２（3304）はメモリセル3321、3322、3323及び3324の選択ゲート電極に電気的に接続されている。ビットセル3311は電荷格納領域33111を含んでいる。ビットセル3312は電荷格納領域33121を含んでいる。ビットセル3313は電荷格納領域33131を含んでいる。ビットセル3314は電荷格納領域33141を含んでいる。ビットセル3321は電荷格納領域33211を含んでいる。ビットセル3322は電荷格納領域33221を含んでいる。ビットセル3323は電荷格納領域33231を含んでいる。ビットセル3324は電荷格納領域33241を含んでいる。
図３７に示されるように、ＳＧ１（3302）及びＳＧ２（3304）の各々は、１つの行のメモリセルにのみ電気的に接続されている。ＣＧ１（3382）及びＣＧ２（3384）の各々は、１つより多い列のメモリセルに電気的に接続されており、より具体的には、２つの列のメモリセルに電気的に接続されている。
図３８は、メモリセル3311、3312、3313及び3314を含む行に対応するＮＶＭアレイ18の一部についての物理的な実施形態を示している。図３８は、回路図で使用されている参照符号が用いられていることを除いて、図２０の実施形態と実質的に同一である。図３９は、図３７に示されたメモリセル群の動作電圧の一部を含む表である。
図３７に示された全てのメモリセルは、基板12（又は、その中のウェル領域）とメモリセルのゲート電極との間に約１２Ｖから１６Ｖの範囲内の電位差を作り出すことによって消去されることが可能である。一実施形態において、消去は基板12（又は、その中のウェル領域）を約＋７Ｖに置き、ゲート線を−７Ｖに置き、且つビット線を電気的なフローティングにさせることによって実行され得る。ＳＧ１及びＳＧ２は−７Ｖに置かれてもよいし、電気的なフローティングにされてもよい。他の一実施形態においては、消去は基板12（又は、その中のウェル領域）を約−７Ｖに置き、ゲート線を＋７Ｖに置き、且つビット線を電気的なフローティングにさせることによって実行され得る。なお、基板12及びゲート線に使用される電圧は、０Ｖに関して対称である必要はない。例えば、＋５Ｖと−９Ｖとの組み合わせが使用されてもよい。この明細書を読むことにより、当業者は、自身のニーズと願望とを満たすような消去用電圧の組を決定することができるであろう。
図２１乃至２４に関して説明された実施形態は、図３７に示された回路図によって表されることができ、また、図３９にリストアップされた電圧を用いて動作させられることが可能である。
図４０は、図４１に示される実施形態に関して説明される回路図である。メモリセル3611、3612、3613、3614、3621、3622、3623及び3624はＮＶＭアレイ18内で図４０に示されるように置かれている。
図４０を参照するに、ＢＬ１（3662）はメモリセル3611のＳ／Ｄ領域及びメモリセル3621のＳ／Ｄ領域に電気的に接続されている。ＢＬ２（3664）はメモリセル3611及び3621の他方のＳ／Ｄ領域、並びにメモリセル3612及び3622のＳ／Ｄ領域に電気的に接続されている。ＢＬ３（3666）はメモリセル3612及び3622の他方のＳ／Ｄ領域に電気的に接続されている。ＢＬ４（3668）はメモリセル3613及び3623のＳ／Ｄ領域に電気的に接続されている。ＢＬ５（3670）はメモリセル3613及び3623の他方のＳ／Ｄ領域、並びにメモリセル3614及び3624のＳ／Ｄ領域に電気的に接続されている。ＢＬ６（3672）はメモリセル3614及び3624の他方のＳ／Ｄ領域に電気的に接続されている。ＣＧ１（3682）はメモリセル3611、3612、3621及び3622の制御ゲート電極に電気的に接続されている。ＣＧ２（3684）はメモリセル3613、3614、3623及び3624の制御ゲート電極に電気的に接続されている。ＳＧ１（3602）はメモリセル3611、3612、3613及び3614の選択ゲート電極に電気的に接続されている。ＳＧ２（3604）はメモリセル3621、3622、3623及び3624の選択ゲート電極に電気的に接続されている。ビットセル3611は電荷格納領域36111を含んでいる。ビットセル3612は電荷格納領域36121を含んでいる。ビットセル3613は電荷格納領域36131を含んでいる。ビットセル3614は電荷格納領域36141を含んでいる。ビットセル3621は電荷格納領域36211を含んでいる。ビットセル3622は電荷格納領域36221を含んでいる。ビットセル3623は電荷格納領域36231を含んでいる。ビットセル3624は電荷格納領域36241を含んでいる。
図４０に示されるように、ＢＬ１（3662）、ＢＬ３（3666）、ＢＬ４（3668）及びＢＬ６（3672）の各々は、１つの列のメモリセルにのみ電気的に接続されている。ＢＬ２（3664）及びＢＬ５（3670）の各々は、１つより多い列のメモリセルに電気的に接続されており、より具体的には、２つの列のメモリセルに電気的に接続されている。
図４１は、メモリセル3611、3612、3613及び3614を含む行に対応するＮＶＭアレイ18の一部についての物理的な実施形態を示している。図４１は、回路図で使用されている参照符号が用いられていることを除いて、図２８と実質的に同一である。図４２は、図４０に示されたメモリセル群の動作電圧の一部を含む表である。
図４０に示された全てのメモリセルは、基板12（又は、その中のウェル領域）とメモリセルのゲート電極との間に約１２Ｖから１６Ｖの範囲内の電位差を作り出すことによって消去されることが可能である。一実施形態において、消去は基板12（又は、その中のウェル領域）を約＋７Ｖに置き、ゲート線を−７Ｖに置き、且つビット線を電気的なフローティングにさせることによって実行され得る。ＳＧ１及びＳＧ２は−７Ｖに置かれてもよいし、電気的なフローティングにされてもよい。他の一実施形態においては、消去は基板12（又は、その中のウェル領域）を約−７Ｖに置き、ゲート線を＋７Ｖに置き、且つビット線を電気的なフローティングにさせることによって実行され得る。なお、基板12及びゲート線に使用される電圧は、０Ｖに関して対称である必要はない。例えば、＋５Ｖと−９Ｖとの組み合わせが使用されてもよい。この明細書を読むことにより、当業者は、自身のニーズと願望とを満たすような消去用電圧の組を決定することができるであろう。
ＮＶＭアレイ18、そのメモリセル、ビット線及びゲート線に関して数多くの詳細事項が説明されてきた。この明細書を読むことにより当業者に認識されるように、行及び列の方向は逆にされてもよい。１つ又は複数の行に沿ったメモリセル群とそれらに付随するビット線、ゲート線又はそれらの組み合わせとの間の電気的な接続は、１つ又は複数の列に変えられることができる。同様に、１つ又は複数の列に沿ったメモリセル群とそれらに付随するビット線、ゲート線又はそれらの組み合わせとの間の電気的な接続は、１つ又は複数の行に変えられることができる。
ここで説明された実施形態は、ＮＶＭアレイ又はその一部を形成する際に有用なものである。基板のトレンチ内部の不連続な記憶要素の使用は、より小さいメモリセルが形成されることを可能にし、記憶密度を増大させる。不連続な記憶要素はまた、従来のフローティングゲート構造とは対照的に、より多くのビットが１つのメモリセル内に記憶されることを可能にする。ＮＶＭアレイの製造は既存の材料及び装置を用いて実行されることができる。故に、プロセスインテグレーションは、新たな装置用の新プロセスを開発すること、又は材料の相性の悪さの問題を解決することを必要としない。このメモリセルは、選択ゲート線がトレンチ内で少なくとも部分的にリセス状に形成されるように形成されることが可能である。
メモリセルをプログラムするためにソースサイド注入が使用され得る。ゲート間誘電体部分114及び115の厚さ、及びプログラミング電圧は、ビット線に電気的に接続されたＳ／Ｄ領域の近傍の場合と比較して大きい電界が、ゲート間誘電体部分114及び115の近傍で生成されるように選択されることができる。ソースサイド注入は、従来からのホットエレクトロン注入と同等のプログラミング時間を可能にするとともに、従来からのホットエレクトロン注入と比較して高い電子効率を有する。
数多くの相異なる態様及び実施形態が実現可能である。それらの態様及び実施形態の一部を以下にて説明する。この明細書を読むことにより当業者に認識されるように、ここで説明される態様及び実施形態は単なる例示であり、本発明の範囲を限定するものではない。
第１の態様において、電子デバイスは、第１のトレンチを含む基板を有し、第１のトレンチは、壁部及び底部を含み且つ基板の主表面から延在している。この電子デバイスはまた、第１部分が少なくとも第１のトレンチ内にある不連続な記憶要素群を含んでいる。この電子デバイスは更に第１のゲート電極を含んでおり、第１のゲート電極と第１のトレンチの壁部との間に、不連続な記憶要素群の第１部分の少なくとも一部が位置している。この電子デバイスは更に、第１のゲート電極及び基板の主表面の上に位置する第２のゲート電極を含んでいる。
第１の態様の一実施形態において、第１のゲート電極は、基板の主表面の下方に位置する頂面を有する。具体的な一実施形態において、第２のゲート電極は少なくとも部分的に第１のトレンチ内に延在している。他の特定の一実施形態において、電子デバイスは更に第３のゲート電極を含んでいる。基板は更に、第１のトレンチから空間的に隔てられた第２のトレンチを含んでおり、該第２のトレンチは壁部及び底部を含み且つ基板の主表面から延在しており、不連続な記憶要素群の第２部分が少なくとも第２のトレンチ内にある。第３のゲート電極は、基板の主表面の下方に位置する頂面を有し、不連続な記憶要素群の第２部分の少なくとも一部は、第３のゲート電極と第２のトレンチの壁部との間に位置している。
第１の態様のより具体的な一実施形態において、電子デバイスは更に、基板内で第１のトレンチの下に位置する第１のドープト領域、及び基板内で第２のトレンチの下に位置する第２のドープト領域を有する。更なる具体的な一実施形態において、電子デバイスは更に、第１のトレンチと第２のトレンチとの間で基板の主表面に沿って位置する第３のドープト領域を有する。更なる具体的な一実施形態において、第３のドープト領域は第１及び第２のトレンチの壁部まで延在している。他の更なる具体的な一実施形態においては、第３のドープト領域は第１及び第２のトレンチの壁部から空間的に隔てられている。
第１の態様の他のより具体的な一実施形態においては、電子デバイスは更に、不連続な記憶要素群の第１部分内の第１の不連続な記憶要素を含む第１の電荷格納領域を含んでおり、該第１の不連続な記憶要素は、第１のドープト領域より第１のゲート電極の頂面の近くに位置している。電子デバイスはまた、不連続な記憶要素群の第２部分内の第２の不連続な記憶要素を含んでおり、該第２の不連続な記憶要素は、第２のドープト領域より第３のゲート電極の頂面の近くに位置している。第２の電荷格納領域は第１の電荷格納領域から空間的に隔てられている。
第１の態様の更なる具体的な一実施形態において、第２のゲート電極は、第１のゲート電極、第３のゲート電極、及び第１のトレンチと第２のトレンチとの間の基板の一部の上に位置している。他の更なる具体的な一実施形態においては、電子デバイスは更に第４のゲート電極を有し、第２のゲート電極は、第１のゲート電極、及び第１のトレンチと第２のトレンチとの間の基板の第１部分の上に位置しており、第４のゲート電極は、第３のゲート電極、及び第１のトレンチと第２のトレンチとの間の基板の第２部分の上に位置している。
第１の態様の他の一実施形態において、電子デバイスは更に、第１のトレンチの壁部及び底部に沿って位置する第１の誘電体層、及び不連続な記憶要素群の第１部分と第１のゲート電極との間に位置する第２の誘電体層を有する。更なる一実施形態において、不連続な記憶要素群はシリコンナノ結晶又は金属ナノクラスターを有する。更に他の一実施形態においては、電子デバイスは更にアレイを有し、基板は第１のトレンチを含む複数のトレンチを有し、且つアレイ内で、不連続な記憶要素群は基板のトレンチ内に位置している。特定の一実施形態において、電子デバイスは更に、第１のゲート電極の上に位置し且つ第１のトレンチ内に頂面を有する第１の誘電体層を有し、不連続な記憶要素群の第１部分は基板の主表面から空間的に隔てられており、且つ不連続な記憶要素群のうち、アレイ内のトレンチ間にある基板の主表面の上に位置するものは実質的に存在しない。
第１の態様の更なる他の一実施形態において、第１のゲート電極は、断面図で見て、実質的に長方形の形状を有している。より更なる一実施形態においては、断面図で見て、第１のゲート電極は部分群を含んでおり、且つ第１のゲート電極のこれら部分群は、互いに対向する湾曲した外表面を有している。
第２の態様において、電子デバイスは、互いに空間的に隔てられた第１のトレンチ及び第２のトレンチを含む基板を有しており、第１及び第２のトレンチの各々は壁部及び底部を含み且つ基板の主表面から延在している。この電子デバイスはまた、不連続な記憶要素群を含んでおり、不連続な記憶要素群の第１部分は第１のトレンチ内にあり、且つ不連続な記憶要素群の第２部分は少なくとも第２のトレンチ内にある。この電子デバイスはまた、第１のトレンチ内にあり且つ基板の主表面の下方に位置する頂面を有する第１のゲート電極を含んでおり、該第１のゲート電極と第１のトレンチの壁部との間に、不連続な記憶要素群の第１部分の少なくとも一部が位置している。この電子デバイスは更に、第２のトレンチ内にあり且つ基板の主表面の下方に位置する頂面を有する第２のゲート電極を含んでおり、該第２のゲート電極と第２のトレンチの壁部との間に、不連続な記憶要素群の第２部分の少なくとも一部が位置している。さらに、この電子デバイスは、第１のゲート電極及び第２のゲート電極の少なくとも一方の上に位置する第３のゲート電極を含んでいる。
第２の態様の一実施形態において、電子デバイスは更に、基板内で第１のトレンチの底部に沿って位置する第１のドープト領域、基板内で第２のトレンチの底部に沿って位置する第２のドープト領域、及び第１のトレンチと第２のトレンチとの間で基板の主表面に沿って位置する第３のドープト領域を含んでいる。
第３の態様において、電子デバイスは、互いに空間的に隔てられた第１のトレンチ及び第２のトレンチを含む基板を含んでおり、第１及び第２のトレンチの各々は壁部及び底部を含み且つ該基板の主表面から延在している。この電子デバイスはまた、基板内で第１のトレンチの底部に沿って位置する第１のドープト領域、基板内で第２のトレンチの底部に沿って位置する第２のドープト領域、及び第１及び第２のトレンチの壁部及び底部に沿って位置する第１の誘電体層を含んでいる。この電子デバイスは更に、不連続な記憶要素群を含んでおり、不連続な記憶要素群の第１部分は第１のトレンチ内にあり、不連続な記憶要素群の第２部分は第２のトレンチ内にあり、不連続な記憶要素群の第１部分及び第２部分は、基板の主表面から空間的に隔てられており、且つ不連続な記憶要素群のうち、第１のトレンチと第２のトレンチとの間にある基板の主表面の上に位置するものは実質的に存在しない。この電子デバイスは更に、第１及び第２のトレンチ内で不連続な記憶要素群に隣接する第２の誘電体層を含んでいる。この電子デバイスはまた、第１のトレンチ内にあり且つ基板の主表面の下方に位置する頂面を有する第１のゲート電極を含んでおり、第１のゲート電極と第１のトレンチの壁部との間に、不連続な記憶要素群の第１部分の少なくとも一部が位置している。この電子デバイスはまた、第２のトレンチ内にあり且つ基板の主表面の下方に位置する頂面を有する第２のゲート電極を含んでおり、第２のゲート電極と第２のトレンチの壁部との間に、不連続な記憶要素群の第２部分の少なくとも一部が位置している。この電子デバイスは更に、第１のトレンチ内で第１のゲート電極の上に位置する第１部分、及び第２のトレンチ内で第２のゲート電極の上に位置する第２部分を含む第３の誘電体層を含んでいる。さらに、この電子デバイスは、第３の誘電体層と、第１のゲート電極及び第２のゲート電極の少なくとも一方と、の上に位置する第３のゲート電極を含んでおり、第３のゲート電極は少なくとも部分的に第１のトレンチ及び第２のトレンチ内にある。
第４の態様において、電子デバイスの製造方法は、壁部及び底部を含み且つ基板の主表面から延在する第１のトレンチを基板内に形成する工程、及び基板の主表面上と第１のトレンチ内とに不連続な記憶要素群を形成する工程を含んでいる。このプロセスはまた、不連続な記憶要素群の形成後に、第１のトレンチ内に第１のゲート電極を形成する工程を含んでおり、第１のゲート電極と第１のトレンチの壁部との間に、不連続な記憶要素群の第１の不連続な記憶要素が位置付けられる。このプロセスは更に、基板の主表面上に位置する不連続な記憶要素群を除去する工程を含んでおり、不連続な記憶要素群の第１部分が第１のトレンチ内に残される。このプロセスは更に、不連続な記憶要素群の除去後に、第２のゲート電極を形成する工程を含んでおり、第２のゲート電極は第１のゲート電極及び基板の主表面の上に位置付けられる。
第４の態様の一実施形態において、第１のゲート電極を形成する工程は、第１のゲート電極の頂面が基板の主表面の下方に位置するように第１のゲート電極を形成することを含んでいる。第２のゲート電極を形成する工程は、第２のゲート電極の一部が第１のトレンチ内に延在するように第２のゲート電極を形成することを含んでいる。他の一実施形態において、プロセスは更に、第２のトレンチ内に第３のゲート電極を形成する工程を含んでいる。第１のトレンチを形成する工程は更に、第１のトレンチから空間的に隔てられた第２のトレンチを形成することを含んでおり、第２のトレンチは壁部及び底部を含み且つ基板の主表面から延在している。不連続な記憶要素群を形成する工程は更に、第２のトレンチ内に不連続な記憶要素群を形成することを含んでいる。第３のゲート電極を形成する工程は更に、該第３のゲート電極と第２のトレンチの壁部との間に、不連続な記憶要素群の第２の不連続な記憶要素が位置付けられるように第３のゲート電極を形成することを含んでいる。不連続な記憶要素群を除去する工程は、基板の主表面上に位置する不連続な記憶要素群を除去することを含んでおり、不連続な記憶要素群の第２部分が第２のトレンチ内に残される。
特定の一実施形態において、プロセスは更に、第１及び第２のトレンチの底部に沿って、それぞれ、第１のドープト領域及び第２のドープト領域を形成する工程を含んでいる。より具体的な一実施形態において、プロセスは更に、第１のトレンチと第２のトレンチとの間で基板の主表面に沿って位置する第３のドープト領域を形成する工程を含んでいる。更なる具体的な一実施形態において、第３のドープト領域を形成する工程は、第２のゲート電極を形成する工程の前に行われる。他の更なる具体的な一実施形態においては、第３のドープト領域を形成する工程は、第２のゲート電極を形成する工程の後に行われる。
他の特定の一実施形態において、不連続な記憶要素群を除去する工程は、第１の不連続な記憶要素が、第１の電荷格納領域の一部となり且つ第１のドープト領域より第１のゲート電極の頂面の近くに位置するように、第２の不連続な記憶要素が、第２の電荷格納領域の一部となり且つ第２のドープト領域より第３のゲート電極の頂面の近くに位置するように、且つ、第２の電荷格納領域が第１の電荷格納領域から空間的に隔てられるように、不連続な記憶要素群を除去することを含んでいる。
更に他の特定の一実施形態においては、第２のゲート電極を形成する工程は、第２のゲート電極が第１及び第３のゲート電極の上に位置するように、且つ上面図で見て、第１及び第２のトレンチの長手方向が第２のゲート電極の長手方向に対して実質的に垂直になるように、第２のゲート電極を形成することを含んでいる。他の更なる特定の一実施形態においては、プロセスは更に第４のゲート電極を形成する工程を含んでいる。第２のゲート電極を形成する工程は、第２のゲート電極が第１のゲート電極上に位置するように第２のゲート電極を形成することを含んでおり、第４のゲート電極を形成する工程は、第４のゲート電極が第３のゲート電極上に位置するように第４のゲート電極を形成することを含んでいる。上面図で見て、第１のトレンチの長手方向は第２のゲート電極の長手方向に対して実質的に平行であり、第２のトレンチの長手方向は第４のゲート電極の長手方向に対して実質的に平行である。
第４の態様の更なる一実施形態において、プロセスは更に、第１のトレンチの壁部及び底部に沿って位置する第１の誘電体層を形成する工程、不連続な記憶要素群を形成する工程の後に第２の誘電体層を形成する工程、及び第１のゲート電極を形成する工程の後に第３の誘電体層を形成する工程を含んでいる。より具体的な一実施形態において、第３の誘電体層を形成する工程、及び基板の主表面上に位置する不連続な記憶要素群を除去する工程は、第１のゲート電極の露出部分、及び第１のゲート電極と基板の主表面との間の段差部にある不連続な記憶要素群を酸化することを含んでいる。
第４の態様の他の一実施形態においては、第１のゲート電極を形成する工程は、不連続な記憶要素群を形成する工程の後に導電層を形成すること、基板の主表面上に位置する導電層の部分を除去するように導電層を研磨すること、及び第１のゲート電極の頂面が主表面の下方に位置するように、第１のトレンチ内の導電層をリセス化して第１のゲート電極を形成することを含んでいる。更なる他の一実施形態においては、第１のゲート電極を形成する工程は、不連続な記憶要素群を形成する工程の後に導電層を形成すること、及び断面図で見て側壁スペーサの形状を有する第１のゲート電極を形成するように、導電層を異方性エッチングすることを含んでいる。更なる一実施形態においては、不連続な記憶要素群を形成する工程は、シリコンナノ結晶を形成すること、又は金属ナノクラスターを形成することを含んでいる。
第５の態様において、電子デバイスを形成するためのプロセスは、互いに空間的に隔てられた第１のトレンチ及び第２のトレンチを基板内に形成する工程を含んでおり、第１及び第２のトレンチの各々は壁部及び底部を含み且つ基板の主表面から延在している。このプロセスはまた、基板の主表面上と第１及び第２のトレンチ内とに不連続な記憶要素群を形成する工程を含んでいる。このプロセスはまた、不連続な記憶要素群を形成する工程の後に第１の導電層を形成する工程、及び第１のトレンチ内の第１のゲート電極と第２のトレンチ内の第２のゲート電極とを形成するように、基板の主表面上に位置する第１の導電層の部分を除去する工程を含んでいる。不連続な記憶要素群の第１部分は第１のゲート電極と第１のトレンチの壁部との間に位置付けられ、不連続な記憶要素群の第２部分は第２のゲート電極と第２のトレンチの壁部との間に位置付けられる。このプロセスは更に、基板の主表面上に位置する不連続な記憶要素群を除去する工程、基板の主表面上に位置する不連続な記憶要素群を除去する工程の後に第２の導電層を形成する工程、及び基板の主表面と第１のゲート電極及び第２のゲート電極の少なくとも一方との上に位置する第３のゲート電極を形成するように、第２の導電層をパターニングする工程を含んでいる。
第５の態様の一実施形態において、プロセスは更に、第１及び第２のトレンチの底部に沿って、それぞれ、第１のドープト領域及び第２のドープト領域を形成する工程を含んでいる。更なる一実施形態において、プロセスは更に、第１のトレンチと第２のトレンチとの間で基板の主表面に沿って位置する第３のドープト領域を形成する工程を含んでいる。他の一実施形態において、第１の導電層の一部を除去する工程は、第１及び第２のゲート電極の頂面が主表面の下方に位置するように第１及び第２のゲート電極を形成するために、第１及び第２のトレンチ内の第１の導電層をリセス化することを含んでいる。
第６の態様において、電子デバイスを形成するプロセスは、互いに空間的に隔てられた第１のトレンチ及び第２のトレンチを基板内に形成する工程を含んでおり、第１及び第２のトレンチの各々は壁部及び底部を含み且つ基板の主表面から延在している。このプロセスはまた、第１のドープト領域及び第２のドープト領域を形成する工程を含んでおり、第１のドープト領域は基板内で第１のトレンチの底部に沿って位置付けられ、第２のドープト領域は基板内で第２のトレンチの底部に沿って位置付けられる。このプロセスは更に、第１及び第２のトレンチの壁部及び底部に沿って位置する第１の誘電体層を形成する工程、第１の誘電体層を形成する工程の後に不連続な記憶要素群を形成する工程、及び不連続な記憶要素群を形成する工程の後に第２の誘電体層を形成する工程を含んでいる。このプロセスは更に、第２の誘電体層を形成する工程の後に第１の導電層を形成する工程、及び第１のトレンチ内の第１のゲート電極及び第２のトレンチ内の第２のゲート電極を形成するために第１の導電層をパターニングする工程を含んでいる。第１のゲート電極は、基板の主表面の下方に位置する頂面を有し、第１のゲート電極と第１のトレンチの壁部との間に、不連続な記憶要素群の第１部分が位置している。また、第２のゲート電極は、基板の主表面の下方に位置する頂面を有し、第２のゲート電極と第２のトレンチの壁部との間に、不連続な記憶要素群の第２部分が位置している。このプロセスはまた、不連続な記憶要素群の第１部分及び第２部分を含む不連続な記憶要素群の残存部分が残されるように、不連続な記憶要素群の第３部分を除去する工程を含んでいる。不連続な記憶要素群の第１部分は第１のトレンチ内にあり、不連続な記憶要素群の第２部分は第２のトレンチ内にあり、不連続な記憶要素群の第１部分及び第２部分は基板の主表面から空間的に隔てられ、且つ不連続な記憶要素群のうち、第１のトレンチと第２のトレンチとの間にある基板の主表面の上に位置するものは実質的に存在しない。このプロセスはまた、第３の誘電体層を形成する工程を含んでおり、第３の誘電体層の第１部分は、第１のトレンチ内で第１のゲート電極の上に位置付けられ、第３の誘電体層の第２部分は、第２のトレンチ内で第２のゲート電極の上に位置付けられる。さらに、このプロセスは、第３の誘電体層を形成する工程の後に第２の導電層を形成する工程、及び第３の誘電体層の上に位置する第３のゲート電極を形成するために第２の導電層をパターニングする工程を含んでおり、第３のゲート電極は少なくとも部分的に第１のトレンチ及び第２のトレンチ内に位置付けられる。
第７の態様において、電子デバイスは、第１の方向に実質的に平行に配置された第１組のメモリセル群、及び第１の方向に実質的に平行に配置された第２組のメモリセル群を含んでいる。この電子デバイスはまた、第１組のメモリセル群に電気的に接続された第１のゲート線、及び第２組のメモリセル群に電気的に接続された第２のゲート線を含んでおり、第２のゲート線は、第１のゲート線と比較して、より多くの組の第１の方向に沿って位置するメモリセル群に電気的に接続されている。
第７の態様の一実施形態において、第１のゲート線は選択ゲート線であり、第２のゲート線は制御ゲート線である。特定の一実施形態において、第１組及び第２組のメモリセル群に含まれる各メモリセルは、選択ゲート電極及び制御ゲート電極を有する不揮発性メモリセルを含んでいる。第１のゲート線は第１組のメモリセル群の選択ゲート電極に電気的に接続されており、第２のゲート線は第２組のメモリセル群の制御ゲート電極に電気的に接続されている。より具体的な一実施形態において、第１組及び第２組のメモリセル群のチャネル領域と制御ゲート電極との間には、不連続な記憶要素群が位置しており、第１組及び第２組のメモリセル群のチャネル領域と選択ゲート電極との間には、不連続な記憶要素群は実質的に存在していない。
第７の態様の他の一実施形態において、上記の第１の方向は行又は列に関連付けられる。他の一実施形態においては、第１のゲート線は一行又は一列のメモリセル群に電気的に接続されており、第２のゲート線は二行又は二列のメモリセル群に電気的に接続されている。更なる一実施形態において、電子デバイスは更に、第１の方向に実質的に平行に配置された第３組のメモリセル群を含んでおり、第１組、第２組及び第３組のメモリセル群は、互いに対して異なる行又は異なる列の中に位置している。第３組のメモリセル群に含まれる各メモリセルは制御ゲート電極及び選択ゲート電極を含んでおり、第２のゲート線は第２組及び第３組のメモリセル群の制御ゲート電極に電気的に接続されている。
第７の態様の特定の一実施形態において、電子デバイスは更に第１のビット線、第２のビット線及び第３のビット線を含んでおり、第１のビット線は第１組のメモリセル群に電気的に接続されており、第２のビット線は第２組及び第３組のメモリセル群に電気的に接続されている。第３のビット線は、第１組のメモリセル群の一部であるが第２組のメモリセル群の一部ではない第１のメモリセル、及び第２組のメモリセル群の一部であるが第１組のメモリセル群の一部ではない第２のメモリセルに電気的に接続されている。更なる特定の一実施形態においては、第１及び第２のビット線は、第１の方向に実質的に平行に配置されたメモリセル群に電気的に接続されており、第３のビット線は、第１の方向に対して実質的に垂直な第２の方向に実質的に平行に配置されたメモリセル群に電気的に接続されている。
第８の態様において、電子デバイスは、第１の方向に実質的に平行に配置された第１組のメモリセル群、及び第１の方向に対して実質的に垂直な第２の方向に実質的に平行に配置された第２組のメモリセル群を含んでいる。この電子デバイスはまた、第１組のメモリセル群に電気的に接続された第１のゲート線を含んでおり、第１組のメモリセル群は、第２組のメモリセル群の一部ではない第１のメモリセル、及び第２組のメモリセル群の一部である第２のメモリセルを含んでいる。この電子デバイスは更に、第２組のメモリセル群に電気的に接続された第２のゲート線を含んでおり、第２のゲート線は、第１の方向に実質的に平行に配置されたメモリセル群に電気的に接続された第１のゲート線と比較して、より多くの組の第２の方向に実質的に平行に配置されたメモリセル群に電気的に接続されている。
第９の態様において、電子デバイスは、第１の方向に実質的に平行に配置された第１組のメモリセル群、及び第１の方向に実質的に平行に配置された第２組のメモリセル群を含んでいる。この電子デバイスはまた、第１組のメモリセル群に電気的に接続された第１のビット線、及び第２組のメモリセル群に電気的に接続された第２のビット線を含んでおり、第２のビット線は第１の方向に沿って、第１のビット線と比較して、より多くの組のメモリセル群に電気的に接続されている。
第９の態様の一実施形態において、第１組及び第２組のメモリセル群に含まれる各メモリセルは、選択ゲート電極及び制御ゲート電極を有する不揮発性メモリセルを含んでいる。特定の一実施形態において、第１組及び第２組のメモリセル群のチャネル領域と制御ゲート電極との間には、不連続な記憶要素群が位置しており、第１組及び第２組のメモリセル群のチャネル領域と選択ゲート電極との間には、不連続な記憶要素群は実質的に存在していない。他の一実施形態において、第１の方向は行又は列に関連付けられる。
第９の態様の更なる一実施形態において、電子デバイスは更に第３組のメモリセル群を含んでおり、第１組、第２組及び第３組のメモリセル群は、互いに対して異なる行又は異なる列の中に位置しており、第３組のメモリセル群は第１の方向に実質的に平行に配置されており、第２のビット線は第３組のメモリセル群に電気的に接続されている。更なる他の一実施形態において、第１のビット線は一行又は一列のメモリセル群に電気的に接続されており、第２のビット線は二行又は二列のメモリセル群に電気的に接続されている。
第９の態様の更なる一実施形態において、電子デバイスは更に第１のゲート線、第２のゲート線及び第３のゲート線を含んでいる。第１のゲート線は第１組のメモリセル群に電気的に接続されており、第２のゲート線は第２組のメモリセル群に電気的に接続されている。第３のゲート線は、第１組のメモリセル群の一部であるが第２組のメモリセル群の一部ではない第１のメモリセル、及び第２組のメモリセル群の一部であるが第１組のメモリセル群の一部ではない第２のメモリセルに電気的に接続されている。より具体的な一実施形態においては、第１及び第２のゲート線の各々は制御ゲート線であり、第３のゲート線は選択ゲート線である。
他の具体的な一実施形態においては、第１及び第２のゲート線は、第１の方向に実質的に平行に配置されたメモリセル群に電気的に接続されており、第３のゲート線は、第１の方向に対して実質的に垂直な第２の方向に実質的に平行に配置されたメモリセル群に電気的に接続されている。更に具体的な一実施形態において、第２組及び第３組のメモリセル群の制御ゲート電極とチャネル領域との間には、不連続な記憶要素群が位置しており、第１組のメモリセル群の選択ゲート電極とチャネル領域との間には、不連続な記憶要素群は実質的に存在していない。
なお、概要又は実施例にて上述された行為の全てが必要とされるわけではなく、具体的な行為の一部は必要とされないことがある。また、説明されたものに加えて１つ以上の更なる行為が行われてもよい。さらに、これら行為を列挙している順序は、必ずしも、それらが実行される順序ではない。この明細書を読むことにより、当業者は、自身の具体的なニーズと願望とに対して何れの行為が使用され得るかを決定することができるであろう。
１つ以上の利点、１つ以上のその他の効果、１つ以上の問題の１つ以上の解決策、又はこれらの組み合わせが、１つ又は複数の具体的な実施形態に関して説明されてきた。しかしながら、利点、効果若しくは問題の解決策、又は利点、効果若しくは解決策を生じさせる、あるいは顕著にさせる要素は、何れか又は全ての請求項についての決定的な、必要な、あるいは不可欠な特徴又は要素として解されるべきではない。
以上にて開示された内容は例示的なものであって限定的なものではない。また、添付の特許請求の範囲は、本発明の範囲に入る全ての変更、改良及びその他の実施形態に及ぶものである。故に、本発明の範囲は、上述の詳細な説明によって限定されるものではなく、請求項及びその均等物の容認可能な最も広い解釈によって、法により認められる最大の範囲に決定されるべきものである。
保護層の形成後のワークピースの一部を示す断面図である。 トレンチの形成後の図１のワークピースを示す断面図である。 トレンチ内の絶縁層の形成後の図２のワークピースを示す断面図である。 トレンチ底部へのドープト領域の形成後の図３のワークピースを示す上面図である。 トレンチ底部へのドープト領域の形成後の図３のワークピースを示す断面図である。 不連続な記憶要素群を含む電荷格納スタックの形成後の図５のワークピースを示す断面図である。 基板を覆う導電層の形成後の図６のワークピースを示す断面図である。 ゲート電極の形成後の図７のワークピースを示す上面図である。 ゲート電極の形成後の図７のワークピースを示す断面図である。 アレイ内の保護層の残存部分、及び電荷格納スタックの露出部分の除去後の図９のワークピースを示す断面図である。 絶縁層の形成後の図１０のワークピースを示す断面図である。 導電層の形成後の図１１のワークピースを示す断面図である。 導電性配線の形成後の図１２のワークピースを示す上面図である。 他の一実施形態に従った、導電性配線の形成後の図１１のワークピースを示す断面図である。 パターニングされたレジスト層の形成後の図１４のワークピースを示す上面図である。 電子デバイスの製造が実質的に完了した後の図１５のワークピースを示す上面図である。 電子デバイスの製造が実質的に完了した後の図１５のワークピースを示す断面図である。 基板内のドープト領域の形成後の図１３のワークピースを示す上面図である。 電子デバイスの製造が実質的に完了した後の図１８のワークピースを示す上面図である。 電子デバイスの製造が実質的に完了した後の図１８のワークピースを示す断面図である。 基板内のドープト領域の形成後の図１３のワークピースを示す上面図である。 基板内のドープト領域の形成後の図１３のワークピースを示す断面図である。 電子デバイスの製造が実質的に完了した後の図２１及び２２のワークピースを示す上面図である。 電子デバイスの製造が実質的に完了した後の図２１及び２２のワークピースを示す断面図である。 より広く空間的に隔てられたトレンチを有する図１２のワークピースを示す断面図である。 上に位置する導電性配線の形成後の図２５のワークピースを示す上面図である。 電子デバイスの製造が実質的に完了した後の図２６のワークピースを示す上面図である。 電子デバイスの製造が実質的に完了した後の図２６のワークピースを示す断面図である。 導電層の形成後の図６のワークピースを示す断面図である。 ゲート電極の形成後の図２９のワークピースを示す上面図である。 ＮＶＭアレイを概略的に示す回路図である。 図３１の回路図の典型的な物理的実施形態を示す断面図である。 図３１の回路図のＮＶＭアレイ内のメモリセルの動作電圧を示す表である。 ＮＶＭアレイを概略的に示す回路図である。 図３４の回路図の典型的な物理的実施形態を示す断面図である。 図３４の回路図のＮＶＭアレイ内のメモリセルの動作電圧を示す表である。 ＮＶＭアレイを概略的に示す回路図である。 図３７の回路図の典型的な物理的実施形態を示す断面図である。 図３７の回路図のＮＶＭアレイ内のメモリセルの動作電圧を示す表である。 ＮＶＭアレイを概略的に示す回路図である。 図４０の回路図の典型的な物理的実施形態を示す断面図である。 図４０の回路図のＮＶＭアレイ内のメモリセルの動作電圧を示す表である。

Claims (20)

  1. 基板であり、その主表面から、壁部及び底部を含む第１のトレンチが延在している基板；
    不連続な記憶要素群であり、その第１部分が少なくとも前記第１のトレンチ内にある不連続な記憶要素群；
    第１のゲート電極であり、該第１のゲート電極と前記第１のトレンチの壁部との間に、前記不連続な記憶要素群の前記第１部分の少なくとも一部が位置している第１のゲート電極；及び
    前記第１のゲート電極及び前記基板の主表面の上に位置する第２のゲート電極；
    を有する電子デバイス。
  2. 前記第１のゲート電極は、前記基板の主表面の下方に位置する頂面を有する、請求項１に記載の電子デバイス。
  3. 前記第２のゲート電極は少なくとも部分的に前記第１のトレンチ内に延在している、請求項２に記載の電子デバイス。
  4. 第３のゲート電極を更に有し；
    前記基板は、前記第１のトレンチから空間的に隔てられた第２のトレンチを更に含み、該第２のトレンチは壁部及び底部を含み且つ前記基板の主表面から延在しており；
    前記不連続な記憶要素群の第２部分が少なくとも前記第２のトレンチ内にあり；且つ
    前記第３のゲート電極は、前記基板の主表面の下方に位置する頂面を有し、前記不連続な記憶要素群の前記第２部分の少なくとも一部は、前記第３のゲート電極と前記第２のトレンチの壁部との間に位置している；
    請求項２に記載の電子デバイス。
  5. 前記基板内で前記第１のトレンチの下に位置する第１のドープト領域；及び
    前記基板内で前記第２のトレンチの下に位置する第２のドープト領域；
    を更に有する請求項４に記載の電子デバイス。
  6. 前記第１のトレンチと前記第２のトレンチとの間で前記基板の主表面に沿って位置する第３のドープト領域、を更に有する請求項５に記載の電子デバイス。
  7. 前記第３のドープト領域は前記第１及び第２のトレンチの壁部まで延在している、請求項６に記載の電子デバイス。
  8. 前記第３のドープト領域は前記第１及び第２のトレンチの壁部から空間的に隔てられている、請求項６に記載の電子デバイス。
  9. 前記不連続な記憶要素群の前記第１部分内の第１の不連続な記憶要素を含む第１の電荷格納領域であり、該第１の不連続な記憶要素は、前記第１のドープト領域より前記第１のゲート電極の頂面の近くに位置する、第１の電荷格納領域；及び
    前記不連続な記憶要素群の前記第２部分内の第２の不連続な記憶要素を含む、前記第１の電荷格納領域から空間的に隔てられた第２の電荷格納領域であり、該第２の不連続な記憶要素は、前記第２のドープト領域より前記第３のゲート電極の頂面の近くに位置する、第２の電荷格納領域；
    を更に有する請求項５に記載の電子デバイス。
  10. 前記第２のゲート電極は、前記第１のゲート電極、前記第３のゲート電極、及び前記第１のトレンチと前記第２のトレンチとの間の前記基板の一部の上に位置している、請求項４に記載の電子デバイス。
  11. 第４のゲート電極を更に有し；
    前記第２のゲート電極は、前記第１のゲート電極、及び前記第１のトレンチと前記第２のトレンチとの間の前記基板の第１部分の上に位置しており；且つ
    前記第４のゲート電極は、前記第３のゲート電極、及び前記第１のトレンチと前記第２のトレンチとの間の前記基板の第２部分の上に位置している；
    請求項４に記載の電子デバイス。
  12. 前記第１のトレンチの壁部及び底部に沿って位置する第１の誘電体層；及び
    前記不連続な記憶要素群の前記第１部分と前記第１のゲート電極との間に位置する第２の誘電体層；
    を更に有する請求項１に記載の電子デバイス。
  13. 前記不連続な記憶要素群はシリコンナノ結晶又は金属ナノクラスターを有する、請求項１に記載の電子デバイス。
  14. アレイを更に有し；
    前記基板は前記第１のトレンチを含む複数のトレンチを有し；且つ
    前記アレイ内で、前記不連続な記憶要素群は前記基板の前記トレンチ内に位置している；
    請求項１に記載の電子デバイス。
  15. 前記第１のゲート電極の上に位置し且つ前記第１のトレンチ内に頂面を有する第１の誘電体層を更に有し；
    前記不連続な記憶要素群の前記第１部分は前記基板の主表面から空間的に隔てられており；且つ
    前記不連続な記憶要素群のうち、前記アレイ内の前記トレンチ間にある前記基板の主表面の上に位置するものは実質的に存在しない；
    請求項１４に記載の電子デバイス。
  16. 前記第１のゲート電極は実質的に長方形の断面形状を有する、請求項１に記載の電子デバイス。
  17. 前記第１のゲート電極は部分群を含んでおり；且つ
    前記第１のゲート電極の前記部分群は、互いに対向する湾曲した外表面を有する；
    請求項１に記載の電子デバイス。
  18. 互いに空間的に隔てられた第１のトレンチ及び第２のトレンチを含む基板であり、該第１及び第２のトレンチの各々は壁部及び底部を含み且つ該基板の主表面から延在している、基板；
    不連続な記憶要素群であり、その第１部分が前記第１のトレンチ内にあり且つその第２部分が少なくとも前記第２のトレンチ内にある不連続な記憶要素群；
    前記第１のトレンチ内にあり且つ前記基板の主表面の下方に位置する頂面を有する第１のゲート電極であり、該第１のゲート電極と前記第１のトレンチの壁部との間に、前記不連続な記憶要素群の前記第１部分の少なくとも一部が位置している第１のゲート電極；
    前記第２のトレンチ内にあり且つ前記基板の主表面の下方に位置する頂面を有する第２のゲート電極であり、該第２のゲート電極と前記第２のトレンチの壁部との間に、前記不連続な記憶要素群の前記第２部分の少なくとも一部が位置している第２のゲート電極；及び
    前記第１のゲート電極及び前記第２のゲート電極の少なくとも一方の上に位置する第３のゲート電極；
    を有する電子デバイス。
  19. 前記基板内で前記第１のトレンチの底部に沿って位置する第１のドープト領域；
    前記基板内で前記第２のトレンチの底部に沿って位置する第２のドープト領域；及び
    前記第１のトレンチと前記第２のトレンチとの間で前記基板の主表面に沿って位置する第３のドープト領域；
    を更に有する請求項１８に記載の電子デバイス。
  20. 互いに空間的に隔てられた第１のトレンチ及び第２のトレンチを含む基板であり、該第１及び第２のトレンチの各々は壁部及び底部を含み且つ該基板の主表面から延在している、基板；
    前記基板内で前記第１のトレンチの底部に沿って位置する第１のドープト領域；
    前記基板内で前記第２のトレンチの底部に沿って位置する第２のドープト領域；
    前記第１及び第２のトレンチの壁部及び底部に沿って位置する第１の誘電体層；
    不連続な記憶要素群であり：
    当該不連続な記憶要素群の第１部分が前記第１のトレンチ内にあり；
    当該不連続な記憶要素群の第２部分が前記第２のトレンチ内にあり；
    当該不連続な記憶要素群の前記第１部分及び前記第２部分は、前記基板の主表面から空間的に隔てられており；且つ
    当該不連続な記憶要素群のうち、前記第１のトレンチと前記第２のトレンチとの間にある前記基板の主表面の上に位置するものは実質的に存在しない；
    不連続な記憶要素群；
    前記第１及び第２のトレンチ内で前記不連続な記憶要素群に隣接する第２の誘電体層；
    前記第１のトレンチ内にあり且つ前記基板の主表面の下方に位置する頂面を有する第１のゲート電極であり、該第１のゲート電極と前記第１のトレンチの壁部との間に、前記不連続な記憶要素群の前記第１部分の少なくとも一部が位置している第１のゲート電極；
    前記第２のトレンチ内にあり且つ前記基板の主表面の下方に位置する頂面を有する第２のゲート電極であり、該第２のゲート電極と前記第２のトレンチの壁部との間に、前記不連続な記憶要素群の前記第２部分の少なくとも一部が位置している第２のゲート電極；
    前記第１のトレンチ内で前記第１のゲート電極の上に位置する第１部分、及び前記第２のトレンチ内で前記第２のゲート電極の上に位置する第２部分を含む第３の誘電体層；及び
    前記第３の誘電体層と、前記第１のゲート電極及び前記第２のゲート電極の少なくとも一方と、の上に位置する第３のゲート電極であり、少なくとも部分的に前記第１のトレンチ及び前記第２のトレンチ内にある第３のゲート電極；
    を有する電子デバイス。
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