TWI517365B - 記憶體元件及其製造方法 - Google Patents

Description

記憶體元件及其製造方法

本發明是有關於一種記憶體元件及其製造方法，且特別是有關於一種具有隔離結構之記憶體元件及其製造方法。

記憶體為設計來儲存資訊或資料之半導體元件。當電腦微處理器之功能變得越來越強，軟體所進行的程式與運算也隨之增加。因此，記憶體的容量需求也就越來越高。在各式的記憶體產品中，非揮發性記憶體允許多次的資料程式化、讀取及抹除操作，且其中儲存的資料即使在記憶體被斷電後仍可以保存。基於上述優點，非揮發性記憶體已成為個人電腦和電子設備所廣泛採用的一種記憶體。

非揮發性記憶體中的可電抹除可程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)具有可進行多次資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。典型的可電抹除且可程式化唯讀記憶體係以摻雜的多晶矽製作浮置閘極(Floating Gate)與控制閘極(Control Gate)。當記憶體進行程式化(Program)時，注入浮置閘極的電子會均勻分布於整個多晶矽浮置閘極層之中。然而，當多晶矽浮置閘極層下方的穿隧氧化層有缺陷存在時，就容易造成元件的漏電流，影響元件的可靠度。

因此，為了解決可電抹除可程式化唯讀記憶體元件漏電流之問題，目前習知的一種方法是採用含有非導體的電荷儲存層之堆疊式(Stacked)閘極結構來取代多晶矽浮置閘極。以電荷儲存層取代多晶矽浮置閘極的另一項優點是，在元件程式化時，電子僅會在接近源極或汲極上方的通道局部性地儲存。因此，在進行程式化時，可以分別對堆疊式閘極一端的源極區與控制閘極施加電壓，而在接近於堆疊式閘極另一端之汲極區的氮化矽層中產生高斯分布的電子，並且也可以分別對堆疊式閘極一端的汲極區與控制閘極施加電壓，而在接近於堆疊式閘極另一端之源極區的氮化矽層中產生高斯分布的電子。故而，藉由改變控制閘極與其兩側之源極/汲極區所施加電壓，可以在單一的氮化矽層之中存在兩群具有高斯分布的電子、單一群具有高斯分布的電子或是不存在電子。因此，此種以氮化矽材質取代浮置閘極的快閃記憶體，可以在單一的記憶胞之中寫入四種狀態，為一種單一記憶胞二位元(2bits/1cell)之快閃記憶體。

為了提升單一記憶胞的位元數，習知技術中有一種具有垂直記憶胞的記憶體結構，為一種單一記憶胞四位元(4bits/1cell)之快閃記憶體。然而，此具有垂直記憶胞的記憶體結構在相鄰兩垂直記憶胞之間容易發生電荷擊穿(punch through)的現象，而產生嚴重漏電流的問題。此外，由於相鄰的垂直記憶胞太過緊密配置，通常會在程式化時產生干擾。

因此，如何達到更高的記憶體密度，且能解決上述問題以使記憶體元件保有一定水準的元件效能，仍是目前極為重要的課題。

有鑑於此，本發明實施例提供一種記憶體元件，其具有隔離結構。

本發明實施例提供一種記憶體元件的製造方法，可以有效隔離摻雜區並縮減元件尺寸。

本發明之一實施例提出一種記憶體元件，其包括基底、導體層、電荷儲存層、多個隔離結構、多個第一摻雜區以及多個第二摻雜區。基底中具有多個溝渠。導體層配置在基底上且填入溝渠中。電荷儲存層配置在基底與導體層之間。隔離結構分別配置在相鄰兩溝渠之間的基底中。第一摻雜區分別配置在各隔離結構與各溝渠之間的基底上部中。第二摻雜區分別配置在溝渠底部的基底中，其中各隔離結構位於相鄰兩個第二摻雜區之間。

本發明又一實施例提出一種記憶體元件，其包括基底、導體層、電荷儲存層、多個隔離結構、多個第一摻雜區以及多個第二摻雜區。基底具有多個第一部分與多個第二部分，第一部分具有第一高度之第一上表面，第二部分具有第二高度之第二上表面，其中第一高度高於第二高度。導體層配置在基底上且覆蓋第一上表面與第二上表 面。電荷儲存層配置在基底與導體層之間。隔離結構分別配置在基底的第一部分中。第一摻雜區分別配置在基底的第一部分中，且分別位於各隔離結構的上部兩側。第二摻雜區分別配置在基底的第二部分中，其中各隔離結構位於相鄰兩個第二摻雜區之間。

本發明之實施例再提出一種記憶體元件，其包括基底、導體層、電荷儲存層以及多個隔離結構。導體層配置在基底上。電荷儲存層配置在基底與導體層之間。隔離結構分別配置在基底中的多個摻雜區中。

在本發明之一實施例中，記憶體元件更包括配置於電荷儲存層與基底之間的底介電層以及配置於電荷儲存層及導體層之間的頂介電層。

本發明實施例另提出一種記憶體元件的製造方法。首先，於基底中形成多個隔離間隙和多個溝渠，各隔離間隙與各溝渠相鄰排列。於各隔離間隙中形成填滿隔離間隙的隔離結構。於基底中形成多個第一摻雜區與多個第二摻雜區。第一摻雜區分別形成在各溝渠與各該隔離結構之間的基底上部中。而第二摻雜區分別形成在溝渠底部的基底中，其中各隔離結構位於相鄰兩個第二摻雜區之間。之後，於基底及溝渠的表面上形成電荷儲存層。接著，於基底上形成覆蓋電荷儲存層且填滿溝渠的導體層。

在本發明之一實施例中，形成隔離間隙的方法包括下列步驟。先於基底上形成具有多個開口之圖案化硬罩幕層。於圖案化硬罩幕層的側壁形成多個間隙壁，其中位於各開口中的相鄰兩間隙壁彼此互不接觸。接著，以圖案化硬罩幕層與間隙壁為罩幕，移除部分基底，以形成隔離間隙。上述圖案化硬罩幕層、間隙壁與基底例如是具有不同的蝕刻選擇性，其中圖案化硬罩幕層的材料例如是氮化矽，而間隙壁的材料例如是氧化矽。

在本發明之一實施例中，形成該些溝渠的方法例如是先移除圖案化硬罩幕層與位於圖案化硬罩幕層下方的部分基底，以形成溝渠，接著再移除間隙壁。

在本發明之一實施例中，上述在形成圖案化硬罩幕層之前，更包括於基底表面形成緩衝層。

在本發明之一實施例中，上述在形成隔離結構的同時，更包括於溝渠的側壁表面上形成氧化層。

在本發明之一實施例中，形成隔離結構的方法包括進行氧化製程。

在本發明之一實施例中，上述之隔離結構的深度會深於第二摻雜區的深度。

在本發明之一實施例中，上述之隔離結構的深度約介於0.15μm至0.35μm之間。

在本發明之一實施例中，上述之隔離結構的寬度約介於0.005μm至0.03μm之間。

在本發明之一實施例中，上述之隔離結構的材料例如是氧化矽。

在本發明之一實施例中，形成第一摻雜區與第二摻雜區的方法包括進行垂直式離子植入製程。

在本發明之一實施例中，記憶體元件的製造方法更包括於第一摻雜區上形成多個第一接觸窗，以及於第二摻雜區上形成多個第二接觸窗。

在本發明之一實施例中，記憶體元件的製造方法更包括於電荷儲存層與基底之間形成底介電層，以及於電荷儲存層與導體層之間形成頂介電層。

基於上述，記憶體元件具有隔離結構可以適當隔絕相鄰記憶胞的垂直通道區，而有效抑制記憶胞之間由二次電子所引起的操作干擾。此外，隔離結構還可隔離相鄰的第二摻雜區，因此可縮小相鄰的第二摻雜區之間的間距，並防止第二摻雜區之間發生擊穿(punch through)。

再者，本發明之實施例記憶體元件的製造方法在進行離子植入之前進行氧化製程以形成隔離結構，可避免將摻質植入位於隔離結構底部的基底中，而有效隔離相鄰的第二摻雜區。因此，利用本發明實施例之記憶體元件的製造方法可以使所形成的記憶胞尺寸更縮減，以提高儲存密度。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A是依照本發明之一實施例之一種記憶體元件佈局的上視示意圖。為簡化圖示以方便說明，圖1A中主要是繪示字元線、位元線、摻雜區與隔離結構的佈局。圖1B是沿著圖1A中I-I’線段的剖面示意圖。圖1C是沿著圖1A中II-II’線段的剖面示意圖。

請同時參照圖1A與圖1B，本發明一實施例之記憶體元件包括基底100、導體層102、電荷儲存層104、多個隔離結構106、多個第一摻雜區108及多個第二摻雜區110。基底100例如是P型或N型基底，其可為矽基底或其他半導體基底。在一實施例中，基底100中還可以配置有井區(未繪示)。當記憶體元件為N型通道元件，井區可以是P型井區；當記憶體元件為P型通道元件，井區可以是N型井區。基底100中具有多個溝渠112，其是以彼此平行的方式而配置。溝渠112例如是沿著圖1A所示之Y方向延伸。在一實施例中，溝渠112的深度約介於0.15μm至0.3μm之間，且溝渠112的寬度約介於0.05μm至0.25μm之間。此外，相鄰溝渠112之間的間距(pitch)可經由適當定義以提供足夠的空間，避免程式化時互相干擾。在一實施例中，相鄰溝渠112之間的間距約介於0.05μm至0.25μm之間。在一實施例中，基底100具有多個第一部分100a與多個第二部分100b。第一部分100a具有第一高度之第一上表面，第二部分100b具有第二高度之第二上表面，其中第一高度高於第二高度。也就是說，溝渠112例如是對應配置在基底100的第二部分100b，而相鄰兩溝渠112之間例如是對應基底100的第一部分100a。

導體層102配置在基底100上並填入溝渠112，且覆蓋第一部分100a的第一上表面與第二部分100b的第二上表面。導體層102的材料例如是摻雜多晶矽、金屬或是多晶矽與金屬的組合。導體層102例如是沿著圖1A所示之X方向延伸，以作為字元線。

電荷儲存層104延伸配置在導體層102與基底100之間。電荷儲存層104的材料包括電荷陷入材料，其例如是氮化矽。在一實施例中，電荷儲存層104的下方更包括底介電層114，且電荷儲存層104的上方更包括頂介電層116，以形成複合介電層。底介電層114例如是配置在電荷儲存層104與基底100之間。在一實施例中，底介電層114為單層結構形式的介電材料，其可以是低介電常數(low-K)材料或高介電常數(high-K)材料，其中低介電常數材料例如是氧化矽，而高介電常數材料例如是氧化鋁鉿(HfAlO)。在一實施例中，底介電層114也可以是基於能隙工程(bandgap engineered,BE)之多層結構形式，以達到較高的注入電流、較快的程式化速度及較佳的保存力。當底介電層114包含多層薄膜時，其例如是低介電常數/高介電常數材料之堆疊結構或低介電常數/高介電常數/低介電常數材料之堆疊結構。低介電常數/高介電常數材料之堆疊結構可以是氧化矽/氧化矽鉿(HfSiO)、氧化矽/氧化鉿(HfO₂)或氧化矽/氮化矽。低介電常數/高介電常數/低介電常數材料之堆疊結構可以是氧化矽/氮化矽/氧化矽或氧化矽/氧化鋁(Al₂O₃)/氧化矽。頂介電層116例如是配置在電荷儲存層104與導體層102之間。在一實施例中，頂介電層116可以為單層結構形式的介電材料，其例如是氧化矽、氧化鋁鉿(HfAlO)或氧化鋁(Al₂O₃)。

隔離結構106配置於相鄰溝渠112之間的基底100中。亦即，隔離結構106例如是配置在基底100的第一部分100a中，並從第一部分100a的第一上表面往下延伸。隔離結構106例如是沿著圖1A所示之Y方向延伸。在一實施例中，隔離結構106的深度約介於0.15μm至0.35μm之間，且隔離結構106的寬度約介於0.005μm至0.03μm之間。隔離結構106的材料包括氧化矽。

第一摻雜區108例如作為其埋入式擴散(buried diffusion,BD)，其分別配置在各隔離結構106之上部兩側的基底100中。第一摻雜區108例如是配置在第一部分100a中，且分別位於隔離結構106的上部兩側。第一摻雜區108例如是沿著圖1A所示之Y方向延伸，以作為位元線。更具體而言，第一摻雜區108配置在隔離結構106與溝渠112側壁之間的上部基底100中，且位於相鄰溝渠112之間的兩個第一摻雜區108彼此被隔離結構106所分離。

第二摻雜區110例如作為其埋入式擴散(BD)，其分別配置於溝渠112之底部下方的基底100中，亦即第二摻雜區110例如是配置在第二部分100b中。第二摻雜區110例如是沿著圖1A所示之Y方向延伸，以作為位元線。各隔離結構106例如是位於相鄰兩個第二摻雜區110之間，以隔離相鄰的第二摻雜區110而避免擊穿(punch through)的發生。在一實施例中，隔離結構106的深度會深於第二摻雜區110的深度，以使相鄰兩第二摻雜區110的擴散範圍彼此互不接觸。此外，第二摻雜區110的擴散範圍與位於同一溝渠112之相對應第一摻雜區108的擴散範圍彼此分離。在一實例中，第一摻雜區108的擴散範圍深度約介於0.03μm至0.08μm之間，而第二摻雜區110的擴散範圍深度約介於0.03μm至0.08μm之間。

另外，請同時參照圖1A與圖1C，本發明一實施例之記憶體元件更包括多個接觸窗插塞122、124及金屬導線126。接觸窗插塞122、124形成在介電層120中，介電層120例如是作為層間介電層(inter-layer dielectric,ILD)。金屬導線126例如是沿著圖1A所示之Y方向延伸，而與字元線交錯。詳言之，接觸窗插塞122配置在第一摻雜區108與隔離結構106上，且分別連接第一摻雜區108及金屬導線126。接觸窗插塞124配置在第二摻雜區110上，且分別連接第二摻雜區110及金屬導線126。在一實施例中，更可以在接觸窗插塞122及第一摻雜區108之間或是接觸窗插塞124與第二摻雜區110之間形成自對準矽化物(salicide)，以降低介面的阻值。

如圖1A至圖1C所示，本發明之記憶體元件包括多個記憶胞130，且各記憶胞130可藉由導體層102(即字元線)在X方向上彼此電性連接。此外，於單一記憶胞130中具有垂直通道區132，且各記憶胞130例如是以鏡像對稱(mirror symmetry)的方式配置。在一實施例中，位於同一溝渠112的兩個記憶胞130共用相同的第二摻雜區110，且分別位於相鄰兩溝渠112的兩個記憶胞130會被隔離結構106分隔開。

由於相鄰溝渠112之間的基底100中具有隔離結構106，因此可以適當隔絕相鄰記憶胞130的垂直通道區132，而有效抑制記憶胞130之間由二次電子所引起的操作干擾。再者，藉由隔離結構106可隔離相鄰的第二摻雜區110，因此可縮小相鄰的第二摻雜區110之間的間距，也可以防止相鄰兩第二摻雜區110發生擊穿(punch through)問題。

接下來將利用剖面示意圖繼續說明本發明實施例之記憶體元件的製造方法。以下所述之流程僅是為了詳細說明本發明實施例之方法在形成如圖1B所示之記憶體元件的製作流程，以使熟習此項技術者能夠據以實施，但並非用以限定本發明之範圍。

圖2A至圖2E是依照本發明之一實施例之一種記憶體元件的製造流程剖面示意圖。

參照圖2A，提供基底200，其可以為P型或N型基底。基底200例如是矽基底或其他半導體基底。在一實施例中，更包括於基底200中形成井區(未繪示)。當記憶體元件為N型通道元件，井區可以是P型井區；當記憶體元件為P型通道元件，井區可以是N型井區。

於基底200上形成圖案化硬罩幕層202。圖案化硬罩幕層202例如是具有多個開口202a，以暴露出基底200的部分表面。之後，於基底200上形成間隙壁材料層204。間隙壁材料層204例如是覆蓋圖案化硬罩幕層202並填入開口202a。圖案化硬罩幕層202、間隙壁材料層204與基底200例如是具有不同的蝕刻選擇性。在一實施例中，圖案化硬罩幕層202的材料可以是氮化矽，而間隙壁材料層204的材料可以是氧化矽。此外，在形成圖案化硬罩幕層202之前，還可在基底200表面上形成緩衝層(buffer layer)206。緩衝層206例如是形成在圖案化硬罩幕層202與基底200之間，以提升圖案化硬罩幕層202對基底200表面的附著能力，並防止應力對基底200造成影響。緩衝層206的材料例如是氧化矽，且其形成方法可以是化學氣相沈積法或熱氧化法。

請參照圖2B，進行非等向性蝕刻製程移除部分間隙壁材料層204，以於圖案化硬罩幕層202的側壁上形成多個間隙壁208。位於相同開口202a中的相鄰兩間隙壁208彼此互不接觸而暴露出部分基底200，用以定義後續預形成之隔離間隙。接著，以圖案化硬罩幕層202與間隙壁208為罩幕，移除部分基底200，以形成多個隔離間隙210。

請參照圖2C，移除圖案化硬罩幕層202和緩衝層206，以暴露出部分基底200表面。接著，以間隙壁208為罩幕，移除暴露出的部分基底200，以形成多個溝渠212。移除基底200以形成溝渠212的方法例如是進行蝕刻製程。在一實施例中，在形成溝渠212的同時，也會移除位於隔離間隙210中的部分基底200，以加深隔離間隙210的深度。

在一實施例中，溝渠212的深度約介於0.15μm至0.3μm之間，且溝渠212的寬度約介於0.05μm至0.25μm之間。此外，相鄰溝渠212之間的間距約介於0.05μm至0.25μm之間。在一實施例中，隔離間隙210的深度約介於0.15μm至0.35μm之間，且隔離間隙210的寬度約介於0.005μm至0.03μm之間，以避免程式化時互相干擾。

請參照圖2D，移除間隙壁208。隨之，進行氧化製程，以於基底200表面與溝渠212表面上順應性地形成氧化層214，並於隔離間隙210中形成多個隔離結構216。隔離結構216例如是填滿隔離間隙210。形成氧化層214與隔離結構216的方法可以利用熱氧化法(thermal oxidation)或快速熱製程(rapid thermal process,RTP)，其中快速熱製程例如是原位蒸汽生成(in-situ steam generation,ISSG)氧化製程。

隨之，進行離子植入製程來植入摻質至基底200中，以於基底200中形成多個第一摻雜區218及多個第二摻雜區220，而作為位元線。第一摻雜區218例如是分別形成在溝渠212之間的基底200中。詳言之，第一摻雜區218分別形成在各隔離結構216與各溝渠212側壁之間的上部基底200中，且位於相鄰溝渠212之間的兩個第一摻雜區218彼此被隔離結構216所分離。第二摻雜區220例如是分別形成在溝渠212底部的基底200中，且各隔離結構216例如是位於相鄰兩個第二摻雜區220之間。在一實施例中，隔離結構216的深度會深於第二摻雜區220的深度，以使相鄰兩第二摻雜區220的擴散範圍彼此互不接觸。

在一實施例中，進行離子植入製程所使用的能量約為10~30KeV，且使用的劑量約為1E+15~5E+15cm^-2。而且，離子植入製程例如是利用0°的傾斜角而以垂直的方式植入摻質。當基底200為P型基底時，第一摻雜區218與第二摻雜區220例如是形成N型摻雜區；當基底200為N型基底時，第一摻雜區218與第二摻雜區220例如是形成P型摻雜區。此外，在進行離子植入製程之後，還可選擇性地進行回火製程，以活化摻質。

在此說明的是，由於形成於溝渠212表面的氧化層214例如是位於後續預形成之記憶胞的垂直通道區222上，因此在離子植入製程中，氧化層214可有助於防止形成於溝渠212上部的第一摻雜區218及溝渠212底部的第二摻雜區220發生橋接等問題。如此一來，第二摻雜區220的擴散範圍與位於同一溝渠212之相對應第一摻雜區218的擴散範圍彼此分離。此外，藉由先進行氧化製程形成隔離結構216，可有效避免將摻質植入位於隔離結構216底部的基底200中。因此，可以防止相鄰的第二摻雜區220發生擊穿(punch through)等影響元件效能的問題。

請參照圖2E，移除氧化層214，再依序於基底200及溝渠212的表面上順應性地形成底介電層224、電荷儲存層226及頂介電層228。底介電層224的材料例如是低介電常數或高介電常數材料。在一實施例中，底介電層224可以是單層結構形式或是基於能隙工程(BE)之多層結構形式。單層結構的底介電層224的材料例如是氧化矽或氧化鋁鉿(HfAlO)。多層結構的底介電層224可以是低介電常數/高介電常數材料之堆疊結構或低介電常數/高介電常數/低介電常數材料之堆疊結構，其例如為氧化矽/氧化矽鉿(HfSiO)、氧化矽/氧化鉿(HfO₂)、氧化矽/氮化矽、氧化矽/氮化矽/氧化矽或氧化矽/氧化鋁(Al₂O₃)/氧化矽。電荷儲存層226的材料包括電荷陷入材料，其例如是氮化矽。頂介電層228可以為單層結構形式的介電材料，其例如是氧化矽、氧化鋁鉿(HfAlO)或氧化鋁(Al₂O₃)。

之後，於基底200上形成導體層230。導體層230例如是覆蓋頂介電層228並填入溝渠212。導體層230的材料例如是摻雜多晶矽、金屬或是多晶矽與金屬的組合。接著，圖案化導體層230，以形成字元線。

此外，在一實施例中，還可以在基底200上進一步形成層間介電層(ILD)、接觸窗插塞與金屬導線，以完成本發明一實施例之記憶體元件。特別注意的是，上述構件如層間介電層(ILD)、接觸窗插塞與金屬導線之形成方法及順序，當為本領域具有通常知識者所熟知，故於此不再另行贅述。

根據上述方法形成之記憶體元件包括多個記憶胞240。此外，於單一記憶胞240中具有垂直通道區222，且各記憶胞240例如是以鏡像對稱的方式配置。在一實施例中，位於同一溝渠212的兩個記憶胞240共用相同的第二摻雜區220，且分別位於相鄰兩溝渠212的兩個記憶胞240的垂直通道區222會被隔離結構216分隔開，因而能夠顯著抑制記憶胞240之間由二次電子所引起的操作干擾。由於隔離結構216可隔離相鄰的第二摻雜區220，因此可有效縮減相鄰兩第二摻雜區220之間的間距。如此一來，不僅可利用單一記憶胞240中具有垂直通道區222來提高儲存密度，還可藉由隔離結構216而進一步縮小記憶胞240的元件尺寸。

綜上所述，上述實施例之記憶體元件及其製造方法至少具有下列優點：

1.　上述實施例之記憶體元件包括隔離結構以隔離相鄰兩記憶胞的垂直通道區與位於相鄰兩溝渠底部的摻雜區，因此在相同的陣列面積下可進一步提升具有垂直通道區的記憶胞之積集度，並充分抑制操作各位元時的相互干擾。

2.　上述實施例之記憶體元件的製造方法藉由於相鄰兩溝渠之間形成隔離結構，因此可以防止形成在相鄰的溝渠底部的摻雜區發生擊穿等問題。

3.　上述實施例之記憶體元件的製造方法藉由在進行離子植入形成摻雜區之前先進行氧化製程，以於垂直通道區的表面形成氧化層，而能夠避免形成於溝渠上部的摻雜區與形成於溝渠底部的摻雜區之間發生橋接。

4.　上述實施例之記憶體元件的製造方法能夠應用在所有電荷捕捉記憶體結構上，且能夠輕易地與現有的半導體製程相整合，製程簡單並可有助於縮小記憶胞的元件尺寸，也可以更有效地提升儲存密度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200．．．基底

100a．．．第一部分

100b．．．第二部分

102、230．．．導體層

104、226．．．電荷儲存層

106、216．．．隔離結構

108、218．．．第一摻雜區

110、220．．．第二摻雜區

112、212．．．溝渠

114、224．．．底介電層

116、228．．．頂介電層

120．．．介電層

122、124．．．接觸窗插塞

126．．．金屬導線

130、240．．．記憶胞

132、222．．．垂直通道區

202．．．圖案化硬罩幕層

202a．．．開口

204．．．間隙壁材料層

206．．．緩衝層

208．．．間隙壁

210．．．隔離間隙

214．．．氧化層

圖1A是依照本發明之一實施例之一種記憶體元件佈局的上視示意圖。

圖1B是沿著圖1A中I-I’線段的剖面示意圖。

圖1C是沿著圖1A中II-II’線段的剖面示意圖。

圖2A至圖2E是依照本發明之一實施例之一種記憶體元件的製造流程剖面示意圖。

100．．．基底

100a．．．第一部分

100b．．．第二部分

102．．．導體層

104．．．電荷儲存層

106．．．隔離結構

108．．．第一摻雜區

110．．．第二摻雜區

112．．．溝渠

114．．．底介電層

116．．．頂介電層

130．．．記憶胞

132．．．垂直通道區

Claims (13)

1. 一種記憶體元件，包括：一基底，該基底中具有多個溝渠；一導體層，配置在該基底上且填入該些溝渠；一電荷儲存層，配置在該基底與該導體層之間；多個隔離結構，配置在該些溝渠之間的該基底中；多個第一摻雜區，分別配置在各該些隔離結構與各該些溝渠之間的該基底上部中；以及多個第二摻雜區，分別配置在該些溝渠底部的該基底中，其中各該些隔離結構位於相鄰兩個第二摻雜區之間。
2. 如申請專利範圍第1項所述之記憶體元件，其中該些隔離結構的深度約介於0.15μm至0.35μm之間。
3. 如申請專利範圍第1項所述之記憶體元件，其中該些隔離結構的寬度約介於0.005μm至0.03μm之間。
4. 一種記憶體元件的製造方法，該方法包括：於一基底中形成多個隔離間隙和多個溝渠，該些隔離間隙與該些溝渠相鄰排列；於各該些隔離間隙中形成填滿該隔離間隙的一隔離結構；於該基底中形成多個第一摻雜區與多個第二摻雜區，該些第一摻雜區分別形成在各該些溝渠與各該些該隔離結構之間的該基底上部中，而該些第二摻雜區分別形成在該些溝渠底部的該基底中，其中各該些隔離結構位於相鄰兩個第二摻雜區之間； 於該基底及該些溝渠的表面上形成一電荷儲存層；以及於該基底上形成一導體層，該導體層覆蓋該電荷儲存層且填滿該些溝渠。
5. 如申請專利範圍第4項所述之記憶體元件的製造方法，其中該些隔離結構的深度會深於該些第二摻雜區的深度。
6. 如申請專利範圍第4項所述之記憶體元件的製造方法，其中該些隔離結構的深度約介於0.15μm至0.35μm之間。
7. 如申請專利範圍第4項所述之記憶體元件的製造方法，其中該些隔離結構的寬度約介於0.005μm至0.03μm之間。
8. 一種記憶體元件，包括：一基底，具有多個第一部分與多個第二部分，各該些第一部分具有一第一高度之一第一上表面，各該些第二部分具有一第二高度之一第二上表面，其中該第一高度高於該第二高度；一導體層，配置在該基底上且覆蓋該第一上表面與該第二上表面；一電荷儲存層，配置在該基底與該導體層之間；多個隔離結構，分別配置在該基底的該些第一部分中；多個第一摻雜區，分別配置在該基底的該些第一部分 中，且分別位於各該些隔離結構的上部兩側；以及多個第二摻雜區，分別配置在該基底的該些第二部分中，其中各該些隔離結構位於相鄰兩個第二摻雜區之間。
9. 如申請專利範圍第8項所述之記憶體元件，其中該些隔離結構的深度會深於該些第二摻雜區的深度。
10. 如申請專利範圍第8項所述之記憶體元件，其中該些隔離結構的深度約介於0.15μm至0.35μm之間。
11. 如申請專利範圍第8項所述之記憶體元件，其中該些隔離結構的寬度約介於0.005μm至0.03μm之間。
12. 一種記憶體元件，該記憶體元件的一剖面結構包括：一基底；一導體層，配置在該基底上；一電荷儲存層，配置在該基底與該導體層之間；以及多個隔離結構，分別配置在該基底中的多個摻雜區中，其中該剖面結構中的該些摻雜區的深度與該些摻雜區整體的最大深度相同。
13. 一種記憶體元件，該記憶體元件的一剖面結構包括：一基底；一導體層，配置在該基底上；一電荷儲存層，配置在該基底與該導體層之間；以及多個隔離結構，分別配置在該基底中的多個摻雜區中，其中各該摻雜區為一位元線。