CN108417236B - 垂直型半导体器件及其制造方法和操作方法 - Google Patents

垂直型半导体器件及其制造方法和操作方法 Download PDF

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Abstract

提供了一种垂直型半导体器件及其制造和操作方法。垂直型半导体器件包括：柱体结构，其具有导电层和数据储存材料的层叠结构；栅电极，其被形成为包围所述柱体结构的所述数据储存材料；以及互连层，其与所述柱体结构电连接且被设置在所述柱体结构上。所述操作方法包括以下步骤：响应于初始化命令而将用于将数据储存材料改变成高电阻状态的电压施加至所述栅电极和所述互连层。

Description

垂直型半导体器件及其制造方法和操作方法
本专利申请是申请日为2013年10月30日、申请号为201310528766.2、发明名称为“垂直型半导体器件及其制造方法和操作方法”的分案申请。
相关申请的交叉引用
本申请要求2013年3月6日向韩国知识产权局提交的申请号为10-2013-0024122的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思涉及一种半导体器件，更具体而言，涉及一种垂直型半导体器件及其制造方法和操作方法。
背景技术
随着对应用于越来越小型化的电子装置的具有超高集成、超高速度、以及超低功率的半导体器件的需求，已经积极地研究垂直型存储器件。
近年来，阻变存储器件作为下一代存储器件正引起注意，并且已经采用垂直结构。阻变存储器件经由存取器件来选择单元。阻变存储器件是被配置成通过改变与其电连接的数据储存材料的电阻状态来储存数据的器件。作为阻变存储器件的一个实例，存在相变随机存取存储器件(PCRAM)、阻变RAM(ReRAM)、以及磁性RAM(MRAM)。
采用二极管或晶体管作为阻变存储器件的存取器件。具体地，因为与二极管相比晶体管通过控制阈值电压降低而具有低的操作电压并且采用垂直结构，所以晶体管作为阻变存储器件的存取器件已经受到关注。
即，由于必须向二极管施加1.1V以上的电压，所以在降低二极管的操作电压上存在限制。当二极管形成在字线上时，字线的电阻根据单元的位置来改变以引起字线跳跃(word line bouncing)。
具有水平结构的晶体管的减小率受到限制，但是垂直晶体管可以在受限的区域中保证足够的电流驱动能力。另外，垂直晶体管可以通过源电阻的减小来改善由于外部电阻器引起的电压下降分量。
另一方面，利用半导体衬底作为基底来形成诸如二极管和晶体管的存取器件。近年来，半导体存储器件被形成为多个层以获得高度集成。当利用半导体衬底作为基底来形成存取器件时，不可能层叠多层。
发明内容
根据一个示例性实施的一个方面，提供了一种垂直型半导体器件。所述垂直型半导体器件可以包括：柱体结构，所述柱体结构具有导电层和数据储存材料的层叠结构，且形成在公共源极区上；以及栅电极，所述栅电极被形成为包围柱体结构的数据储存材料。
根据一个示例性实施的另一个方面，提供了一种制造垂直型半导体器件的方法。所述方法可以包括以下步骤：在公共源极区上形成柱体结构，在每个柱体结构中层叠有导电层和第一绝缘层；在包括柱体结构的公共源极区上形成栅绝缘层和栅电极材料；将栅电极材料去除至预定高度，以使栅电极材料在至少一个方向绝缘；在包括栅电极材料的公共源极区上形成第二绝缘层以掩埋在柱体结构之间，将第二绝缘层平坦化以暴露出第一绝缘层的表面，以及去除第一绝缘层；以及将数据储存材料掩埋在去除了第一绝缘层的空间中。
根据一个示例性实施的另一个方面，提供了一种制造垂直型半导体器件的方法。所述方法可以包括以下步骤：在公共源极区上形成层叠有导电层和数据储存材料的柱体结构；在包括柱体结构的公共源极区上形成栅绝缘层和栅电极材料；以及将栅电极材料去除至预定高度，以使栅电极材料在至少一个方向绝缘。
根据一个示例性实施的另一个方面，提供了一种操作垂直型半导体器件的方法，所述垂直型半导体器件包括：柱体结构，所述柱体结构具有导电层和数据储存材料的层叠结构；栅电极，所述栅电极被形成为包围柱体结构的数据储存材料；以及互连层，所述互连层与柱体结构电连接并且被设置在柱体结构上。所述方法可以包括以下步骤：响应于初始化命令而将用于将数据储存材料改变成高电阻状态的电压施加至栅电极和互连层。
在以下标题为“具体实施方式”的部分描述这些和其它的特点、方面以及实施。
附图说明
从如下结合附图的详细描述中将更加清楚地理解本公开的主题的以上和其它的方面、特征和其它的优点，其中：
图1至图9是说明一种示例性垂直型存储器件的制造方法的视图；
图10是说明一种示例性垂直型存储器件的操作方法的视图；以及
图11至图18是说明一种示例性垂直型存储器件的制造方法的视图。
具体实施方式
在下文中，将参照附图更详细地描述示例性实施。
本文参照截面图描述示例性实施，截面图是示例性实施例(以及中间结构)的示意性图示。照此，可以预料到图示的形状变化是缘于例如制造技术和/或公差。因而，示例性实施不应被解释为局限于本文所说明的区域的特定形状、而是可以包括例如来自于制造的形状差异。在附图中，为了清楚起见，可以夸大层和区域的长度和尺寸。附图中相同的附图标记表示相似的元件。也可以理解的是：当提及一层在另一层或衬底“上”时，其不仅可以是直接在其它的层或衬底上，也可以存在中间层。
在附图中，(a)是垂直型存储器件沿着第一方向(X方向，例如字线延伸方向)的截面图，(b)是垂直型存储器件的平面图，以及(c)是垂直型存储器件沿着第二方向(Y方向，例如，位线延伸方向)的截面图。另外，如果必要的话，可以示出如图(c)中所示的沿着第二方向的截面图。
图1至图9是说明一种制造示例性垂直型存储器件的方法的视图。
首先，如图1中所示，在半导体衬底的公共源极区101上顺序形成导电层103、第一绝缘层105以及硬掩模107。
这里，公共源极区101可以由诸如金属的导电材料形成，但是不局限于此。公共源极区101可以经由离子注入工艺来形成。
接着，如图2中所示，将硬掩模107图案化成大体柱体形状，并且利用硬掩模107作为刻蚀掩模来将第一绝缘层105和导电层103图案化，以形成柱体结构。
在形成柱体结构之后，如图3中所示，将硬掩模107去除，并且可以在公共源极区101的表面和导电层103的顶部之间将第二绝缘层109形成至预定高度。更具体地，第二绝缘层109被形成在具有如图2中所示的柱体结构的公共源极区101上、并且被平坦化。然后，对第二绝缘层109执行湿法或干法刻蚀工艺，使得第二绝缘层109被凹陷成低于导电层103的顶部。用于形成第二绝缘层109的工艺被执行以更加确保单元分离，而在可替选的实施中可以被省略。
如图4中所示，在柱体结构的暴露表面上形成栅绝缘层111。
如图5中所示，在形成栅绝缘层111之后，在栅绝缘层111上形成栅电极材料113。由于柱体结构可以被形成使得柱体结构之间的沿着第二(Y)方向的空间P2大于柱体结构之间的沿着第一(X)方向的空间P1，如图3中所示，所以栅电极材料113被形成为在柱体结构之间具有沿着第二方向形成的台阶，如图5(c)中所示。
如图6中所示，将栅电极材料113去除至预定高度，使得在第二方向栅电极材料113之间获得绝缘。此时，如果柱体结构被设计成使得柱体结构之间的在第一方向的空间P1小于柱体结构之间的在第二方向的空间P2，如图3中所示，则在第一方向的栅电极材料113可以不绝缘而彼此连接。
如图7中所示，在柱体结构之间形成第三绝缘层115，并且将第三绝缘层115平坦化以暴露出第一绝缘层105的顶部。选择性地去除暴露出的第一绝缘层105以形成暴露出导电层103的顶部的沟道区CH。
如图8中所示，在公共源极区101上沟道区CH中形成数据储存材料117。将数据储存材料117平坦化以暴露出第三绝缘层115的表面。因此，数据储存材料117被掩埋在沟道区CH中，并且与导电层103电连接。
数据储存材料117可以包括相变材料，诸如，锗(Ge)-锑(Sb)-碲(Te)。优选地，数据储存材料117可以包括非晶相变材料。可替选地，替换相变材料，数据储存材料117可以包括钙钛矿或过渡金属氧化物等。
在如图7中所示形成沟道区CH之后，可以在沟道区CH的内壁上形成间隔件，并且可以形成数据储存材料117。当在沟道区CH的内壁上形成间隔件时，可以减小数据储存材料117和导电层103之间的接触面积以减小复位电流。此时，间隔件可以由与栅绝缘层111不同的绝缘材料形成。例如，如果栅绝缘层111包括氧化物层，则间隔件可以利用氮化物形成。然而，用于间隔件的材料不局限于此。
在一个示例性实施中，数据储存材料117可以包括顺序形成在沟道区CH中的相变材料、晶态相变材料、非晶相变材料以及晶态相变材料。数据储存材料117的可以形成有非晶相变材料层的部分可以用作沟道区。
另外，如果数据储存材料117包括钙钛矿或者过渡金属氧化物，则第一阻挡金属层、钙钛矿材料(或过渡金属氧化物)、以及第二阻挡金属层可以顺序形成在沟道区CH中。数据储存材料117的可以形成有钙钛矿材料或者过渡氧化物的部分可以用作沟道区。
在另一个实施中，在形成数据储存材料117之前，要储存数据的栅绝缘层111的厚度增大，然后数据储存材料117被形成，以减小复位电流。
即，在示例性实施中，数据储存材料117用作垂直晶体管的沟道区。具体地，非晶相变材料具有P型半导体(具有针对电子的很多陷阱)的电学特性。另外，如果晶体管用作存取器件，则不需要在存取器件上形成单独的存储器单元。因而，在沟道区中的数据储存材料117可以用作数据储存区。因此，由于垂直晶体管同时用作存取器件和存储器单元，所以可以获得具有超高集成度和超小型化的半导体器件。另外，随后将参照图10来描述半导体器件的详细驱动方法。
在将数据储存材料117掩埋在沟道区CH中之后，如图9中所示，与数据储存材料117电连接的互连层(例如，位线119)可以被形成且被图案化成沿着第二方向延伸。
图10A和图10B是说明一种示例性垂直型存储器件的操作方法的视图。
可以看出，非晶相变材料的电学I-V特性具有P型半导体特性(具有很多陷阱)。因此，垂直晶体管的沟道区可以利用非晶相变材料来形成。
由于经由图1至图9的工艺完成的半导体器件的数据储存材料具有低电阻状态(如果利用相变材料的结晶状态)，所以全部的数据储存材料具有低电阻特性。因此，在测试模式下，全部的数据储存材料经由用于初始化的火焙(fire-out)操作而被改变成高电阻状态。因此，数据储存材料117同时执行数据储存功能和晶体管的沟道功能。即，数据储存材料117用作晶体管功能和存储器单元。
参见图10A和图10B，假设当读取操作通过导通的第一晶体管和第二晶体管执行时，写入操作通过导通的第三晶体管和第四晶体管执行，并且第五晶体管和第六晶体管被关断。
在图10A中，第一晶体管可以包括导电层103A、相变材料117A以及栅电极113A，且第二晶体管可以包括导电层103B、相变材料117B以及栅电极113B。第三晶体管可以包括导电层103C、相变材料117C以及栅电极113C，且第四晶体管可以包括导电层103D、相变材料117D以及栅电极113D。第五晶体管可以包括导电层103E、相变材料117E以及栅电极113E，且第六晶体管可以包括导电层103F、相变材料117F以及栅电极113F。另外，相变材料117A至117F可以被配置成使得相变材料117A至117F中用于储存的部分由非晶相变材料121A至121F形成。
图10B说明如果选中特定单元A，则未选中的存储器单元B、C以及D与特定单元A共享或者不共享位线和字线。
当对选中的单元A(可以是第一晶体管或第二晶体管)执行读取操作时，可以如表1中所示对选中的单元A以及未选中的单元B、C以及D的位线和字线施加电压。
[表1]
Figure BDA0001567869360000061
在读取操作中，可以将如下的电压施加至选中的单元A：不足以改变相变材料117A和117B的结晶状态(即，电阻状态)，而足以导通第一晶体管和第二晶体管。因此，电阻状态，即通过相变材料117A和117B储存的数据电平基于相变材料117A和117B的电阻状态而有区别。例如，在读取模式中，可以将不足以改变相变材料117A和117B的状态的正电压(例如，1V)施加至位线。可以将比第一正电压高的第二正电压(例如，2V)施加至字线。
如果对选中的单元A(可以是第三晶体管或第四晶体管)执行写入操作，则可以如表2中所示对选中的单元A和未选中的单元B、C以及D的位线和字线施加电压。
[表2]
Figure BDA0001567869360000062
在写入操作中施加的电压可以足以改变相变材料117C和117D的结晶状态(即，电阻状态)、且同时导通第三晶体管和第四晶体管。例如，可以将足以改变相变材料的结晶状态(即，电阻状态)的第三正电压施加至选中的单元的位线。可以将小于或等于第三正电压的第四正电压(例如，1V)施加至字线。
因此，在这种状态下，可以将新的数据记录在相变材料117C和117D中。
在读取或写入操作中施加至不与选中的单元共享位线和字线的单元C的电压可以被确定成具有不改变相变材料117E和117F的结晶状态、同时关断相应晶体管(图10A的第五晶体管或第六晶体管)的电平。例如，可以将接地电压施加至第一位线119E和第二位线119F，并且可以将接地电压或具有预定电平的负电压(例如，-2V)施加至栅电极113E和113F。此时，相变材料117E和117F完全耗尽，第五晶体管和第六晶体管关断，且因而第五晶体管和第六晶体管变成未选中的晶体管。
另外，在读取或写入操作中，可以将接地电压或具有预定电平的负电压(例如，-2V)施加至与选中的单元A共享位线的未选中的存储器单元B的字线、且可以将接地电压施加至与选中的单元共享字线的未选中的单元C的位线，使得相应的晶体管关断。
图11至图18是说明根据本发明构思的另一个示例性实施的垂直型存储器件的视图。
首先，如图11中所示，在半导体衬底的公共源极区201上顺序形成导电层203、数据储存材料205以及硬掩模207。
这里，公共源极区201可以由诸如金属的导电材料形成，但是不局限于此，且公共源极区201可以经由离子注入工艺来形成。
另外，数据储存材料205可以包括相变材料，较优选地非晶相变材料。具体地，当数据储存材料205包括相变材料时，可以顺序形成晶态相变材料、非晶相变材料以及晶态相变材料。在另一个实施中，数据储存材料205可以包括钙钛矿材料、过渡金属氧化物等。数据储存材料可以具有第一阻挡金属层、钙钛矿材料(或过渡金属氧化物)以及第二阻挡金属层的层叠结构。
接着，如图12中所示，将硬掩模207图案化成柱体形状，且利用硬掩模207作为刻蚀掩模将数据储存材料205和导电层203图案化以形成柱体结构。此时，柱体结构被设计成使得柱体结构之间的沿着第二(Y)方向的空间大于柱体结构之间的沿着第一(X)方向的空间，但是本发明构思不局限于此。
在形成柱体结构之后，如图13中所示，去除硬掩模207，且第二绝缘层209可以被掩埋在公共源极区201的表面和导电层203的顶部之间达预定高度。更具体地，第二绝缘层209形成在具有柱体结构的公共源极区201上且被平坦化。然后对第二绝缘层执行湿法或干法刻蚀工艺，使得第二绝缘层209被凹陷成低于导电层203的顶部。掩埋第二绝缘层209的工艺可以省略。
如图14中所示，在柱体结构的暴露出的表面上形成栅绝缘层211，且如图15中所示，在栅绝缘层211上形成栅绝缘材料213。由于柱体结构可以被形成使得柱体结构之间的沿着第二(Y)方向的空间大于柱体结构之间的沿着第一(X)方向的空间，所以栅电极材料213被形成为柱体结构之间具有沿着第二方向形成的台阶。
如图16中所示，将栅电极材料213去除至预定高度，使得沿着第二方向的栅电极材料213之间获得绝缘。此时，沿着第一方向的栅电极材料可以不绝缘而彼此连接。
如图17中所示，第三绝缘层215被形成在包括栅电极材料的公共源极区上并且被平坦化以暴露出数据储存材料205的顶部。因此，利用数据储存材料205作为沟道区的垂直晶体管被完成。
如图18中所示，与数据储存材料205电连接的互连层(例如位线219)被形成，然后沿第二方向被图案化。在图18中，数据储存材料205的部分211表示储存数据的部分，例如，非晶相变材料层或钙钛矿层(或过渡金属氧化物层)。
在示例性实施中，柱体结构被形成为包括数据储存材料。因此，制造工艺更加简化。
已经描述了垂直型半导体器件被形成为单层，但是根据本发明构思的垂直型半导体器件可以被形成为具有层叠结构，即多级层叠(MLS，multi-level stack)结构。此时，可以将垂直型半导体器件实施和修改成各种结构，使得图9或图18中所示的单元结构被平等地顺序层叠，单元结构基于互连层(位线)以镜像的方式对称层叠，或者单元结构基于公共源极区以镜像的方式对称层叠。
即，由于在形成垂直晶体管的工艺之后的工艺是低温工艺，所以即使层叠多个层，热效应也不会施加至下层。因此，制造层叠的半导体器件是可能的。另外，由于不需要额外的存取器件，所以可以实施具有高集成和高性能的半导体器件。
本发明的以上实施是说明性的、而不是限制性的。各种替换和等同形式是可以的。本发明不限于本文描述的实施。本发明也不限于任何特定类型的半导体器件。考虑到本公开内容，其他增加、删减或修改是明显的，并且确定为落入所附权利要求的范围内。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种垂直型半导体器件，包括：
柱体结构，所述柱体结构具有导电层和数据储存材料的层叠结构，并且形成在公共源极区上；以及
栅电极，所述栅电极被形成为包围所述柱体结构的所述数据储存材料。
技术方案2.如技术方案1所述的垂直型半导体器件，其中，所述数据储存材料包括相变材料。
技术方案3.如技术方案1所述的垂直型半导体器件，其中，所述数据储存材料具有晶态相变材料、非晶相变材料以及晶态相变材料的层叠结构。
技术方案4.如技术方案1所述的垂直型半导体器件，其中，所述数据储存材料包括钙钛矿或过渡金属氧化物。
技术方案5.如技术方案1所述的垂直型半导体器件，其中，所述数据储存材料具有第一阻挡金属层、钙钛矿层以及第二阻挡金属层的层叠结构，或者具有第一阻挡金属层、过渡金属氧化物层以及第二阻挡金属层的层叠结构。
技术方案6.如技术方案1所述的垂直型半导体器件，还包括栅绝缘层，所述栅绝缘层形成在所述柱体结构与所述栅电极之间。
技术方案7.如技术方案1所述的垂直型半导体器件，还包括互连层，所述互连层形成在所述数据储存材料上以与所述数据储存材料电连接。
技术方案8.如技术方案1所述的垂直型半导体器件，还包括绝缘层，所述绝缘层形成在所述导电层的周缘上。
技术方案9.如技术方案1所述的垂直型半导体器件，其中，所述公共源极区包括金属层。
技术方案10.如技术方案1所述的垂直型半导体器件，其中，所述栅电极在沿着第一方向形成的单元之间彼此电连接，且栅电极在沿着第二方向形成的单元之间彼此绝缘，所述第二方向不同于所述第一方向。
技术方案11.一种制造垂直型半导体器件的方法，所述方法包括以下步骤：
在公共源极区上形成柱体结构，每个所述柱体结构中层叠有导电层和第一绝缘层；
在包括所述柱体结构的公共源极区上形成栅绝缘层和栅电极材料；
将所述栅电极材料去除至预定高度，以使栅电极材料在至少一个方向绝缘；
在包括所述栅电极材料的公共源极区上形成第二绝缘层以掩埋在所述柱体结构之间，将所述第二绝缘层平坦化以暴露出所述第一绝缘层的表面，以及去除所述第一绝缘层；以及
将数据储存材料掩埋在去除了所述第一绝缘层的空间中。
技术方案12.如技术方案11所述的方法，其中，所述数据储存材料包括相变材料。
技术方案13.如技术方案11所述的方法，其中，所述数据储存材料被形成为具有晶态相变材料、非晶相变材料以及晶态相变材料的层叠结构。
技术方案14.如技术方案11所述的方法，其中，数据储存材料包括钙钛矿或过渡金属氧化物。
技术方案15.如技术方案11所述的方法，其中，所述数据储存材料具有第一阻挡金属层、钙钛矿层以及第二阻挡金属层的层叠结构，或者第一阻挡金属层、过渡金属氧化物层以及第二阻挡金属层的层叠结构。
技术方案16.如技术方案11所述的方法，还包括：在去除所述第一栅绝缘层的步骤之后，在去除了所述第一绝缘层的空间的内壁上形成间隔件。
技术方案17.如技术方案11所述的方法，还包括：在去除所述第一绝缘层的步骤之后，增大所述栅绝缘层的预定部分的厚度。
技术方案18.如技术方案11所述的方法，还包括形成与所述数据储存材料电连接的互连层。
技术方案19.一种制造垂直型半导体器件的方法，所述方法包括以下步骤：
在公共源极区上形成柱体结构，在所述柱体结构中层叠有导电层和数据储存材料；
在包括所述柱体结构的公共源极区上形成栅绝缘层和栅电极材料；以及
将所述栅电极材料去除至预定高度，以使栅电极材料在至少一个方向绝缘。
技术方案20.如技术方案19所述的方法，其中，所述数据储存材料包括相变材料。
技术方案21.如技术方案19所述的方法，其中，所述数据储存材料被形成为具有晶态相变材料、非晶相变材料以及晶态相变材料的层叠结构。
技术方案22.如技术方案19所述的方法，其中，所述数据储存材料包括钙钛矿或过渡金属氧化物。
技术方案23.如技术方案19所述的方法，其中，所述数据储存材料具有第一阻挡金属层、钙钛矿层以及第二阻挡金属层的层叠结构，或者第一阻挡金属层、过渡金属氧化物层以及第二阻挡金属层的层叠结构。
技术方案24.如技术方案19所述的方法，还包括形成与所述数据储存材料电连接的互连层。
技术方案25.一种操作垂直型半导体器件的方法，所述垂直型半导体器件包括：柱体结构，所述柱体结构具有导电层和数据储存材料的层叠结构；栅电极，所述栅电极被形成为包围所述柱体结构的所述数据储存材料；以及互连层，所述互连层与所述柱体结构电连接且被设置在所述柱体结构上，所述方法包括以下步骤：
响应于初始化命令而将用于将数据储存材料改变成高电阻状态的电压施加至所述栅电极和所述互连层。
技术方案26.如技术方案25所述的方法，还包括以下步骤：响应于读取命令，
将具有第一电平的正电压施加至选中的垂直型半导体器件的所述互连层，所述具有第一电平的正电压不改变所述选中的垂直型半导体器件的所述数据储存材料的电阻状态；以及
将具有所述第一电平或者第二电平的正电压施加至所述选中的垂直型半导体器件的栅电极，所述第二电平比所述第一电平高。
技术方案27.如技术方案26所述的方法，还包括以下步骤：
将接地电压或者具有预定电平的负电压施加至如下未选中的垂直型半导体器件的栅电极：该未选中的垂直型半导体器件共享所述选中的垂直型半导体器件的所述互连层；
将所述接地电压施加至如下未选中的垂直型半导体器件的互连层：该未选中的垂直型半导体器件共享所述选中的垂直型半导体器件的所述栅电极；以及
将所述接地电压施加至如下未选中的垂直型半导体器件的互连层：该未选中的垂直型半导体器件不共享所述选中的垂直型半导体器件的所述互连层和所述栅电极，并且将所述接地电压或者具有预定电平的负电压施加至该未选中的垂直型半导体器件的栅电极。
技术方案28.如技术方案26所述的方法，还包括以下步骤：响应于写入命令，
将具有所述第二电平的正电压施加至所述选中的垂直型半导体器件的所述互连层；以及
将具有所述第二电平、或者比所述第二电平低的所述第一电平的正电压施加至所述选中的垂直型半导体器件的所述栅电极。
技术方案29.如技术方案28所述的方法，还包括以下步骤：
将接地电压或者具有预定电平的负电压施加至如下未选中的垂直型半导体器件的栅电极：该未选中的垂直型半导体器件共享所述选中的垂直型半导体器件的所述互连层；
将所述接地电压施加至如下未选中的垂直型半导体器件的互连层：该未选中的垂直型半导体器件共享所述选中的垂直型半导体器件的所述栅电极；以及
将所述接地电压施加至如下未选中的垂直型半导体器件的互连层：该未选中的垂直型半导体器件不共享所述选中的垂直型半导体器件的所述互连层和所述栅电极，且将所述接地电压或者具有预定电平的负电压施加至该未选中的垂直型半导体器件的栅电极。

Claims (5)

1.一种操作垂直型半导体器件的方法，所述垂直型半导体器件包括：柱体结构，所述柱体结构具有导电层和数据储存材料的层叠结构；栅电极，所述栅电极被形成为包围所述柱体结构的所述数据储存材料；以及互连层，所述互连层与所述柱体结构电连接且被设置在所述柱体结构上，所述方法包括以下步骤：
响应于初始化命令而将用于将数据储存材料改变成高电阻状态的电压施加至所述栅电极和所述互连层，
其中数据储存材料在第一方向上层叠在导电层上，
其中栅电极在第二方向上层叠在数据储存材料上，
其中第二方向不同于第一方向。
2.如权利要求1所述的方法，还包括以下步骤：响应于读取命令，
将具有第一电平的正电压施加至选中的垂直型半导体器件的所述互连层，所述具有第一电平的正电压不改变所述选中的垂直型半导体器件的所述数据储存材料的电阻状态；以及
将具有所述第一电平或者第二电平的正电压施加至所述选中的垂直型半导体器件的栅电极，所述第二电平比所述第一电平高。
3.如权利要求2所述的方法，还包括以下步骤：
将接地电压或者具有预定电平的负电压施加至如下未选中的垂直型半导体器件的栅电极：该未选中的垂直型半导体器件共享所述选中的垂直型半导体器件的所述互连层；
将所述接地电压施加至如下未选中的垂直型半导体器件的互连层：该未选中的垂直型半导体器件共享所述选中的垂直型半导体器件的所述栅电极；以及
将所述接地电压施加至如下未选中的垂直型半导体器件的互连层：该未选中的垂直型半导体器件不共享所述选中的垂直型半导体器件的所述互连层和所述栅电极，并且将所述接地电压或者具有预定电平的负电压施加至该未选中的垂直型半导体器件的栅电极。
4.如权利要求2所述的方法，还包括以下步骤：响应于写入命令，
将具有所述第二电平的正电压施加至所述选中的垂直型半导体器件的所述互连层；以及
将具有所述第二电平、或者比所述第二电平低的所述第一电平的正电压施加至所述选中的垂直型半导体器件的所述栅电极。
5.如权利要求3所述的方法，还包括以下步骤：
将接地电压或者具有预定电平的负电压施加至如下未选中的垂直型半导体器件的栅电极：该未选中的垂直型半导体器件共享所述选中的垂直型半导体器件的所述互连层；
将所述接地电压施加至如下未选中的垂直型半导体器件的互连层：该未选中的垂直型半导体器件共享所述选中的垂直型半导体器件的所述栅电极；以及
将所述接地电压施加至如下未选中的垂直型半导体器件的互连层：该未选中的垂直型半导体器件不共享所述选中的垂直型半导体器件的所述互连层和所述栅电极，且将所述接地电压或者具有预定电平的负电压施加至该未选中的垂直型半导体器件的栅电极。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9286973B2 (en) * 2013-09-24 2016-03-15 Taiwan Semiconductor Manufacturing Company Limited Device and method for forming resistive random access memory cell
KR20150043759A (ko) * 2013-10-15 2015-04-23 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그의 제조방법
US20150380063A1 (en) * 2014-06-29 2015-12-31 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and methods of use
US9425391B1 (en) * 2015-03-04 2016-08-23 Macronix International Co., Ltd. Damascene process of RRAM top electrodes
US9761712B1 (en) * 2016-10-31 2017-09-12 International Business Machines Corporation Vertical transistors with merged active area regions
CN108807660A (zh) * 2017-05-02 2018-11-13 上海磁宇信息科技有限公司 使用垂直型环绕式场效晶体管的超高密度随机存储器架构
US10541272B2 (en) 2017-10-11 2020-01-21 International Business Machines Corporation Steep-switch vertical field effect transistor
US10468459B2 (en) * 2017-12-26 2019-11-05 Sandisk Technologies Llc Multiple vertical TFT structures for a vertical bit line architecture
US11393515B2 (en) * 2018-06-14 2022-07-19 Intel Corporation Transition metal dichalcogenide based spin orbit torque memory device
US11245068B2 (en) 2018-06-14 2022-02-08 Intel Corporation Transition metal dichalcogenide based magnetoelectric memory device
US11502188B2 (en) 2018-06-14 2022-11-15 Intel Corporation Apparatus and method for boosting signal in magnetoelectric spin orbit logic
US11398562B2 (en) 2018-06-14 2022-07-26 Intel Corporation Magnetoelectric spin orbit logic transistor with a spin filter
US11374163B2 (en) 2018-06-19 2022-06-28 Intel Corporation Spin orbit memory with multiferroic material
US11557717B2 (en) 2018-11-16 2023-01-17 Intel Corporation Transition metal dichalcogenide based spin orbit torque memory device with magnetic insulator
US10930849B2 (en) 2019-06-28 2021-02-23 Micron Technology, Inc. Techniques for forming memory structures
CN112652714B (zh) * 2020-12-23 2022-02-11 华中科技大学 一种相变存储器阵列的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101719502A (zh) * 2008-10-09 2010-06-02 三星电子株式会社 垂直型半导体器件及其制造方法
CN101826528A (zh) * 2009-02-16 2010-09-08 三星电子株式会社 半导体器件及其形成方法
CN102110690A (zh) * 2009-11-17 2011-06-29 三星电子株式会社 三维半导体存储装置
WO2011106329A1 (en) * 2010-02-23 2011-09-01 Sandisk 3D Llc Structure and fabrication method for resistance-change memory cell in 3-d memory
CN102194793A (zh) * 2010-02-19 2011-09-21 三星电子株式会社 三维半导体器件

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7212432B2 (en) * 2004-09-30 2007-05-01 Infineon Technologies Ag Resistive memory cell random access memory device and method of fabrication
KR100994710B1 (ko) * 2007-12-21 2010-11-17 주식회사 하이닉스반도체 수직채널트랜지스터의 제조 방법
JP4751432B2 (ja) * 2008-09-26 2011-08-17 シャープ株式会社 半導体記憶装置
US7826260B2 (en) * 2008-10-27 2010-11-02 Seagate Technology Llc Spin-transfer torque memory self-reference read and write assist methods
US8274110B2 (en) 2009-05-20 2012-09-25 Micron Technology, Inc. Vertically-oriented semiconductor selection device providing high drive current in cross-point array memory
US7968876B2 (en) 2009-05-22 2011-06-28 Macronix International Co., Ltd. Phase change memory cell having vertical channel access transistor
US8183126B2 (en) * 2009-07-13 2012-05-22 Seagate Technology Llc Patterning embedded control lines for vertically stacked semiconductor elements
KR101623547B1 (ko) * 2009-12-15 2016-05-23 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
TWI492432B (zh) * 2009-12-17 2015-07-11 Hitachi Ltd Semiconductor memory device and manufacturing method thereof
JP2011129737A (ja) * 2009-12-18 2011-06-30 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
KR20110090056A (ko) * 2010-02-02 2011-08-10 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20110101876A (ko) * 2010-03-10 2011-09-16 삼성전자주식회사 매립 비트 라인을 갖는 반도체 장치 및 반도체 장치의 제조 방법
KR101623546B1 (ko) * 2010-05-28 2016-05-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8207032B2 (en) * 2010-08-31 2012-06-26 Micron Technology, Inc. Methods of forming pluralities of vertical transistors, and methods of forming memory arrays
CN102479823B (zh) * 2010-11-30 2014-04-16 中国科学院微电子研究所 一种垂直型nrom存储结构及其制备方法
KR101807250B1 (ko) * 2011-07-11 2017-12-11 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR20130010641A (ko) * 2011-07-19 2013-01-29 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20130017347A (ko) * 2011-08-10 2013-02-20 삼성전자주식회사 반도체 소자
JP5758744B2 (ja) * 2011-08-25 2015-08-05 株式会社日立製作所 相変化メモリ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101719502A (zh) * 2008-10-09 2010-06-02 三星电子株式会社 垂直型半导体器件及其制造方法
CN101826528A (zh) * 2009-02-16 2010-09-08 三星电子株式会社 半导体器件及其形成方法
CN102110690A (zh) * 2009-11-17 2011-06-29 三星电子株式会社 三维半导体存储装置
CN102194793A (zh) * 2010-02-19 2011-09-21 三星电子株式会社 三维半导体器件
WO2011106329A1 (en) * 2010-02-23 2011-09-01 Sandisk 3D Llc Structure and fabrication method for resistance-change memory cell in 3-d memory

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US9508428B2 (en) 2016-11-29
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CN108417236A (zh) 2018-08-17
US20160155498A1 (en) 2016-06-02
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