CN103165607B - 半导体存储器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体存储器件，所述半导体存储器件包括：位线，所述位线沿第一方向延伸；垂直栅单元，包括被形成为柱体形状的栅氧化物层和栅金属层；下电极和数据储存材料层，形成在垂直栅单元上；以及互连层，形成在数据储存材料层上。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求2011年12月15日向韩国专利局提交的申请号为10-2011-0135695的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体器件及其制造方法，更具体而言，涉及一种具有垂直栅单元的半导体存储器件及其制造方法。
背景技术
除了快闪存储器件的非易失性、静态随机存取存储器(SRAM)的高速操作、以及动态随机存取存储器(DRAM)的高集成度之外，半导体存储器件还可以具有低功耗的特点。诸如铁电随机存取存储器(FRAM)、磁随机存取存储器(MRAM)、相变随机存取存储器(PCRAM)、或纳米浮栅存储器(NFGM)的器件可以提供以上所列的特点。
例如，已经使用二极管作为半导体存储器件的开关器件。然而，在将二极管应用为开关器件时，半导体存储器件可能具有以下特点。
图1是包括根据现有技术的开关器件的半导体存储器件的电路图。
参见图1，所述半导体存储器件具有包括下层单元A和上层单元B的多层层叠(MLS，multi-level stack)结构。下层单元A和上层单元B分别形成在公共字线20之下和之上。下层单元A包括用作开关器件的二极管12以及形成在第一位线10与公共字线20之间的相变材料16，上层单元B包括用作开关器件的二极管22以及形成在公共字线20与第二位线30之间的相变材料26。
图2说明与图1的半导体存储器件相对应的截面结构。
参见图2，下层单元形成在第一位线10上，所述下层单元包括顺序地形成的二极管12、加热件14以及相变材料16。下层单元还包括形成在相邻的下层单元之间的掩埋绝缘层18。
公共字线20形成在下层单元上，并且上层单元形成在公共字线20上。上层单元包括顺序地形成的二极管22、加热件24以及相变材料26。在相邻的上层单元之间形成有掩埋绝缘层28。第二位线30形成在上层单元上。
在如图1和图2所示的现有技术中，将二极管12和22形成为半导体存储器件的开关器件。
在利用二极管作为开关器件时，需要分别分开的字线和位线以选择二极管。然而，随着半导体存储器件进一步集成，字线和位线形成得更小，因而字线的电阻逐渐地增加。随着字线的电阻增加，在单元的写入或读取操作中字线的电压变得接近0V，因而施加到单元的电压减小，导致读取/写入感测余量减小。更具体地，由于字线的电压增加，单元的低电阻值状态被感测为高电阻状态，使得导致了减小读取感测余量的字线跳跃(bouncing)。
另外，随着字线和位线的临界尺寸(CD)根据半导体存储器件的进一步集成而减小，互连线电阻逐渐增加，因而内部操作电压增加。
另外，在将二极管形成为开关器件时，所有的掩模工艺都以单元节距(pitch)来执行，制造工艺复杂，生产成本增加。
发明内容
根据一个示例性实施例，一种制造半导体存储器件的方法，包括以下步骤：在位线上形成栅单元材料层；沿位线延伸的方向将栅单元材料层的一部分刻蚀成线形，以形成线形刻蚀区域；在线形刻蚀区域中形成第一间隔件绝缘层；对第一间隔件绝缘层执行回蚀工艺，以暴露位线并形成回蚀区域；在第一间隔件绝缘层之下形成第一氧化物层；在回蚀区域中形成第一掩埋绝缘层；沿与位线延伸的方向相垂直的方向刻蚀栅单元材料层，以形成第一沟槽；在第一沟槽中在栅单元材料层的侧壁上形成第二间隔件绝缘层；对第二间隔件绝缘层执行回蚀工艺以暴露位线；在第二间隔件绝缘层之下形成第二氧化物层；在第一沟槽中形成第二掩埋绝缘层；去除第一间隔件绝缘层和第二间隔件绝缘层；在通过去除第一间隔件绝缘层和第二间隔件绝缘层而形成的空间中顺序地形成栅氧化物层和栅金属层；去除栅金属层和栅氧化物层的一部分；在通过去除栅金属层和栅氧化物层的一部分而形成的空间中形成第三掩埋绝缘层；去除栅单元材料层的上部；在通过去除栅单元材料层的上部而形成的空间中顺序地形成下电极和数据储存材料层；以及在数据储存材料层上形成互连层。
根据另一个示例性实施例，一种制造半导体存储器件的方法，包括以下步骤：在位线上形成栅单元材料层；沿与位线延伸的方向相垂直的方向刻蚀栅单元材料层的一部分以形成第一沟槽；在第一沟槽中在栅单元材料层的侧壁上形成间隔件绝缘层；在间隔件绝缘层之下形成氧化物层；在第一沟槽中形成第一掩埋绝缘层；去除间隔件绝缘层；在通过去除间隔件绝缘层而形成的空间中顺序地形成栅氧化物层和栅金属层；去除栅金属层和栅氧化物层的一部分；在通过去除栅金属层和栅氧化物层的一部分而形成的空间中形成第二掩埋绝缘层；去除栅单元材料层的上部；在通过去除栅单元材料层的上部而形成的空间中顺序地形成下电极和数据储存材料层；以及在数据储存材料层上形成互连层。
根据另一个示例性实施例，一种制造半导体存储器件的方法，包括以下步骤：在位线上形成栅单元材料层；将栅单元材料层图案化为柱体形状；在栅单元材料层被去除的区域的底部中形成绝缘层；在栅单元材料层的暴露侧壁上形成栅氧化物层；在栅单元材料层被去除的区域中的栅氧化物层上形成栅金属层；在栅单元材料层被去除的区域中形成第一掩埋绝缘层；去除栅栅金属层和氧化物层的一部分；在通过去除栅金属层和栅氧化物层而形成的空间中形成第二掩埋绝缘层；去除栅单元材料层的上部；在通过去除栅单元材料层的上部而形成的空间中顺序地形成下电极和数据储存材料层；以及在数据储存材料层上形成互连层。
附图说明
从以下结合附图的详细描述中将更清楚地理解本公开主题的上述和其它的方面、特征和优点，其中：
图1是说明包括现有技术中的开关器件的半导体存储器件的配置的电路图；
图2是与图1相对应的半导体存储器件的截面图；
图3是说明根据本发明一个示例性实施例的包括垂直栅单元的半导体存储器件的电路图；
图4是说明根据本发明第一示例性实施例的半导体存储器件的布局的示图；
图5A至图5G是说明制造具有图4的布局的半导体存储器件的方法的示图；
图6是说明根据本发明第二示例性实施例的半导体存储器件的布局的示图；
图7A至图7D是说明制造具有图6的布局的半导体存储器件的方法的示图；
图8是说明根据本发明第三示例性实施例的半导体存储器件的布局的示图；
图9A至图9D是说明制造具有图8的布局的半导体存储器件的方法的示图；
图10是说明根据本发明一个示例性实施例的具有垂直栅单元的半导体存储器件的另一个电路配置的示图；
图11是说明根据本发明一个示例性实施例的包括垂直栅单元的半导体存储器件的另一个电路配置的示图；以及
图12是说明根据本发明一个示例性实施例的包括垂直栅单元的半导体存储器件的另一个电路配置的示图。
具体实施方式
在下文中，将参照附图更详细地描述示例性实施例。
本文参照截面图描述示例性实施例，截面图是示例性实施例(以及中间结构)的示意性图示。照此，可以预料到图示的形状变化是例如制造技术和/或公差的结果。因而，示例性实施例不应被解释为限于本文所说明的区域的特定形状，而是可以包括例如来自于制造的形状差异。在附图中，为了清楚起见，可能对层和区域的长度和尺寸进行夸大。相同的附图标记在附图中表示相同的元件。还要理解当提及一层在另一层或衬底“上”时，其可以直接在另一层或衬底上，或还可以存在中间层。
在下文中，将参照附图详细地描述根据本发明的一个示例性实施例的半导体存储器件及其制造方法。
图3是说明根据本发明一个示例性实施例的包括垂直栅单元的半导体存储器件的电路配置的示图。
参见图3，半导体存储器件具有MLS，所述MLS包括分别形成在公共源极126之下和之上的下层单元C和上层单元D。下层单元C和上层单元D每个包括相变材料和用作开关器件的垂直栅单元。下层单元C形成在第一位线200与公共源极126之间，上层单元D形成在公共源极与第二位线128之间。
如上所述，当垂直栅单元用作半导体存储器件的开关器件时，经由字线来执行栅控制，并且经由位线来执行数据传送。更具体地，字线浮置以增加电压，由此减小功耗。因而，抑制在现有技术中发生的字线跳跃。另外，抑制由于互连线电阻的增加而引起的内部操作电压的增加，简化制造工艺，并降低制造成本。将参照附图详细地描述具有上述特点的本发明。
图4说明根据本发明第一个示例性实施例的半导体存储器件的布局。
参见图4，沿X轴方向形成位线BL，并且沿垂直于X轴方向的Y轴方向形成字线WL。在位线和字线的交叉处形成垂直栅单元Tr。
图5A至图5G是说明制造具有图4的布局的半导体存储器件的方法的截面图。
首先，参见图5A，利用导体来形成与垂直栅单元的漏极相连接的第一位线100。在第一位线100上形成用于形成垂直栅单元的栅单元材料层102。
更具体地，第一位线100可以包括金属、合金、金属氮氧化物或导电碳化合物。例如，第一位线100可以包括选自钨(W)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钼(MoN)、氮化铌(NbN)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、氮化钛硼(TiBN)、氮化锆硅(ZrSiN)、氮化钨硅(WSiN)、氮化钨硼(WBN)、氮化锆铝(ZrAlN)、氮化钼硅(MoSiN)、氮化钼铝(MoAlN)、氮化钽硅(TaSiN)、氮化钽铝(TaAlN)、钛(Ti)、钼(Mo)、钽(Ta)、硅化钛(TiSi)、硅化钽(TaSi)、钛钨(TiW)、氮氧化钛(TiON)、氮氧化钛铝(TiAlON)、氮氧化钨(WON)以及氮氧化钽(TaON)中的任何一种。
栅单元材料层102可以包括诸如硅(Si)、锗硅(SiGe)、锗(Ge)以及砷化镓(GaAs)的半导体材料。具体地，可以通过沉积N掺杂或P掺杂半导体材料或未掺杂半导体材料来形成栅单元材料层102，以在与位线的延伸方向相垂直的方向形成源极、漏极以及沟道。
随后，沿x方向将栅单元材料层102部分地刻蚀成线形，并且在被刻蚀的区域中形成第一间隔件绝缘层104。随后，执行回蚀工艺以暴露第一位线100。
参见图5B，对栅单元材料层102执行选择氧化工艺。通过选择氧化工艺在第一间隔件绝缘层104之下形成第一氧化物层106。随后，在栅单元材料层102之间形成第一掩埋绝缘层108，并且对第一掩埋绝缘层108执行平坦化工艺。
参见图5C，沿Y轴方向部分地刻蚀栅单元材料层102，并且形成第二间隔件绝缘层110。随后，对栅单元材料层102执行回蚀工艺以暴露第一位线100。
接着，对栅单元材料层102执行选择氧化工艺以在第二间隔件绝缘层110之下形成第二氧化物层112。随后，在栅单元材料被刻蚀并去除的栅单元材料层102之间的空间中形成第二掩埋绝缘层114，并且对第二掩埋绝缘层114执行平坦化工艺。
更具体地，第一间隔件绝缘层104和第二间隔件绝缘层110可以包括相同的材料。第一掩埋绝缘层108和第二掩埋绝缘层114可以包括具有比第一间隔件绝缘层104和第二间隔件绝缘层110更高的刻蚀选择性的材料。
参见图5D，经由湿法刻蚀工艺去除第一间隔件绝缘层104和第二间隔件绝缘层110。在第一间隔件绝缘层104和第二间隔件绝缘层110被刻蚀并去除的空间中顺序地形成栅氧化物层116和栅金属层118。
参见图5E，部分地去除栅氧化物层116和栅金属层118，并且在栅氧化物层116和栅金属层118被部分地去除的区域形成第三掩埋绝缘层120。
参见图5F，部分地去除栅单元材料层102。随后，在栅单元材料层102被部分地去除的区域中顺序地形成下电极(加热件)122和数据储存材料层(相变材料层)124，以形成下层单元C。
如图5F所示，包括栅氧化物层116和栅金属层118的垂直栅单元D被形成为开关器件。
垂直栅单元D具有如图5F所示的垂直于第一位线而形成的柱体形状。在具有柱体形状的垂直栅单元中，用作晶体管的字线的栅金属层118被形成为浮置结构，因而垂直栅单元D涉及增加电压。因此，抑制字线的跳跃。
在下电极122与栅单元材料层102的界面处还形成利用诸如Ti、钴(Co)、镍(Ni)、W、铂(Pt)、铅(Pb)、Mo或Ta的材料的硅化物层，以减小栅单元材料层102与下电极122之间的接触电阻。下电极122可以包括金属、合金、金属氮氧化物或导电碳化合物。例如，下电极122可以由单层或化合物层形成，所述单层或化合物层包括选自W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN、TaAlN、Ti、W、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON以及TaON中的任何一种。
数据储存层124是阻变层。可以根据用于形成数据储存材料层124的材料将存储器件划分为相变随机存取存储器(PCRAM)、磁随机存取存储器(MRAM)、自旋转移力矩MRAM(STTMRAM)、聚合物随机存取存储器(PoRAM)。如果数据储存材料层124由用于PCRAM的材料形成，则数据储存材料层124可以包括选自碲(Te)、硒(Se)、锗(Ge)、它们的化合物以及合金的材料层。更具体地，数据储存材料层124可以由选自Te、Se、Ge、铋(Bi)、Pb、锡(Sn)、砷(As)、硫(S)、Si、磷(P)、氧(O)、氮(N)、它们的化合物以及合金的材料形成。
可以利用形成第一间隔件绝缘层104和第二间隔件绝缘层110的工艺来控制数据储存材料层124的尺寸。
参见图5G，形成具有板形的导电层126。导电层126可以包括金属、合金、金属氮氧化物或导电碳化合物。例如，导电层126可以由单层或化合物层形成，所述单层或化合物层包括选自W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN、TaAlN、Ti、W、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON以及TaON中的任何一种。
导电层126是与位线的公共源极相连接的源极(互连)。因为将源极形成为板形，所以互连线电阻减小，因而内部操作电压减小。当如现有技术那样将开关器件形成为二极管或如本发明那样将开关器件形成为垂直栅单元时，可以执行四次或更多次掩模工艺。然而，当将二极管形成为开关器件时，所有的掩模工艺都以单元节距来执行，因而，制造工艺复杂。然而，当将垂直栅单元形成为开关器件时，可以将作为与公共源极相连接的互连层的导电层形成为板形，并且可以在四次掩模工艺之中的一次或更多次工艺中使用低质量的曝光装置。利用垂直栅单元的结果是，总制造成本减少。
随后，通过图5A至图5F的上述工艺进一步在导电层126上形成上层单元E。形成具有与第一位线100相同形状的第二位线128。更具体地，第二位线128可以包括与第一位线100相同的材料，例如，金属、合金、金属氮氧化物或导电化合物。例如，第二位线128可以由单层或化合物层形成，所述单层或化合物层包括选自W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN、TaAlN、Ti、W、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON以及TaON中的任何一种。
如上所述，将垂直栅单元应用为半导体存储器件的开关器件，并且将晶体管的字线形成为浮置结构且仅涉及增加电压(仅用作栅控制而不用作电流路径)。结果，功耗减小。另外，源极以板形形成为地线，因而抑制由于电阻引起的读取余量的减少，从而防止字线的跳跃。
在现有技术中，随着设计规则减小，字线和位线的CD减小并且互连线电阻逐渐增加。然而，在本发明中，将源极形成为板形，因而防止互连线电阻的增加。
如以上所述，将垂直栅单元形成为开关器件，并且将与最终的源极相连接的互连层实现为板形。因此，可以在四次掩模工艺中的一次或更多次中使用低质量的曝光装置，因而减少总制造成本。
图6说明根据本发明的第二示例性实施例的半导体存储器件的布局。
参见图6，沿X轴方向形成位线BL，并沿垂直于X轴方向的Y轴方向形成字线WL。在位线与字线的交叉处形成垂直栅单元Tr。
图7A至图7D是说明制造具有图6的布局的半导体存储器件的方法的截面图。
首先，参见图7A，利用导电材料形成与垂直栅单元的漏极相连接的第一位线200。在第一位线200上形成用于形成垂直栅单元的栅单元材料层202。
更具体地，第一位线200可以包括金属、合金、金属氮氧化物或导电碳化合物。例如，第一位线200可以由单层或化合物层形成，所述单层或化合物层包括选自W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN、TaAlN、Ti、W、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON以及TaON中的任何一种。
栅单元材料层202可以包括诸如Si、SiGe、Ge或GaAs的半导体材料。更具体地，可以通过沉积N型或P型掺杂半导体材料或未掺杂半导体材料来形成栅单元材料层202，以沿与第一位线200的延伸方向相垂直的方向形成源极、漏极以及沟道。
随后，沿x方向部分地刻蚀栅单元材料层202，并形成间隔件绝缘层204。
对栅单元材料层202执行选择氧化工艺。通过选择氧化工艺，在间隔件绝缘层204之下形成氧化物层206。随后，在栅单元材料202被刻蚀并去除的栅单元材料层202之间形成第一掩埋绝缘层208，并且对第一掩埋绝缘层208执行平坦化工艺。这里，第一掩埋绝缘层208可以包括对间隔件绝缘层204具有刻蚀选择性的材料。
参见图7B，经由湿法刻蚀工艺去除间隔件绝缘层204。随后，在间隔件绝缘层204被刻蚀并去除的空间中顺序地形成栅氧化物层210和栅金属层212。
参见图7C，部分地刻蚀栅氧化物层210和栅金属层212，并形成第二掩埋绝缘层214。另外，部分地刻蚀栅单元材料层202，并顺序地形成下电极(加热件)216和数据储存材料层(相变材料层)218以形成下层单元F。
如图7C所示，包括栅氧化物层210和栅金属层212的垂直栅单元G被形成为开关器件。垂直栅单元G具有垂直于第一位线200的柱体形状。在具有柱体形状的垂直栅单元G中，用作晶体管的字线的栅金属层212被形成为浮置结构并涉及增加电压，从而防止字线的跳跃。
在下电极216与栅单元材料层202之间的界面处还形成硅化物层，以减小栅单元材料层202与下电极216之间的接触电阻。下电极216可以包括金属、合金、金属氮氧化物或导电碳化合物。例如，下电极216可以由单层或化合物层形成，所述单层或化合物层包括选自W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN、TaAlN、TiW、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON以及TaON中的任何一种。
数据储存材料层218可以由用于PCRAM、ReRAM、STTRAM、PoRAM等的材料形成。当数据储存材料层218由用于PCRAM的材料形成时，数据储存材料层218可以由选自Te、Se、Ge、它们的化合物或合金的材料形成。更具体地，储存材料层218可以由选自Te、Se、Ge、Sb、Bi、Pb、Sn、As、S、Si、P、O、N、它们的化合物以及合金中的任何一种形成。
可以利用形成间隔件绝缘层204的工艺来控制数据储存材料层218的尺寸。
参见图7D，在形成数据储存材料层218之后，形成具有板形并与位线的公共源极相连接的导电层220。导电层220可以包括金属、合金、金属氮氧化物、导电碳化合物。例如，导电层220可以由单层或化合物层形成，所述单层或化合物层包括选自W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN、TaAlN、Ti、W、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON以及TaON中的任何一种。
导电层220是与位线的公共源极相连接的源极(互连线)。因为将源极形成为板形，所以互连线电阻减少，因而内部操作电压减少。当如现有技术那样将开关器件形成为二极管或如在本发明中那样由垂直栅单元形成开关器件时，可以执行四次或更多次掩模工艺。然而，当将二极管形成为开关器件时，所有的掩模工艺都以单元节距来执行，因而制造工艺复杂。然而，当将垂直栅单元形成为开关器件时，可以将作为与公共源极相连接的互连层的导电层形成为板形，并且可以在四次掩模工艺之中的一次或更多次掩模工艺中使用低质量的曝光装置。利用垂直栅单元的结果是，总制造成本减少。
随后，通过图7A至图7C的上述工艺进一步在导电层220上形成上层单元H。形成具有与第一位线200相同形状的第二位线222。更具体地，第二位线222可以包括与第一位线200相同的材料，例如，金属、合金、金属氮氧化物或导电化合物。例如，第二位线222可以由单层或化合物层形成，所述单层或化合物层包括选自W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiNMoAlN、TaSiN、TaAlN、Ti、W、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON以及TaON中的任何一种。
如上所述，将垂直栅单元应用为半导体存储器件的开关器件，并将晶体管的字线形成为浮置结构且仅涉及增加电压(仅用作栅控制而不用作电流路径)。结果，功耗减小。另外，源极以板形形成为地线，因而抑制由于电阻值引起的读取余量的减少，从而防止字线的跳跃。
在现有技术中，随着设计规则减小，字线和位线的CD减小，并且互连线电阻逐渐增加。然而，在本发明中，将源极形成为板形，因而防止互连线电阻的增加。
如上所述，将垂直栅单元形成为开关器件，并且将与最终的源极相连接的互连层实现为板形。因此，可以在四次掩模工艺中的一次或更多次中使用低质量的曝光装置，因而减少总制造成本。
图8说明根据本发明的第三示例性实施例的半导体存储器件的布局。
参见图8，沿X轴方向形成位线BL，并且沿垂直于X轴方向的Y轴方向形成字线WL。在位线和字线的每个交叉处形成垂直栅单元Tr。
图9A至9D是制造具有图8的布局的半导体存储器件的方法的截面图。
首先，参见图9A，利用导电材料来形成与垂直栅单元的漏极相连接的第一位线300。在第一位线300上形成用于形成垂直栅单元的栅单元材料层302。
更具体地，第一位线300可以包括金属、合金、金属氮氧化物或导电碳化合物。例如，第一位线300可以由单层或化合物层形成，所述单层或化合物层包括选自W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN、TaAlN、Ti、W、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON以及TaON中的任何一种。
栅单元材料层302可以包括诸如Si、SiGe、Ge或GaAs的半导体材料。更具体地，可以通过沉积N型或P型掺杂半导体材料或未掺杂半导体材料来形成栅单元材料层302，以沿与第一位线300的延伸方向相垂直的方向形成源极、漏极以及沟道。
随后，将栅单元材料层302图案化成柱体形状，并且在通过去除栅单元材料层302所形成的沟槽的底部中形成绝缘层304。在栅单元材料层302的暴露侧壁上形成栅氧化物层306。
参见图9B，在栅氧化物层306上形成栅金属层308，并且在形成栅金属层308之后执行平坦化工艺。随后，在栅金属层308之间栅单元材料层302被去除之处形成第一掩埋绝缘层310。
参见图9C，部分地刻蚀栅氧化物层306和栅金属层308，并且在栅氧化物层306和栅金属层308被部分地刻蚀之处形成第二掩埋绝缘层312。
随后，部分地刻蚀栅单元材料层302，并在栅单元材料层302被去除的区域中顺序地形成下电极(加热件)314和数据储存材料层(相变材料层)316，以形成下层单元I。
如图9C所示，包括栅氧化物层306和栅金属层308的垂直栅单元J被形成为开关器件。垂直栅单元J具有垂直于第一位线300的柱体形状。在具有柱体形状的垂直栅单元J中，将用作晶体管的字线的栅金属层308形成为浮置结构并涉及增加电压，从而防止字线的跳跃。
还在下电极314与栅单元材料层302之间的界面处形成硅化物，以减小栅单元材料层302与下电极314之间的接触电阻。下电极314可以包括金属、合金、金属氮氧化物或导电碳化合物。例如，下电极314可以由单层或化合物层形成，所述单层或化合物层包括选自W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN、TaAlN、TiW、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON以及TaON中的任何一种。
数据储存材料层316可以由PCRAM、ReRAM、STTRAM、PoRAM等形成。当数据储存材料层316由用于PCRAM的材料形成时，数据储存材料层316可以由选自Te、Se、Ge、它们的化合物或合金的材料形成。更具体地，数据储存材料层316可以由选自Te、Se、Ge、Sb、Bi、Pb、Sn、As、S、Si、P、O、N、它们的化合物以及合金中的任何一种形成。
参见图9D，在形成数据储存材料层316之后，形成具有板形并与位线的公共源极相连接的导电层318。导电层318可以包括金属、合金、金属氮氧化物以及导电碳化合物。例如，导电层318可以由单层或化合物层形成，所述单层或化合物层包括选自W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN、TaAlN、Ti、W、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON以及TaON中的任何一种。
导电层318是与位线的公共源极相连接的源极(互连线)。因为将源极形成为板形，所以互连线电阻减小，因而内部操作电压减小。当如现有技术那样由二极管形成开关器件或如本发明那样由垂直栅单元形成开关器件时，可以执行四次或更多次掩模工艺。然而，当将二极管形成为开关器件时，所有的掩模工艺都以单元节距执行，因而制造工艺复杂。然而，当将垂直栅单元形成为开关器件时，可以将作为与公共源极相连接的互连层的导电层形成为板形，并且在四次掩模工艺之中的一次或更多次掩模工艺中使用低质量的曝光装置。利用垂直栅单元的结果是，总制造成本减少。
随后，通过图9A至图9C的上述工艺进一步在半导体层318上形成上层单元K。形成具有与第一位线300相同形状的第二位线320。更具体地，第二位线320可以包括与第一位线300相同的材料，例如，金属、合金、金属氮氧化物或导电碳化合物。例如，第二位线320可以由单层或化合物层形成，所述单层或化合物层包括选自W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN MoAlN、TaSiN、TaAlN、Ti、W、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON以及TaON中的任何一种。
如上所述，将垂直栅单元应用为半导体存储器件的开关器件，并且将晶体管的字线形成为浮置结构且仅涉及增加电压(仅用作栅控制而不用作电流路径)。结果，功耗减小。另外，源极以板形形成为地线，因而抑制由于电阻引起的读取余量的减小，从而防止字线的跳跃。
在现有技术中，随着设计规则的减小，字线和位线的CD减小并且互连线电阻逐渐增加。然而，在本发明中，源极是板形，因而防止互连线电阻的增加。
如上所述，将垂直栅单元形成为开关器件，并且将与最终的源极相连接的互连层实现为板形。因此，可以在总共四次掩模工艺中的一次或更多次中使用低质量的曝光装置，因而总制造成本减小。
上述示例性实施例描述了将下层单元和上层单元层叠成MLS结构，然而层叠的单元数目可以大于2。
图10至图12说明根据本发明一个示例性实施例的包括垂直栅单元的半导体存储器件的应用电路。
首先，图10说明如图3所示的MLS结构的电路配置。
尽管根据示例性实施例通过应用垂直栅单元将半导体存储器件配置成单层的电路，但是半导体存储器件可以具有与上述MLS相同的效果。另外，当将垂直栅单元形成为例如三层或更多层的层叠结构时，可以获得相同的效果。
图11说明根据本发明的另一个示例性实施例的具有垂直栅单元的半导体存储器件的MLS电路。
参见图11，分别在公共源极之下和之上形成下层单元L和上层单元M。在下层单元L中，在第一位线上形成相变材料，并且在相变材料与公共源极之间形成垂直栅单元。在上层单元M中，在公共源极上形成垂直栅单元，并且在垂直栅单元与第二位线之间形成相变材料。
图12说明根据另一个示例性实施例的具有包括垂直栅单元的MLS电路的半导体存储器件。
参见图12，分别在公共漏极之下和之上形成下层单元N和上层单元O。在下层单元N中，在第一位线上形成垂直栅单元，并在垂直栅单元与公共漏极之间形成相变材料。在上层单元O中，在公共漏极上形成相变材料，并且在相变材料与第二位线之间形成垂直栅单元。
图11和图12说明与如图3所示的MLS结构具有不同的元件位置的电路。尽管如上所述元件的位置改变，但是可以获得与图3所示的电路配置相同的效果。
另外，可以用单层结构或具有三层或更多层的层叠结构来替代如图11和图12所示的MLS结构，并且替代的结构具有与上述MLS结构相同的效果。
在现有技术中，当使用二极管作为开关器件时，需要分别分开的字线和位线以选择二极管。然而，字线和位线由于设计规则的减小而变得更小，因而字线的电阻逐渐增加。随着字线的电阻增加，字线的电压在单元的写入或读取操作中变成OV或比OV大，施加到单元的电压减小，导致读取/写入感测余量减小。更具体地，由于字线的电压增加，单元的低电阻状态被感测成高电阻状态，从而引起减小读取感测余量的字线跳跃。
然而，当将垂直栅单元应用为如上述示例性实施例中的半导体器件的开关器件时，字线浮置以起增加电压的作用，由此减小功耗。因此，抑制字线跳跃。
在相关领域中，根据设计规则的减小，字线和位线的CD减小，因此互连线电阻逐渐增加。然而，在示例性实施例中将源极形成为板形，因而互连线电阻减小，使得内部操作电压降低。
当如现有技术中那样由二极管形成开关器件或如本发明中那样由垂直栅单元形成开关器件时，应执行四次或更多次掩模工艺。然而，当将二极管形成为开关器件时，所有的掩模工艺都以单元节距执行，因而制造工艺复杂。然而，当将垂直栅单元形成为开关器件时，可以将作为与公共源极相连接的互连层的导电层形成为板形，并且可以在四次掩模工艺之中的一次或更多次掩模工艺中使用低质曝光装置。结果，总制造成本降低。
尽管以上已经描述了某些实施例，但是可以理解的是描述的实施例仅是示例性的。因此，不应基于描述的实施例来限定本文描述的器件和方法。更确切地说，应当仅根据结合以上描述和附图的所附权利要求来限定本文描述的***和方法。

Claims (20)

1.一种制造半导体存储器件的方法，包括以下步骤：
在位线上形成栅单元材料层；
沿所述位线延伸的方向将所述栅单元材料层的一部分刻蚀成线形，以形成线形刻蚀区域；
在所述线形刻蚀区域中形成第一间隔件绝缘层；
对所述第一间隔件绝缘层执行回蚀工艺，以暴露所述位线并形成回蚀区域；
在所述第一间隔件绝缘层之下形成第一氧化物层；
在所述回蚀区域中形成第一掩埋绝缘层；
沿与所述位线的上表面相垂直的方向刻蚀所述栅单元材料层，以形成第一沟槽；
在所述第一沟槽中在所述栅单元材料层的侧壁上形成第二间隔件绝缘层；
对所述第二间隔件绝缘层执行回蚀工艺以暴露所述位线；
在所述第二间隔件绝缘层之下形成第二氧化物层；
在所述第一沟槽中形成第二掩埋绝缘层；
去除所述第一间隔件绝缘层和所述第二间隔件绝缘层；
在通过去除所述第一间隔件绝缘层和所述第二间隔件绝缘层而形成的空间中从内往外顺序地形成栅氧化物层和栅金属层；
去除所述栅金属层和所述栅氧化物层的一部分；
在通过去除所述栅金属层和所述栅氧化物层的一部分而形成的空间中形成第三掩埋绝缘层；
去除所述栅单元材料层的上部；
在通过去除所述栅单元材料层的上部而形成的空间中从下往上顺序地形成下电极和数据储存材料层；以及
在所述数据储存材料层上形成互连层。
2.如权利要求1所述的方法，其中，所述栅单元材料层包括选自硅Si、锗硅SiGe、锗Ge以及砷化镓GaAs中的半导体材料。
3.如权利要求2所述的方法，其中，所述栅单元材料层包括选自N掺杂半导体材料、P掺杂半导体材料、以及未掺杂半导体材料中的半导体材料，以沿与所述位线的上表面相垂直的方向形成源极、漏极以及沟道。
4.如权利要求1所述的方法，还包括以下步骤：在所述下电极与所述栅单元材料层之间的界面处利用选自钛Ti、钴Co、镍Ni、钨W、铂Pt、铅Pb、钼Mo以及钽Ta中的材料来形成硅化物层，以减小所述下电极与所述栅单元材料层之间的接触电阻。
5.如权利要求1所述的方法，其中，所述数据储存材料层包括用于构成选自相变随机存取存储器PCRAM、磁随机存取存储器MRAM、自旋转移力矩磁随机存取存储器STTMRAM以及聚合物随机存取存储器PoRAM中的任何一种的阻变层。
6.如权利要求5所述的方法，其中，当所述数据储存材料层包括用于所述PCRAM的材料时，所述数据储存材料层包括选自碲Te、硒Se、锗Ge、它们的化合物以及合金中的材料层。
7.如权利要求6所述的方法，其中，所述数据储存材料层包括选自Te、Se、Ge、铋Bi、Pb、锡Sn、砷As、硫S、Si、磷P、氧O、氮N、它们的化合物以及合金中的材料。
8.如权利要求1所述的方法，其中，所述位线、所述栅金属层、所述下电极以及所述互连层中的每个包括金属、合金、金属氮氧化物以及导电碳化合物中的至少一种，所述金属、合金、金属氮氧化物以及导电碳化合物包括钨W、铜Cu、氮化钛TiN、氮化钽TaN、氮化钨WN、氮化钼MoN、氮化铌NbN、氮化钛硅TiSiN、氮化钛铝TiAlN、氮化钛硼TiBN、氮化锆硅ZrSiN、氮化钨硅WSiN、氮化钨硼WBN、氮化锆铝ZrAlN、氮化钼硅MoSiN、氮化钼铝MoAlN、氮化钽硅TaSiN、氮化钽铝TaAlN、钛Ti、钼Mo、钽Ta、硅化钛TiSi、硅化钽TaSi、钛钨TiW、氮氧化钛TiON、氮氧化钛铝TiAlON、氮氧化钨WON以及氮氧化钽TaON。
9.如权利要求1所述的方法，其中，将所述互连层形成为板形。
10.如权利要求1所述的方法，还包括以下步骤：形成多层叠结构，所述多层叠结构包括与形成在所述互连层之下的单元具有相同结构的至少一个单元。
11.一种制造半导体存储器件的方法，包括以下步骤：
在位线上形成栅单元材料层；
刻蚀所述栅单元材料层的一部分，以形成第一沟槽，其中，所述第一沟槽与所述位线垂直；
在所述第一沟槽中在所述栅单元材料层的侧壁上形成间隔件绝缘层；
在所述间隔件绝缘层之下形成氧化物层；
在所述第一沟槽中形成第一掩埋绝缘层；
去除所述间隔件绝缘层；
在通过去除所述间隔件绝缘层而形成的空间中从内往外顺序地形成栅氧化物层和栅金属层；
去除所述栅金属层和所述栅氧化物层的一部分；
在通过去除所述栅金属层和所述栅氧化物层的一部分而形成的空间中形成第二掩埋绝缘层；
去除所述栅单元材料层的上部；
在通过去除所述栅单元材料层的上部而形成的空间中从下往上顺序地形成下电极和数据储存材料层；以及
在所述数据储存材料层上形成互连层。
12.如权利要求11所述的方法，其中，所述栅单元材料层包括选自硅Si、锗硅SiGe、锗Ge以及砷化镓GaAs中的半导体材料。
13.如权利要求12所述的方法，其中，所述栅单元材料层包括选自N掺杂半导体材料、P掺杂半导体材料以及未掺杂半导体材料中的半导体材料，以沿与所述位线的上表面相垂直的方向形成源极、漏极以及沟道。
14.如权利要求11所述的方法，还包括以下步骤：在所述下电极与所述栅单元材料层之间的界面处利用选自钛Ti、钴Co、镍Ni、钨W、铂Pt、铅Pb、钼Mo以及钽Ta中的材料来形成硅化物层，以减小所述下电极与所述栅单元材料层之间的接触电阻。
15.如权利要求11所述的方法，其中，所述数据储存材料层包括用于构成选自相变随机存取存储器PCRAM、磁随机存取存储器MRAM、自旋转移力矩磁随机存取存储器STTMRAM以及聚合物随机存取存储器PoRAM中的任何一种的阻变层。
16.如权利要求15所述的方法，其中，当所述数据储存材料层包括用于所述PCRAM的材料时，所述数据储存材料层包括选自碲Te、硒Se、锗Ge、它们的化合物以及合金中的材料。
17.如权利要求16所述的方法，其中，所述数据储存材料层包括选自Te、Se、Ge、铋Bi、Pb、锡Sn、砷As、硫S、Si、磷P、氧O、氮N、它们的化合物以及合金中的材料。
18.如权利要求11所述的方法，其中，所述位线、所述栅金属层、所述下电极以及所述互连层中的每个包括金属、合金、金属氮氧化物以及导电碳化合物中的至少一种，所述金属、合金、金属氮氧化物以及导电碳化合物包括钨W、铜Cu、氮化钛TiN、氮化钽TaN、氮化钨WN、氮化钼MoN、氮化铌NbN、氮化钛硅TiSiN、氮化钛铝TiAlN、氮化钛硼TiBN、氮化锆硅ZrSiN、氮化钨硅WSiN、氮化钨硼WBN、氮化锆铝ZrAlN、氮化钼硅MoSiN、氮化钼铝MoAlN、氮化钽硅TaSiN、氮化钽铝TaAlN、钛Ti、钼Mo、钽Ta、硅化钛TiSi、硅化钽TaSi、钛钨TiW、氮氧化钛TiON、氮氧化钛铝TiAlON、氮氧化钨WON以及氮氧化钽TaON。
19.如权利要求11所述的方法，其中，将所述互连层形成为板形。
20.如权利要求11所述的方法，还包括以下步骤：形成多层叠结构，所述多层叠结构包括与形成在所述互连层之下的单元具有相同结构的至少一个单元。
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