CN103999010A - 用于封装体上输入/输出架构的分布式静电放电保护 - Google Patents

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Abstract

一种封装体上接口。第一组单端发射器电路在第一晶片上。第一组单端接收器电路在第二晶片上。接收器电路具有端接电路，其具有反相器和电阻反馈元件。多个导线使第一组发射器电路与第一组接收器电路耦合。多个导线的长度匹配。

Description

用于封装体上输入/输出架构的分布式静电放电保护
技术领域
本发明的实施例涉及输入/输出架构和接口。更特定地，本发明的实施例涉及高带宽封装体上输入/输出架构和接口。
背景技术
使用常规输入/输出（I/O）接口的芯片（chip）之间的高带宽互连需要很大的功率和芯片面积。从而，在要求明显降低的功耗和/或较小芯片面积的应用中，这些常规接口是不可取的。
附图说明
本发明的实施例通过示例而非限制的方式在附图的图中图示，在图中类似的标号指示相似的元件。
图1是在至少两个芯片之间具有封装体上输入/输出（OPIO）接口的多芯片封装体（MCP）的一个实施例的框图。
图2a是反馈反相器端接（FIT）方案的第一实施例的电路图。
图2b是反馈反相器端接（FIT）方案的第二实施例的电路图。
图2c是反馈反相器端接（FIT）方案的第三实施例的电路图。
图3提供FIT方案的示例电阻特性。
图4是分布式静电放电（ESD）保护方案的一个实施例的电路图。
图5是对于具有单电阻值和两个电阻值的两个驱动器使用驱动器片（driver slice）的阻抗值的曲线图。
图6是电子***的一个实施例的框图。
 
具体实施方式
在下列描述中，阐述许多具体细节。然而，本发明的实施例可在没有这些具体细节的情况下实践。在其他实例中，未详细示出众所周知的电路、结构和技术以便不混淆该描述的理解。
本文描述封装体上I/O（OPIO）接口，其通过以非常低的功率、面积和延迟在多芯片封装体（MCP）中的芯片之间提供非常高带宽的I/O来解决常规I/O接口的问题。OPIO可对于例如使处理器与存储器（eDRAM/DRAM）、另一个处理器、芯片集、图形处理器或MCP中的任何其他芯片互连是有用的，且与常规I/O相比具有数量级较低的每位能量和每带宽面积。
本文描述的接口的各种实施例包括下列部件中的一个或多个：（1）在具有相对小的晶片间间隙（die-to-die gap）的MCP中的IC芯片之间的单端高速I/O接口（例如，CMOS接口）；（2）没有接收器端接或具有非常微弱的端接并且没有均衡化的阻抗匹配的发射器（例如，CMOS发射器）；（3）用于信号集群的转发的时钟信号，具有长度匹配路由以用于最小化或消除每引脚的去偏斜（per pin de-skew）；和/或（4）提供较低板电容和较高数据速率的降低的静电放电（ESD）保护（例如，70V）。
MCP中的紧密芯片组件实现非常短的长度匹配的I/O迹线，其进而使本文描述的OPIO架构能够使用简化的单端I/O和定时电路以高带宽运行来降低功率、面积和延迟。在一个实施例中，具有极小凸块间距（bump pitch）的高速单端I/O对于需要的带宽降低了凸块限制的硅面积。
在一个实施例中，使用没有接收器端接或微弱接收器端接并且没有均衡化的CMOS发射器和接收器可以降低I/O功率。在另一个实施例（其中芯片之间的距离较长）中，启用可选的微弱到完全匹配的接收器端接来以I/O功率为代价获得高数据速率。每信号集群具有转发时钟且没有每引脚去偏斜的简化定时可以由于细致的长度匹配路由而实现，降低了时钟功率。从而，本文描述的OPIO架构以非常低的功率、面积和延迟而在芯片之间提供高带宽。具有OPIO的MCP提供产品、过程和晶片面积灵活性而没有很大的功率和面积开销。本文描述的OPIO架构还可以扩展到对于在较低数据速率的小形状因数移动应用的具有全ESD保护的紧密分立封装体。多级（例如，M-PAM）信令可以以较高的数据速率使用以用于抑制时钟频率。
图1是在至少两个芯片之间具有封装体上输入/输出（OPIO）接口的多芯片封装体（MCP）的一个实施例的框图。图1的示例图示具有接口的两个芯片；然而，封装体内的许多芯片可以使用本文描述的技术而互连。
封装体100可以是任何类型的封装体，其可包含多个集成电路芯片。在图1的示例中，封装体100包含芯片120和芯片140。这些芯片可例如是处理器、存储器芯片、图形处理器，等。
在一个实施例中，芯片120包括OPIO发射器125和OPIO接收器130。相似地，芯片140包括OPIO发射器145和OPIO接收器150。发射器125与接收器150耦合并且发射器145与接收器130耦合。
在一个实施例中，芯片120与芯片140之间的间隙175是相对小的。在一个实施例中，间隙175小于20mm。在一个实施例中，间隙175小于10mm。在一个实施例中，间隙175是近似1.5mm。在其他实施例中，间隙175可小于1.5mm。一般，间隙175越小，在芯片之间可提供的带宽越大。
在一个实施例中，发射器125与接收器150之间以及发射器145与接收器130之间的接口是单端、相对高速接口。在一个实施例中，接口是芯片120与芯片140之间的CMOS接口。在一个实施例中，发射器125和145是阻抗匹配的CMOS发射器并且没有提供端接或均衡化。在一个实施例中，发射器125和145是阻抗匹配的CMOS发射器并且提供非常微弱端接以及没有提供均衡化。
在一个实施例中，对于信号集群传送转发的时钟信号。在一个实施例中，在发射器与接收器之间提供长度匹配路由。在一个实施例中，对芯片120与140之间的接口提供极小静电放电（ESD）保护（少至70伏）。
在一个实施例中，使用没有接收器端接或具有微弱接收器端接并且没有均衡化的CMOS发射器和接收器可以降低I/O功率。每信号集群具有转发的时钟并且没有每引脚去偏斜的简化定时可以由于细致的长度匹配的路由而实现，降低了时钟功率。从而，本文描述的架构以非常低的功率、面积和延迟而在芯片之间提供高带宽。
本文描述的架构还可以扩展到对于在较低数据速率的小形状因数移动应用的具有全ESD保护的紧密分立封装体。多级（例如，M-PAM）信令可以在较高的数据速率使用以用于抑制时钟频率。
在某些条件下，图1的接口可从端接获益。然而，使用无源电阻器实现的常规中心抽头端接（CCT）消耗静态功率并且使I/O功率效率下降。CCT典型地还消耗很大的晶片面积并且使I/O板电容增加。本文描述非线性端接方法，其可大大降低功率/面积/板电容成本同时保留线性CCT的益处。
图2a是反馈反相器端接（FIT）方案的第一实施例的电路图。图2a的FIT具有非线性电流-电压（I-V）特性来提供可用于端接目的的电压依赖型电阻。
板210提供与例如接口（未在图2中图示）的远程部分的电接口。板210可与FIT耦合，该FIT包括反相器220（例如，CMOS反相器）和电阻元件230，耦合成用于向反相器220提供反馈。
图2b是反馈反相器端接（FIT）方案的第二实施例的电路图。图2b的FIT具有非线性电流-电压（I-V）特性来提供可用于端接目的的电压依赖型电阻。
板240提供与例如接口（未在图2b中图示）的远程部分的电接口。板240可与FIT耦合，该FIT包括反相器250（例如，CMOS反相器）和电阻器245，且反相器250耦合成提供从反相器250的输出到反相器250的输入的反馈。
图2c是反馈反相器端接（FIT）方案的第一实施例的电路图。图2c的FIT具有非线性电流-电压（I-V）特性来提供可用于端接目的的电压依赖型电阻。
板260提供与例如接口（未在图2c中图示）的远程部分的电接口。板260可与FIT耦合，该FIT包括电阻器270，其与提供变化阻抗的可调反相器280耦合。
图3提供FIT方案的示例电阻特性。大信号电阻在近似Vcc/2处处于最大值并且随着电压逼近供应轨值而减小。该类型的变化在源串联端接（SST）链路中是有利的，该源串联端接链路例如在图1的接口中使用。
线路300为了参考目的提供线性I-V特性。线路310代表非线性I-V特性，例如可由本文描述的FIT方案提供的。盒350和360指示对应于0/Vcc的较小电阻值。
当入射波到达接收器时，值由于驱动器端接与信道特性阻抗之间的电压划分而近似是Vcc/2。在该值，接收器大信号端接电阻处于最大值，从而使反射最大化并且加快到全供应轨值的转变。一旦信号落在接近0/Vcc，小信号电阻更小，这减轻进一步的反射并且降低下冲/过冲（undershoot/overshoot）。
从而，本文描述的端接方案利用MOS装置的固有非线性I-V特性来实现接收器CCT的益处以降低端接功率/面积，同时维持由常规CCT提供的信号完整性益处。从而，本文描述的方案可用于降低可使用CCT的I/O链路中的端接功率。它特别地非常适合于图1的接口以及仅需要微弱端接来提高信号完整性并且降低过冲/下冲的其他SST I/O接口。FIT还可大大减小CCT的面积和板电容影响，因为它可以在不依靠面积密集无源装置的情况下仅使用有源装置来实现。
移动、小形状因数装置（例如，薄的便携式电脑、平板电脑、智能电话）大体上由于热和电池寿命约束而对芯片分配有限的功率。常规接口与本文描述的接口相比需要很大的功率。这些接口可用于使多个芯片耦合并且/或在MCP内提供多个链路。个体接口可具有变化的宽度、速度和/或协议（例如，存储器或非存储器），同时使用共同物理层架构。
图4是分布式静电放电（ESD）保护方案的一个实施例的电路图。与传统ESD方案相比，图4的方案可用于提供降低的ESD保护水平（例如，70V vs. 240V）。降低的ESD保护水平可以是足够的，因为要保护的接口可仅在制造/组装过程期间经受ESD事件。在制造/组装过程期间利用合适的保护，该ESD保护水平可以是足够的。用于提供降低的ESD保护水平的电路可促成较小的ESD电路，其可提供较低的板电容和较高的操作频率。
本文描述的ESD方案的各种实施例可以是分布式的。常规ESD保护使ESD二极管在受保护的板处集中。来自这些装置的板电容典型地是总板电容的非常大的部分，这可降低传送带宽。
为了克服这些带宽限制问题，可使用更复杂的架构，例如发射器和/或接收器均衡化。典型的驱动器由与线性电阻器（其与板耦合）耦合的晶体管组成。线性电阻器在ESD事件的情况下对晶体管提供一定IR下降，但更典型的使用是在回顾驱动器时提供更线性的阻抗。
在图4中图示的概念是使ESD保护中的一部分从板移到晶体管-电阻器接口，其可起到增加总传送带宽的作用并且可在回顾板时提供更稳定的小信号阻抗概况。
在一个实施例中，利用大小可变、分段的驱动器架构。阻抗控制器驱动器可由多个并联段构造。对于过程/温度变化的阻抗补偿可通过接通/关断并联段而提供来实现期望的驱动器阻抗。对于过程变化的设计典型地需要相当大的驱动器以便提供期望的阻抗范围。
缓慢拐角（corner）可需要更多（例如，两倍之多）的分段驱动器分支（leg）来提供与快速拐角相同的阻抗。大的驱动器增加电容并且降低带宽。阻抗曲线遵循1/x分布，因此低范围阻抗值趋于需要多得多的并联驱动器分支，尤其在缓慢拐角中。使用大小可变的分段驱动器可以以较小的总驱动器来增加驱动器阻抗范围。
简单的情况可以是在R/2使用第二驱动器片（其中R是对第一驱动器片所使用的电阻）并且仅将这些第二驱动器片置于末端。这允许快速和缓慢拐角看起来与之前一样，但在缓慢过程拐角中，可以使用降低电阻分支。这可以允许降低发射器缓冲器大小并且可以实现发射器大小降低、降低板电容、提高带宽和/或提高总性能。
在图4的示例中，逻辑门410和420分别与晶体管430和435的栅极耦合。晶体管430和435在高与低供应电压之间耦合。电阻器450在晶体管430和435与板480之间耦合。电阻器450的电阻值是关于驱动器片的电阻而使用的R值。
二极管440、445、460和470操作来对板480提供ESD保护。通过使多个二极管分布，最接近板480的二极管（即，二极管460和470）可较小，并且提供较低的板电容，这可提高可通过板480而提供的带宽。
图5是对于具有单电阻值和两个电阻值的两个驱动器使用驱动器片的阻抗值的曲线图。图5的示例基于R和R/2的使用；然而，可以使用任何数量的电阻值和电阻值之间的任何关系。
在图5的示例中，如果目标阻抗是35欧姆，仅使用单个R值可需要35个分支。利用添加R/2分支，仅27个分支是必需的。分支从第一电阻值切换到第二时的点允许设计者选择拐点以及目标阻抗值周围的粒度。
图6是电子***的一个实施例的框图。在图6中图示的电子***意在代表一系列电子***（有线或无线），其包括例如平板装置、智能电话、台式计算机***、膝上型计算机***、服务器等。备选电子***可包括更多、更少和/或不同的部件。
在图6中图示的部件中的一个或多个可使用本文描述的OPIO架构而互连。例如，多个处理器芯片可互连，或处理器和高速缓存存储器或动态随机存取存储器，等。
电子***600包括用于传送信息的总线605或其他通信装置和耦合于总线605的处理器610（其可处理信息）。电子***600可包括多个处理器和/或协同处理器。电子***600可进一步包括耦合于总线605的随机存取存储器（RAM）或其他动态存储装置620（称为存储器），并且可存储可由处理器610执行的信息和指令。存储器620还可用于在指令由处理器610执行期间存储暂时变量或其他中间信息。
电子***600还可包括耦合于总线605的只读存储器（ROM）和/或其他静态存储装置630，其可存储对于处理器610的静态信息和指令。数据存储装置640可耦合于总线605来存储信息和指令。数据存储装置640（例如磁盘或光盘和对应的驱动器）可耦合于电子***600。
电子***600还可经由总线605而耦合于显示装置650，其可以是用于向用户显示信息的任何类型的显示装置，例如触摸屏。输入装置660可以是允许用户向电子***600提供输入的任何类型的接口和/或装置。输入装置可包括硬按钮和/或软按钮、语音或扬声器输入，用于向处理器610传送信息和命令选择。
电子***600可进一步包括传感器670，其可用于支持由电子***600提供的功能性。传感器670可包括例如陀螺仪、接近传感器、光传感器等。可支持许多传感器和传感器类型。
电子***600可进一步包括网络接口680，用于提供对网络（例如局域网）的访问。网络接口680可包括例如具有天线685的无线网络接口，该天线685可代表一个或多个天线。网络接口680还可包括例如有线网络接口，用于经由网络缆线687而与远程装置通信，该网络缆线687可以是例如以太网电缆、同轴电缆、光纤缆线、串行电缆或并行电缆。 
在一个实施例中，网络接口680可例如通过遵循IEEE 802.11b和/或IEEE 802.11g和/或IEEE 802.11n标准而提供对局域网的访问，并且/或无线网络接口可例如通过遵循蓝牙标准而提供对个人区域网络的访问。还可以支持其他无线网络接口和/或协议。
IEEE 802.11b对应于1999年9月16日批准的题为“Local and Metropolitan Area Networks, Part 11: Wireless LAN Medium Access Control (MAC) and Physical Layer (PHY) Specifications: Higher-Speed Physical Layer Extension in the 2.4 GHz Band”的IEEE标准802.11b-1999以及相关文献。IEEE 802.11g对应于2003年6月27日批准的题为“Local and Metropolitan Area Networks, Part 11: Wireless LAN Medium Access Control (MAC) and Physical Layer (PHY) Specifications, Amendment 6: Further Higher Rate Extension in the 2.4 GHz Band”的IEEE标准802.11g-2003以及相关文献。蓝牙协议在2001年2月22日由Bluetooth Special Interest Group, Inc.发布的“Specification of the Bluetooth System: Core, Version 1.1”中描述。还可支持关联的以及之前或随后的蓝牙标准的版本。
除经由无线LAN标准的通信外或作为对其的替换，网络接口680可使用例如时分多址（TDMA）协议、全球移动通信***（GSM）协议、码分多址（CDMA）协议和/或任何其他类型的无线通信协议而提供无线通信。
在说明书中对 “一个实施例”或“实施例”的引用意指结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。短语“在一个实施例中”在说明书中各种地方的出现可并不一定全指相同的实施例。
尽管本发明的实施例已经从若干实施例方面描述，本领域内技术人员将认识到本发明不限于描述的实施例，而可以在附上的权利要求的精神和范围内在修改和更改的情况下实践。描述从而要视为说明性而非限制性的。

Claims (16)

1. 一种设备，其包括：
输入/输出（I/O）板；
第一对二极管，其与所述板耦合并且在供应电压与接地电势之间；
电阻元件，其耦合于所述板并且与第二对二极管耦合，所述第二对二极管耦合于所述供应电压与所述接地电势之间。
2. 如权利要求1所述的设备，其进一步包括：
第一晶片上的第一组单端发射器电路；
第二晶片上的第一组单端接收器电路，其中所述接收器电路具有端接电路，其具有反相器和电阻反馈元件；以及
所述第一组发射器电路与所述第一组接收器电路之间的多个导线，其中所述多个导线的长度匹配。
3. 如权利要求1所述的设备，其进一步包括：
所述第二晶片上的第二组单端发射器电路；
所述第一晶片上的第二组单端接收器电路，其中所述接收器电路具有端接电路，其包括反相器和电阻反馈元件；以及
所述第二组发射器电路与所述第二组接收器电路之间的多个导线，其中所述多个导线的长度匹配。
4. 如权利要求2所述的设备，其中所述第一晶片包括至少处理器核，所述设备进一步包括与所述处理器核耦合的触摸屏界面。
5. 如权利要求2所述的设备，其中所述第一晶片、所述第二晶片和所述多个导线全部设置在单个集成电路封装体内。
6. 一种平板计算装置，其包括：
触摸屏界面；
第一晶片上的第一组单端发射器电路；
第二晶片上的第一组单端接收器电路，其中所述接收器电路具有端接电路，其包括反相器和电阻反馈元件；以及
所述第一组发射器电路与所述第一组接收器电路之间的多个导线，其中所述多个导线的长度匹配。
7. 如权利要求6所述的平板，其进一步包括：
第一晶片上的第一组单端发射器电路；
第二晶片上的第一组单端接收器电路，其中所述接收器电路具有端接电路，其包括反相器和电阻反馈元件；以及
所述第一组发射器电路与所述第一组接收器电路之间的多个导线，其中所述多个导线的长度匹配。
8. 如权利要求7所述的平板，其进一步包括：
所述第二晶片上的第二组单端发射器电路；
所述第一晶片上的第二组单端接收器电路，其中所述接收器电路具有端接电路，其包括反相器和电阻反馈元件；以及
所述第二组发射器电路与所述第二组接收器电路之间的多个导线，其中所述多个导线的长度匹配。
9. 如权利要求7所述的平板，其中所述第一晶片、所述第二晶片和所述多个导线全部设置在单个集成电路封装体内。
10. 一种***，其包括：
全向天线；
输入/输出（I/O）板；
第一对二极管，其与所述板耦合并且在供应电压与接地电势之间；
电阻元件，其耦合于所述板并且与第二对二极管耦合，所述第二对二极管耦合于所述供应电压与所述接地电势之间。
11. 如权利要求10所述的***，其进一步包括：
第一晶片上的第一组单端发射器电路；
第二晶片上的第一组单端接收器电路，其中所述接收器电路具有端接电路，其包括反相器和电阻反馈元件；以及
所述第一组发射器电路与所述第一组接收器电路之间的多个导线，其中所述多个导线的长度匹配。
12. 如权利要求11所述的***，其进一步包括：
所述第二晶片上的第二组单端发射器电路；
所述第一晶片上的第二组单端接收器电路，其中所述接收器电路具有端接电路，其包括反相器和电阻反馈元件；以及
所述第二组发射器电路与所述第二组接收器电路之间的多个导线，其中所述多个导线的长度匹配。
13. 如权利要求11所述的***，其中所述第一晶片包括至少处理器核，所述***进一步包括与所述处理器核耦合的触摸屏界面。
14. 如权利要求11所述的***，其中所述第一晶片包括至少处理器核，所述设备进一步包括与所述处理器核耦合的触摸屏界面。
15. 如权利要求11所述的***，其中所述第一晶片、所述第二晶片和所述多个导线全部设置在单个集成电路封装体内。
16. 如权利要求15所述的***，其中使用较小且分布式ESD保护二极管明显降低I/O板电容来提高带宽。
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