CN1516193A - 半导体存储装置及半导体集成电路装置 - Google Patents

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Abstract

一种半导体存储装置，在用存取Tr(103)及单元电容器(104)构成的DRAM存储单元中，存取Tr(103)及单元电容器(104)使用耗尽型MOSFET；与过去相比，可扩大动作余量，需要的电源数亦可比过去减少。从而可提供一种电源电压即使低电压化亦可动作，可用简单构成实现，且容易用逻辑加工形成的半导体存储装置。

Description

半导体存储装置及半导体集成电路装置
技术领域
本发明涉及一种半导体存储装置；特别涉及使用逻辑加工(logicprocess)形成的动态型半导体存储装置及同时设置了该动态型半导体装置和逻辑电路的半导体集成电路装置。
背景技术
近年的动态型半导体存储装置(DRAM)在向大容量化、微细化进展的同时，向驱动电压的低电压化进展，其驱动电压在0.18μm加工技术时为1.8V，在0.15μm加工技术时为1.5V，尤其在0.13μm加工技术时为1.2V，已渐渐地逼进1V。
在这种情况下，为确保低电压下的动作富余量，在DRAM电路下了各种功夫。例如，在用一个晶体管和一个电容器构成的DRAM(1T1C构成的DRAM)或NMOS存储单元型的DRAM中，将存取晶体管(以下称作“存取Tr”)的阈值电压(以下称作Vt)设定成比平常的逻辑晶体管、外部电路的Tr还大，以降低漏电流，还将字线升压，使向存储单元的写入电荷量最大化。这里，在升压时，将字线升压成比电源电压还高出存取Tr的阈值电压量以上的电压。但是，在该构成中，需要使用栅极氧化膜较厚的Tr等技术，以便使存取Tr能承受升压电位。
为确保动作富余量，这种偏置构成，在近年的兆位级以上的DRAM中广泛使用。另外，通过将存储单元区域下的衬底设定为负电位，以降低存取Tr的漏电流、降低衬底偏置效应的影响等为目标的构成也广泛使用。
尤其，在近年的***LSI中，作为特别引起注目的技术之一有使用逻辑加工形成DRAM的技术，例如，在特表2002-522871号公报《在逻辑加工中装入的DRAM用的芯片上的字线电压产生》(专利文献1)中便有该例记载。
图16表示使用逻辑加工形成DRAM时的存储单元的构成图。
同图所示的DRAM，包括：相互交叉的字线1001及位线1002；在字线1001和位线1002的交点附近设置的存储单元。并且，该存储单元，包括：在栅电极连接有字线1001，一端连接位线1002的P沟道型MOSFET的存取晶体管(存取Tr)1003；连接在存取Tr1003的另一端，作为电容器功能的P沟道型MOSFET的单元电容器1004。单元电容器1004具有单元板电极1006，该单元板电极1006的电位为第1负升压电位VBB1(0V＞VBB1)。另外，存取Tr1003和单元电容器1004共用的衬底及井电极1005的电位为第1升压电位VPP1。
在由上述逻辑加工形成的DRAM中，使用了与在逻辑门中所使用的相同结构的MOS晶体管来构成单元电容器和存取Tr，为使DRAM的动作富余量的扩大(特别是低电压动作)与电荷保持特性并存，在字线和单元板电极、衬底电位(井电位)的偏置构成中采用了如下技术。
首先，字线1001活性(激活)时的电位，被设定成比电源电压VDD高的第2升压电位VPP2，将向存储单元存储节点1007的写入电荷量最大化，可确保动作富余量。另外，将字线1001的非活性时的电位，设定成比接地电位VSS低的第2负升压电位VBB2，实现降低来自存取Tr1003的漏电流。另外，使存取Tr1003的衬底电位为第1升压电位VPP1(＞VDD)，也可抑制漏电流。依据这些方法，可提高存储单元的电荷保持特性。
另外，通过将单元板电极1006的电位设定为VBB1(＜VSS)使单元电容器1004始终保持在沟道形成状态下，从而可使单元电容器1004的单元电容，不受从字线1002向存储单元存储节点1007的写入电位的影响，以确保稳定。
这样，在逻辑加工形成的过去的DRAM中，通过使字线的电位在活性时升压、非活性时负升压，另外，使单元板电极电位负升压，并使衬底电位升压，从而来确保存储单元的期望特性。
[专利文献1]
特表2002-522871号公报(图3-A)
[专利文献2]
特开平06-333386号公报
[专利文献3]
特开昭57-111880
采用上述DRAM构成时，可增加存取'的动作富余量，也可减少漏电流。但是，在过去的DRAM中为了进行存储动作，除电源电位VDD、接地电位VSS外，需要字线用的第2负升压电位VBB2及第2升压电位VPP2、单元板电极用的偏置用电位VBB1，还需要衬底(井)偏置用的升压电位VPP1的4个偏置电位源。因而，在芯片内部需要搭载与偏置电压的数量对应的偏置用电路或电源电路。另外，关于字线的偏置，还需要为了控制VPP2(＞VDD)和VBB2(＜VSS)这2个偏置的驱动电路。因而，实现这些构成时，不仅电路复杂，而且因需要偏置电路和驱动电路，故存在明显增大LSI上的芯片面积的缺点。
发明内容
本发明的目的在于提供一种半导体存储装置，它即使在不断微细化、电源电压低电压化时可动作，可用简单构成实现，且容易用逻辑加工形成。
本发明的第1半导体存储装置，是包括：字线；与所述字线交叉的第1位线；与所述第1位线形成位线对的第2位线；具有：栅电极连接在所述字线上、第1扩散层连接在所述第1位线上的MISFET的存取晶体管；和连接在所述存取晶体管的第2扩散层上、可保持电荷的单元电容器，且配置在所述字线与所述第1位线的交点的存储单元；以及读出动作时，用于放大在所述第1位线与所述第2位线间产生的电位差的读出放大器，的半导体存储装置，其特征在于：所述第1位线，在高电平时被施加正的电源电压，在低电平时被施加所述接地电压，所述存取晶体管是耗尽型的p沟道型MISFET，在所述存储单元的活性化时，通过所述字线在存取晶体管的栅电极上施加所述接地电压。
由此，与过去的DRAM比由于可加大存取晶体管的动作余量(margin)，故微细化进展下即使驱动电压(正电源电压)例如在1.5V以下的低电压化，也可稳定动作。另外，存储单元活性化时在存取晶体管的栅电极不需施加负电压。因而，由于可减少电源电路或偏置用电路数，故在控制的简略化的同时，亦可缩小电路面积。
在非活性状态下，也可在所述存取晶体管的栅电极施加比所述正的电源电压还高的升压电压。
另外，上述单元电容器是p沟道型MISFET，故可在与存取晶体管共同的工序中制造。由于亦可在逻辑加工中制作，故在与逻辑电路混载时可减少制造工序数。
上述单元电容器是平面型的MISFET，能更容易制造。
上述单元电容器是耗尽型MISFET，在动作期间，在上述单元电容器的栅电极施加上述接地电压，由于不需要过去需要的负升压电压源，故在电路动作控制可更简略化的基础上，亦可缩小电路面积。
上述存取晶体管和上述单元电容器具有施加上述正电源电压的共同的衬底或共同的N型井，这样，与在衬底或N型井施加升压电压相比，可降低存取Tr及单元电容器的衬底偏置效应(稳定地确保耗尽)。另外，可确保存取晶体管的动作富余量。即，可以用比过去少的电源数实现存储保持动作。
所述读出放大器，包括：包含1对p沟道型MISFET，用于将所述位线对间的电位差放大的放大电路；和控制所述放大电路的驱动，具有比所述1对p沟道型MISFET还低的阈值的p沟道型驱动MIS晶体管。这样，由于在可抑制来自p沟道型驱动MIS晶体管的漏电流的同时，比过去的读出放大器还能扩大1对p沟道型MISFET的动作余量，故可提高动作性能。
上述1对p沟道型MISFET是耗尽型MISFET，这样，可更加加大读出放大器的动作余量。
还包括：具有：在所述存储单元处于非活性状态的期间，用于使所述第1位线与所述第2位线间短路的、耗尽型的p沟道型MISFET的位线补偿晶体管；和在所述存储单元处于非活性状态的期间，用于在所述位线对上施加一定电压的、耗尽型的p沟道型MISFET的位线预充电晶体管，的所述预充电补偿电路。这样，由于据此可扩大预充电补偿电路的动作富余量，故在存储单元和读出放大器的动作富余量充分时，可实现提高动作性能。
在上述位线补偿晶体管及上述位线预充电晶体管的各栅电极，在上述存储单元存在于非活性状态的期间，施加阈值电压以下的电压，这样，在存储单元存在于非活性状态的期间，可使位线对的电位保持在所定的电位。
上述存取晶体管、上述位线补偿晶体管、位线预充电晶体管及上述读出放大器内的上述1对p沟道型MISFET，由相互共同的工序形成，这样，减少了制造工序，可实现降低制造成本。
本发明的第2半导体存储装置，是包括：字线；与所述字线交叉的第1位线；与所述第1位线形成位线对的第2位线；具有：栅电极连接在所述字线上、第1扩散层连接在所述第1位线上的MISFET的存取晶体管；和连接在所述存取晶体管的第2扩散层上、可保持电荷的单元电容器，且配置在所述字线与所述第1位线的交点的存储单元；以及读出动作时，用于放大在所述第1位线与所述第2位线间产生的电位差的读出放大器，的半导体存储装置，其特征在于：所述第1位线，在高电平时被施加正的电源电压，在低电平时被施加所述接地电压，所述存取晶体管是耗尽型的n沟道型MISFET，在所述存储单元的活性化时，通过所述字线在存取晶体管的栅电极上施加所述正的电源电压。
由此，与过去的DRAM比由于可加大存取晶体管的动作余量，故微细化进展下即使驱动电压(正电源电压)例如在1.5V以下的低电压化，也可稳定动作。另外，存储单元活性化时在存取晶体管的栅电极不需施加超过正电源电压的升压电压。因而，由于可减少电源电路或偏置用电路数，故在控制的简略化的同时，亦可缩小电路面积。
在非活性状态下，也可在所述存取晶体管的栅电极施加比所述接地电压还低的负的升压电压。
上述单元电容器是n沟道型MISFET，这样，由于亦可用逻辑加工制作，故在与逻辑电路混载时可减少制造工序数。
上述单元电容器是平面型的MISFET，这样，能更容易制造。
上述单元电容器是耗尽型MISFET，在动作期间，在上述单元电容器的栅电极施加上述正电源电压，这样，与过去相比可用少的电源数使单元电容器稳定地保持电荷。
上述存取晶体管和上述单元电容器具有被施加了上述接地电压的共同的衬底或共同的P型井，上述第1位线在高电平时施加上述正电源电压、低电平时施加上述接地电压，这样，即使在衬底或P型井上不施加负电压，亦可使单元电容器稳定地保持电荷。另外，可确保存取晶体管的动作富余量。即，可以用比过去少的电源数实现存储保持动作。
上述读出放大器，包括：具有1对n沟道型MISFET、用于放大上述位线对间的电位差的放大电路；和控制上述放大电路的驱动，具有比上述1对n沟道型MISFET还低的阈值的n沟道型驱动MIS晶体管，这样，在抑制来自n沟道型驱动MIS晶体管的漏电流的同时，由于比过去的读出放大器还能扩大1对n沟道型MISFET的动作余量，故可提高动作性能。
上述1对n沟道型MISFET是耗尽型MISFET亦可。
还具有：包括：在上述存储单元处于非活性状态的期间，用于使上述第1位线和上述第2位线间短路的耗尽型的n沟道型MISFET的位线补偿晶体管；和在上述存储单元处于非活性状态的期间，用于在上述位线对施加恒压的耗尽型的n沟道型MISFET的位线预充电晶体管，的预充电补偿电路，这样，由于据此可扩大预充电补偿电路的动作富余量，故在存储单元和读出放大器的动作富余量充分时，可实现提高动作性能。
在上述位线补偿晶体管及上述位线预充电晶体管的各栅电极，在上述存储单元存在于非活性状态的期间，施加阈值电压以上的电压，这样，在存储单元处于非活性状态的期间，可使位线对的电位保持在所定的电位。
上述存取晶体管、上述位线补偿晶体管、位线预充电晶体管及上述读出放大器内的上述1对n沟道型MISFET，由相互共同的工序形成，这样，可减少制造工序。
本发明的第1半导体集成电路装置，包括：具有p沟道型MISFET，在衬底上被集成化的逻辑电路；和与所述逻辑电路设置在同一衬底上，具有：字线；与所述字线交叉的第1位线；与所述第1位线形成位线对的第2位线；具有栅电极连接在所述字线上、第1扩散层连接在所述第1位线上的MISFET的存取晶体管、和连接在所述存取晶体管的第2扩散层上、可保持电荷的单元电容器，且配置在所述字线与所述第1位线的交点的存储单元；以及读出动作时、用于放大在所述第1位线与所述第2位线间产生的微小电位差的读出放大器的动态型半导体存储装置，所述存取晶体管的阈值，设定成比设置在所述逻辑电路的p沟道型MISFET的阈值还高。
由此，可在将逻辑电路的阈值较低设定实现提高动作速度的同时，在半导体存储装置中，可扩大存取晶体管的动作富余量，在低电压下确保动作性能。
特别是，上述存取晶体管是耗尽型MISFET，在上述存储单元的活性化时，通过上述字线依据在上述存取晶体管的栅电极施加上述接地电压，与过去相比由于可将所需的电源数变少，故动作控制变得容易，且亦可降低电路面积。
上述单元电容器是p沟道型MISFET，这样，由于可通过与逻辑电路共同的逻辑加工制造半导体存储装置，故可降低制造成本。
上述单元电容器是平面型的MISFET，这样，能更容易制造。
上述单元电容器是耗尽型MISFET，在动作期间，在上述单元电容器的栅电极施加上述接地电压，这样，可以比过去还少的电源数在单元电容器稳定地保持电荷。
上述存取晶体管，具有比上述逻辑电路内的p沟道型MISFET的栅绝缘膜还厚的栅绝缘膜，这样，由于可抑制栅漏电流，故可更稳定地保持数据。
上述存取晶体管地栅绝缘膜的厚度与上述单元电容器和栅绝缘膜的厚度相等，这样，由于可共同化处理存取晶体管和单元电容器的制造工序，故更可减少制造工序。
上述存取晶体管和上述单元电容器具有被施加了正电源电压的共同的衬底或共同的N型井，这样，与过去相比可减少所需电源数，实现缩小电路面积。
上述读出放大器，包括：具有1对p沟道型MISFET；用于放大上述位线间的电位差的放大电路；和控制上述放大电路的驱动，具有比上述1对p沟道型MISFET还低的阈值的p沟道型MISFET晶体管，这样，与过去相比可扩大读出放大器的动作余量。
上述1对p沟道型MISFET是耗尽型MISFET，这样，可更加加大动作余量。
上述动态型半导体存储装置，还具有：包括：在上述存储单元存在于非活性状态的期间，用于使上述第1位线和上述第2位线间短路的耗尽型的p沟道型MISFET的位线补偿晶体管；和在上述存储单元存在于非活性状态的期间，用于在上述位线对施加恒压的具有耗尽型的p沟道型MISFET的位线预充电晶体管，的预充电补偿电路，这样，可将非活性状态中的位线对的电位确实设定成所定值。另外，与过去相比因扩大了预充电补偿电路的动作富余量，故在可充分确保存储单元和读出放大器的动作余量时，可提高半导体存储装置的性能。
在上述位线补偿晶体管及上述位线预充电晶体管的各栅电极，在上述存储单元存在于非活性状态的期间，施加阈值电压以下的电压，这样，可更确定将位线对的非活性状态的电位设定成所定值。
上述动态型半导体存储装置，由与上述逻辑电路共同的逻辑加工形成，这样，可减少制造工序数。
本发明的第2半导体集成电路装置，包括：具有n沟道型MISFET，在衬底上被集成化的逻辑电路；和设置在与所述逻辑电路同一衬底上，包括：字线；与所述字线交叉的第1位线；与所述第1位线形成位线对的第2位线；具有栅电极连接在所述字线上、第1扩散层连接在所述第1位线上的n沟道型MISFET的存取晶体管，和连接在所述存取晶体管的第2扩散层、具有可保持电荷的单元电容器、且配置在所述字线和所述第1位线的交点的存储单元；以及设置在所述第1位线和所述第2位线间，读出动作时、用于放大所述第1位线与所述第2位线间产生的微小电位差的读出放大器，的动态型半导体存储装置，所述存取晶体管的阈值，设定成比设置在所述逻辑电路的n沟道型MISFET的阈值还低。
由此，在低设定逻辑电路的阈值实现提高动作速度的同时，在半导体存储装置，扩大存取晶体管的动作富余量，在低电压下可确保动作性能。
特别是，上述存取晶体管是耗尽型MISFET，在上述存储单元的活性化时，通过上述字线最好在上述存取晶体管的栅电极施加上述正电源电压。
上述单元电容器是n沟道型MISFET，这样，由于可通过与逻辑电路共同的逻辑加工制造半导体存储装置，故可降低制造成本。
上述单元电容器是平面型的MISFET更好。
上述单元电容器是耗尽型MISFET，在动作期间，在上述单元电容器的栅电极施加上述正电源电压，这样，可以比过去还少的电源数在单元电容器稳定地保持电荷。
上述存取晶体管具有比上述逻辑电路内的n沟道型MISFET的栅绝缘膜还厚的栅绝缘膜，这样，由于可抑制栅漏电流，故可更稳定地保持数据。
上述存取晶体管的栅绝缘膜的厚度与上述单元电容器的栅绝缘膜的厚度相等，这样，由于可共同化处理存取晶体管和单元电容器的制造工序，故更可减少制造工序。
上述存取晶体管和上述单元电容器具有被施加了正电源电压的共同的衬底或共同的P型井，上述第1位线在高电平时施加上述正电源电压、低电平时施加上述接地电压，这样，与过去相比减少所需电源数，可实现缩小电路面积。
上述读出放大器，包括：由1对n沟道型MISFET构成，用于放大上述位线间的电位差的放大电路；和控制上述放大电路的驱动，具有比上述1对n沟道型MISFET还高的阈值的n沟道型MISFET晶体管，这样，与过去相比可扩大读出放大器的动作余量。
上述1对n沟道型MISFET是耗尽型MISFET，这样，可更加加大动作余量。
上述动态型半导体存储装置，还具有：包括：在上述存储单元存在于非活性状态的期间，用于使上述第1位线和上述第2位线间短路的耗尽型的n沟道型MISFET的位线补偿晶体管；和在上述存储单元存在于非活性状态的期间，用于在上述位线对施加恒压的具有耗尽型的n沟道型MISFET的位线预充电晶体管，的预充电补偿电路，这样，与过去相比可扩大预充电补偿电路的动作余量，故在可充分确保存储单元和读出放大器的动作余量时，可提高半导体存储装置的性能。
在上述位线补偿晶体管及上述位线预充电晶体管的各栅电极，在上述存储单元存在于非活性状态的期间，施加阈值电压以上的电压，这样，可更确定将位线对的非活性状态的电位设定成所定值。
上述动态型半导体存储装置，由与上述逻辑电路共同的逻辑加工形成，这样，可减少制造工序数。
附图说明
图1是表示与本发明的第1实施方案有关的半导体存储器的存储单元的电路图。
图2是在与第1实施方案有关的半导体存储装置中，读出“0”数据时的动作概念图。
图3是与第1实施方案有关的半导体存储装置中，存储单元的剖视图。
图4是概略表示已包括与第1实施方案有关的半导体存储装置和逻辑电路的半导体集成电路的剖视图。
图5是与第1实施方案有关的半导体存储装置中，表示读出放大器电路、位线预充电补偿电路及列选择开关的电路图。
图6是表示图5所示的各信号、位线对及字线对的电位变化的时序图。
图7是表示与第1实施方案有关的半导体存储装置的整体的电路框图。
图8是表示图9所示的本实施方案的半导体存储装置中的Row译码器/字驱动器的构成例的电路图。
图9是表示为了产生图8所示的内部升压电位Vpp的升压电位发生电路的第1构成例的电路图。
图10是表示为发生图8所示的内部升压电位Vpp的升压电位发生电路的第2构成例的电路框图。
图11是表示与第2实施方案有关的半导体存储装置的存储单元的电路图。
图12是在与第2实施方案有关的半导体存储装置中，读出“0”数据时的动作概念图。
图13是与第2实施方案有关的半导体存储装置中，存储单元的剖视图。
图14是与第2实施方案有关的半导体存储装置中，表示读出放大器电路、位线预充电补偿电路及列选择开关的电路图。
图15是表示图14所示的各信号、位线对及字线的电位变化的时序图。
图16是表示一般半导体存储装置的存储单元的电路图。
图中：101，121，302-字线；102，122-位线；103，123-存取晶体管；104，124-单元电容；105，125-衬底(井)电位；106，126-单元板电极；107，127-存储单元存储节点；200-读出放大器电路；201-位线预充电补偿电路；202-列逻辑开关；301-存储单元阵列；303-位线对；304-存储单元；305-读出放大器列；306-Column译码器；307-读出放大器·写入放大器(·IO选择)；308-Row译码器/字驱动器；309-Row地址预译码器；310-Column地址预译码器；311-Row地址缓冲器；312-Column地址缓冲器；313-时序控制电路；401-Row译码器；402-字驱动器；403-地址预译码信号；404-字驱动器驱动信号；501-基准电位发生电路；502-输出电路；511-电压检测电路；512-振荡器及控制电路；513-充电泵电路；Vref1-第1基准电位；Vref2-第2基准电位；VDD-(正的)电源电位；VSS-接地电位；VCP-单元板电位；VPP-升压电位；VBP-位线预充电电位；VD3-外部电源电位；BL·NBL-位线对；DL·NDL-数据总线对；TP00～n-P型读出放大器驱动晶体管；TP10～n-第1P型读出放大器晶体管；TP20～n-第2 P型读出放大器晶体管；TN00-N型读出放大器驱动晶体管；TN10～n-第1N型读出放大器晶体管；TN20～n-第2N型读出放大器晶体管；TP30～n、TN50～ n-位线补偿晶体管；TP40～n、TN60～n-第1位线预充电晶体管；TP50～n、TN70～n-第2位线预充电晶体管；TN30～n-列选择开关；NSEP-第1读出放大信号；SEN-第2读出放大信号；EQ-位线预充电补偿信号；CSL0～ n-列选择控制信号。
具体实施方式
(第1实施方案)
以下，就与本发明的第1实施方案有关的半导体存储装置边参照附图边进行说明。
图1是与本发明的第1实施方案有关的动态型半导体存储装置(DRAM)中，表示存储单元的电路图。
如图所示，本实施方案的DRAM，包括：互相交叉的多个字线101及多个位线102；和设置在与字线101与位线102的交点附近、矩阵状配置的存储单元。并且，各存储单元，包括：栅电极连接字线101、一端(第1扩散层)连接在位线102上的p沟道型MOSFET的存取晶体管(存取Tr)103；和与存取Tr103的另一端(第2扩散层)连接、起电容器功能的p沟道型MOSFET的单元电容器104。依据本构成，在本实施方案的DRAM中，在存取Tr103与单元电容器104之间的存储单元存储节点107可保持“0”或“1”的数据。
另外，本实施方案的DRAM，与逻辑电路同时设置在同一芯片上，由逻辑加工形成。此点后述。
本实施方案的DRAM的特征在于：存取Tr103及单元电容器104是具有0V以上(0V或正)的阈值的耗尽型的MOS晶体管。由此，可将存取Tr103和单元电容器104的电位只设定成电源电位VDD、升压电位VPP及接地电位VSS三种。这里，例如，设电源电位(电源电压)VDD为1.5V；升压电位(升压电压)VPP为2.0V。
以下，就本实施方案的DRAM的动作进行说明。
首先，单元电容器104具有单元板电极106，该单元板电极106的电位，在整个动作期间为单元板电位Vcp(＝0V)。由此，单元电容器104可始终保持在沟道形成状态，不论从位线102向存储单元存储节点107的写入电位的情况如何，可稳定地确保单元电容器104的单元电容。在本实施方案中，由于单元电容器104的阈值是0V以上，故单元板电位Vcp可设定在接地电位Vss或接近接地电位Vss的值。当将单元板电位Vcp设为Vss时，由于可比过去减少电源电路数，故可缩小电路面积。
另外，存取Tr103和单元电容器104共同的衬底或井电极105的电位，在动作时为电源电位VDD。由此，由于可降低衬底偏置效应，存取Tr103的阈值上升，故可抑制电路的漏电流。并且，在本实施方案的DRAM存储单元中，由于存取Tr是耗尽型MOSFET，故与使用通常的MISFET时比，动作余量变大。因而，可将用于使存取Tr103成为导通状态的电位的下限作为接地电位Vss。由此，与过去的DRAM相比可更加减少电源数。
此外，在字线101的非活性化时(存储单元的非活性化时)，字线101的电位设定在升压电位VPP，存取Tr103为截止状态。另外，位线102的电位，预先成为位线预充电电位VBP(VDD/2)。
另一方面，在字线101的活性化时(存储单元的活性化时)，字线101的电位成为接地电位Vss，存取Tr103成为导通状态。
图2是读出“0”数据时的本实施方案的DRAM的动作概念图。
如同图所示，在数据读出时，字线101的电位成为接地电位Vss，存取Tr103成为接通状态。这样，“0”的存储信息被读出到与存取Tr103连接的位线102上，该位线102的电位略有下降。接着，读出放大器将位线102对间的电位差放大，使位线102对的一方电位为接地电位Vss，使另一方电位为电源电位VDD。并且，通过将该被放大的存储信息输出到外部，故可进行读出动作。
另一方面，在写入动作时，虽然字线101的动作与读出时相同，但数据传送的路径与读出动作相反。即，使字线101的电位为接地电位Vss，使存取Tr103为接通状态。这时，从写入放大器通过读出放大器将信息从位线102写入单元电容器104。若位线102的电位为VDD则向单元电容器104写入“1”信息；若位线102的电位为Vss则向单元电容器104写入“0”信息。
在本实施方案的DRAM中，在如上述数据的读出、写入时，在活性化的字线101施加了接地电位Vss。这时，若设写入“1”数据时存储单元存储节点107的电压为VH、写入“0”数据时的电压为VL，则VH＝VDD、VL＝Vss-Vth(Vth＞0V时VL＝Vss)。这里，Vth是存取Tr103的阈值。
特别是，在本实施方案的DRAM，在“0”数据写入中，由于存取Tr103的Vth为0V或正值(耗尽型Tr)，故可无电荷耗损地写入位线102的“0”信息。
这里，以下归纳以上已说明的本实施方案的DRAM的特征。
首先，本实施方案的DRAM的存储单元的偏置所必须的电源，作为除了外部电源VDD、VSS以外的内部电源，只是字线off电源VPP的1个电源。因此，与过去的DRAM相比，就可大幅度缩小电路面积。
另外，由于存取Tr103和单元电容器104的阈值是0V以上，故即使字线的活性化状态的电位是接地电位，也可以从位线向存储单元存储节点107的“0”数据写入时的无电荷耗损地、充分地写入。
并且，在字线101的非活性化状态，通过使字线101的电位为VPP(＞VDD)，可降低存取Tr103在off状态时的漏电流，故可确保存储单元的存储信息的保持时间。
这样，本实施方案的DRAM比过去更加低耗电，且还可减少电路面积。
此外，在以上已说明的实施方案的DRAM中，作为存取Tr103及单元电容器104使用了阈值电压为0V以上的耗尽型MOSFET，但亦有阈值电压可使用负(增强型)的MOSFET的情形。例如，可以使用与设置在同一芯片上的逻辑电路的晶体管相比，其阈值的绝对值为充分小的晶体管，换言之，可以使用阈值电压比逻辑电路中的p沟道型MOSFET还高的p沟道型MOSFET。这时，阈值的绝对值越小，向存储单元存储节点107写入“0”数据时的电荷的耗损就可越小。阈值的绝对值非常小的话，使用增强型MOSFET亦可减少电源数。但是，从降低功耗及减少电路面积的观点看，最好使用耗尽型MOSFET。
另外，在本实施方案的DRAM中，虽然将p沟道型MOSFET作为构成存储单元的晶体管，但使用n沟道型MOSFET亦可。这时，字线在非活性时的电位被设定在负的升压电位、字线在活性时的电位为电源电位、存储单元下的衬底电位为接地电位、单元板电位为电源电位。此点将在后面的实施方案详述。
—DRAM存储单元的单元构造—
下面，说明本实施方案的DRAM存储单元的单元构造。
图3时表示本实施方案的DRAM存储单元的构造的剖视图。如同图所示，本实施方案的DRAM存储单元，包括：由p型硅而成的半导体衬底100；在半导体衬底100中注入n型杂质而设置的N型井112；在N型井112上设置，具有p型杂质扩散层120、栅绝缘膜和栅电极的存取Tr103；以及，与存取Tr103共有一方的p型杂质扩散层120，具有栅绝缘膜和单元板电极106的单元电容器104。存取Tr103的栅电极连接在字线101上，一方的p型杂质扩散层120连接在位线102上。
另外，图4是概略表示包括本实施方案的DRAM存储单元和逻辑电路的半导体集成电路的剖视图。如同图所示，本实施方案的DRAM与逻辑电路集成化在同一芯片上。这里，示出了逻辑电路部是设置在与DRAM单元部相同半导体衬底100上的具有NMOS逻辑晶体管108和PMOS逻辑晶体管109的倒相电路的例子。
这里，本实施方案的DRAM的特征在于：构成DRAM单元部的晶体管的栅绝缘膜比构成逻辑电路的晶体管的栅绝缘膜还厚。例如，对于NMOS逻辑晶体管108及PMOS逻辑晶体管109的栅绝缘膜的厚度约是2.5nm，存取Tr103及单元电容器104的栅绝缘膜约是3nm。这样的构造，可使用众所周知的逻辑加工，通过选择性地多次氧化DRAM单元部的衬底上部来形成。
此外，存取Tr103的栅绝缘膜的厚度与单元电容器104的栅绝缘膜的厚度不同亦可，但相同膜厚的话可共同化处理栅绝缘膜的形成工序，故好。
该DRAM部，可使用与逻辑电路部相同的逻辑加工，同时制造。为了能用逻辑加工制造，在本实施方案中，作为单元电容器104，采用了平面型的MOS电容器，而不采用迭层单元和槽单元。
这样，在本实施方案的DRAM中，例如可使逻辑电路以约1.5V左右的低电压动作，可使与外部的I/O部(输入输出电路部)及保护单元以约2.0V左右动作。
为提高处理速度及省电化(低电压化)，逻辑电路部的晶体管的栅绝缘膜存在变薄的倾向。在本实施方案的DRAM中，将构成DRAM存储单元的晶体管的栅绝缘膜加厚来抑制栅漏电流。因而，提高逻辑电路部的动作速度，可稳定地进行存储单元存储动作。另外，如上所述，通过使用耗尽型MOSFET作为存储单元，可充分取得驱动电压的余量，故比过去更能减少必要的电源数。
此外，存取Tr103及单元电容器104一方或双方也可以是用SiO2以外的材料构成的具有栅绝缘膜的MISFET。特别是，通过使用具有比SiO2的介电常数高的介质材料作为存取Tr103的栅绝缘膜材料，可加大存储单元电容，故可更稳定地动作，作为这样的高介质材料，有钽氧化物、钛酸钡、锶(BST)等。
另外，通过将铁电材料作为单元电容器104的栅绝缘膜材料，也可构成FeRAM以代替DRAM。
—读出放大器电路、位线预充电补偿电路及列选择开关电路—
图5是本实施方案的DRAM中表示读出放大器电路、位线预充电补偿电路及列选择开关的电路图。
在本实施方案的DRAM存储单元中，对用连接在位线的读出放大器电路200所读出的电压信息进行了放大。另外，位线预充电补偿电路201在位线的非活性化时，将位线对的电位预充电成VDD/2。列选择开关202接受列选择控制信号CSL后将所选择的位线对活性化。
在本实施方案的DRAM中，读出放大器电路200及位线预充电补偿电路201也与存储单元部相同，通过使用比耗尽型MOSFET或逻辑电路部的p沟道型MOSFET还高的阈值的p沟道型MOSFET，可实现动作余量的扩大。在过去的DRAM中，主要是因存储单元的动作余量小，而限制了省电化和稳定动作，但在本实施方案中，扩大了存储单元的动作余量。因而，通过扩大读出放大器200等的外部电路的动作余量，可进一步提高动作性能。
以下，就这些电路进行说明。
如图5所示，DRAM，包括：位线对(BL0，NBL0)；和分别设置在位线BL0与位线NBL0间的读出放大器电路200、位线预充电补偿电路201及列选择开关202。这样的位线对存在多个对，在各位线间设置读出放大器电路200、预充电补偿电路201及列选择开关202。在图5中示出了n对(n是2以上的自然数)的位线对，但由于各位线对具有同一构造，故在以下将夹在位线BL0、NBL0中的电路的说明作为例子进行说明。
首先，如图5所示，读出放大器电路200，包括：由1对p型MOSFET和1对n型MOSFET构成的、用于将位线对间的电位差放大的放大电路210；控制该放大电路的驱动、具有比1对p型MOSFET还高的阈值的P型读出放大器驱动晶体管TP00；以及，用于控制上述放大电路的驱动的N型读出放大器驱动晶体管TN00。P型读出放大器驱动晶体管TP00和N型读出放大器驱动晶体管TN00都是MOSFET。
放大电路210，包括：源极与栅极是互相连接的p沟道型MOSFET的第1P型读出放大器晶体管TP10及第2P型读出放大器晶体管TP20；漏极彼此间及栅极彼此间连接在第1P型读出放大器晶体管TP10上的n沟道型MOSFET的第1N型读出放大器晶体管TN10；以及，漏极彼此间及栅极彼此间连接在第2P型读出放大器晶体管TP20上、源极彼此间连接在第1N型读出放大器晶体管TN10的n沟道型MOSFET的第2N型读出放大器晶体管TN20。
在P型读出放大器驱动晶体管TP00中，向源极供给电源电位(电源电压)VDD，漏极连接在第1P型读出放大器晶体管TP10及第2P型读出放大器晶体管TP20的源极。另外，在N型读出放大器驱动晶体管TN00中，源极接地，漏极连接在第1N型读出放大器驱动晶体管TN10及第2N型读出放大器驱动晶体管TN20的源极。
并且，第1P型读出放大器晶体管TP10及第1N型读出放大器驱动晶体管TN10的漏极和第2P型读出放大器驱动晶体管TP20及第2N型读出放大器驱动晶体管TN20的栅极共同连接在位线BL0上。第2P型读出放大器驱动晶体管TP20及第2N型读出放大器驱动晶体管TN20的漏极和第1P型读出放大器驱动晶体管TP10及第1N型读出放大器驱动晶体管TN10的栅极共同连接在位线NBL0上。另外，P型读出放大器驱动晶体管TP00由施加在栅极的第1读出放大信号NSEP控制，N型读出放大器驱动晶体管TN00由施加在栅极的第2读出放大信号SEN控制。
下面，位线预充电补偿电路201，包括：连接位线BL0与位线NBL0的第1布线204及第2布线206；介入设在第1布线204上，栅极被施加了位线预充电补偿控制信号EQ的p沟道型MOSFET的位线补偿晶体管TP30；互相串联地设置在第2布线206上，栅极均被施加了位线预充电补偿控制信号EQ的p沟道型MOSFET的第1位线预充电晶体管TP40及第2位线预充电晶体管TP50。另外，位线预充电电位VBP(VDD/2)，在第1位线预充电晶体管TP40与第2位线预充电晶体管TP50之间连接。
下面，列选择开关202，包括：一端连接在位线BL0上，另一端连接在数据总线DL0上的N沟道型MOSFET的第1列选择晶体管TN30；和，一端连接在位线NBL0上，另一端连接在数据总线NDL0上的N沟道型MOSFET的第2列选择晶体管TN40。该第1列选择晶体管TN30及第2列选择晶体管TN40，均受由列译码器(未图示)生成的列选择控制信号CSL0的控制，成为导通状态或非导通状态。
本实施方案的读出放大器电路200及位线预充电补偿电路201的特征在于：在图5中用标记表示的第1P型读出放大器晶体管TP10、第2P型读出放大器晶体管TP20、位线补偿晶体管TP30、第1位线预充电晶体管TP40及第2位线预充电晶体管TP50的各阈值，比逻辑电路部内的p沟道型MOSFET设定得高。由此，读出放大器200及位线预充电补偿电路201，低电压中的动作余量被扩大。在位线预充电补偿电路201中，特别具有耗尽型MOSFET亦可。
另外，这些晶体管的栅绝缘膜的厚度是与逻辑电路部内的MOSFET晶体管相同的厚度。
对此，在图5中用□标记围起的第1N型读出放大器晶体管TN10及第2N型读出放大器晶体管TN20的阈值电压，比设置在逻辑电路部的n沟道型MOSFET的阈值电压设定得低。因而，当施加了相同栅压时，与过去相比，源极-漏极间的电流容易流动。因此，可进一步扩大低电压中的读出放大器的动作余量。此外，在这些n沟道型MOSFET中，使用耗尽型MOSFET亦可。
另外，P型读出放大器驱动晶体管TP00的阈值电压，设定成比第1P型读出放大器晶体管TP10及第2P型读出放大器晶体管TP20的阈值电压还低。并且，N型读出放大器驱动晶体管TN00的阈值电压，设定成比第1N型读出放大器晶体管TN10及第2P型读出放大器晶体管TN20的阈值电压还高。这样设定是为了抑制读出放大器电路200的非活性时中的漏电流。此外，P型读出放大器驱动晶体管TP00的阈值电压，设定成与构成逻辑电路的p沟道型MOSFET的阈值电压相等亦可。
下面，说明读出放大器电路、位线预充电补偿电路及列选择开关电路的动作。
图6是表示图5所示的各信号、位线对及字线对的电位变化的时序图。同图表示读出“0”数据时的时序图。
首先，本实施方案的半导体存储装置在非活性状态时，位线预充电补偿信号EQ的电位为Vss的“L”(低)电平。这样，由于构成位线预充电补偿电路的p沟道型MOSFET导通，故位线对BL、NBL的电位成为预先被预充电VBP(≈VDD/2)的状态。此外，在这里列选择开关202为断开状态。
下面，半导体存储装置成为活性化状态后，位线预充电补偿信号EQ成为“H”电平，结束预充电状态。这时，位线预充电补偿信号EQ的电位，设定成升压电位VPP，以确保位线补偿晶体管TP30、第1位线预充电晶体管TP40及第2位线预充电晶体管TP50成为断开状态。
此后，依据行(Row)地址所选择的字线的电位从VPP变化成Vss，该字线活性化后，存储单元所保持的数据被位线对BL、NBL以微小电位差读出。接着，当第1读出放大信号NSEP变成“L”(高)电平、第2读出放大器驱动信号SEN变成“H”电平后，读出放大器200活性化，从存储单元读出的微小电位被放大。接着，由列地址所选择的列选择开关成为接通，通过数据总线对DL、NDL进行数据的收发。
此后，为了将半导体存储装置置于非活性状态，先将字线的电位从VSS变化成VPP进行非活性化。这样，向位线上的数据的存储单元的再写入结束，此后，随着位线预充电补偿信号EQ的电位再次变成“L”电平，进行位线预充电补偿动作，成为备用状态。如上所述，若将本实施方案的读出放大器电路的构成与本实施方案的存储单元组合使用，则可进一步扩大动作余量，可实现动作稳定性的提高及动作高速化。
此外，将构成本实施方案的读出放大器电路和位线预充电补偿电路及列选择开关等的MOSFET，用MISFET构成亦可取得同样的效果。
—半导体存储装置的整体构成—
图7是表示与第1实施方案有关的半导体存储装置的整体的电路框图。
如同图所示，在半导体存储装置中，从外部输入的地址输入，经由Row地址缓冲器311及Row地址译码器309，由Row译码器/字驱动器308译码。这样，通过Row译码器/字驱动器308使得与地址信息对应的字线302活性化，存储单元存储的信息被传送到位线303。这里，字驱动器的活性化信号由时序控制电路313控制。并且，传送到位线303的信息，由读出放大器列305内的读出放大器放大。
另外，地址输入经由列(Column)地址缓冲器312、Column地址译码器310，传送到Column译码器306。并且，由Column译码器306选择与地址信息对应的读出放大器后，通过读出放大器写入放大器307，进行与外部的数据的收发。
图8表示图7所示的本实施方案的半导体装置中的Row译码器/字驱动器的构成例的电路图。
如同图所示，外部输入地址，由地址预译码信号403、Row译码器401译码。接着，传送到字驱动器402的外部输入地址，经电压变换后，选择、起动对应的字线。这时的字线的电位，在非活性时设定成内部升压电位VPP，活性化时设定成接地电位VSS。
下面，表示发生这样内部升压电位VPP的电路之例。
图9及图10是表示为发生图8所示的内部升压电位VPP的升压电位发生电路的构成例的电路图及电路框图。
首先，图9所示的升压电位发生电路，是通过将相应供给电源电位VDD的外部电源而设定的第1基准电位Vref1作为输入，并利用它，使外部电源电位VD3(＞VDD)降压来实现的。即，升压电位发生电路，包括：接受第1基准电位Vref1，输出第2基准电位Vref2的基准电位发生电路501；和接受第2基准电位Vref2，发生升压电位VPP的输出电路502。这里，例如，VDD是逻辑晶体管用电源的电位，为1.5V；VD3是I/O或模拟电路用晶体管用电源的电位，为3.3V。
存在两种外部电源时，这样的构成是可行的，以近年的***LSI为主，在半导体装置中是可广泛应用的构成。
相反，即使外部电源是单一时，通过使用图10所示的升压电位发生电路，亦可发生升压电位VPP。
图10所示的升压电位发生电路，采取由充电泵电路发生对VDD升压的电源的构成，它包括：用于检测输出电压的检测电路511；振荡器及(泵送)控制电路512；以及充电泵电路513。在最近的半导体存储装置中，是广泛使用的构成，故详细说明省略。
使用如上的电路，可实现本实施方案的半导体存储装置。
(第2实施方案)
作为与本发明的第2实施方案有关的DRAM，就共同用n沟道MOSFET构成存储单元的存取Tr及构成单元电容器的例子进行说明。
图11是与第2实施方案有关的DRAM中、表示存储单元的电路图。
如同图所示，本实施方案的DRAM，包括：互相交叉的多个字线121及多个位线122；和分别设置在与字线121和位线122的交点附近的存储单元。并且，各存储单元，包括：在栅电极上连接字线121，一端(第1扩散层)连接在位线122上的n沟道型MOSFET的存取Tr123；和与存取Tr123的另一端(第2扩散层)连接的n沟道型MOSFET的、作为电容器功能的单元电容器124。本实施方案的DRAM也与第1实施方案相同，与逻辑电路设在同一芯片上，由逻辑加工形成。
本实施方案的DRAM的特征在于：存取Tr123及单元电容器124是具有0V以下(0V或负)的阈值的耗尽型的MOS晶体管。由此，可将存取Tr123和单元电容器124的电位，只设定成电源电位VDD、负升压电位VBB及接地电位VSS三种。这里，例如，电源电位(电源电压)VDD为1.5V；负升压电位(负升压电压)VBB为-0.5V。
另外，存取Tr123的栅绝缘膜，具有比并设在本实施方案的DRAM的逻辑电路内的n沟道型MOSFET的栅绝缘膜还厚的膜厚。由此，不仅能提高动作速度等、实现提高逻辑电路的性能，还可降低存取Tr123中的栅极漏电流。
在本实施方案的DRAM中，由于是用n沟道型MOSFET构成存取Tr123及单元电容器的，故与第1实施方案的DRAM存在控制不同的部分。以下，就本实施方案的DRAM的动作进行说明。
首先，单元电容器124具有单元板电极126，该单元板电极126的电位，在动作期间，为单元板电位VCP(＝VDD)。由此，单元电容器124始终保持在沟道形成状态，不受从位线122向存储单元存储节点127的写入电位的影响，稳定地确保了单元电容器124的单元电容。在本实施方案中，由于单元电容器124的阈值是0V以下，故单元板电位VCP可设定为电源电压VDD或接近电源电压VDD的值。将单元板电位VCP作为VDD时，与过去相比，可减少电源电路数，故可缩小电路面积。
另外，由于存取Tr123和单元电容器124共同的衬底或井电极125的电位，在动作时始终为接地电位VSS，故成为可抑制存取Tr123及单元电容器124的衬底偏置效应的构成。另外，在本实施方案的DRAM存储单元中，由于存取Tr123是耗尽型MOSFET，故与使用通常的MOSFET比，动作余量变大。因而，用于使存取Tr123成为接通状态的电位作为电源电位VDD，即使不使用升压电位，亦可进行写入及读出动作。由此，可进一步减少电源数，实现电路面积的缩小化。
图12是读出“0”数据时的本实施方案的DRAM的动作概念图。
如同图所示，在数据读出时，字线121的电位从负升压电位VBB向电源电位VDD变化，存取Tr123成为接通状态。这样，“0”的存储信息读出到连接在存取Tr123的位线122上，该位线122的电位略有下降。接着，读出放大器将位线122对间的电位差放大，将位线122对的一方的电位作为接地电位VSS，另一方的电位置电源电位VDD。并且，通过将该放大了的存储信息输出到外部，故可进行读出动作。此外，关于写入动作时，字线121的动作与读出时相同，但数据传送的路径与读出动作相反。
在本实施方案的DRAM中，在数据的读出时或写入时，在已活性化的位线121施加了电源电位VDD。这时，若设写入“1”数据时，存储单元存储节点127上的电压作为VH，写入“0”数据时的电压作为VL，则VH＝VDD-Vth(Vth＜0V时VH＝VDD)、VL＝VSS。这里，Vth意味着存取Tr123的阈值。
特别是，在本实施方案的DRAM中，在“1”数据的写入中，由于存取Tr123的Vth是0V或负的值(耗尽型Tr)，故可无电荷耗损地写入位线102的“1”信息。
如上，作为存取Tr及单元电容器，即使使用n沟道型MOSFET，根据数据写入时的电荷损耗的降低、减少电源数，亦可得到缩小电路面积的效果。
此外，在本实施方案的DRAM存储单元中，存取Tr123及单元电容器124的阈值，若比设置在同一芯片上的逻辑电路中的n沟道型MOSFET的阈值还低，与过去相比，亦可扩大动作余量。但由于电源数和过去相同，故在需要减少面积时，最好使用耗尽型MOSFET。
另外，即使在本实施方案中，代替构成存储单元的MOSFET，使用MISFET亦可。
下面，简单说明本实施方案的DRAM存储单元的单元构造。
图13是表示本实施方案的DRAM存储单元的构造的剖视图。如同图所示，本实施方案的DRAM存储单元具有与第1实施方案的DRAM存储单元几乎同样的构成，各层的导电型相反。
即，包括：由p型硅形成的半导体衬底141；在半导体衬底141中注入n型杂质而设置的N型井130；设置在N型井130内、含有p型杂质的P型井132；设置在P型井132上、具有n型杂质扩散层140、栅绝缘膜和栅电极的存取Tr123；与存取Tr123共有一方的n型杂质扩散层140、且具有栅绝缘膜和单元板电极126的单元电容器124。并且，这里，示出了在p型衬底上设置N型井及P型井的三重井构造。另外，也可以是在n型衬底上设置P型井、在该P型井上设置MOSFET的构成，但取三重井构造可降低来自逻辑电路部的噪声影响，故更好。
下面，就本实施方案的读出放大器电路、位线预充电补偿电路及列选择开关电路进行简单说明。
图14是本实施方案的DRAM中，表示读出放大器电路、位线预充电补偿电路及列选择开关的电路图。在本实施方案DRAM中，读出放大器电路200及列选择开关202的电路构成与第1实施方案的DRAM相同，故说明省略。
如图14所示，在本实施方案的位线预充电补偿电路201中，将在第1实施方案使用的位线补偿晶体管TP30、第1位线预充电晶体管TP40及第2位线预充电晶体管TP50，用n沟道型MOSFET的位线补偿晶体管TN50、第1位线预充电晶体管TN60及第2位线预充电晶体管TN70进行置换。并且，位线补偿晶体管TN50、第1位线预充电晶体管TN60及第2位线预充电晶体管TN70，都用耗尽型MOSFET构成。
由此，由于可加大动作余量，故理想。
图15是表示图14所示的各信号、位线对及字线对的电位变化的时序图。同图表示读出“0”数据时的时序图。
首先，本实施方案的半导体存储装置在非活性状态时，位线预充电补偿信号EQ的电位为VDD的“H”电平。这样，由于构成位线预充电补偿电路的N沟道型MOSFET导通，故位线对BL、NBL的电位成为预先被预充电在VBP(≈VDD/2)的状态。并且，在这里列选择开关202为断开状态。
下面，当半导体存储装置成为活性化状态后，位线预充电补偿信号EQ成为“L”电平，结束预充电状态。这时，位线预充电补偿信号EQ的电位，被设定成负升压电位VBB，以确保位线补偿晶体管TN30、第1位线预充电晶体管TN40及第2位线预充电晶体管TN50成为断开状态。
此后，由行地址选择的字线的电位，从VBB变化成VDD，该字线活性化后，存储单元所保持的数据作为微小电位差被读出到列位线对BL、NBL上。接着，第1读出放大信号NSEP变化成“L”电平、第2读出放大器驱动信号SEN变化成“H”电平后，读出放大器电路200活性化，从存储单元读出的微小电位被放大。接着，由列地址选择的列选择开关变成接通，通过数据总线对DL、NDL进行数据的收发。
此后，使半导体存储装置成为非活性状态时，首先使字线的电位从VDD变化成VBB，实行非活性化。这样，向位线上的数据的存储单元的重写结束。此后，位线预充电补偿信号EQ的电位变成“H”电平，由此，可进行位线预充电补偿动作，成为备用状态。
依据以上动作，读出放大器电路，位线预充电补偿电路及列选择开关，可以驱动用n沟道型MOSFET构成的存储单元。还有，有关此外的外部电路的基本构成，与第1实施方案相同，故说明省略。
依据本发明的DRAM存储单元，当与逻辑电路共同设置在同一芯片上，且用p沟道型MOSFET构成存取晶体管及单元电容器时，通过将存取晶体管及单元电容器的阈值设定成比逻辑电路内的p沟道型MOSFET的阈值还高，与过去相比就可以得到大的动作余量，故即使微细化进展、电源电压低到例如1.5V左右，亦可确实进行存储动作。特别是，存取晶体管及单元电容器是耗尽型MOSFET时，与过去相比，由于可减少所需的电源电路数，故可实现构成的简略化、小面积化。另外，将存取晶体管及单元电容器用n沟道型MOSFET构成时，亦可得到与此同样的效果。
另外，在本发明的DRAM中，构成读出放大器电路及/或位线预充电补偿电路的MOSFET中，通过将读出放大器驱动晶体管之外的MOSFET用耗尽型MOSFET，在扩大了存储单元的动作余量时，可使性能进一步提高。

Claims (32)

1、一种半导体存储装置，是包括：
字线；
与所述字线交叉的第1位线；
与所述第1位线形成位线对的第2位线；
具有：栅电极连接在所述字线上、第1扩散层连接在所述第1位线上的MISFET的存取晶体管；和连接在所述存取晶体管的第2扩散层上、可保持电荷的单元电容器，且配置在所述字线与所述第1位线的交点的存储单元；以及
读出动作时，用于放大在所述第1位线与所述第2位线间产生的电位差的读出放大器，
的半导体存储装置，其特征在于：
所述第1位线，在高电平时被施加正的电源电压，在低电平时被施加所述接地电压，
所述存取晶体管是耗尽型的p沟道型MISFET，
在所述存储单元的活性化时，通过所述字线在存取晶体管的栅电极上施加所述接地电压。
2、根据权利要求1所述的半导体存储装置，其特征在于：
在非活性状态下，在所述存取晶体管的栅电极施加比所述正的电源电压还高的升压电压。
3、根据权利要求1所述的半导体存储装置，其特征在于：
所述单元电容器是p沟道型MISFET。
4、根据权利要求3所述的半导体存储装置，其特征在于：
所述单元电容器是平面型的MISFET。
5、根据权利要求3所述的半导体存储装置，其特征在于：
所述单元电容器是耗尽型MISFET；
在动作期间中，在所述单元电容器的栅电极施加所述接地电压。
6、根据权利要求1～5中任一项所述的半导体存储装置，其特征在于：
所述存取晶体管和所述单元电容器，具有被施加了所述正的电源电压的共同的衬底或共同的N型井；
所述第1位线，在高电平时被施加所述正的电源电压，在低电平时被施加所述接地电压。
7、根据权利要求1所述的半导体存储装置，其特征在于：
所述读出放大器，包括：
包含1对p沟道型MISFET，用于将所述位线对间的电位差放大的放大电路；和
控制所述放大电路的驱动，具有比所述1对p沟道型MISFET还低的阈值的p沟道型驱动MIS晶体管。
8、根据权利要求7所述的半导体存储装置，其特征在于：
所述1对p沟道型MISFET是耗尽型MISFET。
9、根据权利要求1所述的半导体存储装置，其特征在于：
还包括：
具有：
在所述存储单元处于非活性状态的期间，用于使所述第1位线与所述第2位线间短路的、耗尽型的p沟道型MISFET的位线补偿晶体管；和
在所述存储单元处于非活性状态的期间，用于在所述位线对上施加一定电压的、耗尽型的p沟道型MISFET的位线预充电晶体管，
的所述预充电补偿电路。
10、根据权利要求9所述的半导体存储装置，其特征在于：
在所述位线补偿晶体管及所述位线预充电晶体管的各栅电极上，所述存储单元处于非活性状态期间中被施加比阈值电压还高的电压。
11、根据权利要求9或10所述的半导体存储装置，其特征在于：
所述存取晶体管、所述位线补偿晶体管、位线预充电晶体管及所述读出放大器内的所述1对p沟道型MISFET，由相互共同的工序形成。
12、一种半导体存储装置，是包括：
字线；
与所述字线交叉的第1位线；
与所述第1位线形成位线对的第2位线；
具有：栅电极连接在所述字线上、第1扩散层连接在所述第1位线上的MISFET的存取晶体管；和连接在所述存取晶体管的第2扩散层上、可保持电荷的单元电容器，且配置在所述字线与所述第1位线的交点的存储单元；以及
读出动作时，用于放大在所述第1位线与所述第2位线间产生的电位差的读出放大器，
的半导体存储装置，其特征在于：
所述第1位线，在高电平时被施加正的电源电压，在低电平时被施加所述接地电压，
所述存取晶体管是耗尽型的n沟道型MISFET，
在所述存储单元的活性化时，通过所述字线在存取晶体管的栅电极上施加所述正的电源电压。
13、根据权利要求12所述的半导体存储装置，其特征在于：
在非活性状态下，在所述存取晶体管的栅电极施加比所述接地电压还低的负的升压电压。
14、根据权利要求12所述的半导体存储装置，其特征在于：
所述单元电容器是n沟道型MISFET。
15、根据权利要求12所述的半导体存储装置，其特征在于：
所述读出放大器，包括：
包含1对n沟道型MISFET，用于将所述位线对间的电位差放大的放大电路；和
控制所述放大电路的驱动，具有比所述1对n沟道型MISFET还高的阈值的n沟道型驱动MIS晶体管。
16、一种半导体集成电路装置，其特征在于：包括：
具有p沟道型MISFET，在衬底上被集成化的逻辑电路；和
与所述逻辑电路设置在同一衬底上，具有：字线；与所述字线交叉的第1位线；与所述第1位线形成位线对的第2位线；具有栅电极连接在所述字线上、第1扩散层连接在所述第1位线上的MISFET的存取晶体管、和连接在所述存取晶体管的第2扩散层上、可保持电荷的单元电容器，且配置在所述字线与所述第1位线的交点的存储单元；以及读出动作时、用于放大在所述第1位线与所述第2位线间产生的微小电位差的读出放大器的动态型半导体存储装置，
所述存取晶体管的阈值，设定成比设置在所述逻辑电路的p沟道型MISFET的阈值还高。
17、根据权利要求16所述的半导体集成电路装置，其特征在于：
所述存取晶体管是耗尽型MISFET，
在所述存储单元的活性化时，通过所述字线在存取晶体管的栅电极上施加所述接地电压。
18、根据权利要求16所述的半导体集成电路装置，其特征在于：
所述单元电容器是p沟道型MISFET。
19、根据权利要求18所述的半导体集成电路装置，其特征在于：
所述单元电容器是平面型的MISFET。
20、根据权利要求16～19中任一项所述的半导体集成电路装置，其特征在于：
所述单元电容器是耗尽型MISFET，
在动作期间中，在所述单元电容器的栅电极上施加所述接地电压。
21、根据权利要求17所述的半导体集成电路装置，其特征在于：
所述存取晶体管，具有比所述逻辑电路内的p沟道型MISFET的栅绝缘膜还厚的栅绝缘膜。
22、根据权利要求17所述的半导体集成电路装置，其特征在于：
所述存取晶体管的栅绝缘膜的厚度与所述单元电容器的栅绝缘膜的厚度相等。
23、根据权利要求16所述的半导体集成电路装置，其特征在于：
所述存取晶体管和所述单元电容器，具有被施加了所述正的电源电压的共同的衬底或共同的N型井；
所述第1位线，在高电平时被施加所述正的电源电压，低电平时被施加所述接地电压。
24、根据权利要求16所述的半导体集成电路装置，其特征在于：
所述读出放大器，包括：
包含1对p沟道型MISFET，与将所述位线对间的电位差放大的放大电路；和
控制所述放大电路的驱动，具有比所述1对p沟道型MISFET还低的阈值的p沟道型驱动MIS晶体管。
25、根据权利要求24所述的半导体集成电路装置，其特征在于：
所述1对p沟道型MISFET是耗尽型MISFET。
26、根据权利要求24或25所述的半导体集成电路装置，其特征在于：
所述动态型半导体存储装置具有：
包括：在所述存储单元处于非活性状态的期间，用于使所述第1位线和所述第2位线间短路的耗尽型的p沟道型MISFET的位线补偿晶体管；和在所述存储单元处于非活性状态的期间，用于在所述位线对上施加一定电压的耗尽型的p沟道型MISFET的位线预充电晶体管，的预充电补偿电路。
27、根据权利要求26所述的半导体集成电路装置，其特征在于：
在所述位线补偿晶体管及所述位线预充电晶体管的各栅电极上，所述存储单元处于非活性状态期间中被施加比阈值电压还高的电压。
28、根据权利要求16所述的半导体集成电路装置，其特征在于：
所述动态型半导体存储装置由与所述逻辑电路共同的逻辑加工形成。
29、一种半导体集成电路装置，其特征在于：包括：
具有n沟道型MISFET，在衬底上被集成化的逻辑电路；和
设置在与所述逻辑电路同一衬底上，包括：字线；与所述字线交叉的第1位线；与所述第1位线形成位线对的第2位线；具有栅电极连接在所述字线上、第1扩散层连接在所述第1位线上的n沟道型MISFET的存取晶体管，和连接在所述存取晶体管的第2扩散层、具有可保持电荷的单元电容器、且配置在所述字线和所述第1位线的交点的存储单元；以及设置在所述第1位线和所述第2位线间，读出动作时、用于放大所述第1位线与所述第2位线间产生的微小电位差的读出放大器，的动态型半导体存储装置，
所述存取晶体管的阈值，设定成比设置在所述逻辑电路的n沟道型MISFET的阈值还低。
30、根据权利要求29所述的半导体集成电路装置，其特征在于：
所述存取晶体管是耗尽型MISFET，
在所述存储单元的活性化时，通过所述字线在所述存取晶体管的栅电极施加正的电源电压。
31、根据权利要求29所述的半导体集成电路装置，其特征在于：
所述单元电容器是n沟道型MISFET。
32、根据权利要求29～31中任一项所述的半导体集成电路装置，其特征在于：
所述读出放大器，包括：
包含1对n沟道型MISFET，用于将所述位线对间的电位差放大的放大电路；和
控制所述放大电路的驱动，具有比所述1对n沟道型MISFET还高的阈值的n沟道型驱动MIS晶体管。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101620886B (zh) * 2008-07-02 2012-01-25 中芯国际集成电路制造(上海)有限公司 用于闪存器件的字线增压器
CN101667452B (zh) * 2008-09-01 2012-10-31 瑞萨电子株式会社 半导体器件
CN104137405A (zh) * 2012-02-28 2014-11-05 松下电器产业株式会社 升压电路

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5400259B2 (ja) * 2004-11-19 2014-01-29 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
US7139184B2 (en) * 2004-12-07 2006-11-21 Infineon Technologies Ag Memory cell array
JP4889965B2 (ja) * 2005-06-27 2012-03-07 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5034379B2 (ja) * 2006-08-30 2012-09-26 富士通セミコンダクター株式会社 半導体メモリおよびシステム
JP2008191443A (ja) * 2007-02-06 2008-08-21 Nec Electronics Corp 表示ドライバｉｃ
JP2009070480A (ja) * 2007-09-13 2009-04-02 Nec Electronics Corp 半導体記憶装置
JP5352077B2 (ja) 2007-11-12 2013-11-27 ルネサスエレクトロニクス株式会社 半導体集積回路
US7759704B2 (en) * 2008-10-16 2010-07-20 Qimonda Ag Memory cell array comprising wiggled bit lines
US8294188B2 (en) * 2008-10-16 2012-10-23 Qimonda Ag 4 F2 memory cell array
WO2011096262A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6221806B2 (ja) * 2014-02-14 2017-11-01 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US555206A (en) * 1896-02-25 brice
JPH0666443B2 (ja) 1988-07-07 1994-08-24 株式会社東芝 半導体メモリセルおよび半導体メモリ
JPH06333386A (ja) 1993-05-20 1994-12-02 Fujitsu Ltd 半導体記憶装置
JPH10135424A (ja) * 1996-11-01 1998-05-22 Mitsubishi Electric Corp 半導体集積回路装置
JPH11260054A (ja) * 1998-01-08 1999-09-24 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
US6147914A (en) 1998-08-14 2000-11-14 Monolithic System Technology, Inc. On-chip word line voltage generation for DRAM embedded in logic process
DE10014387C1 (de) * 2000-03-23 2001-09-27 Infineon Technologies Ag Integrierter Speicher mit Bitleitungsreferenzspannung und Verfahren zum Erzeugen der Bitleitungsreferenzspannung
JP2002083942A (ja) * 2000-09-06 2002-03-22 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP2003109398A (ja) * 2001-09-28 2003-04-11 Mitsubishi Electric Corp 半導体記憶装置
JP4149170B2 (ja) * 2002-01-22 2008-09-10 株式会社ルネサステクノロジ 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101620886B (zh) * 2008-07-02 2012-01-25 中芯国际集成电路制造(上海)有限公司 用于闪存器件的字线增压器
CN101667452B (zh) * 2008-09-01 2012-10-31 瑞萨电子株式会社 半导体器件
CN104137405A (zh) * 2012-02-28 2014-11-05 松下电器产业株式会社 升压电路

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