CN1166725A - 半导体存储装置的输入电路 - Google Patents

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Abstract

即使在数据输出期间也能提供稳定运行的半导体存储装置的输入电路。P沟道MOS晶体管24和23串联连接在输入缓冲器11a的“或非”门20的输出结点N22和电源线70之间。MOS晶体管24的栅极接收外部信号/EXT，MOS晶体管23的栅极接收允许输出信号的反相信号。在数据输出期间，信号OEM成为“H”电平，MOS晶体管23导通，因此，在数据输出期间，即使电源电位Vcc低下，也可以对结点N22充分充电，可以稳定地产生内部信号/INT。

Description

半导体存储装置的输入电路
发明所属的技术领域
本发明涉及半导体存储装置的输入电路，尤其是涉及相应于在某一时间从第一逻辑电位变化为第二逻辑电位的外部信号产生内部信号，并把这个内部信号提供给内部电路的半导体存储装置的输入电路。
现有技术
根据传统的技术，在动态随机存取存储器(以下简称DRAM)的各控制信号输入端上，安置了输入缓冲器，用于把外部给予的控制信号/EXT变换为内部控制信号/INT，并把它提供给内部电路。
图8是表示现有的DRAM输入缓冲器80结构的电路图。
参照图8，这个输入缓冲器80包含“或非”门81，反相器82，P通道MOS晶体管83。“或非”门81的一个输入结点81a接收外部信号/EXT，另一个输入结点81b与接地电位GND的线(以下称为接地线)71相连。
如图9所示，“或非”门81包含串联在电源线70和输出结点N81之间的P沟道MOS晶体管91，92，和并联在输出结点N81和接地线71之间的N沟道MOS晶体管93，94。MOS晶体管92和93的栅极接到一个输入结点81a，而MOS晶体管91和94的栅极接到另一个输入结点81b。因为“或非”门81的另一个输入结点81b接地，所以“或非”门81对外部信号/EXT是作为由MOS晶体管92，93构成的反相器运行的。
反相器82接收“或非”门81的输出，而输出内部信号/INT。P沟道MOS晶体管83连接在电源电位线Vcc(以下称为电源线)70和反相器82的输入结点之间，其栅极接收反相器82的输出。反相器82和P沟道MOS晶体管83构成半个锁存电路。
当外部信号/EXT从非激活电平的“H”电平降落到激活电平的“L”电平时，反相器82的输出，即内部信号/INT，由“H”电平降落到“L”电平，P沟道MOS晶体管83导通，内部信号/INT锁定在“L”电平。当外部信号/EXT由激活电平的“L”电平上升到非激活电平的H电平时，则内部信号/INT由“L”电平上升到“H”电平，P沟道MOS晶体管83不导通，半锁存解除。
发明解决的课题
因为现有的输入缓冲器80由以上所述的结构构成，当开始从DRAM输出数据，而电源电位Vcc暂时下降时，在外部信号/EXT处在激活电平的“L”电平期间，“或非”门81的输出结点N81的电位降低，反相器82的输出，即内部信号/INT的电平，稍有上升。结果，存在由内部信号/INT控制的内部电路发生误动作的问题。
因此，本发明的主要目的是提供一种即使在数据输出期间也稳定运行的半导体存储装置的输入电路。
解决上述课题采用的方法
根据权利要求1有关的发明，是相应于在某一时间由第一逻辑电位变化到第二逻辑电位的外部信号，产生内部信号，并把这个内部信号提供给内部电路的半导体存储装置的输入电路；此半导体存储装置的输入电路配备有：
连接在第一电源电位线和输出结点之间，其输入电极接受外部信号，相应于外部信号从第一逻辑电位变化为第二逻辑电位而导通的第一通导型的第一晶体管；
连接在与第一电源电位不同的第二电源电位线和输出结点之间，其输入电极接受外部信号，相应于外部信号从第一逻辑电位变化为第二逻辑电位而成为非导通的第二通导型第二晶体管；
其输入电极接受外部信号的第一通导型的第三晶体管及
在半导体存储装置的数据输出期间把第三晶体管连接在第一电源电位线和输出结点之间的连接装置。
根据权利要求2有关的发明，是相应于在某一时间从第一逻辑电位变化为第二逻辑电位的外部信号，而产生内部信号，并把这个内部信号提供给内部电路的半导体存储装置的输入电路，此半导体存储装置的输入电路配备有：
在半导体存储装置的数据输出期间启动，具有第一逻辑电位和第二逻辑电位之间的阈值电位，输出外部信号的反相信号的第一倒相电路；在半导体存储装置的数据输出期间以外的时间启动，具有第一阈值电位和第二逻辑电位之间的第二阈值电位，输出外部信号的反相信号的第二倒相电路；以及
相应于从第一及第二倒相电路中至少一种输出第一逻辑电位，而产生内部信号的逻辑电路；
此外，根据权利要求3有关的发明，是相应于在某一时间从第一逻辑电位变化为第二逻辑电位的外部信号，而产生内部信号，并把这个内部信号提供给内部电路的半导体存储装置的输入电路，它配备有：
具有第一逻辑电位和第二逻辑电位之间的第一阈值电位，输出外部信号的反相信号的第一倒相电路；
具有第一阈值电位和第二逻辑电位之间的第二阈值电位，输出外部信号的反相信号的第二倒相电路；
相应于从第一及第二倒相电路中至少一种输出第一逻辑电位，而产生内部信号的第一逻辑电路；
相应于从第一及第二倒相电路两者输出第一逻辑电位，而产生内部信号的第二逻辑电路；以及在半导体存储装置的数据输出期间使第一逻辑电路与内部电路相结合，而在其它时间使第二逻辑电路与内部电路相结合的转换装置。
此外，根据权利要求4有关的发明，是相应于在某一时间从第一逻辑电位变化为第二逻辑电位的外部信号，而产生内部信号，并把这个内部信号提供给内部电路的半导体存储装置的输入电路，它配备有：
用以按照外部信号产生内部信号的串联连接的第一及第二倒相电路；
连接在电源电位线和第二倒相电路的输入结点之间，其输入电极接在第二倒相电路的输出结点上，相应于第二倒相电路的输出从第一逻辑电位变化为第二逻辑电位而导通，并把第二倒相电路的输出固定在第二逻辑电位的第一晶体管；
与其输入电极连接在第二倒相电路的输出结点上的第一晶体管具有相同通导形式的第二晶体管；
相应于由半导体存储装置开始的数据的输出，而输出规定脉冲宽度的脉冲信号的脉冲发生装置；以及只在由脉冲发生装置输出脉冲信号期间，把第二晶体管接到电源电位线和第二倒相电路输入结点之间的连接装置。
附图的简单说明
图1说明本发明原理的方框图。
图2表示本发明实施例1的DRAM结构的方框图。
图3表示图2所示的DRAM的输入缓冲器结构的电路图。
图4表示本发明实施例2的DRAM的输入缓冲器结构的电路图。
图5表示本发明实施例3的DRAM的输入缓冲器结构的电路图。
图6表示本发明实施例4的DRAM的输入缓冲器结构的电路方块图。
图7说明图6所示的输入缓冲器运行的时间图。
图8表示现有的DRAM输入缓冲器结构的电路图。
图9表示图8所示的“或非”门结构的电路图。
符号说明
1～4：控制信号输入端子，5：行地址信号输入端子群，6：列地址信号输入端子群，7：数据输入端子，8：数据输出端子，10：内部电路，11：输入缓冲器群，11a，30，40，60，80：输入缓冲器，12：控制电路，12a：OEM发生电路，13：存储单元阵列，14：行地址缓冲器群，15：行译码器，16：列地址缓冲器群，17：列译码器，18：读出放大器+输入/输出控制电路，19：输入/输出电路，19a：输出缓冲器，20，31，32，41～43，61，81：“或非”门，21～24，38，39，48，49，65～67，83，91，92：P沟道MOS晶体管，25，26，93，94：N沟道MOS晶体管，27，28，34～37，45～47，64，82：反相器，33，34，62：“与非”门，50，51：传输门，63：延迟电路。
发明的实施形式
在说明实施例之前，首先说明本发明的原理。图1表示读出操作时的DRAM结构方框图。
参照图1，输入缓冲器11a根据外部信号/EXT而产生内部信号/INT，并提供给内部电路10。内部电路10根据内部信号/INT，将由存储单元阵列读出的数据，经总信号输入/输出线对GIO提供给输出缓冲器19a。包含在内部电路10内的OEM发生电路12a把允许输出信号OEM在规定的时间提供给输出缓冲器19a。输出缓冲器19a，响应允许输出信号OEM，放大由内部电路10提供的数据，并向外部输出。
在此数据输出期间，发生电源噪声，输入缓冲器11a易发生误动作(VIL故障)。因此，本发明把允许输出信号OEM提供给输入缓冲器11a，为的是在输入缓冲器11a的初级反相器的充电电流与放电电流之比随允许输出信号OEM而增大，或半锁存电路的锁存能力响应允许输出信号OEM而增大，从而防止了数据输出期间输入缓冲器11a的误动作。
以下用图详细说明本发明。
实施形式1
图2表示本发明实施例1的DRAM结构方框图。参照图1，这个DRAM装备有：控制信号输入端子1～4，行地址信号输入端子群5，列地址信号输入端子群6，数据输入端子7及数据输出端子8。此外，这个DRAM还装备有：输入缓冲器群11，控制电路12，存储单元阵列13，行地址缓冲器群14，行译码器15，列地址缓冲器群16，列译码器17，读出放大器+输入/输出控制电路18和输入/输出电路19。
输入缓冲器群11包含有与各控制信号输入端子1～4对应设置的输入缓冲器11a，通过控制信号输入端子1～4把外部提供的控制信号ext/RAS，ext/CAS，ext/WE，ext/OE分别变换为内部信号，提供给控制电路12。控制电路12基于由输入缓冲器群11提供的内部信号，选择规定的工作模式，控制DRAM整体。
存储单元阵列13包含多个存储单元，各存储1比特(bit)数据。各存储单元配置在由行和列地址决定的规定地址上。
行地址缓冲器群14通过行地址信号输入端子群5，把外部提供的行地址信号变换为内部行地址信号，并提供给行译码器15。行译码器15，响应由行地址缓冲器群14提供的内部行地址信号，指定存储单元阵列13的行地址。
列地址缓冲器群16，通过列地址信号输入端子群6，把外部提供的列地址信号变换为内部列地址信号并提供给列译码器17。列译码器17，响应由列地址缓冲器群16提供的内部列地址信号，指定存储单元阵列13的列地址。
读出放大器+输入/输出控制电路18把由行译码器15和列译码器17指定的地址的存储单元连接到总信号输入/输出线对GIO的一端。
总信号输入/输出线对GIO的另一端连接到输入/输出电路19上。输入/输出电路19在写入操作时，把从数据输入端子7输入的数据通过总信号输入/输出线对GIO，提供给所选择的存储单元，而在读出操作时，由所选择的存储单元来的读出数据，在数据输出端子8上输出。
顺便指出，图1的输入缓冲器11a是包含在图2的输入缓冲器群11内的电路。图1的OEM发生电路12a是包含在图2的控制电路12内的电路，图1的输出缓冲器19a是包含在图2的输入/输出电路19内的电路，而图1的内部电路10表示除图2的电路中的输入缓冲器群11及输入/输出电路19以外的一切电路。
图3是表示输入缓冲器11a结构的电路图。参照图3，此输入缓冲器11a包含有P沟道MOS晶体管21～24，N沟道MOS晶体管25，26，以及反相器27，28：而P沟道MOS晶体管21，22以及N沟道MOS晶体管25，26构成“或非”门20。
P沟道MOS晶体管21和22串联连接在电源线70和结点N22之间，N沟道MOS晶体管25和26并联连接在结点N22和接地线71之间。MOS晶体管22和25的栅极两者接收外部信号/EXT(ext/RAS，ext/CAS，ext/WE或ext/OE)。MOS晶体管21和26的栅极两者都接地。
P沟道MOS晶体管23和24串联连接在电源线70和结点N22之间。允许输出信号OEM通过反相器27输入到P沟道MOS晶体管23的栅极上。P沟道MOS晶体管24的栅极接到MOS晶体管22，25的栅极上。反相器28的输入结点接到结点N22上，其输出成为内部信号/INT。
以下说明图3所示的输入缓冲器11a的工作。允许输出信号OEM处在非激活电压的“L”电平，在输出缓冲器19a并不输出数据期间，P沟道MOS晶体管23非导通。因此，当外部信号处于“H”电平时，结点N22的电荷通过N沟道MOS晶体管25流到接地线71，结点N22放电到“L”电平，内部信号/INT成为“H”电平。此外，当外部信号/EXT处于“L”电平时，电荷由电源线70通过P沟道MOS晶体管21，22流入结点N22，结点N22充电到“H”电平，内部信号/INT成为“L”电平。
此外，当允许输出信号OEM成为活性化电平的“H”电平，在由输出缓冲器19a输出数据期间，P沟道MOS晶体管23导通。因此，在外部信号/EXT处于“H”电平时，结点N22的电荷通过N沟道MOS晶体管25流到接地线71，结点N22放电到“L”电平，内部信号/INT成为“H”电平。此外，当外部信号/EXT到达“ L”电平时，电荷由电源线70通过P沟道MOS晶体管21，22，流入结点N22的同时，通过P沟道MOS晶体管23，24，电荷流入结点N22，结点N22充电到“H”电平，内部信号/INT成为“L”电平。
在本实施例中，因为在数据输出期间用于结点N22充电的晶体管由通常的一个(P沟道MOS晶体管22)增加到二个(P沟道MOS晶体管22和24)，充电能力增加，因此，即使在数据输出期间，电源电位Vcc暂时降低，结点N22也可以充分充电。于是，即使在数据输出期间，也可以促使内部信号/INT稳定地产生，能防止内部电路10的误动作。
实施例2
图4是表示本发明实施例2的DRAM的输入缓冲器30的结构的电路图。
参照图4，该输入缓冲器30包含“或非”门31，32，“与非”门33，反相器34～37以及P沟道MOS晶体管38，39。“或非”门31的充电电流和放电电流之比设定为比“或非”门32的大。具体而言，“或非”门31充电用的P沟道MOS晶体管(见图3的P沟道MOS晶体管21，22)的驱动能力也设定为比“或非”门32的大。换言之，“或非”门31对外部信号/EXT的阈值(VIL电平)也设定为比“或非”门32的阈值高。“或非”门31的阈值，在数据输出期间，设定为最佳值，而“或非”门32的阈值，在上述时间之外的期间，设定为最佳值。
外部信号/EXT输入到“或非”门31，32一个输入结点。在允许输出信号OEM通过反相器34输入到“或非”门31的另一个输入结点的同时，直接输入到“或非”门32的另一个输入结点。“或非”门31的输出，通过反相器35，输入到“与非”门33的一个输入结点。P沟道MOS晶体管38接在电源线70和反相器35的输入结点之间，其栅极接收反相器35的输出。反相器35和P沟道MOS晶体管38构成半锁存电路。“或非”门32的输出通过反向器36输入到“与非”门33的另一个输入结点。P沟道MOS晶体管39接在电源线70和反相器36的输入结点之间，其栅极接收反相器36的输出。反相器36和P沟道MOS晶体管39构成半锁存电路。“与非”门33的输出，输入到反相器37上。反相器37的输出构成内部信号/INT。
以下说明图4所示输入缓冲器30的工作。允许输出信号OEM处在“L”电平，在输出缓冲器19未输出数据期间，“或非”门31的输出固定在“L”电平，“与非”门33，相对反相器36的输出，作为反相器运行。而“或非”门32，相对外部信号/EXT，作为反相器运行。因此，当外部信号/EXT处于“H”电平时，“或非”门32的输出结点N32放电到“L”电平，内部信号/INT成为“H”电平。当外部信号/EXT成为“L”电平时，“或非”门32的输出结点N32充电到“H”电平，而内部信号/INT到达“L”电平。
在允许输出信号OEM处于“H”电平，输出缓冲器19a输出数据期间，“或非”门32的输出固定在“L”电平，“与非”门33相对反相器35的输出，作为反相器运行，而“或非”门31相对外部信号/EXT，作为反相器运行。因此，当外部信号/EXT处在“H”电平时，“或非”门31的输出结点N31放电到“L”电平，内部信号/INT到达“H”电平。此外，当外部信号/EXT到达“L”电平时，“或非”门31的输出结点N31充电到“H”电平，内部信号/INT到达“L”电平。
在本实施例中，在数据输出期间，使用大比值的“或非”门31，在其它时间，使用小比值的“或非”门32，所以，在各个期间，内部信号/INT能稳定地产生，防止了内部电路10的误动作。
实施例3
图5是表示本发明实施例3的DRAM输入缓冲器40结构的电路图。
参照图5，这个输入缓冲器40包含有“或非”门41～43，“与非”门44，反相器45～47，P沟道MOS晶体管48，49以及传输门50，51。设定“或非”门41的充电电流与放电电流的比率也比“或非”门42的大。
“或非”门41，42各自的一个输入结点都接收外部信号/EXT，各自的另一个输入结点都接地。“或非”门41的输出通过反相器45，输入到“或非”门43和“与非”门44的一个输入结点。“或非”门42的输出通过反相器46，输入到“或非”门43以及“与非”门44的另一个输入结点。P沟道MOS晶体管48接在电源线70和反相器45的输入结点之间，其栅极接收反相器45的输出。P沟道MOS晶体管49接在电源线70和反相器46的输入结点之间，其栅极接收反相器46的输出。
传输门50接在“或非”门43的输出结点和反相器47的输入结点之间，它在P沟道MOS晶体管一侧栅极50a接收信号OEM，而它在N沟道MOS晶体管一侧的栅极50b接收信号OEM的反相信号/OEM。传输门51接在“与非”门44的输出结点和反相器47的输入结点之间，它在P沟道MOS晶体管一侧的栅极51a接收信号OEM的反相信号/OEM，而它在N沟道MOS晶体管一侧的栅极51b接收信号OEM。反相器47的输出成为内部信号/INT。
以下说明图5所示的缓冲器40的运行。允许输出信号OEM处在“L”电平，在输出缓冲器19a未输出数据期间，传输门50导通，而传输门51不导通。因此，外部信号/EXT到达“L”电平，“或非”门41，42的输出都成为“H”电平时，内部信号/INT成为“L”电平。
此外，在允许输出信号OEM处在“H”电平，输出缓冲器19a输出数据期间，传输门51导通，传输门50非导通。因此，外部信号/EXT成为“L”电平，“或非”门41，42的输出中至少有一个成为“H”电平时，内部信号/INT成为“ L”电平。
在本实施例中，除了可以获得与实施例2相同效果外，在数据输出期间可以迅速地把内部信号/INT提供给内部电路10，而在其它时间，可以把内部信号可靠地提供给内部电路10。
实施例4
图6是表示本发明实施例4的DRAM的输入缓冲器60结构的电路方框图。
参照图6，这个输入缓冲器60包含“或非”门61，“与非”门62，延迟电路63，反相器64以及P沟道MOS晶体管65～67。“或非”门61的一个输入结点接收外部信号/EXT，而另一个输入结点接地，其输出，输入到反相器64上。反相器64的输出成为内部信号/INT。
P沟道MOS晶体管65接在电源线70和反相器60的输入结点N61之间，其栅极接收反相器64的输出。P沟道MOS晶体管67，66串联连接在电源线70和反相器64的输入结点N61之间，P沟道MOS晶体管66的栅极接收反相器64的输出。
信号OEM，通过延迟电路63，输入到“与非”门62的一个输入结点上，同时，直接输入到“与非”门62的另一个输入结点上。“与非”门62的输出62输入到P沟道MOS晶体管67的栅极上。
延迟电路63包含串联连接的奇数个反相器，其延迟时间为5ns。“与非”门62和延迟电路63构成脉冲发生电路，相应于信号OEM由“L”电平上升到“H”电平(如图7所示)，输出脉冲宽度为5ns的负脉冲。
以下说明这个输入缓冲器60的运行。允许输出信号OEM处于“L”电平，在输出缓冲器19a未输出数据期间，“与非”门62的输出62达到“H”电平，P沟道MOS晶体管63成为非导通。这时，输入缓冲器60成为与图8所示的现有输入缓冲器80相同的结构。
其次，当允许输出信号OEM由“L”电平上升到“H”电平，输出缓冲器19a开始输出数据时，“与非”门62输出负脉冲，在5ns时间，P沟道MOS晶体管导通。所以在这5ns期间，外部信号/EXT由“H”电平下降到“L”电平时，反相器64的输入结点N61通过P沟道MOS晶体管65和P沟道MOS晶体管66，67两个通道充电。在经过5ns之后，P沟道MOS晶体管67成为非导通，反相器64的输入结点N61的充电只经过P沟道MOS晶体管65进行。
采用本实施例，由数据输出开始，在5ns时间内，为反相器64的输入结点N61充电用的晶体管由一般一只(P沟道MOS晶体管65)增加到二只(P沟道MOS晶体管65和66)，充电能力增加，因此，即使在此期间，电源电位Vcc下降，也可以对反相器64的输入结点N61充分充电。因此，内部信号/IND可以稳定地产生，防止了内部电路的误动作。
如上所述，在权利要求1所涉及的发明中，设置充电用的第一和第三晶体管及放电用的第二晶体管，通常只使用第一和第二晶体管，在数据输出期间使用第一～第三晶体管。因此，即使在数据输出期间电源电位暂时下降，也能对输出结点充分充电。从而能稳定地产生内部信号，能防止内部电路的误动作。
此外，在与权利要求2有关的发明中，设置有：在数据输出期间被激活的输出容易反相的第一反相电路以及在其它时间被激活的输出难以反相的第二反相电路，相应于第一及第二反相电路中至少一种电路的输出反相，而产生内部信号。所以，即使在输出数据期间电源电位暂时下降，也可以按照第一倒相电路的输出稳定地产生内部信号，能防止内部电路的误动作。
在权利要求3所涉及的发明中，设置有输出容易倒相的第一倒相电路和输出难以倒相的第二倒相电路，在数据输出期间，对应于第一和第二倒相电路的输出中至少一个输出倒相而产生内部信号在其他期间对应于第一和第二倒相电路两者的输出都倒相而产生内部信号。因此，即使在数据输出期间电源电位暂时下降，也能按照第一倒相电路的输出稳定地产生内部信号，能防止内部电路误动作。
在权利要求4所涉及的发明中，设置有用以使半锁存电路的输入结点充电的第一和第二晶体管，在开始输入数据中输出脉冲信号的脉冲发生装置，在脉冲发生装置输出脉冲期间使用第一和第二晶体管，在其它期间只使用第一晶体管。因此即使在数据输出开始时电源电位暂时下降，半锁存电路的输入结点也能充分充电。因而能稳定地产生内部信号，能防止内部电路的误动作。

Claims (4)

1.一种半导体存储装置的输入电路，它按照在某一时刻由第一逻辑电位变化到第二逻辑电位的外部信号而产生内部信号，并把这个内部信号提供给内部电路，本发明所述的半导体存储装置的输入电路包括：
连接在第一电源电位线和输出结点之间，其输入电极接收上述外部信号，相应于上述外部信号从上述第一逻辑电位变化到上述第二逻辑电位而导通的第一通导型的第一晶体管；
连接在与上述第一电位线相异的第二电源电位线和上述输出结点之间，其输入电极接收上述外部信号，相应于上述外部信号从上述第一逻辑电位变化到上述第二逻辑电位而成为非导通的第二通导型的第二晶体管；
在其输入电极接收上述外部信号的第一通导型的第三晶体管；以及
在上述半导体存储装置的数据输出期间，把上述第三晶体管连接在上述第一电源电位线和上述输出结点之间的连接装置。
2.一种半导体存储装置的输入电路，它按照在某一时间由第一逻辑电位变化到第二逻辑电位的外部信号产生内部信号，并把这个内部信号提供给内部电路，本发明所述的半导体存储装置的输入电路包括：
在上述半导体存储装置的数据输出期间启动的第一倒相电路，它具有在上述第一逻辑电位和上述第二逻辑电位之间的第一阈值电位，并输出上述外部信号的反相信号，
在上述半导体存储装置的数据输出期间之外的期间启动的第二倒相电路，它具有在上述第一阈值电位和上述第二逻辑电位之间的第二阈值电位，并输出上述外部信号的反相信号，以及
由上述第一及第二倒相电路中至少一种电路产生与上述第一逻辑电位的输出相应的上述内部信号的逻辑电路。
3.一种半导体存储装置的输入电路，它按照在某一时刻由第一逻辑电位变化到第二逻辑电位的外部信号产生内部信号，并把这个内部信号提供给内部电路，
它包括：
具有上述第一逻辑电位和上述第二逻辑电位之间的第一阈值电位，输出上述外部信号的反相信号的第一倒相电路；
具有上述第一阈值电位和上述第二逻辑电位之间的第二阈值电位，输出上述外部信号的反相信号的第二倒相电路；
相应于由上述第一及第二倒相电路中至少一种输出的上述第一逻辑电位，而产生上述内部信号的第一逻辑电路，
相应于由上述第一及第二倒相电路两者输出的上述第一逻辑电位，而产生上述内部信号的第二逻辑电路；以及
转换装置，其功能为：在上述半导体存储装置的数据输出期间，使上述内部电路与上述第一逻辑电路结合，而在其它期间，使上述内部电路与上述第二逻辑电路结合。
4.一种半导体存储装置的输入电路，它按照在某一时间从第一逻辑电位变化到第二逻辑电位的外部信号，产生内部信号，并把这个内部信号提供给内部电路；
它包括：
串联连接的第一和第二倒相电路；用于按照上述外部信号产生上述内部信号，
连接在规定的电位线和上述第二倒相电路输入结点之间，其输入电极接到上述第二倒相电路的输入结点上，相应于上述第二倒相电路的输出从上述第一逻辑电位变化为上述第二逻辑电位而导通，并把上述第二倒相电路的输出固定在上述第二逻辑电位的第一晶体管；
其输入电极接到上述第二倒相电路的输出结点上并具有与上述第一晶体管相同通导形式的第二晶体管；
相应于从上述半导体存储装置开始输出数据，而输出具有规定脉冲宽度的脉冲信号的脉冲发生装置，以及
只在由上述脉冲装置输出上述脉冲信号期间，把上述第二晶体管连接在上述电源电位线和上述第二倒相电路的输入结点之间的连接装置。
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