CN1841551A - 具有多个层叠的存储芯片的半导体存储器件 - Google Patents
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Abstract
一种半导体存储器使用基础基片(101)，所述基础基片(101)具有命令/地址外部终端组(CA)、数据输入/输出外部终端组(DQ)、以及单个芯片选择外部终端(CS)，并且该半导体存储器还包括安装在基础基片(101)上的多个存储芯片(110到113)，每个所述存储芯片都能够单独地执行读写操作。终端(CA、DQ以及CS)连接到接口芯片(120)。接口芯片(120)具有芯片选择信号发生电路，其在经由终端(CA)馈送的地址信号的基础上以及经由终端(CS)馈送的芯片选择信号的基础上，能够单独地激活多个存储芯片(110到113)。
Description
技术领域
本发明涉及半导体存储器件，更加具体地，涉及具有多个层叠的存储芯片的半导体存储器件。
背景技术
由DRAM(动态随机存取存储器)代表的半导体存储器件广泛用作服务器和其他计算机的主存储器，但是随着硬件速度和软件复杂性的增加，主存储器中需要的存储容量持续增加。因为这个原因，所以通过仅仅使用单个存储芯片难以满足主存储器中需要的存储容量要求，并且通常使用被称作DIMM(双列直插式存储器模块)的模块，在所述模块中，在模块基片上安装多个存储芯片。
然而，能够安装的存储芯片的数目很低，并且当在模块基片上以平坦的构造形式布置存储芯片时，所得到的存储容量受限。已提议这样的方法，在所述方法中，三维层叠并封装多个存储芯片，并且在模块基片上安装所述存储芯片。见日本专利申请公开号H2-290048、2001-110978、2001-273755、以及2004-327474。
图22是三维层叠并封装的传统半导体存储器件的示意图。图22中显示的半导体存储器件具有这样的结构，在所述结构中，在基础基片20上层叠两个存储芯片10和11，并且在模块基片(未显示)上安装基础基片20。存储芯片10和11中的每一个都具有：存储阵列MA；命令/地址焊盘CAP，其被供应以命令和地址；芯片选择信号焊盘CSP，其被供应以芯片选择信号；数据输入/输出焊盘DQP，用于输入和输出数据；以及电源焊盘VSP，用于供电。
命令/地址焊盘CAP、数据输入/输出焊盘DQP、以及电源焊盘VSP每个都具有和存储芯片10与存储芯片11共享的连接，并且分别被一起引入到基础基片20上的命令/地址外部终端组CA、数据输入/输出外部终端组DQ、以及电源外部终端组VS中。与此相反，芯片选择信号焊盘CSP并不共享连接，而是存储芯片10的芯片选择信号焊盘CSP连接到芯片选择信号外部终端CS0，并且存储芯片11的芯片选择信号焊盘CSP连接到芯片选择信号外部终端CS1。这种构造的目的是，允许可选择地激活存储芯片10和11。
近来已提议另一种方法，其中，在其中形成存储单元的核心单元和在其中形成用于存储单元的***电路的接口单元每个置于分开的芯片中，并且通过层叠这些芯片，使更高的存储容量和更高的速度成为可能。这意味着传统上由单个芯片组成的半导体存储器件被分成了多个芯片。这种方法因而允许在其中形成核心单元的芯片(核心芯片)的容量增加，并且通过进一步层叠核心芯片，使得可以获得非常大的存储容量。
然而，由于图22中显示的半导体存储器件被构造以便命令/地址外部终端组CA和数据输入/输出外部终端组DQ连接到存储芯片10和11，所以存在下述问题：与仅仅封装了单个芯片的普通半导体存储器件相比，命令/地址外部终端组CA和数据输入/输出外部终端组DQ的寄生电容是相当可观的。
由于这样的寄生电容是信号波形干扰的原因，所以存在下述可能性：当接口速度非常高时，亦即，当时钟速度例如超过1GHz时，不能确保足够的操作裕量。这个问题使得通过使用图22中显示的方法难以使容量足够大，因为随着要被层叠的存储芯片的数目增加，该问题变得更加显著。
同样，由于图22中显示的半导体存储器件在下述意义上不同于仅仅封装了单个芯片的普通半导体存储器件：提供了两个芯片选择信号外部终端(CS0、CS1)，所以丧失了与普通半导体存储器件的兼容性。因为这个原因，必须设计专用存储控制器以便使用图22中显示的半导体存储器件，并且***的总成本很可能增加。
使用日本专利申请公开号2004-327474中说明的方法看来好像能够解决上述问题，但是这种构造基本上不同于在其中层叠能够独立地执行读写操作的存储芯片的半导体存储器件的类型，而是在其中层叠不能独立地执行读写操作的核心芯片的构造，如图22所示。
因此，自然不能使用普通存储芯片，并且必须重新设计专用芯片。同样，用日本专利申请公开号2004-327474中说明的构造，必须在芯片中形成贯穿电极，并且必须使用尚未充分确立的其他先进制造技术。因此可以相信，在当前条件下以低成本制造这样的芯片是困难的。
发明内容
本发明被设计以解决这样的问题，并且本发明的目的是，在具有多个层叠的存储芯片的半导体存储器件中，将命令/地址外部终端组和数据输入/输出外部终端组的寄生电容减少到等于单个芯片部件的寄生电容的量。
本发明的另一个目的是，在具有多个层叠的存储芯片的半导体存储器件中，确保与封装了单个芯片的普通半导体存储器件的兼容性。
本发明的又一个目的是，通过使用每个都能够单独地执行读写操作的存储芯片，以低成本实现上述目的。
本发明的上述以及其他目的能够通过这样的半导体存储器件来实现，所述半导体存储器件包括：基础基片，其具有被供应以命令信号和地址信号的命令/地址外部终端组、用于输入和输出数据信号的数据输入/输出外部终端组、以及单个芯片选择外部终端；和多个存储芯片，其层叠在基础基片上，并且每个都能够单独地执行读写操作，其中，组成所述命令/地址外部终端组的多个终端、组成所述数据输入/输出外部终端组的多个终端、以及所述单个芯片选择外部终端连接到具有接口功能的单个芯片；并且具有接口功能的单个芯片进一步至少具有芯片选择信号发生电路，其基于经由所述命令/地址外部终端组供应的所述地址信号，以及基于经由所述芯片选择外部终端供应的所述芯片选择信号，能够单独地激活所述多个存储芯片。
根据本发明，由于命令/地址外部终端组和其他外部终端连接到单个芯片，所以终端的寄生电容能够被减少到大约等于单个芯片部件的量。同样，由于本发明的半导体存储器件仅装备有单个芯片选择外部终端，所以即使半导体存储器件装备有多个层叠的存储芯片，也可以确保与封装了单个芯片的普通半导体存储器件的兼容性。
另外，层叠的存储芯片是能够单独地执行读写操作的存储芯片。因此可以使用所谓的通用存储器，并从而以相对低的成本制造这些芯片。
在本发明中，具有接口功能的单个芯片可以是和所述多个存储芯片相比不同的接口芯片，或者可以是所述多个存储芯片中的任何一个。用前者，可以使用和使用的存储芯片恰好相同的芯片，而用后者，则可以将层叠芯片的数目减少一个。
经由具有到多个存储芯片的共享连接的布线，可以在多个存储芯片和具有接口功能的单个芯片之间传输命令信号、地址信号、以及数据信号，或者可以经由单独地连接到多个存储芯片的布线来执行。前者允许导线的数目减少，而后者则允许布线电容减少。
这样一来，根据本发明，就可以将具有多个层叠的存储芯片的半导体存储器件的接口单元的寄生电容减少到等于单个芯片部件的量。命令信号、地址信号、以及数据信号的输入/输出频率从而能够增加到相当于单个芯片部件的水平。同样，由于在本发明中三维层叠存储芯片，所以能够使安装的表面积与单个芯片部件的相等。
进而，由于仅提供了单个芯片选择外部终端，所以可以确保与封装了单个芯片的普通半导体存储器件的兼容性。因为这个原因，不存在设计专用存储控制器或其类似物的需要，并且能够抑制用于整个***的成本增加。
由于层叠的存储芯片进而是每个都能够单独地执行读写操作的普通存储芯片(例如通用DRAM)，所以不需要贯穿电极的形成或其他特殊步骤，并且能够抑制制造成本的增加。
由于还可以通过使用芯片选择信号发生电路来单独地激活多个存储芯片，所以同样可以减少整个封装的功耗。
附图说明
通过结合附图参考本发明的以下详细说明，本发明的以上以及其他的目的、特征和优点将变得更加明显，其中：
图1是示意性显示根据本发明第一实施例的半导体存储器件的结构的简化透视图；
图2是图1中显示的存储芯片的简化平面图；
图3是图1中显示的基础基片的背面上布置的球电极的布置图；
图4是说明第一实施例中的存储芯片和接口芯片之间的连接构造的示意图；
图5是显示第一实施例中使用的接口芯片的电路构造的简化电路图；
图6是更加详细地显示图5中显示的接口芯片中包括的时钟***电路的电路构造的示图；
图7是更加详细地显示图5中显示的接口芯片中包括的命令/地址***电路的电路构造的示图；
图8是显示图7中显示的命令译码器输出的命令和符号以及用于当执行命令时发出芯片选择信号CS的方法的列表；
图9是显示对每个存储芯片的刷新命令的发出时间的时间图；
图10A是用于说明在发出激活命令情况下的有效存储区寄存器的功能的示图；
图10B是用于说明在发出列***命令情况下的有效存储区寄存器的功能的示图；
图11是更加详细地显示图5中显示的接口芯片中包括的数据***电路的主要部件的电路构造的示图；
图12是显示根据第一实施例的半导体存储器件的写操作的时间图；
图13是显示根据第一实施例的半导体存储器件的读操作的时间图；
图14是说明用于减少存储芯片和接口芯片之间的芯片间接口幅度的方法的示意图；
图15是用于说明用于在存储芯片中连接焊盘和存储阵列的改进方法的示图；
图16是第二实施例的存储芯片和接口芯片之间的连接构造的示意图；
图17是显示第二实施例中使用的图16中显示的接口芯片的电路构造的简化电路图；
图18是更加详细地显示图17中显示的接口芯片中包括的时钟***电路的电路构造的示图；
图19是更加详细地显示图17中显示的接口芯片中包括的命令/地址***电路的电路构造的示图；
图20是更加详细地显示图17中显示的接口芯片中包括的数据***电路的电路构造的示图；
图21是说明本发明的第三实施例的半导体存储器件中的存储芯片和存储芯片之间的连接构造的示意图；以及
图22是三维层叠并封装的传统半导体存储器件的示意图。
具体实施方式
现在参考附图来详细解释本发明的优选实施例。
图1是示意性显示根据本发明第一实施例的半导体存储器件100的结构的简化透视图。
本实施例的半导体存储器件100装备有：基础基片101；四个存储芯片110到113，其层叠在基础基片101上；以及接口芯片120，其置于基础基片101和存储芯片110到113之间，如图1所示。在本实施例中，DRAM被选为存储芯片110到113，尽管这种选择并没有强加特殊限制。存储芯片110到113是相互具有同样构造的芯片，并且是能够单独地执行读写操作的DRAM芯片，亦即，芯片是普通的通用DRAM芯片。
图2是存储芯片110到113的简化平面图。
存储芯片110到113的表面能够被大致归类为存储阵列区MA、***电路区PERI、以及焊接区B，如图2所示。焊接区B置于存储芯片中央的单一方向上，以便置于两个***电路区PERI之间，并且这个区域包括电源焊盘VSP、数据输入/输出焊盘DQP、命令/地址焊盘CAP、以及芯片选择信号焊盘CSP。
电源焊盘VSP具有***电路操作电源VDD、***电路接地电源VSS、输出电路操作电源VDDQ、输出电路接地电源VSSQ、接口基准电源VREF、以及诸如此类。数据输入/输出焊盘DQP具有数据输入/输出焊盘DQ0到DQ7(同样的适用于×8个部件的情况)、数据选通信号焊盘DQS、数据屏蔽信号焊盘DM、以及诸如此类。命令/地址焊盘CAP具有时钟焊盘CLK、时钟启动焊盘CKE、行地址选通焊盘RAS、列地址选通焊盘CAS、写启动焊盘WE、存储区地址焊盘BA0到BA2、地址焊盘A0到A13、以及诸如此类。
经由在其上形成布线INW的带子130到133，置于存储芯片110到113上的焊盘连接到置于基础基片101上的焊盘101a，如图1所示。更加具体地，置于存储芯片110上的焊盘110a和置于基础基片101上的焊盘101a通过被布置以便覆盖存储芯片110的带子130连接，并且置于存储芯片111到113上的焊盘和置于基础基片101上的焊盘101a类似地通过分别被布置以便覆盖存储芯片111到113的带子131到133连接。
在基础基片101上形成布线(未显示)，并且焊盘101a和接口芯片120的存储芯片一侧的焊盘(未显示)通过该布线连接。经由置于基础基片101上的其他布线(未显示)，接口芯片120的外电路一侧的焊盘(未显示)连接到置于基础基片101的背面(安装面)上的球电极EXB。球电极EXB是本实施例的半导体存储器件100的外部终端。
图3是基础基片101的背面上布置的球电极EXB的布置图。
除了添加了地址外部终端A14和A15之外，球电极EXB(其为半导体存储器件100的外部终端组)的类型匹配置于存储芯片110到113上的焊盘的类型，如图3所示。因此，芯片选择信号外部终端CS总是单个终端。球电极EXB能够被归类为电源外部终端组(VS)、数据输入/输出外部终端组(DQ)、命令/地址外部终端组(CA)、以及芯片选择信号外部终端(CS)。
***电路操作电源VDD、***电路接地电源VSS、输出电路操作电源VDDQ、输出电路接地电源VSSQ、接口基准电源VREF、以及诸如此类，以与置于存储芯片110到113上的焊盘同样的方式组成电源外部终端组(VS)。数据输入/输出终端DQ0到DQ7、数据选通信号终端DQS、数据屏蔽信号终端DM、以及诸如此类组成数据输入/输出外部终端组(DQ)。时钟终端CLK、时钟启动终端CKE、行地址选通终端RAS、列地址选通终端CAS、写启动终端WE、存储区地址终端BA0到BA2、地址终端A0到A13、以及诸如此类组成命令/地址外部终端组(CA)。
图4是说明本实施例中的存储芯片110到113和接口芯片120之间的连接构造的示意图。
在本实施例中，只有芯片选择信号在存储芯片110到113和接口芯片120之间以一对一的关系连接，如图4所示。其他信号，亦即命令/地址信号和数据信号，由命令/地址总线CAB和数据总线DQB总线连接。电源也是总线连接的。
如在此使用的那样，术语“一对一连接”是指这样的连接，在所述连接中，存储芯片110到113的焊盘和接口芯片120的焊盘对于每个存储芯片单独地连接，而术语“总线连接”则是指这样的连接，在所述连接中，存储芯片110到113的焊盘和接口芯片120的焊盘共享连接。因此，在本实施例中，在存储芯片110到113和接口芯片120之间传输的信号组中，只有芯片选择信号是单独地提供给存储芯片110到113的信号。
更加具体地说明，经由基础基片101上的球电极EXB，命令/地址外部终端组CA和芯片选择信号外部终端CS分别连接到接口芯片120上的命令/地址焊盘ECAP和芯片选择信号焊盘ECSP。这些信号被供应给命令译码器CDC，并且译码器的输出信号被分别供应给命令/地址焊盘ICAP和芯片选择信号焊盘ICSP。
输出到命令/地址焊盘ICAP的信号(命令和地址)以共享的形式经由命令/地址总线CAB被供应给四个存储芯片110到113的命令/地址焊盘CAP。另一方面，输出到芯片选择信号焊盘ICSP的四个芯片选择信号在接口芯片120和存储芯片110到113中的每一个之间以一对一的关系连接。
经由基础基片101上的球电极EXB，数据输入/输出外部终端组DQ一次性连接到接口芯片120上的数据输入/输出焊盘EDQP。数据输入/输出信号被输入到双向中继器REP，并且经由数据输入/输出焊盘IDQP连接到存储芯片110到113的数据输入/输出焊盘DQP。数据输入/输出焊盘IDQP和四个存储芯片110到113的数据输入/输出焊盘DQP以1∶4总线的形式由数据总线DQB连接。
经由基础基片101上的球电极EXB，电源外部终端组VS直接连接到存储芯片110到113和接口芯片120的电源焊盘VSP。
这样一来，在本实施例的半导体存储器件100中，基础基片101上的球电极EXB和存储芯片110到113之间的连接(除了电源之外)，就全都经由接口芯片120进行。连接到数据输入/输出外部终端组DQ和命令/地址外部终端组CA的芯片仅仅是接口芯片120。这样一来，外部终端的寄生电容就能够被减少到等于单个芯片部件的量，并且命令/地址和数据输入/输出的频率能够被增加到相当于单个芯片部件的水平。
在本实施例中，由于命令/地址信号和数据输入/输出信号在封装里面以总线的形式连接，所以封装里面导线的数目能够被保持得很低，并从而能够抑制制造成本。
图5是显示本实施例中使用的接口芯片120的电路构造的简化电路图。
接口芯片120上的命令/地址焊盘ECAP具有用于三个***的焊盘：时钟***信号CLK、/CLK和CKE；地址***信号A0到A15和BA0到BA2；以及命令***信号RAS、CAS和WE，如图5所示。时钟***信号CLK、/CLK和CKE从半导体存储器件100的外面供应，并且经由输入缓冲器INB供应给时钟再生电路DLL。时钟再生电路DLL的输出经由输出缓冲器OB被供应给命令/地址焊盘ICAP的分别输出时钟信号CLK、/CLK和CKE的终端。时钟再生电路DLL的输出在接口芯片120之内分发，以便在锁存电路L中锁存其他输入信号。
地址***信号A0到A15和BA0到BA2经由输入缓冲器INB被锁存在锁存电路L中。锁存电路L的定时信号由上述时钟再生电路DLL供应。锁存电路L的输出经由输出缓冲器OB被供应给命令/地址焊盘ICAP的输出地址信号A0到A13和BA0到BA2的终端。
这里，从外部供应的地址信号A0到A15和BA0到BA2中的地址信号A0到A13和BA0到BA2被直接馈送给命令/地址焊盘ICAP。地址信号A14和A15没有被供应给命令/地址焊盘ICAP，而是和模式寄存器MR的输出以及存储区地址BA0到BA2一起被馈送到了芯片选择信号发生电路CSG。芯片选择信号发生电路CSG是激活供应给存储芯片110到113的四个芯片选择信号终端CS中的任何一个或全部的电路。
命令***信号RAS、CAS和WE经由输入缓冲器INB和锁存电路L被供应给命令译码器CDC。命令译码器CDC的输出被供应给芯片选择信号发生电路CSG。与那些被馈送给通用DRAM的信号恰好相同的信号能够用作命令***信号RAS、CAS和WE。
接口芯片120上的芯片选择信号焊盘ECSP是如上所述的单个焊盘。因此，如通用DRAM中使用的那样的同样的芯片选择信号CS可以从半导体存储器件100的外面供应，而不必考虑存储芯片110到113的(四个)层叠层的数目。供应给芯片选择信号焊盘ECSP的芯片选择信号CS经由输入缓冲器INB和锁存电路L被输入到命令译码器CDC。如上所述，在地址信号A14和A15、存储区地址BA0到BA2、以及命令译码器CDC的输出的基础上，芯片选择信号发生电路CSG激活四个芯片选择信号CS中的任何一个或全部。
接口芯片120上的数据输入/输出焊盘EDQP是用于输入和输出数据信号DQ0到DQ7、数据选通信号DQS、数据屏蔽信号DM以及其他信号的终端，并且经由双向中继器REP连接到数据输入/输出焊盘IDQP，如上所述。
在这种情况下，当要被层叠的存储芯片110到113是双数据率(DDR-800)类型时，在封装里面经过命令/地址外部终端组CA和命令/地址总线CAB传送具有400Mbps的速度的信号。另一方面，在封装里面经过数据输入/输出外部终端组DQ和数据总线DB传送具有800Mbps的速度的信号。
下一步更加详细地说明的是本实施例中使用的接口芯片120的电路构造。
图6是更加详细地显示接口芯片120中包括的时钟***电路的电路构造的示图。
从命令/地址焊盘ECAP供应的互补时钟信号CLK和/CLK被输入到差动放大输入缓冲器INB，如图6所示。该输入缓冲器INB由接收时钟启动信号CKE和基准电压VREF的差动放大输入缓冲器INB的输出激活。接收互补时钟信号CLK和/CLK的输入缓冲器INB的输出被供应给时钟再生电路DLL，并且再生电路的输出经由输出缓冲器OB被供应给命令/地址焊盘ICAP的互补时钟信号CLK和/CLK。时钟再生电路DLL生成内部时钟信号CLKI，并且内部时钟信号CLKI被供应给接口芯片120的内部电路。
接收时钟启动信号CKE的输入缓冲器INB的输出由锁存电路L(其使用内部时钟信号CLKI作为定时信号)锁存，并且经由输出缓冲器OB被供应给命令/地址焊盘ICAP的时钟启动终端CKE。由输入缓冲器INB缓冲的时钟启动信号CKE同样被供应给接口芯片120的内部电路。时钟启动信号CKE被馈送给时钟再生电路DLL，并且当时钟启动信号CKE被激活时，向存储芯片110到113馈送的时钟被停止。
这样一来，在本实施例中，由于在接口芯片120里面提供了时钟再生电路DLL，所以就减少了输入和输出时钟之间的相差，并且增加了锁存电路L的定时裕量。因而即使当操作频率较高时也能充分确保操作裕量。当时钟启动信号CKE无效时，时钟再生电路DLL的操作被停止，并且由于向存储芯片110到113和接口芯片120的内部电路馈送的时钟被停止，所以能够减少待机期间的功耗。
图7是更加详细地显示接口芯片120中包括的命令/地址***电路的电路构造的示图。
命令/地址***信号A0到A15、BA0到BA2、RAS、CAS、以及WE，被从半导体存储器件100的外面经由命令/地址焊盘ECAP输入到输入缓冲器INB，如图7所示。
芯片选择信号CS被从半导体存储器件100的外面经由芯片选择信号焊盘ECSP供应给输入缓冲器INB。输入缓冲器INB是在其中使用基准电压VREF的差动放大输入缓冲器，并且缓冲器的输出被供应给相应的锁存电路L。锁存电路L和时钟再生电路DLL生成的内部时钟信号CLKI(参考图6)同步，并且接受相应的输入缓冲器INB的输出。
在译码器DEC中译码地址信号A0到A15中的地址信号A14和A15，并且译码器输出被供应给芯片选择信号发生电路CSG。存储区地址BA0到BA2被供应给命令/地址焊盘ICAP，并且同样被供应给芯片选择信号发生电路CSG和模式寄存器MR。地址信号A0到A13被供应给命令/地址焊盘ICAP，并且同样被供应给模式寄存器MR。地址信号A0到A13中的地址信号A10还和命令***信号RAS、CAS与WE以及芯片选择信号CS与时钟启动信号CKE一起被供应给命令译码器CDC。命令译码器CDC以与通用DRAM相同的方式译码信号，并且在译码结果的基础上生成命令信号CMD。
命令***信号RAS、CAS和WE被直接供应给命令/地址焊盘ICAP，而激活命令(存储区激活)、读命令(读)、写命令(写)、预充电命令(预充电)、刷新命令(刷新)、以及其他命令则被提供给存储芯片110到113。
芯片选择信号发生电路CSG接收命令译码器CDC馈送的命令信号CMD，并且确定操作模式。基于如此确定的操作模式激活四个芯片选择信号CS0到CS3中的任何一个或全部。芯片选择信号CS0到CS3经由输出缓冲器OB被分别供应给相应的芯片选择信号焊盘ICSP。
这样一来，在本实施例中，由于译码地址信号中的较高位A14和A15，并且基于译码信号激活芯片选择信号CS0到CS3，所以存储芯片从半导体存储器件100的外面看来好像是单个大存储芯片，并且在半导体存储器件100里面只有四个存储芯片110到113中的一个以普通操作被激活。因为这个原因，能够抑制功耗的增加，同时确保与通用DRAM的兼容性。
图8是显示命令译码器CDC输出的命令和符号以及用于当执行命令时发出芯片选择信号CS的方法的列表。
通过使用从半导体存储器件100外面馈送的时钟***信号CKE、芯片选择信号CS、地址信号A10、以及命令***信号RAS、CAS和WE，向命令译码器CDC输入命令，并且命令译码器CDC通过使用信号组合生成命令信号CMD。接收命令信号CMD的芯片选择信号发生电路CSG根据命令的类型如下所述地激活芯片选择信号CS0到CS3。
首先，当被归类为“初始化”命令的模式设置命令“模式寄存器设置(MRS)”或“扩展的模式寄存器设置(EMRS)”已被输入时，所有的芯片选择信号CS0到CS3被同时激活。
当被归类为“行***”命令的刷新命令“自动刷新(REF)”或“自刷新进入(SELF)”已被输入时，芯片选择信号CS0到CS3以相差的方式被依次激活。换言之，当用来自半导体存储器件100外面的时钟信号CLK进行同步并输入刷新命令(REF或SELF)时，接口芯片120经由命令/地址焊盘ICAP向存储芯片110到113连续发出刷新命令(REF或SELF)，并且依次激活芯片选择信号CS0到CS3，如图9所示。
从而相同的刷新命令(REF或SELF)以规定的相差被依次输入给四个存储芯片110到113。相差是单个时钟周期，如图9的例子中显示的那样，但是并不由此强加限制，并且相差可以是多个时钟周期。
这样一来，以相差的方式向存储芯片110到113依次发出刷新命令(REF或SELF)的原因在于，与普通读写操作期间相比，在刷新操作期间有更大量的电流临时流过。换言之，当向所有的存储芯片110到113同时发出刷新命令(REF和SELF)时，四个存储芯片110到113被同时刷新。结果，有相当可观量的电流流过，并且电源电势和地电势很可能波动。
在命令从自刷新返回的情况下，亦即，在已发出“自刷新退出(SELFX)”命令的情况下，所有的芯片选择信号CS0到CS3被同时激活。输入预充电命令“单个存储区预充电(PRE)”或“预充电全部存储区(PALL)”激活芯片选择信号CS0到CS3，其对应于有效存储区寄存器ABR中存储的芯片号(#0到#3)。
当已输入激活命令“存储区激活(ACT)”命令时，基于地址信号A14和A15激活芯片选择信号CS0到CS3中的任何一个，并且在图10A中显示的有效存储区寄存器ABR中存储激活的芯片选择信号(CS0到CS3)和选择的存储区号(#0到#7)之间的关系。有效存储区寄存器ABR是在芯片选择信号发生电路CSG里面布置的电路，并且这个寄存器由一组寄存器组成，所述寄存器保持由行地址中的较高两位A14和A14指定的芯片号(#0到#3)和由存储区地址BA0到BA2指定的存储区号(#0到#7)之间的关系。
提供这样的有效存储区寄存器ABR的原因在于，由于通过行地址A0到A15中的较高位A14和A15来进行芯片选择，并且当输入列***命令时，仅馈送存储区地址BA0到BA2和列地址A0到A9，所以，如果不使用有效存储区寄存器ABR存储上述关系的话，那么当已输入列***命令时，就不能确定应当激活哪个芯片选择信号CS0到CS3。然而，假定存储区地址被扩展到5位(BA0到BA4)代替行地址A14和A15，通过使用较高两位(BA0和BA1)来选择芯片，并且选择由较低三位(BA2到BA4)选择的芯片里面的存储区，那么就解决了这样的问题，因为存储区地址和要被选择的芯片之间的关系是固定的。
然而，为了维持与具有8存储区构造的普通通用DRAM的兼容性，存储区地址优选地被给以3位构造(BA0到BA2)，并且行地址的部分(A14和A15)而不是存储区地址用于选择芯片，如本实施例中的那样。因为这个原因，在本实施例中提供了有效存储区寄存器ABR。
当被归类为“列***”命令的写命令“写(WRIT)”或“写同时自动预充电(WRITA)”，或者被归类为“列***”命令的读命令“读(READ)”或“读同时自动预充电(READA)”已被输入时，在译码器DEC中译码存储区地址BA0到BA2，如图10B所示，并且激活芯片选择信号CS0到CS3，其对应于有效存储区寄存器ABR中存储的芯片号(#0到#3)。
当被归类为“其他”命令的“无操作(NOP)”命令、“器件取消选定(DESL)”命令、“掉电模式进入(PDEN)”命令、或者“掉电模式退出(PDEX)”命令已被输入时，所有的芯片选择信号CS0到CS3被同时激活。
这样一来，在本实施例中，由于当已输入激活命令“存储区激活(ACT)”时，在有效存储区寄存器ABR中存储了要被激活的芯片号，所以，当输入读命令或写命令时，通过向接口芯片120仅输入存储区地址BA0到BA2和列地址A0到A9，能够从半导体存储器件100外面访问数据。
因此能够使用如用于通用DRAM那样的相同的地址输入方法，并且能够确保兼容性。由于当执行刷新操作时以对存储芯片110到113相差的方式发出命令，所以能够交错存储芯片110到113执行刷新操作瞬时流过的峰值电流，并且能够减少电源噪声。
图11是更加详细地接口芯片120中包括的数据***电路的主要部件的电路构造的示图。在图11中，省略了数据***的信号中包括的RDQS和/RDQS。
经由数据输入/输出焊盘EDQP从半导体存储器件100外面供应数据***信号ODT、DQS、/DQS、DQ0到DQ7、以及DM，如图11所示。芯片内电阻激活信号ODT被供应给连接到终端的终端电阻器RT，并且模式寄存器发出的电阻值数据RTV以共享构造形式被供应给终端电阻器RT。
与命令/地址***信号相比，数据***信号具有更高的频率，并且信号波形因而更加容易失真，但是通过在芯片里面进行终接而在基片上没有任何终端电阻，能够减少信号反射。因此能够抑制信号波形的失真，导致增加的操作裕量。在普通的DRAM中，在存储芯片里面使用终端电阻，但是在本实施例的半导体存储器件100中，在接口芯片120里面使用终端电阻。
数据***信号DQS、/DQS、DQ0到DQ7、以及DM经由双向中继器REP被供应给数据输入/输出焊盘IDQP。更加具体地，在写操作期间从半导体存储器件100外面输入的数据信号DQ0到DQ7以及DM，由与基准电压VREF进行比较的差动输入缓冲器INB放大，并且锁存在锁存电路L中。在写操作期间从半导体存储器件100外面输入的数据选通信号DQS和/DQS由差动输入缓冲器INB放大。当信号被输出到存储芯片110到113时，施加关于数据信号DQ0到DQ7偏移90°相位的内部选通信号DQSI。内部选通信号DQSI由选通信号发生电路DSG生成。
因此，数据输入/输出焊盘EDQP上的数据选通信号DQS，关于写操作期间连续输入的数据in0、in1、in2、以及in3相位偏移90°，如图12所示。因此，锁存电路L和数据选通信号DQS的上升与下降同步，并且能够依次接收数据in0、in1、in2、以及in3。同样，以这种方式依次接收的数据in0、in1、in2、以及in3和数据输入/输出焊盘IDQP上的数据选通信号DQS同步，并且被输入到芯片选择信号CS0到CS3选择的存储芯片110到113。
更加具体地，在写操作期间用时钟信号CLK的上升沿进行同步，如图12所示；写命令(WRIT)被输入到命令/地址焊盘ECAP；并且在规定的写等待时间WL已过去之后，数据信号DQ0到DQ7被输入到数据输入/输出焊盘EDQP。在图12中仅显示了数据信号DQ0到DQ7中的单个数据DQ0。数据选通信号DQS(其相位偏移90°)同样和要被写入的数据信号DQ0到DQ7同步地被输入到数据输入/输出焊盘EDQP。
写命令(WRIT)被供应给接口芯片120，在这之后用随后的下降时钟信号CLK进行同步，并且同样的命令(WRIT)经由命令/地址焊盘ICAP被输出到存储芯片110到113。在规定的写等待时间WL已过去之后，同样从数据输入/输出焊盘IDQP输出数据信号DQ0到DQ7以及数据选通信号DQS。写等待时间WL是在存储芯片110到113上以及接口芯片120上的模式寄存器中事先设置的值。在写操作的情况下，写等待时间WL在接口芯片120和存储芯片110到113中被设置为相同的值。
在读操作期间从存储芯片110到113输出的数据信号DQ0到DQ7，和接口芯片120里面的选通信号发生电路DSG生成的内部选通信号DQSI同步，由锁存电路L接收，并且被输出到半导体存储器件100的外面。由于读操作期间从存储芯片110到113馈送的数据选通信号DQS匹配数据信号DQ0到DQ7的相位，如图13所示，所以不能以与数据选通信号DQS同步的方式直接接收数据信号DQ0到DQ7。
考虑到上面，选通信号发生电路DSG生成从数据选通信号DQS相位偏移90°的内部选通信号DQSI，并且以与内部选通信号同步的方式接收读数据。这样接收的数据信号DQ0到DQ7与内部时钟信号CLKI(未显示)同步，并且被输出到阻抗可变的输出缓冲器OBV。从模式寄存器MR发出的阻抗设置值ROV控制阻抗可变的输出缓冲器OBV的阻抗。
更加具体地，在读操作期间，在时钟信号CLK的上升沿处，读命令(READ)被输入到接口芯片120的命令/地址焊盘ECAP，如图13所示。读命令(READ)在这之后经由命令/地址焊盘ICAP在时钟信号CLK的随后的下降沿处被输出到存储芯片110到113。在规定的读等待时间RL已过去之后，从存储芯片110到113输出数据信号DQ0到DQ7以及DQS。
接口芯片120经由数据输入/输出焊盘IDQP接收数据信号，使信号和随后的时钟信号CLK同步，并且经由数据输入/输出焊盘EDQP将信号输出到半导体存储器件100的外面。由于数据选通信号DQS在读操作期间匹配数据信号DQ0到DQ7的相位，所以信号直接与时钟匹配，并且从数据输入/输出焊盘EDQP被输出。
当从半导体存储器件100的外面来观察时，总的读等待时间是这样的值，其中，单个时钟周期(其为接口芯片120自己的等待时间)已被添加到存储芯片110到113的读等待时间RL，亦即，是等于RL+1的值，如图13所示。因此，通过将像这样的接口芯片120的等待时间添加到存储芯片110到113的模式寄存器的值获得的值，被设置为接口芯片120上的模式寄存器MR中的读等待时间RL。
这样一来，本实施例就涉及到使用选通信号发生电路DSG生成的内部选通信号DQSI接收数据，允许即使当操作频率很高时也确保足够的操作裕量。由于能够控制终端电阻的值和输出缓冲器的阻抗，所以控制了数据传送波形的失真，并且结果能够扩展操作裕量。
下一步说明存储芯片110到113和接口芯片120之间的信号幅度。
图14是说明用于减少存储芯片110到113和接口芯片120之间的芯片间接口幅度的方法的示意图。作为例子，显示了减少芯片选择信号CS0到CS3的幅度的情况，但是对于其他信号同样可以采用相同的方法。
在本例子中，在接口芯片120中包括的输出缓冲器OB中，具有CMOS结构的反相器用作输出缓冲器，用于向存储芯片110到113提供输出，如图14所示。反相器高电平侧的内部电源电压VDDI被保持在比外部供应的电源VDDQ低的电平，而低电平侧的内部电源电压VSSI则被保持在比外部供应的电源VSSQ高的电平。例如如果VDDQ为1.8V，则VDDI可以被设置为大约1.1V。同样，如果VSSQ为0V，则VSSI可以被设置为大约0.7V。
当要被输出的信号(在图14中为芯片选择信号CS)被输入到使用这样的内部电源电压VDDI和VSSI的反相器的输入端时，信号输出具有减少的幅度。在这种情况下，组成反相器的NMOS和PMOS的阈值优选地被设置成低于普通器件的阈值，以便增加速度。当以这种方式设置时，能够减少数据信号的幅度，而不用在布线中提供终端电阻。
内部电源电压VDDI和VSSI能够由步降电路VRG生成。步降电路VRG由以下组成：电阻器R1到R3，其产生基准电压V1和V2；差动放大器AP1和AP2，其中，基准电压V1和V2被分别供应给非反相输入端(+)和反相输入端(-)；以及PMOS和NMOS，其中，差动放大器AP1和AP2的输出分别被馈送到栅极。PMOS和NMOS的漏极分别连接到差动放大器AP1的反相输入端(-)和差动放大器AP2的非反相输入端(+)；并且电势分别是内部电源电压VDDI和VSSI。
如果使用这样的低幅度输出缓冲器，则当传送命令/地址或数据时，通过充电和放电布线INW和焊接区的寄生电容，能够显著减少充电和放电功率。
本实施例中的另一个特征在于，由于在单个封装中安装了四个存储芯片110到113，所以可能存在下述问题：封装里面的温度可能由于存储芯片110到113的功耗而增加，但是如果通过使用低幅度输出缓冲器来减少由芯片之间的信号传送而引起的功耗，那么能够抑制封装里面的温度增加，并且结果能够延长存储芯片110到113的数据保持时间。
低幅度输出缓冲器不仅可以用在接口芯片120一侧，而且还可以用在存储芯片110到113一侧。
如上所述，本实施例的半导体存储器件100具有这样的构造，在所述构造中，层叠能够独立地执行读写操作的多个存储芯片110到113，并且经由接口芯片120外部连接多个存储芯片110到113。因为这个原因，连接到命令/地址外部终端组CA和数据输入/输出外部终端组DQ的芯片是单个芯片(接口芯片120)，并且外部终端的寄生电容能够被减少到大约等于单个芯片部件的量。
命令/地址和数据输入/输出的频率因而能够被增加到等于大约单个芯片部件的量。另外，由于三维层叠存储芯片110到113，所以安装的表面积能够被减少到等于单个芯片部件的量。
当从外部电路来观察时，接口芯片120能够被处理为普通的通用DRAM，使得可以确保和仅在单个芯片中封装的普通半导体存储器件的兼容性。因为这个原因，不存在设计专用存储控制器或其类似物的需要，并且能够抑制总的***成本增加。
由于层叠的存储芯片110到113是每个都能够单独地执行读写操作的普通存储芯片(通用DRAM)，所以不需要用于形成贯穿电极或执行其他过程的特殊步骤。因为这个原因，同样可以抑制制造成本的增加。
在本实施例中，在封装里面以总线的形式连接命令/地址信号和数据输入/输出信号，使得可以保持封装里面的导线的数目很低，并从而抑制制造成本。由于在读和写操作期间通过译码行地址中的较高位A14和A15来激活芯片选择信号CS0到CS3中的任何一个，所以接口芯片120能够选择性地激活存储芯片110到113，并且能够减少层叠的封装的总的功耗。
在上述实施例中，普通的通用DRAM用于存储芯片110到113，但是，通过将用于正常使用的焊盘和作为存储芯片110到113的焊盘的用于测试的焊盘分开，能够进一步增加存储芯片110到113和接口芯片120之间的数据传送速度。在图15中说明了这种方法。
图15是用于说明用于在存储芯片110到113中连接焊盘和存储阵列MA的改进方法的示图。为了简单起见，仅描述了命令/地址焊盘CAP和数据输入/输出焊盘DQP，但是同样可以以与命令/地址焊盘CAP相同的方式处理芯片选择信号焊盘CSP。
在本例子中，除了装备有用于正常使用的命令/地址焊盘CAP和数据输入/输出焊盘DQP之外，存储芯片110到113还装备有测试命令/地址焊盘TCAP和测试数据输入/输出焊盘TDQP，如图15所示。尽管未描述，还提供了对应于芯片选择信号焊盘CSP的测试焊盘。
测试命令/地址焊盘TCAP具有静电保护元件ESD、输入缓冲器INB、以及锁存电路L。测试数据输入/输出焊盘TDQP具有输出缓冲器OB、输入缓冲器INB、以及锁存电路L。与这种构造形成对比，用于正常使用的命令/地址焊盘CAP和数据输入/输出焊盘DQP并不连接到这样的电路，并且实质上直接连接到存储阵列MA，如图15所示。
测试命令/地址焊盘TCAP和测试数据输入/输出焊盘TDQP是当测试存储芯片110到113时使用的焊盘。更加具体地，由于布线的寄生电容相当可观，所以用于测试存储芯片110到113的测试器需要具有相对高的驱动力的输出缓冲器、具有高灵敏度的输入缓冲器、以及静电保护元件。
与此相反，根据实际使用，用非常短距离的导线进行芯片连接，并且由于寄生电容与测试器相比非常低，所以输出缓冲器OB的驱动力可能相当低，并且不存在使用具有这样的高灵敏度的输入缓冲器INB的需要。同样，提供静电保护元件ESD的必要性也很低。考虑到这一点，在本例子中，静电保护元件ESD、输入缓冲器INB、以及诸如此类被绕过，并且实质上直接连接焊盘和存储阵列MA。
在测试过程期间因而能够正确地执行测试，在实际使用期间能够增加存储芯片110到113和接口芯片120之间的数据传送速度，并且能够减少功耗。
下一步说明本发明的第二优选实施例。
在外观和使用的存储芯片110到113方面，本发明的第二实施例的半导体存储器件200恰好和上述第一实施例的半导体存储器件100相同，但是在使用的接口芯片和连接存储芯片110到113与接口芯片的方式方面，是不同的。因为这个原因，与第一实施例相同的部分的重复说明被省略。
图16是本实施例的存储芯片110到113和接口芯片220之间的连接构造的示意图。
在本实施例中，所有的信号都在存储芯片110到113和接口芯片220之间以一对一的关系连接，如图16所示。换言之，不仅芯片选择信号以一对一的关系连接，而且命令/地址信号和数据信号也以这样的关系连接。电源总线连接。因此，在本实施例中，在存储芯片110到113和接口芯片220之间传送的所有信号对于每个存储芯片110到113都是单独的信号。
更加具体地说明，经由基础基片101上的球电极EXB，命令/地址外部终端组CA和芯片选择信号外部终端CS分别连接到接口芯片220上的命令/地址焊盘ECAP和芯片选择信号焊盘ECSP。这些信号被输入到命令译码器CDC，并且译码器的四个输出被分别输出到命令/地址焊盘ICAP0到ICAP3和芯片选择信号焊盘ICSP0到ICSP3，它们被单独地分配给存储芯片110到113。
输出到命令/地址焊盘ICAP0到ICAP3的信号(命令和地址)被单独地馈送到四个存储芯片110到113的命令/地址焊盘CAP。输出到芯片选择信号焊盘ICSP0到ICSP3的四个芯片选择信号同样分别在接口芯片220和存储芯片110到113之间以一对一的关系连接。
经由基础基片101上的球电极EXB，数据输入/输出外部终端组DQ连接到接口芯片220上的数据输入/输出焊盘EDQP。数据输入/输出信号被输入到双向多路复用器MUX，并且经由被单独地分配给存储芯片110到113的数据输入/输出焊盘IDQP0到IDQP3连接到存储芯片110到113的数据输入/输出焊盘DQP。
为了向存储芯片110到113写入，经由数据输入/输出外部终端组DQ，数据从半导体存储器件200外面被输入到接口芯片220，并且写入数据仅被发送到经由双向多路复用器MUX选择的存储芯片110到113中的一个。当从存储芯片110到113读取数据时，来自存储芯片110到113中的选择的芯片的读取数据被输入到接口芯片220，并且经由双向多路复用器被输出到数据输入/输出外部终端组DQ。
经由基础基片101的球电极EXB，电源外部终端组VS直接连接到存储芯片110到113和接口芯片220的电源焊盘VSP。
这样一来，在本实施例中，由于命令/地址信号和数据输入/输出信号在封装里面以一对一的关系连接，所以只有两个传输和接收信道的输入/输出电路连接到封装里面的布线INW。因为这个原因，能够减少布线INW的寄生电容，并且能够减少寄生电容的充电和放电电流(当传输高速信号时这是一个问题)。
图17是显示本实施例中使用的接口芯片220的电路构造的简化电路图。
本实施例中使用的接口芯片220，如图17所示，和图5中显示的接口芯片120的不同之处在于，命令/地址焊盘ICAP被单独地提供给存储芯片110到113(ICAP0到ICAP3)，以相应的关系单独地提供输出缓冲器OB，数据输入/输出焊盘IDQP被单独地提供给存储芯片110到113(IDQP0到IDQP3)，并且双向中继器以相应的关系被双向多路复用器MUX代替。除了上面之外，构造和图5中显示的接口芯片120相同。
图18是更加详细地显示接口芯片220中包括的时钟***电路的电路构造的示图。
接口芯片220中包括的时钟***电路，如图18所示，和图6中显示的接口芯片120的时钟***电路的不同之处在于，用于馈送互补时钟信号CLK和/CLK以及时钟启动信号CKE的焊盘被单独地提供给存储芯片110到113(ICAP0到ICAP3)，并且以相应的关系单独地提供输出缓冲器OB。除了上面之外，构造和图6中显示的时钟***电路相同。
图19是更加详细地显示接口芯片220中包括的命令/地址***电路的电路构造的示图。
接口芯片220中包括的命令/地址***电路，如图19所示，和图7中显示的接口芯片120的命令/地址***电路的不同之处在于，命令/地址焊盘ICAP被单独地提供给存储芯片110到113(ICAP0到ICAP3)，以相应的关系单独地提供输出缓冲器OB，并且还提供用于选择性地激活输出缓冲器的选择器SEL。芯片选择信号CS0到CS3被馈送给选择器SEL，并且选择器SEL仅将信号馈送给对应于激活的芯片选择信号CS0到CS3的输出缓冲器OB。因此，不向未被选择的存储芯片110到113馈送命令和地址。
图20是更加详细地显示接口芯片220中包括的数据***电路的电路构造的示图。
接口芯片220中包括的数据***电路，如图20所示，和图11中显示的接口芯片120的数据***电路的不同之处在于，数据输入/输出焊盘IDQP被单独地提供给存储芯片110到113(IDQP0到IDQP3)，以相应的关系单独地提供输入缓冲器INB和输出缓冲器OB，并且还提供选择性地激活输出缓冲器的选择器SEL。
以与命令/地址***电路相同的方式，芯片选择信号CS0到CS3被馈送给选择器SEL，选择器SEL仅将信号馈送给对应于激活的芯片选择信号CS0到CS3的输出缓冲器OB，并且只有对应于激活的芯片选择信号CS0到CS3的输入缓冲器INB的输出被允许通过。因此，不向未被选择的存储芯片110到113馈送数据。
本实施例的半导体存储器件200能够基本上实现和上述第一实施例的半导体存储器件100相同的效果，并且由于命令/地址信号和数据输入/输出信号在封装里面以一对一的关系连接，所以能够减少封装里面的布线INW的寄生电容。从而能够减少寄生电容的充电和放电电流(当传输高速信号时这是一个问题)。
在本实施例中，命令/地址信号和数据输入/输出信号两者都以一对一的关系连接，但是由于在DDR型的DRAM中，命令/地址信号的速度是数据输入/输出信号的速度的一半，所以对于命令/地址信号而言，功耗并不总是成为大问题。考虑到这一点，命令/地址信号以与第一实施例中相同的方式总线连接，而数据输入/输出信号则可以以一对一的关系连接。根据这种构造，可以减少功耗，同时将芯片里面的导线的数目保持得很低。
下一步说明本发明的第三优选实施例。
图21是说明本发明的第三实施例的半导体存储器件300中的存储芯片110到112和存储芯片320之间的连接构造的示意图。
在本实施例中，免除了专用的接口芯片。代替地，接口芯片功能被提供给最接近基础基片101的存储芯片320，如图21所示。除了上面之外，构造和上述第一实施例的半导体存储器件100相同。除了芯片选择信号CS0到CS2之外的信号使用存储芯片110到112和存储芯片320之间的命令/地址总线CAB和数据总线DQB总线连接。根据本发明，芯片的数目能够减少一个，并从而能够减少整个封装的厚度。同样，由于能够减少导线的数目和内部布线INW的负荷，所以能够进一步降低功耗。
在本实施例中，命令/地址信号和数据输入/输出信号两者都以与第一实施例的半导体存储器件100相同的方式总线连接，尽管同样可以如第二实施例的半导体存储器件200中那样以一对一的关系连接命令/地址信号和数据输入/输出信号。另一种选择是如第一实施例中那样总线连接命令/地址信号，而以一对一的关系连接数据输入/输出信号。
本发明绝不限于前述实施例，而是各种修改在如权利要求所述的本发明的范围之内都是可能的，并且自然地这些修改包括在本发明的范围之内。
在上述实施例中，作为例子使用了四个存储芯片，但是可以使用的存储芯片的数目并不限于四个，并且可以使用任何数目的存储芯片，只要这个数目是两个或以上。
在上述实施例中，DRAM用作存储芯片，但是本发明并不仅仅限于这种类型的芯片，并且同样可以使用其他类型的存储芯片，只要存储芯片每个都能够单独地执行读操作和写操作。
Claims (20)
1.一种半导体存储器件，包括：
基础基片，其具有被供应以命令信号和地址信号的命令/地址外部终端组、用于输入和输出数据信号的数据输入/输出外部终端组、以及单个芯片选择外部终端；和
多个存储芯片，其层叠在所述基础基片上，并且每个都能够单独地执行读写操作，其中
组成所述命令/地址外部终端组的多个终端、组成所述数据输入/输出外部终端组的多个终端、以及所述单个芯片选择外部终端连接到具有接口功能的单个芯片；并且
具有接口功能的所述单个芯片进一步至少具有芯片选择信号发生电路，其基于经由所述命令/地址外部终端组供应的所述地址信号，以及基于经由所述芯片选择外部终端供应的所述芯片选择信号，能够单独地激活所述多个存储芯片。
2.如权利要求1所述的半导体存储器件，其中，具有接口功能的所述单个芯片是不同于所述多个存储芯片的接口芯片。
3.如权利要求1所述的半导体存储器件，其中，具有接口功能的所述单个芯片是来自所述多个存储芯片之中的任何一个芯片。
4.如权利要求1到3中任何一项所述的半导体存储器件，其中，经由具有到所述多个存储芯片的共享连接的布线，在所述多个存储芯片和具有接口功能的所述单个芯片之间传输从所述命令信号、所述地址信号、以及所述数据信号中选择的信号中的至少一个。
5.如权利要求1到3中任何一项所述的半导体存储器件，其中，经由单独地连接到所述多个存储芯片的布线，在所述多个存储芯片和具有接口功能的所述单个芯片之间传输从所述命令信号、所述地址信号、以及所述数据信号中选择的信号中的至少一个。
6.如权利要求1到3中任何一项所述的半导体存储器件，其中，当发出激活命令时，基于不同于存储区地址的经由所述命令/地址外部终端组供应的所述地址信号的一部分，所述芯片选择信号发生电路激活所述多个存储芯片中的一个。
7.如权利要求6所述的半导体存储器件，其中，所述芯片选择信号发生电路具有有效存储区寄存器，用于存储选择的存储区和要被激活的存储芯片之间的关系，并且当经由所述命令/地址外部终端组和所述存储区地址一起发出读命令或写命令时，通过参考所述有效存储区寄存器，来激活所述多个存储芯片中的一个。
8.如权利要求1到3中任何一项所述的半导体存储器件，其中，当发出刷新命令时，所述芯片选择信号发生电路依次激活所述多个存储芯片。
9.如权利要求1到3中任何一项所述的半导体存储器件，其中，具有接口功能的所述单个芯片进一步具有时钟再生电路，并且所述时钟再生电路再生的时钟被供应给所述多个存储芯片。
10.如权利要求1到3中任何一项所述的半导体存储器件，其中，具有接口功能的所述单个芯片进一步具有选通信号发生电路，并且具有接口功能的所述芯片以与所述选通信号发生电路的输出同步的方式经由所述数据输入/输出外部终端组输出从所述存储芯片读取的数据信号。
11.如权利要求1到3中任何一项所述的半导体存储器件，其中，具有接口功能的所述单个芯片具有终端电阻，其连接到所述数据输入/输出外部终端组。
12.如权利要求1到3中任何一项所述的半导体存储器件，其中，所述多个存储芯片中的每一个都具有焊接区，并且所述多个存储芯片经由在其上形成布线的带子连接到所述基础基片。
13.如权利要求1到3中任何一项所述的半导体存储器件，其中，低于外部供应的高电平侧电源电压的第一内部电源电压被作为高电平侧电源电压施加，并且高于外部供应的低电平侧电源电压的第二内部电源电压被作为低电平侧电源电压施加给输出缓冲器，所述输出缓冲器被设计用来将输出提供给所述多个存储芯片，并且从具有接口功能的所述单个芯片中包括的输出缓冲器中选择。
14.如权利要求1到3中任何一项所述的半导体存储器件，其中，所述多个存储芯片除了设计用于实际使用的普通焊盘之外还具有测试焊盘，所述测试焊盘至少经由缓冲电路连接到存储阵列，并且所述普通焊盘绕过所述缓冲电路并连接到所述存储阵列。
15.一种半导体存储器件，包括：
基础基片，其具有被供应以命令信号和地址信号的命令/地址外部终端组和被供应以芯片选择信号的单个芯片选择外部终端；
接口芯片，其安装在所述基础基片上，并且连接到所述命令/地址外部终端组和所述芯片选择外部终端；以及
多个存储芯片，其层叠在所述基础基片上，并且每个都能够单独地执行读写操作，
其中，基于所述地址信号和所述芯片选择信号，所述接口芯片能够单独地激活所述多个存储芯片。
16.如权利要求15所述的半导体存储器件，其中，经由具有到所述多个存储芯片的共享连接的布线，在所述多个存储芯片和所述接口芯片之间传输从所述命令信号和所述地址信号中选择的信号中的至少一个。
17.如权利要求15或16所述的半导体存储器件，其中，经由单独地连接到所述多个存储芯片的布线，在所述多个存储芯片和所述接口芯片之间传输从所述命令信号和所述地址信号中选择的信号中的至少一个。
18.一种半导体存储器件，包括：
基础基片，其具有被供应以命令信号和地址信号的命令/地址外部终端组和被供应以芯片选择信号的单个芯片选择外部终端；以及
多个存储芯片，其层叠在所述基础基片上，并且每个都能够单独地执行读写操作，
其中，所述多个存储芯片中的一个连接到所述命令/地址外部终端组和所述芯片选择外部终端，并且基于所述地址信号和所述芯片选择信号，能够单独地激活所述多个存储芯片。
19.如权利要求18所述的半导体存储器件，其中，在所述多个存储芯片中的所述一个和剩余的存储芯片之间，经由具有到所述剩余的存储芯片的共享连接的布线，传输从所述命令信号和所述地址信号中选择的信号中的至少一个。
20.如权利要求18或19所述的半导体存储器件，其中，在所述多个存储芯片中的所述一个和剩余的存储芯片之间，经由单独地连接到所述剩余的存储芯片的布线，传输从所述命令信号和所述地址信号中选择的信号中的至少一个。
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