CN1162182A - 减少其输入缓冲电路所消耗的电流的同步型半导体存储器 - Google Patents

减少其输入缓冲电路所消耗的电流的同步型半导体存储器 Download PDF

Info

Publication number
CN1162182A
CN1162182A CN97102029A CN97102029A CN1162182A CN 1162182 A CN1162182 A CN 1162182A CN 97102029 A CN97102029 A CN 97102029A CN 97102029 A CN97102029 A CN 97102029A CN 1162182 A CN1162182 A CN 1162182A
Authority
CN
China
Prior art keywords
signal
level
internal
clock
external
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN97102029A
Other languages
English (en)
Other versions
CN1113362C (zh
Inventor
谷村政明
小西康弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1162182A publication Critical patent/CN1162182A/zh
Application granted granted Critical
Publication of CN1113362C publication Critical patent/CN1113362C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一个外部时钟使能信号(extCKE)随着从时钟缓冲电路(1)来的第一级内部时钟信号(intCLK0)而被取入，并由此产生一个送到输入缓冲电路(30)的输入缓冲使能信号。输入缓冲电路(30)中的电流通路根据输入缓冲使能信号(intZCKE0)的状态而被关断。因为输入缓冲使能信号的状态是与内部时钟信号的上升沿同步地变化的，足以保证外部信号的建立时间，同时输入缓冲电流的电流消耗能够减少。

Description

减少其输入缓冲电路所消耗的电流的同步型半导体存储器
本发明涉及到一种和外加的时钟信号同步地运行的时钟同步型半导体存储器件。更具体地，本发明涉及在时钟同步型半导体存储器中接受外部信号的输入缓冲器的结构。
为了消除微处理器和存储器之间运行速度的差别，已经提出了各种能够进行高速存取的存储器大规模集成电路LSI。这些存储器大规模集成电路的特征是数据的输入/输出与一个外部时钟信号同步地进行，从而增加有效的数据传输率。这种与一个外部时钟信号同步地运行的同步型半导体存储器之一就是同步动态随机存取存储器(此后称为SDRAM)。SDRAM包括一些存储单元，一般每一个存储单元为由一个电容器/一个晶体管构成的动态存储单元。
图13举例表示在一个常规的SDRAM外部引脚的安排。参照图13，外部引脚是沿着一个长方形封装(TSOP：薄小尺寸封装)的两个长边方向排列的。在封装的长边的两端，引脚P1和P23接受电源电压Vdd，引脚P2和P24接受地电压Vss。与电源引脚P1和地引脚P2相邻的引脚P3、P4...P7和P8用于数据的输入/输出。在这些数据的输入/输出引脚P3、P4、P7和P8之间，引脚P5、P6和P9、P10分别提供为数据输入/输出的缓冲电路用的地电压VssQ和电源电压VddQ。
在封装的中心附近，引脚P11到P17用于接受外部控制信号。一个写使能信号ZWE加到引脚P11。列地址选通信号ZCAS加到引脚P13。行地址选通信号ZRAS加到引脚P15。片选(chipselect)信号ZCS加到引脚P17。一个参考电平Vref加到引脚P12，它作为判断加到输入缓冲器的外部信号是H电平还是L电平的标准，并将在以后叙述。参考电平Vref也可以以其他形式用于内部电路。
一个规定SDRAM的操作定时的外部时钟信号CLK加到引脚P14上。时钟使能信号CKE加到引脚P16，它决定外部时钟信号CLK是否有效。没有外部信号加到引脚P18上，它处于不连接状态(NC)。
外部地址信号Ad加到封装两边下方的引脚P19、P20、P21和P22上。
和标准的DRAM不同，在SDRAM中一个要执行的内部操作是由外部控制信号ZWE、ZCAS、ZRAS和ZCS在时钟信号CLK的上升沿时刻的状态决定的。下面将参照图14叙述它的操作方式。
由图14之(a)，在时钟信号CLK的一个上升沿时刻，若将片选信号ZCS和行地址选通信号ZRAS置于L电平，而将列地址选通信号ZCAS和写使能信号ZWE信号置于H电平，则加上一个动作命令，SDRAM进行一次内部操作。更具体地，根据动作命令，一个地址信号X被取入SDRAM，并根据取入的地址信号X启动存储单元选择操作。
如图14之(b)所示，在时钟信号CLK的一个上升沿时刻，若将片选信号ZCS和列地址选通信号ZCAS置于L电平，而将行地址选通信号ZRAS和写使能信号ZWE信号置于H电平，则加上一个读命令，指定一个数据读方式。当加上读命令时，取入一个地址信号Y，在SDRAM中根据地址信号Y在存储单元中完成列选择操作，于是存放在位于所选的行和列的存储器单元中的数据Q被输出。一般说来，在加上读命令后经过一个称为“ZCAS等待时间”的时钟周期后，有效数据Q将被输出。在图14之(b)所示的状态中，ZCAS等待时间为1。
由图14之(c)，在时钟信号CLK的一个上升沿时刻，若将片选信号ZCS、列地址选通信号ZCAS和写使能信号ZWE置于L电平，而将行地址选通信号ZRAS置于H电平，则加上一个写命令。当加一个写命令时，指定了SDRAM的一个写操作，数据D在加写命令的时钟周期内被取入SDRAM，然后写到由地址信号X和Y所指定的内部存储器单元中。
如图14之(d)所示，在时钟信号CLK的一个上升沿时刻，若将片选信号ZCS、行地址选通信号ZRAS和读使能信号ZWE置于L电平，而将列地址选通信号ZCAS置于H电平，则加上一个预充电命令。当加上一个预充电指令时，SDRAM的内部部件返回到预充电状态，已被选中的各存储器单元都将处于非选中状态。SDRAM的内部电路都将回到预充电状态(待用状态)。
通过将各外部信号，即外部控制信号、地址信号和要写的数据与时钟信号CLK的上升沿同步地取入存储器设备，可以高速地启动内部操作，不必考虑为各外部信号的时滞而留出时间余量，从而允许高速的存取。此外，因为数据的输入/输出是和时钟信号CLK同步地进行的，数据可以高速地写/读。一般说在一个SDRAM中，当加一个读命令或写命令时，一些数据(其个数称为脉冲串长度)可以按照在给出命令的时刻所加的地址信号(Y地址)连续地读或写。
图15是简要显示SDRAM的一种内部结构的框图。参照图15，SDRAM包括一个用于缓冲外部时钟信号extCLK的时钟缓冲器1；一个CKE缓冲电路2，它用于与时钟缓冲器1的输出信号同步地将外部时钟使能信号extCKE取入并锁存以产生一个内部时钟使能信号intCKE；以及一个内部时钟产生电路4，它在内部时钟使能信号intCKE被激活时动作以产生一个和时钟缓冲器1的输出信号一致的内部时钟信号intCLK。当内部时钟使能信号intCKE无效，即它表明外部(内部)时钟信号失效时，内部时钟产生电路4把内部时钟信号intCLK固定在L电平。
SDRAM还包括外部信号输入缓冲电路6、一个命令译码器8、内部控制信号产生电路10，外部信号输入缓冲电路6用以与内部时钟信号intCLK的上升沿同步地将一些外部信号ZCS、ZRAS、ZCAS和ZWE取入并锁存以产生内部控制信号；一个命令译码器8，根据从外部信号输入缓冲器6来的内部控制信号产生一个指定操作方式的信号；一个内部控制信号产生电路10，根据从命令译码器8来的内部操作方式指定信号产生必要的内部控制信号。内部控制信号产生电路10也和内部时钟信号intCLK同步地工作，并根据内部时钟信号intCLK的状态激活或不激活各个内部控制信号。
SDRAM还包括，一个存储器单元阵列12，其中多个存储器单元MC排列成一个矩阵；一个地址缓冲电路14，用以与内部时钟信号intCLK同步地将各外部地址信号位Ad0至Adn取入以产生一个内部地址信号；一个行选择电路16，它响应一个从内部控制信号产生电路10来的内部控制信号而激活，将从地址缓冲电路14来的内部行地址信号X译码以从存储单元阵列12选出存储单元的相应行；一个列选择电路18，它响应一个从内部控制信号产生电路10来的内部控制信号而激活，根据从地址缓冲电路14来的内部列地址信号Y从存储单元阵列12选出一列存储单元；一个数据输入/输出缓冲电路20，它在内部控制信号产生电路10的控制下将数据输入到存储器中或从存储器输出；以及一个读/写电路22，它在内部控制信号产生电路10的控制下，在从存储单元阵列12中所选出的存储单元和数据输入/输出缓冲器20之间交换数据。
在存储单元阵列12中，相应于每一行存储单元布置了一条字线WL，相应于每一列存储单元MC布置了一个位线对BLP。
与行选择有关的电路16包括一个将行地址信号X译码的X译码器，一个根据X译码器的输出信号将选出的字线WL驱动到选定状态的字线驱动器，一个将联到选定字线WL的存储单元MC的数据检测、放大并锁存的读出放大器，和一个控制读出放大器工作与否的电路。
与列选择有关的电路18包括一个对应于每个位线对BLP的IO门，和一个将列地址信号Y译码以选出一个IO门的Y译码器。
读/写电路22包括多个用于数据写入和数据读出的寄存器，它按照从内部控制信号产生电路10来的一个写/读指定信号与内部时钟信号intCLK同步地进行数据的写/读。
如上所述，所有内部操作定时都是由内部时钟信号intCLK决定的。如果时钟使能信号intCKE使内部时钟信号intCLK保持为L电平，则各种外部信号(外部写数据、外部地址信号和外部控制信号)不被取入，内部控制信号产生电路10保持在上一个时钟周期的状态。各内部信号的状态没有变化，各信号线没有充/放电，因此电流消耗得以减少。
图16A和16B表明外部时钟使能信号extCKE的作用。由图16A，在时钟周期0，当外部时钟使能信号extCKE为H电平时，内部时钟信号intCLK和下一个时钟周期1的外部时钟信号extCLK同步地产生。内部时钟信号intCLK在时钟周期0的状态是由信号intCKE在上一个时钟周期的状态决定的。
在时钟周期1，当外部时钟使能信号extCKE在外部时钟信号extCLK的上升沿时为L电平时，内部时钟intCLK在下一个时钟周期2保持为L电平。更具体地说，在时钟周期2，内部时钟信号intCLK的上升被禁止。因此在时钟周期2，SDRAM保持在和时钟周期1相同的状态。
图16B举例说明外部时钟使能信号extCKE如何使用于数据的读/写。在图16B中，各外部控制信号ZCS、ZRAS、ZCAS和ZWE用一个信号COMMAND集中表示。
如果外部时钟使能信号extCKE处于H电平并且在时钟周期1加一个写命令，则数据D0在外部时钟信号extCLK的上升沿被取入。如果外部时钟使能信号extCKE处于L电平，则内部时钟信号在时钟周期3停止产生。在这种情况下，即使数据D1在时钟周期2被取入，然后外部时钟信号extCLK也在时钟周期3上升，然而因为内部时钟信号没有产生，下一个数据D2不被取入。因此，作为外部控制设备的中央处理器CPU将在下一个时钟周期4把同一个数据D2加到SDRAM。这样在时钟周期4，由于信号extCKE恢复到H电平，产生一个内部时钟信号，数据2就被取入，在时钟周期5数据D3被取入。在图16B中，作为一个例子，脉冲串长度置为4。这里，脉冲串长度表示当加一个写命令或读命令时可以连续地写或读的数据个数。所以在写数据时，把外部时钟使能信号extCKE在一个时钟周期内保持为L电平，可以使数据D2的有效状态变得长一些，而写数据D3的时序延迟一个时钟周期。即使CPU没有准备好写数据D3，数据写的时序能够一直延迟到数据D3产生为止。
当写数据在外部时钟信号extCLK的上升沿连续地加到SDRAM，将要在时钟周期4写入的数据D3尚未准备好的情况下，用外部时钟使能信号extCKE就可以将写操作延迟到D3准备好为止。因此，可根据外部CPU的操作定时写入数据。
当在时钟周期6加一个读命令而且外部时钟使能信号extCKE保持为H电平时，有效数据Q0将经过ZCAS等待时间的延迟后在时钟周期10输出，数据Q1、Q2和Q3将分别在时钟周期11、12和13时被读出，这里，假定ZCAS等待时间为3。如果外部时钟使能信号extCKE在时钟周期7置为L电平，内部时钟信号在时钟周期8停止产生，读时间操作停止一个时钟周期，ZCAS等待时间等效地变长一个周期，所以有效数据Q0将经过4个时钟周期后，即在时钟周期11才输出。
如果外部时钟使能信号extCKE在时钟周期11又为L电平，则内部时钟信号在时钟周期12停止产生，数据Q1已经在时钟周期11中内部地读出并在时钟周期12确立，它将在时钟周期13保持有效。因为此后外部时钟使能信号extCKE一直保持H电平，余下的数据Q2和Q3将分别在时钟周期14和15读出。所以在数据读操作中，数据从SDRAM读出的定时也能够根据CPU是否已经准备好接受数据来调节。
除了在结构上提供在数据输入/输出定时方面的延迟外，内部时钟信号也停止产生，这样，将外部时钟使能信号extCKE保持在L电平就可以使内部时钟信号intCLK固定在L电平。因此，SDRAM的内部状态不再改变，电流的消耗可以降低。特别是，在待周期间不再取入和外部时钟信号extCLK同步的外部信号，内部信号的状态不会改变，因此在待用状态时电流的消耗可以降低。
图17A例示了图15中所示的时钟缓冲器1和内部时钟产生电路4的结构。参照图17A，时钟缓冲器1包括一个用于缓冲外部时钟信号extCLK的输入缓冲器1a和一个将缓冲器1a的输出信号反相的反相器1b。反相器1b输出第一级内部时钟信号intCLK0。缓冲器1a输出一个和外部时钟信号extCLK逻辑互补的内部时钟信号intZCLK0。
内部时钟产生电路4包括一个NOR电路4a和一个反相器4b，NOR电路4a接受从CKE缓冲器2来的内部时钟使能信号intCKE和从缓冲器1a来的内部时钟信号intZCLK0，反相器4b将NOR电路4a的输出信号反相。内部时钟信号intCLK作为第二级内部时钟信号从NOR电路4a输出，与其互补的内部时钟信号intZCLK从反相器4b输出。
图17B举例说明图15所示的CKE缓冲器2的结构。参照图17B，CKE缓冲器2包括一个缓冲外部时钟使能信号extCKE周的缓冲器2a，一个第一级锁存电路2b和一个第二级锁存电路2c，第一级锁存电路2b将缓冲器2a的输出信号与内部时钟信号intCLK0同步地锁存并输出，第二级锁存电路2c将第一级锁存电路2b的输出信号和内部时钟信号intZCLK0同步地锁存并输出。
第一级锁存电路2b包括三态反相器21a，它被内部时钟信号intCLK0和intZCLK0有选择地激活。当内部时钟信号intCLK0处于L电平时，三态反相器21a被激活，把一个从缓冲器2a来的信号反相。当内部时钟信号intCLK0处于H电平时，三态反相器21a不激活，而处于一个输出高阻状态。
第一级锁存电路2b还包括一个接受三态反相器21a的输出信号的反相器21b、一个将反相器21b的输出信号反相并传输到反相器21b输入端的反相器21c、一个接受反相器21b的输出信号的反相器21d、一个接受内部时钟信号intCLK0和反相器21d的输出信号的NAND电路21e、一个接受内部时钟信号intCLK0和反相器21b的输出信号的NAND电路21f、一个在其一个输入端接受NAND电路21e的输出信号的NAND电路21g、以及一个接受NAND电路21f的输出信号和NAND电路21g的输出信号CKE0的NAND电路21h。NAND电路21h的输出信号加到NAND电路21g的另一个输入端。NAND电路21g和21h构成一个触发器。
第二级锁存电路2c包括一个接受内部时钟信号intZCLK0和NAND电路21g的输出信号CKE0的NAND电路22a、一个接受内部时钟信号intZCLK0和NAND电路21h的输出信号ZCKE0的NAND电路22b，一个在其一个输入端接受NAND电路22a的输出信号的NAND电路22c、以及一个接受NAND电路22b的输出信号和NAND电路22c的输出信号并输出互补内部时钟使能信号intZCKE的NAND电路22d。NAND电路22d输出的内部时钟使能信号intZCKE加到NAND电路22c的另一个输入端。从NAND电路22c输出内部时钟使能信号intCKE。NAND门22c和22d构成一个触发器。图17A所示的时钟缓冲器和内部时钟产生电路的动作以及图17B所示的CKE缓冲器的动作将参照波形图18予以说明。
在时钟周期0，当外部时钟信号extCLK上升到H电平而外部时钟使能信号extCKE处于H电平时，从时钟缓冲器1的输入缓冲器1a输出的内部时钟信号intZCK0被置于L电平，而反相器1b的输出信号intCLK0上升到H电平。同时，在CKE缓冲器2中，因为缓冲器2a有反相功能，缓冲器2a的输出信号处于L电平。在第一级锁存电路2b中，三态反相器21a随内部时钟信号intCLK0的上升而被置于输出高阻状态，在内部时钟信号intCLK0的上升沿之前加的H电平信号被反相器21b和21c锁存。
随着内部时钟信号intCLK0的上升，NAND电路21e和21f均起反相器的作用，分别将从反相器21d和21b来的信号反相后加到NAND电路21g和21h上。这时，NAND电路21e的输出信号保持为L电平，相应地，NAND电路21g的输出信号CKE0成为H电平。在第二级锁存电路2c中，内部时钟信号intZCLK0降到L电平。因此，NAND电路22a和22b的输出信号都成为H电平，第二级锁存电路2c置于锁存状态，在内部时钟信号intZCLK0下降前所加的信号将维持不变。这样，内部时钟使能信号intCKE处于H电平，而与其互补的内部时钟使能信号intZCKE处于L电平。因此在内部时钟产生电路4中，NOR电路4a起一个反相器的作用，把从时钟缓冲器1中的缓冲器1a来的信号反相，产生内部时钟信号intCLK。信号intCKE和intZCKE的状态响应内部时钟信号intZCLK的上升而确定。因此，在时钟周期0，内部时钟信号intCLK是否产生取决于上一周期的外部时钟使能信号extCKE的状态。
在时钟周期1，外部时钟使能信号extCKE在外部时钟信号extCLK的上升沿时为L电平。在这种情况下，当内部时钟信号intCLK0随着外部时钟信号extCLK上升到H电平时，第一级锁存电路2b把由缓冲器2a来的外部时钟使能信号extCKE锁存并输出。所以，第一级锁存电路2b的输出信号CKE0随内部时钟信号intCLK0的上升而降到L电平。与此同时，因为内部时钟信号intZCLK0处于L电平，第二级锁存电路2c处于锁定状态，它使内部时钟使能信号intCKE保持在H电平，而其互补内部时钟使能信号intZCKE保持为L电平。
所以，在时钟周期1，NOR电路4a作为一个反相器，按照从缓冲器1a来的信号，产生内部时钟信号intCLK。在时钟周期1，当内部时钟信号intCLK0(外部时钟信号extCLK)下降到L电平时，第一级锁存电路2b中的三态反相器21a被激活，把从缓冲器2a来的H电平信号反相。然而，因为内部时钟信号intCLK0处于L电平，NAND电路21d和21f将其输出保持在H电平，因此NAND电路21g和21h的输出状态也不变。所以第一级锁存电路21b的输出信号CKE0将保持在L电平。与此同时，第二级锁存电路由于内部时钟信号intZCLK0的上升而处于透明状态(throughstate)，它使从第一级锁存电路2b来的信号通过并锁存。这样，内部时钟使能信号intCKE保持在L电平，而与其互补的内部时钟使能信号intZCKE保持在H电平。
结果，在内部时钟产生电路4中，NOR电路4a的输出信号，即内部时钟信号intCLK将固定在L电平。第二级锁存电路2c把内部时钟使能信号intCKE保持在L电平直到内部时钟信号intZCLK0再度上升到H电平(即直到内部时钟信号intCLK0下降到L电平)。由此在时钟周期2，即使内部时钟信号intCLK0随外部时钟信号extCLK上升，NOR电路4a仍把它的输出信号固定在L电平，内部时钟信号intCLK的上升(产生)被禁止。
在时钟周期2，当外部时钟使能信号extCKE处于H电平时，第一级锁存电路2b随内部时钟信号intCLK0的上升而被置于锁定状态，并根据在该时刻取入的信号处于H电平，第一级锁存电路也将使其输出信号CKE0回到H电平。
由此，当第二级锁存电路2c随内部时钟信号intCLK0的下降而处于透明状态时，内部时钟使能信号intCKE被置于H电平，而其互补内部时钟使能信号intZCKE被置于L电平。所以，在时钟周期3，内部时钟信号intCLK将随外部时钟信号extCLK的上升而上升到H电平。
如上所述，在第一级锁存电路2b中，外部时钟使能信号随内部时钟信号intCLK0而被锁存和移动，其输出信号随内部时钟信号intZCLK0而被移入第二级锁存电路2c。因此，内部时钟使能信号intCKE的变化延迟了半个外部时钟信号extCLK周期，而且改变了的状态将维持一个时钟周期。从而，内部时钟信号intCLK在下降到L电平后，肯定将在下一个时钟周期维持在L电平。此外，第二级锁存电路随着内部时钟信号intCLK0的下降脱离锁定状态，进入透明状态。所以，当外部时钟使能信号extCKE处于H电平时，内部时钟信号intCLK在下一个时钟周期能够保证维持在H电平的工作状态。
如上所述，外部时钟使能信号extCKE在第一级和第二级锁存电路2b和2c中按照内部时钟信号intCLK0依次移动。所以，若外部时钟使能信号extCKE处于L电平，表明外部时钟信号无效时，则内部时钟信号intCLK在下一个时钟周期内保证固定在L电平。
随着作为***部件的各种半导体器件的运行速度提高了，已经提出了一些新的接口标准以使***能够进行高速的数据传输。这些新标准包括GTL(Gunning Transceiver Logic)、CTT(Center Tapped Terminated)、HSTL(High Speed Transceiver Logic)和S STL(Stub Series Terminated LogicorStub Series Terminated Transceiver Logic)。在这些接口中，输入信号的幅度变得较小，对信号线充放电所需的时间变短，这样，功耗减小而运行速度加快。例如，在HSTL和CTT中，输入信号的幅度限定在参考电平Vref±0.2V的范围内。所以在接受端的输入缓冲器必须把这样小幅度的信号放大。在这些新标准中，H电平和L电平幅度是相对于参考电平定义的，所以输入缓冲器必须有一个差分放大电路。
图19表示一个常规的输入缓冲器的第一级的结构。这里，输入缓冲器的第一级是指缓冲电路直接接受外加信号的部分，相当于缓冲器1a和2a。
参见图19，第一级输入缓冲器包括两个p沟道MOS晶体管PQ1和PQ2，以及两个n沟道MOS晶体管NQ1和NQ2。第一个p沟道MOS晶体管PQ1有一个导电节点(源极)连到提供电源电压Vdd的电源节点，一个栅极和另一个导电节点(漏极)连到节点N1；第二个p沟道MOS晶体管PQ2有一个导电节点连到电源节点，其栅极连到节点N1，而另一个导电节点连到输出节点N2；第一个n沟道MOS晶体管NQ1有一个导电节点连到提供地电压Vss的地节点，其栅极连到参考电压Vref，而另一个导电节点连到节点N1；第二个n沟道MOS晶体管NQ2有一个导电节点连到地节点，其栅极接受外部信号EXT，而另一个导电节点连到输出节点N2。在第一级输入缓冲器的结构中，p沟道MOS晶体管PQ1和PQ2组成一个电流镜象电路。外部信号EXT可以是任一个外部施加的信号ZCS，ZRAS，ZCAS和ZWE、地址信号Add或写数据D。
如果外部信号EXT高于参考电平Vref，n沟道MOS晶体管NQ2的电导变得大于n沟道MOS晶体管NQ1的电导。MOS晶体管NQ1接受从p沟道MOS晶体管PQ1来的电流，一个和流过p沟道MOS晶体管PQ1的电流大小相同的电流流过p沟道MOS晶体管PQ2(假定MOS晶体管PQ1和PQ2的尺寸相同)。所以在这种情况下，流过MOS晶体管PQ2的全部电流通过MOS晶体管NQ2放电到地电位，节点N2保持在L电平。
另一方面，如果外部信号EXT的电平低于参考电平Vref，n沟道MOS晶体管NQ1的电导变得大于MOS晶体管NQ2的电导。在这种情况下，流过p沟道MOS晶体管PQ2的电流变得大于流过n沟道MOS晶体管NQ2的电流，在节点N2处的电位将处于H电平。
在第一级的输入缓冲器中使用如图19所示的差分放大电路，由于其高速放大作用，即使外部信号EXT的幅度较小，仍可能产生一个大幅度的内部信号ZOUT。
参考电压Vref一般处于电源电压Vdd和地电压Vss之间的中间电位(Vdd+Vss)/2。外部信号EXT的幅度可以小到Vref±0.2V(在HSTL和CTT接口中，而在GTL中外部信号幅度可以小到Vref±0.05V)。然而即使外部信号EXT的电平固定于电源电压Vdd或地电压Vss(例如在待用状态时)，而参考电平Vref处于中间电平，因此在差分放大电路中总有电流从电源节点流到地节点。更具体地，如果外部信号EXT处在电源电压Vdd的电位，电流通过MOS晶体管NQ2流到地节点，而如果外部信号EXT处于地电平Vss，电流通过MOS晶体管NQ1流到地节点。
当SDRAM的存储容量增加时，接受各地址信号位的输入缓冲器的数目将增加，如果要输入/输出多位的数据，则数据输入缓冲器的数目也要增加。此外，因为SDRAM逐渐具有较多的功能，外部控制信号的种类将增加。因之，当外部信号的数目由于上述情况而增加时，其输入缓冲器的数目也要相应增加，而如果在第一级的输入缓冲器中使用如图19所示的差分放大电路，则恒定流过差分放大电流的电流将变大，这将妨碍低电流消耗的SDRAM的实现。
本发明的目的之一是提供一种能够显著地减少输入缓冲器电流消耗的时钟同步型半导体存储器件。
本发明的另一个目的是提供一种确实能够减少输入缓冲器的电流消耗而且即使在外部时钟频率高的情况下也不会影响存取操作的时钟同步型半导体存储器件。
根据本发明的同步型半导体存储器件包括一个时钟缓冲电路、一个锁存电路、一个时钟使能电路、一个内部时钟产生电路、一种输入缓冲电路、以及一个内部信号产生电路，其中时钟缓冲电路根据外加的外部时钟信号产生第一级内部时钟信号；锁存电路把一个外加的标志外部时钟信号有效的外部时钟使能信号与第一级内部时钟信号同步地锁存起来以产生一个输入缓冲使能信号，当外部时钟使能信号有效时该信号有效；时钟使能电路通过对输入缓冲使能信号加一延迟以产生内部时钟使能信号；内部时钟产生电路在内部时钟使能信号有效时工作，根据外部时钟信号产生一个第二级内部时钟信号；输入缓冲电路在输入缓冲使能信号有效时工作，对一个外加的外部信号进行缓冲；内部信号产生电路把输入缓冲电路的输出信号与第二级内部时钟信号同步地锁存，产生一个内部信号。
输入缓冲电路包括一个部件，它使用第一个和第二个电源节点上的电压工作，而且当输入缓冲使能信号无效时把第一个和第二个电源节点之间的电流通路关断。
外部时钟信号在第一个和第二个电平之间变化。锁存电路把一个外加的标志外部时钟信号有效的外部时钟使能信号与第一级内部时钟信号从第一个电平到第二个电平的变化同步地锁存并输出。内部信号产生电路和锁存电路的结构基本上相同，它响应第二级内部时钟信号从第一个电平到第二个电平的变化把从输入缓冲电路来的信号锁存，产生并输出一个内部信号。
输入缓冲使能信号是根据第一级内部时钟信号响应外部时钟使能信号产生的，根据输入缓冲使能信号的状态，输入缓冲电路的电流路径被关断。输入缓冲使能信号是根据外部时钟使能信号产生的，在第二级内部时钟信号停止产生的周期内，器件的内部将保持于上一个周期的状态不变。所以，不必取入外部信号。输入缓冲电路只在必要时才置于工作状态，当不必要时输入缓冲电路的电流路径被关断。这样，可以减少电流消耗而不会影响电路的工作。
此外，输入缓冲使能信号是根据外部时钟使能信号与第一级内部时钟信号同步地产生的。所以，在外部时钟使能信号有效的周期内，即在内部时钟信号从无效状态回到有效状态的周期内，输入缓冲使能信号根据在内部时钟信号成为无效的周期内的外部时钟使能信号而改变。因此，能在要取入的外部信号加上之前(建立之前)使输入缓冲使能信号成为有效并且把输入缓冲电路置于工作状态。这样，即使在高速运行时也能够保证外部信号的建立时间，能够根据外部信号可靠地产生内部信号。
再次，因为锁存电路和内部信号产生电路有彼此基本相同的结构，当输入缓冲使能信号的状态确立时，外部信号已经被取入，内部信号已经确立。所以能够确保必要的外部信号能被取入器件。
通过下面有关本发明的详细说明结合各附图，本发明的前面已述的以及其他目的、特征、性状和优点将会更清楚。
图1表示根据本发明的一个实施例中一种初始的SDRAM的结构。
图2为表示图1所示的结构的工作过程的时序图。
图3为表示图1所示的结构所存在的问题的时序图。
图4表示按照本发明的一种实施例的SDRAM的主要部分的结构。
图5为表示图4所示的结构的工作过程的时序图。
图6例示了图4所示的时钟缓冲电路的一种结构。
图7A表示图4中所示的时钟缓冲电路的一种改进的结构，而图7B表示其工作的波形。
图8例示了图4中所示的CKE缓冲器和外部信号输入缓冲器的一种结构。
图9为图8所示的结构的工作的时序图。
图10A表示图8所示的CKE缓冲器的一种改进的结构，而图10B表示其工作的波形。
图11表示根据本发明的一种实施例的输入缓冲电路的第一个改进。
图12表示根据本发明的第一种实施例的输入缓冲电路的第二个改进的结构。
图13表示SDRAM的一种外部引脚安排。
图14为该SDRAM工作的时序图。
图15为该SDRAM的总体结构的示意图。
图16A为用来说明时钟使能信号的差别的时序图，图16B为例示时钟使能信号的使用的时序图。
图17A表示一种常规的时钟缓冲电路的结构，而图17B例示一种CKE缓冲电路的结构。
图18是说明图17A和17B所示的结构的工作的时序图。
图19例示一种常规SDRAM的输入缓冲器的第一级的一种结构。
图1表示作为本发明的出发点的一种SDRAM的主要部分的结构。参见图1，该SDRAM包括一个时钟缓冲电路1和一个内部时钟产生电路4，其中时钟缓冲电路对外部时钟信号extCLK加以缓冲以产生一个中间时钟信号CLKX和第一级内部时钟信号intCLK0和intZCLK0；内部时钟产生电路4根据内部时钟使能信号intCKE的状态选择性地激活，以便由中间时钟信号CLKX产生出第二级内部时钟信号intCLK。电路1和4的结构将在稍后详细地说明。内部时钟信号intCLK0和intZCLK0是对中间时钟信号CLKX加以缓冲而产生的。
该SDRAM还包括一个缓冲电路2a、一个第一级锁存电路2b、以及一个第二级锁存电路2c，其中缓冲电路2a对外部时钟使能信号extCKE加以缓冲；第一级锁存电路2b把从缓冲电路2a的输出信号与第一级内部时钟信号intCLK0同步地锁存并输出；第二级锁存电路2c把第一级锁存电路2b的输出信号与第一级内部时钟信号intZCLK0同步地锁存并输出。从第二级锁存电路2c输出内部时钟使能信号intCKE和intZCKE。缓冲电路2a以及锁存电路2b和2c的结构和图17B所示的结构相同。当时钟使能信号intCKE处于H电平时，表明外部时钟信号(内部时钟信号)为有效，而当时钟使能信号intCKE处于L电平时，表明外部时钟信号(内部时钟信号)为无效。
输入缓冲器30把参考电压Vref和一个外部信号(任何控制信号、地址信号和写数据)EXT差分地放大，以产生一个输出信号ZOUT。和图19所示的第一级的输入缓冲器相类似，输入缓冲电路30包括构成一个电流镜象电路的p沟道MOS晶体管PQ1和PQ2，以及构成对参考电压Vref和外部信号EXT进行比较的比较电路的n沟道MOS晶体管NQ1和NQ2。
输入缓冲器30还包括一个p沟道MOS晶体管PQ3以及一个n沟道MOS晶体管NT，前者连接在电源节点31和每个p沟道MOS晶体管PQ1和PQ2的一个公共导电节点之间并在其栅极接受内部时钟使能信号intZCKE；后者与MOS晶体管NQ2并联并在其栅极接受内部时钟使能信号intZCKE。图1所示的结构的工作将在下面参照工作波形图(图2)加以说明。在时钟周期0的前一个时钟周期，假定外部时钟使能信号extCKE处于H电平。
在时钟周期0，外部时钟使能信号extCKE置于H电平，标志外部时钟信号extCLK为有效。在这种情况下，因为外部时钟使能信号extCKE在上一个时钟周期已被保持在H电平，时钟缓冲电路1已经产生了内部时钟信号intCLK0，这样内部时钟产生电路4将随第一级内部时钟信号intCLK0产生内部时钟信号intCLK。这里，“产生”一词表示时钟信号从L电平(第一电平)上升到H电平(第二电平)。在这种情况下，在输入缓冲器30中，因为内部时钟使能信号intZCKE保持在L电平，p沟道MOS晶体管PQ3保持导通，这样，它把外部信号EXT与参考电压Vref进行比较并根据比较的结果产生一个输出信号ZOUT。
在时钟周期1，外部时钟使能信号extCKE被置于L电平，标志外部时钟信号extCLK无效。在这种情况下，时钟缓冲器1产生内部时钟信号intCLK0，并加到锁存电路2b和2c。如上所述，锁存电路2b和2c将外部时钟使能信号extCKE延迟半个时钟周期后传送。所以，当内部时钟信号intCLK0处于H电平时，锁存电路2c保持上一个时钟周期的状态，内部时钟使能信号intZCKE维持在L电平。所以仍然能产生内部时钟信号intCLK，输入缓冲电路30工作，将外部信号EXT和参考电压加以比较。
在时钟周期1，当第一级内部时钟信号intCLK0降到L电平时，锁存电路2c被置于透明状态，把从第一级锁存电路2b来的信号取入并输出。在这种情况下，内部时钟使能信号intZCKE保持在H电平，p沟道MOS晶体管PQ3不导通，而n沟道MOS晶体管NT导通。因之，从电源节点31通过输入缓冲电路30到地节点32的电路通路被关断。输出信号ZOUT被MOS晶体管NT放电而保持在L电平。由于使用了MOS晶体管NT，即使在外部信号EXT处于L电平时，输出节点N2不是处于高阻状态，使信号ZOUT不再对噪声敏感。在时钟周期1，在外部时钟信号extCLK的上升沿时刻加的外部信号EXT((a))被取入并执行内部操作。
当外部时钟信号extCLK在时钟周期2上升到H电平时，第一级内部时钟信号intCLK0也上升到H电平。这时，外部时钟使能信号extCKE已经回到H电平，标志外部时钟信号extCLK有效。然而，锁存电路2c仍被处于L电平的内部时钟信号intZCLK0保持在锁定状态，内部时钟使能信号intZCKE保持在H电平。类似地，内部时钟使能信号intCKE处于L电平的非工作态，且来自内部时钟产生电路4的内部时钟信号intCLK保持在L电平。
这时，不进行内部操作，也不必把在时钟周期2内加的外部信号EXT((b))取入。所以，即使输入缓冲器30中的p沟道MOS晶体管PQ3不导通，输入缓冲电路30处于不工作状态，也不会对内部操作有不良的影响。
当内部时钟信号intCLK0在时钟周期2内下降到L电平时，第一级锁存电路2b处于锁定状态，第二级锁存电路2c处于透明状态，根据外部时钟使能信号extCKE，内部时钟使能信号intCKE被置于H电平，而其互补的内部时钟信号intZCKE被置于L电平。于是，p沟道MOS晶体管PQ3变成导通，n沟道MOS晶体管NT不导通，输入缓冲电路30处于工作状态。
这样在时钟周期3内，可以在外部时钟信号extCLK的上升沿取入外部信号EXT，用输入缓冲电路30把取入的信号放大以产生一个内部信号并进行内部操作。
相对于外部时钟信号extCLK，规定了外部信号EXT的建立时间tsu和保持时间thd。规定在这两个时间，外部信号必须保持在确定的状态，以便正确地产生内部信号。内部时钟使能信号intZCKE在内部时钟信号intCLK0的下降沿时变化。所以在时钟周期1外部信号EXT((a))的保持时间是得到保证的，外部信号EXT((a))在时钟周期1可以被正确地取入。至于在时钟周期2所加的外部信号EXT((b))，外部信号是与内部时钟intCLK同步地取入和产生的。所以外部信号EXT((b))的取入必定被禁止。
此外，当外部时钟信号extCLK从无效状态回到有效状态，即从时钟周期2向时钟周期3过渡时，因为内部时钟使能信号intZCKE成为L电平的时刻相应于内部时钟信号intCLK0的下降时刻，这早于将在时钟周期3取入的外部信号EXT((c))开始建立的时刻。所以外部信号EXT((c))建立时间tsu得到保证，外部信号EXT((c))能够可靠地取入并产生一个内部信号。此外，用把中间时钟信号CLKX缓冲的方法产生内部时钟信号intCLK0和intCLK可能较早地产生内部时钟信号intCLK，内部操作的开始时刻也可以提前。
如果外部时钟信号extCLK相对较慢，而且内部时钟使能信号intZCKE向L电平的过渡时刻和外部信号EXT((c))开始建立的时刻之间的时间差tr为正，即使当在不必要时输入缓冲电路30停止工作并在其后再恢复到工作状态时，仍可以正确地把外部信号EXT取入并产生内部信号。
然而，如果外部时钟信号extCLK是一个高速时钟信号，而且外部信号EXT的建立时间接近于外部时钟信号extCLK周期的一半，则不能把外部信号EXT可靠地取入。下面将参照图3说明这种情况。
由图3，信号intCKE，intZCKE和intCLK在时钟周期0的状态是由外部时钟使能信号extCKE在上一周期的状态决定的。在时钟周期1，外部时钟使能信号extCKE处于L电平，使在时钟周期2停止产生内部时钟信号intCLK。在时钟周期3，内部时钟信号intCLK再度产生。在时钟周期2，从第一级内部时钟信号intCLK0下降到L电平开始，经过一段第二级锁存电路2c的延迟后，内部时钟使能信号intZCKE变到L电平。同时，将在时钟周期3中被取入的外部信号EXT((c))建立起来。保持时间thd和建立时间tsu是根据规范确定的常数值。如果外部时钟信号extCLK的周期较短，则内部时钟intZCKE可能在外部信号EXT((c))已经建立之后才下降到L电平。如果内部时钟使能信号intZCKE变成L电平的时刻和外部信号EXT建立的时刻之间的时间差(此后称为还原时间)tr成为负值，外部信号EXT的实际建立时间tsu显著变短，于是，不能把外部信号EXT((c))正确地取入并产生相应的内部信号。
下面将说明一种结构，它可以保证即使当器件和一个高速时钟同步地工作时也能够正确地把外部信号取入。
图4表示根据本发明的第一种实施例的一个SDRAM的主要部分的结构。在图4中，和图1中各部件相对应的部件均用相同的标记表示，其详细说明也不再重复。在图4中，从第一级锁存电路2b输出的信号intZCKE0作为输入缓冲使能信号加到p沟道MOS晶体管PQ3的栅极，用来关断接受外部信号EXT的输入缓冲电路30的电流通路。从第二级锁存电路2c来的内部时钟使能信号intZCKE加到内部时钟产生电路4，以控制内部时钟信号intCLK的有效/无效。从输入缓冲电路30输出的信号加到锁存电路35，后者响应从内部时钟产生电路4来的内部时钟信号intCLK而置于锁定状态。锁存电路35在内部时钟信号intCLK的上升时刻把从输入缓冲电路30来的信号取入，当内部时钟信号intCLK为L电平时将该信号锁存。从锁存电路输出的内部信号intCOM可以是一个内部控制信号(响应外部控制信号产生一个指令)、或地址信号某一位、或内部写数据，它们分别加到命令译码器、地址译码器或写电路(见图15)。
下面，将参照图4所示的结构的时序图5说明其工作过程。
在时钟周期0，信号intCKE和intCLK的状态决定于在上一个时钟周期的外部时钟信号extCLK的状态。
在时钟周期1，外部时钟信号extCLK上升时，外部时钟使能信号extCKE处于L电平，标志外部时钟信号无效。从时钟缓冲器1输出的内部时钟信号intCLK0与外部时钟信号extCLK同步地上升到H电平。锁存电路2b与内部时钟信号intCLK0同步地把从缓冲电路2a来的信号取入并锁存。锁存电路2b随内部时钟信号intCLK0的下降而处于锁定状态。所以当内部时钟信号intCLK0上升时，从锁存电路2b来的输入缓冲使能信号intZCKE0上升到H电平，使得关断输入缓冲电路30的电流通路用的p沟道MOS晶体管PQ3不导通。
锁存电路35结构上和锁存电路2b基本相同，其详细结构将在后面说明。当内部时钟信号intCLK上升到H电平时，锁存电路35置于透明状态，把从输入缓冲电路30来的信号取入，当内部时钟信号intCLK为L电平时，又置于锁定状态。在输入缓冲使能信号intZCKE0上升到H电平的时刻，输入缓冲电路30的输入信号已经取入锁存电路35，内部信号intCOM处于相应于外部信号EXT的状态。
当内部时钟信号intCLK0下降到L电平时，锁存电路2c处于透明状态，内部时钟使能信号intZCKE根据从锁存电路2b输出的信号达到H电平(内部时钟使能信号intCKE达到L电平)，内部时钟产生电路4被禁止，把内部时钟信号intCLK固定于L电平。所以在时钟周期2，即使第一级内部时钟信号intCLK0随外部时钟信号extCLK而改变，从内部时钟产生电路4来的内部时钟信号intCLK仍保持L电平。在时钟周期2，外部时钟使能信号extCKE已经回到H电平，锁存电路2b随内部时钟信号intCLK0的上升而处于透明状态，把输入缓冲使能信号intZCKE0回到L电平。因之，p沟道MOS晶体管PQ3又变为导通，输入缓冲电路30置于工作状态。在这时，外部信号EXT((b))不被取入锁存电路35。(内部时钟信号intCLK0固定在L电平)。所以，内部信号intCOM保持在和前一个时钟周期1所加的外部信号EXT((a))相对应的状态(a)中。
其后，当内部时钟信号intCLK0随外部时钟信号extCLK达到L电平时，锁存电路2c置于透明状态，由于输入缓冲使能信号intCKE0处于L电平，使内部时钟使能信号intZCKE回到L电平(内部时钟使能信号intCKE回到H电平)，内部时钟产生电路4处于工作状态。
尽管内部时钟使能信号intCKE上升到H电平的时刻迟于要在时钟周期3中取入的外部信号EXT((c))建立的时刻，但输入缓冲使能信号intZCKE0已经回到有效的L电平，确保还原时间tr约为时钟周期的一半，因此，输入缓冲电路30就可以可靠地对外部信号EXT缓冲以加到锁存电路35。所以把与第一级内部时钟信号intCLK0同步地工作的锁存电路2b的输出信号intZCKE0用作为输入缓冲使能信号，即使外部时钟信号extCLK是一个高速的时钟信号，仍能确保还原时间tr。所以即使在高速运行时，电流消耗仍能减少，外部信号仍能可靠地取入以产生相应的内部信号。
在时钟周期3，内部时钟信号intCLK与内部时钟信号intCLK0同步地上升，锁存电路35把从输入缓冲电路30来的外部信号EXT((c))取入并输出一个内部信号intCOM((c))。
如上所述，用一个与第一级时钟信号intZCLK0同步地变化因而比内部时钟使能信号intZCKE早的信号intZCKE0作为输入缓冲使能信号，把输入缓冲电路30的电源节点(包括电源节点31和地节点32)之间的电流通路关断，使得即使在高速运行时，输入缓冲电路只有在必要时才工作，外部信号的建立时间仍可以得到保证，可以正确地把外部信号EXT取入以产生内部信号intCOM。于是能够得到一种能高速运行而电流消耗又低的SDRAM。
图6例示了图4中的时钟缓冲电路1和内部时钟产生电路4的一种结构。参照图6，时钟缓冲器1包括一个接受并对外部时钟信号extCLK缓冲的缓冲电路1a、一个把缓冲电路1a的输出信号反相的反相器1c、一个接受电源电压Vcc和反相器1c的输出信号的NAND电路1d、以及一个把NAND电路1d的输出反相的反相器1e。互补的第一级内部时钟信号intZCLK0从NAND电路1d输出，第一级内部时钟信号intCLK0从反相器1e输出。缓冲电路1a的结构可以是，例如一个电流镜象型差分放大电路。缓冲电路1a始终处于工作状态，把外部时钟信号extCLK缓冲、反相并输出。
因为外部信号EXT是与内部时钟信号intCLK同步地取入并锁存的，在图5中，内部时钟信号intCLK的上升被反相器1c延迟，延迟时间tsu’作为有效建立时间和外部信号EXT的原有建立时间tsu相加。所以即使外部信号EXT(相对于外部时钟信号extCLK)的建立时间tsu被缩短，在器件内部仍有足够的建立时间(tsu+tsu＇)，相应地能够缩短时钟的周期，使器件高速运行。为了能可靠地产生内部信号，建立时间和保持时间必须能使外部信号维持在一个规定的状态而不管内部存取操作如何。所以这些时间越短，时钟的周期可以越短。类似地，因为内部时钟信号intCLK0被反相器1c延迟了，相对于外部时钟使能信号extCKE的建立时间在实际上也能够变得较长。
内部时钟产生电路4包括一个接受内部时钟使能信号intKE和反相器1c的输出信号的NAND电路4a，以及一个接受NAND电路4a的输出信号的反相器4b。从NAND电路4a输出互补内部时钟信号intZCLK，从反相器4b输出内部时钟信号intCLK。
NAND电路4a也可以用一个接受反相器1c的输出信号和内部时钟使能信号intCKE的AND电路代替。在这种情况下，从反相器1c输出一个和外部时钟信号相位相反的时钟信号。因为NAND电路1d和4a，内部时钟信号intZCLK0和intZCLK具有相同的延迟时间，所以可以使内部时钟信号intCLK在较早的时刻上升，把外部信号锁存，使内部信号intCOM较早确定，这样，内部操作就可以开始得早一些。
图7A和7B分别表示图6所示的时钟缓冲电路1的一种改进的结构及其工作过程。参照图7A，时钟缓冲电路1包括一个把反相器1c的输出信号CLKX反相并延迟的延迟电路1g、一个接受反相器1c的输出信号和延迟电路1g的输出信号的AND电路1h、以及一个接受AND电路1h的输出信号的反相器1f。AND电路1h输出互补内部时钟信号intZCLK0，而反相器1f输出内部时钟信号intCLK0。
在图7A所示的结构中，相应于图7B所示的反相器1c的输入信号φ的下降沿，从AND电路1h输出内部时钟信号intCLK0，该内部时钟信号intCLK0在延迟电路1g的延迟时间保持在H电平上。只有内部时钟信号intCLK0和intZCLK0的上升沿是与外部时钟信号extCLK同步的，它们的下降沿并不与外部时钟信号extCLK的下降沿同步。然而在SDRAM中，输入级的锁存电路与内部时钟信号intCLK0和intCLK的上升沿同步地进行锁存操作，所以外部信号能可靠地取入以产生相应的内部信号。延迟电路1g的延迟时间短于一个时钟周期。然而如图5B所示，该延迟时间可以短于外部时钟信号extCLK的半个周期或长于半个周期(较长的情形用虚线表示)。必要的是要保证内部时钟信号intCLK处于H电平的最小时间。
图8表示产生内部时钟使能信号intCKE和内部信号intCOM的有关部分的一种具体结构。参照图8，CKE缓冲器2包括接受外部时钟使能信号extCKE的缓冲器2a、一个把缓冲器2a的输出信号延迟的延迟电路2d、一个把延迟电路2d的输出信号取入并将之锁存和移位以便与第一级内部时钟信号intCLK0同步地产生输出/输入缓冲使能信号intCKE0和intZCKE0的锁存电路2b、以及一个把锁存电路2b的输出信号取入并将之与第一级内部时钟信号intZCLK0同步地锁存并输出的锁存电路2c。
和图17B所示的结构相类似，第一级锁存电路2b包括锁存器2ba和2bb，其中，当内部时钟信号intCLK0为L电平时，锁存器2ba处于透明状态，当内部时钟信号intCLK0为H电平时处于锁定状态；当内部时钟信号intCLK0为L电平时，锁存器2bb处于锁定状态，当第一级内部时钟信号intCLK0为H电平时处于透明状态。第一级和第二级锁存器2ba和2bb的结构与图17B所示的结构相同，各对应部分均用相同的标记表示。第二级锁存电路2c的内部结构也与图17B所示的结构相同，各对应部分也用相同的标记表示。
从外部信号EXT产生出内部信号intCOM的输入缓冲电路包括一个输入缓冲器30、一个延迟电路37、以及一个锁存电路35，其中输入缓冲器30与输入缓冲使能信号intZCKE0同步被选择性地激活，延迟电路37把输入缓冲器30的输出信号延迟，锁存电路35把延迟电路37的输出信号取入，并与内部时钟信号intCLK同步地将之锁存和移位以产生内部信号intCOM和intZCOM。锁存电路35包括锁存器35a和35b，当内部时钟信号intCLK为L电平时锁存器35a处于透明状态，而当内部时钟信号intCLK为H电平时处于锁定状态，当内部时钟信号intCLK为H电平时锁存器35b处于透明状态，而当内部时钟信号intCLK为L电平时处于锁定状态。
和图1所示的缓冲器相似，输入缓冲器的结构为一个电流镜象型差分放大电路，当输入缓冲使能信号intZCKE0为L电平时处于工作状态，而当输入缓冲使能信号intZCKE0为H电平时电流通路被关断，处于不工作状态。
锁存器35a包括一个与内部时钟信号intCLK及intZCLK同步被选择性地置于激活状态以把延迟电路37的输出信号反相的三态反相器41a、一个接受三态反相器41a的输出信号的反相器41b、一个把反相器41b的输出信号反相并再发送到反相器41b的输入端的反相器41c、以及一个把反相器41b的输出信号反相的反相器41d。反相器41b和41c构成一个锁存电路。当内部时钟信号intCLK为L电平而其互补内部时钟信号intZCLK为H电平时，三态反相器41a置于工作状态用作反相器，当内部时钟信号intCLK为H电平而其互补内部时钟信号intZCLK为L电平时，三态反相器41a置于输出高阻状态。
锁存器35b包括一个接受内部时钟信号intCLK和反相器41d的输出信号的NAND电路41e、一个接受内部时钟信号intCLK和反相器41b的输出信号的NAND电路41f、一个在其一个输入端接受NAND电路41e的输出信号，用来输出内部信号intCOM的NAND电路41g、以及一个接受NAND电路41f的输出信号和内部信号intCOM并输出互补内部信号intZCOM的NAND电路41h。NAND电路41h的输出信号intZCOM又加到NAND电路41g的另一个输入端。
除了定义锁存和移位的时序的时钟信号不同之外，锁存电路2b和35的内部结构基本上相同。
第一级内部时钟信号intCLK0通常如图17A所示经过反相器1b输出，而内部时钟信号intCLK通过NOR电路4a输出。互补第一级内部时钟信号intZCLK0从延迟电路1c输出，互补内部时钟信号intCLK从NOR电路4a经过反相器4b输出。所以，内部时钟信号intCLK0和intCLK变化的时间差大约等于反相器1b和NOR电路4a延迟时间之差，可以忽略不计。
类似地，如果修改电路，使互补第一级内部时钟信号intZCLK0通过两级反相器的延迟电路输出，则互补内部时钟信号intZCLK和intZCLK0约在相同的时刻产生。所以，当输入缓冲使能信号intZCKE0根据外部时钟使能信号extCKE而上升到H电平时，可以认为内部信号intCOM已经改变到与外部信号EXT相应的状态并锁存在锁存器35中。即使输入缓冲使能信号intZCKE0较早地成为无效(H电平)，可以认为，此时外部信号EXT已经被锁存器35锁存，成为内部信号intCOM。这样，图17A的方案能够和图8的方案结合起来以得到所期望的效果。下面将说明延迟电路2d和37的功能。
时序图9可以帮助理解分别位于图6-8中缓冲电路1a、2a和30后面的延迟电路1c、2d和37的功能。参照图9，外部时钟信号extCLK经延迟电路1c延迟了Td0后成为第一级内部时钟信号intCLK0。考虑到NOR门4a或NAND门4a的延迟，内部时钟信号intCLK相对于外部时钟信号extCLK延迟了Td1。
假定外部信号EXT((a))相对于外部时钟信号extCLK有一建立时间Tsu和保持时间Th，而且Th为0。在这种情况下，外部信号EXT被延迟电路37延迟了Td2。延迟电路37的输出信号(a)相对于内部时钟信号intCLK的建立时间tsu和保持时间th可以由下列公式表示。
tsu＝Tsu+Td1-Td2
th＝Th(＝0)+Td2-Td1.
所以，如果条件Td2＞Td1成立，即使外部信号EXT相对于外部时钟信号extCLK的保持时间为0，相对于内部时钟信号intCLK的保持时间th仍有一个正值(Td2-d1)，这样，即使内部时钟信号intCLK0上升较早(即Td0很小)，仍可以把外部信号EXT可靠地取入并使第一级锁存器35a的输出信号intCOM0确定。
至于外部信号EXT((c))，延迟电路37的输出信号相对于内部时钟信号intCLK的建立时间tsu变得小于外部信号EXT((c))相对于外部时钟信号extCLK的建立时间Tsu。所以为了保证有至少为最小的建立时间tsu，必须把外部信号EXT((c))的建立时间设置得早一些。设置了延迟时间Td2以保证延迟电路37的输出信号的保持时间，该延迟时间Td2远小于还原时间tr(保持时间小于建立时间)。所以在这种情况下，输入缓冲使能信号intZCKE0下降到L电平的时刻要比外部信号EXT((c))的建立时间早得多，于是，即使在高速运行时，外部信号EXT也能够可靠地建立。
当内部时钟信号intCLK为无效时，输入缓冲使能信号intZCKE0与第一级内部时钟信号intCLK0的上升沿同步地置于H电平。输入缓冲使能信号intZCKE0是通过图8中所示的锁存器2bb产生的。所以内部时钟信号intCLK0上升到H电平至少要有两级门(NAND电路)的延迟。与此同时，内部时钟信号intCLK由一级门(NOR电路4a)根据内部时钟信号intZCLK0产生。所以输入缓冲使能信号intZCKE0的上升沿和内部时钟信号intCLK的上升沿相比至少延迟了一级门。这时，内部时钟信号intCLK和输入缓冲使能信号intZCKE0上升沿之间的时间差能做得很小，输入缓冲器30在外部信号EXT被锁存器35取入之前不激活。然而，当内部时钟信号intCLK为L电平时，三态反相器41a处于高阻状态，其输出信号被锁存器41b和41c锁存，只要延迟电路37的输出信号在内部时钟信号intCLK从L电平过渡到H电平时处于确定的状态，可以可靠地把外部信号EXT取入并锁存以产生内部信号intCOM。
这时，特别是如果象图6所示的电路中内部时钟信号intCLK0和intCLK几乎同时产生，由于锁存电路2b和35有基本相同的结构，可以认为当输入缓冲使能信号intZCKE0从L电平改变到H电平时，内部信号intCOM也已经置于和外部信号EXT相应的状态。所以，即使输入缓冲使能信号intZCKE0上升较早，仍能够可靠地取入外部信号EXT，产生内部信号intCOM。这样，图6和图8方案的结合是比较好的。
在前面已经说明了外部时钟使能信号extCKE只在一个时钟周期内处于L电平时的工作过程。然而在待用状态，通过使外部时钟使能信号extCKE连续地处于L电平，输入缓冲使能信号intZCKE0连续地保持为H电平，输入缓冲器30中的电流通路在待用期间一直被关断，所以能够减少电流消耗。
图10A表示CKE缓冲器的一种改进的结构。在图10A所示的CKE缓冲器的改进结构中，用对锁存电路2d输出的输入缓冲使能信号intCKE0和intZCKE0加以延迟的延迟电路2e代替输出内部时钟使能信号intCKE和intZCKE的触发器2c。延迟电路2e包括一个把输入缓冲使能信号intCKE0延迟以输出内部时钟使能信号intCKE的延迟电路2ea，以及一个把输入缓冲使能信号intZCKE0延迟以输出内部时钟使能信号intZCKE的延迟电路2eb。
参见图10B，在图10A所示的延迟电路2e中，如图10B所示，当输入缓冲使能信号intZCKE0与内部时钟信号intCLK0的上升同步地下降时，内部时钟使能信号intCKE经过预定的时间(延迟电路2e的延迟时间)后也下降到L电平。触发器2c的功能是对外部时钟使能信号extCKE提供半个时钟周期的延迟，并使该状态维持一个时钟周期。把状态维持一个时钟周期的功能已经在锁存电路2b中实现了。所以即使用延迟电路2e代替，仍能确保当某一时钟周期外部时钟使能信号extCKE有效时，在其下一个时钟周期中内部时钟信号intCLK停止产生。
当使用延迟电路2e时，可能会发生内部时钟使能信号处于L电平而内部时钟信号intCLK处于H电平的情况，这与其延迟时间有关。为了避免出现这种状态，延迟电路2ea和2eb的延迟时间应至少为半个时钟周期，至多为一个时钟周期。
如果时钟频率不同，时钟的周期也不同，内部时钟信号intCLK0(intCLK)处于H电平的时间长短也不同。在这种情况下，可以在延迟电路2ea和2eb中用多个延迟单元实现多个延迟时间，根据所使用的外部时钟信号extCLK的频率选择具有适当延迟时间的延迟单元。例如，把用于选择延迟时间的数据存放在一个在SDRAM中通常都有的指令寄存器中，根据所存放的数据有选择地把一些级联的延迟单元短路。
图11表示在本发明的第一实施例中使用的输入缓冲电路的一种改进结构。参照图11，输入缓冲器30包括一个把外部信号EXT与参考电压Vref差动放大的差分放大电路30a和一个连接差分放大电路35a的内部地节点(差分n沟道MOS晶体管的公共源节点)和地节点32的n沟道MOS晶体管NQ3。MOS晶体管NQ3的栅极接受输入缓冲使能信号intCKE0。从电源节点31加入差分放大电路30a的电源。在图11所示的结构中，当输入缓冲使能信号intCKE0达到L电平时，n沟道MOS晶体管NQ3变得不导通，从差分放大电路30a到地节点32的电流通路被关断，差分放大电路处于不工作的状态。
差分放大电路30a在其反相输入端接受外部信号EXT，在其同相输入端接受参考电压Vref。差分放大电路30a的内部结构和包含在图1所示的输入缓冲电路30中的差分放大电路相同，由晶体管PQ1、PQ2、NQ1、NT和NQ2组成。差分放大电路30a也可以有不同的内部结构，只要它能够将参考电压Vref和外部信号EXT差分地放大即可。
在图11所示的结构中，当不产生内部时钟信号intCLK时差分放大电路30a的电源节点31和地节点32之间的电流通路被关断。所以可以使输入缓冲电路30只在必要时才工作，从而能够减少电流消耗。
图12表示根据本发明的第一种实施例的输入缓冲电路的第二种改进结构。参照图12，从电源节点31通过p沟道MOS晶体管PQ3向构成输入缓冲器30的差分放大电路30a提供电源电压Vdd，从地节点32通过n沟道MOS晶体管NQ3提供地电压Vss。p沟道MOS晶体管PQ3的栅极接受输入缓冲使能信号intZCKE0，而n沟道MOS晶体管NQ3的栅极接受输入缓冲使能信号intCKE0。
在图12所示的结构中，MOS晶体管PQ3和NQ3根据输入缓冲使能信号intZCKE0和intCKE0的无效而变成不导通，从而使差分放大电路30a和电源节点31及地节点32隔离。在这种情况下，即使输出信号ZOUT由于漏电流和噪声的影向而涨落，差分放大电路30a完全不消耗任何电流(因为它和输出节点、电源节点31以及地节点32隔离了)所以能够进一步减少电流消耗。如果加上MOS晶体管(例如M05晶体管NT)，则信号ZOUT固定在L电平，噪声等问题也可以避免。
前面已经说明了SDRAM的一种输入缓冲电路。然而，在诸如同步SRAM(静态随机存取存储器)等其他存储器件中，只要外部信号是与时钟信号同步地取入，也可以得到同样的效果。
如上所述，根据本发明，在一个时钟同步型半导体存储器件中，通过与内部时钟信号前沿(上升沿)同步地产生一个输入缓冲使能信号将输入缓冲器的电流通路关断。这样，即使从不产生内部时钟信号的状态返回到产生内部时钟信号的状态，外加的外部信号的建立时间能够得到保证，这样就能够实现一种高速运行又消耗较少电流的时钟同步型半导体存储器件。
此外，在外部信号被取入，内部信号的状态已经确立后，输入缓冲电路处于不工作状态。所以即使外部信号的保持时间较短，与此外部信号相对应的内部信号仍能可靠地产生。
虽然本发明已经详细地说明和例示了，仍然可以充分理解上面所述只是用举例的方法说明，而不是当作限定范围，本发明的精神和范围只能由所附的权利要求来限定。

Claims (12)

1.一种与外加的外部时钟信号(extCLK)同步地工作的同步型半导体存储器件，它包括：
用以随所述外部时钟信号产生一个第一级内部时钟信号(intCLK0)的时钟缓冲装置(1)；
用以将外加的标志所述外部时钟信号是否有效的外部时钟使能信号与所述第一级内部时钟信号同步地取入，并产生和输出一个当所述外部时钟使能信号有效时也成为有效的输入缓冲使能信号的锁存装置(2a，2b)；
用以将所述输入缓冲使能信号延迟以产生内部时钟使能信号的时钟使能装置(2c；2e)；
当所述内部时钟使能信号有效时工作的内部时钟产生装置(4)，用来随所述外部时钟信号产生一个第二级内部时钟信号(intCLK)；
当所述输入缓冲使能信号有效时工作，以对不同于所述外部时钟使能信号及外部时钟信号的其他外加信号进行缓冲的输入缓冲装置(30)，所述输入缓冲装置使用第一和第二电源节点上的电压作为工作电源电压，并且包括当所述输入缓冲使能信号无效时将所述第一和第二电源节点之间的电流通路关断的装置(PQ3；NQ3；PQ3，NQ3)；以及
用以将所述输入缓冲装置的输出信号与所述第二级内部时钟信号同步地锁存以产生内部信号(intCOM)的内部信号产生装置(35)。
2.根据权利要求1的同步型半导体存储器件，其特征在于
所述外部时钟信号在第一电平和第二电平之间重复地变化；
所述锁存装置(2a，2b)包括用以与所述第一级内部时钟信号从第一电平向第二电平的变化同步地将所述外部时钟使能信号锁存并输出的装置(2b)；以及
所述内部信号产生装置(35)与所述锁存装置的结构基本相同，它响应所述第二级内部时钟信号从所述第一电平向所述第二电平的变化将所述输入缓冲装置(30)的输出信号锁存以产生所述内部信号。
3.根据权利要求1的同步型半导体存储器件，其特征在于
所述锁存装置(2a，2b)包括
一个用以对所述外部时钟使能信号缓冲的缓冲电路(2a)，
一个用以接受所述缓冲电路的输出信号的第一级锁存电路(2ba)，该电路在所述第一级内部时钟信号为所述第二电平时置于透明状态，允许所述缓冲电路的输出信号通过，当所述第一级内部时钟信号为所述第一电平时，锁存电路置于锁定状态，把输出信号保持在一个状态而与从所述缓冲电路来的信号无关，
一个与所述第一级锁存电路耦合的第二级锁存电路(2bb)，它当所述第一级内部时钟信号为第一电平时置于所述锁定状态，而当所述第一级内部时钟信号为所述第二电平时置于透明状态。
4.根据权利要求1的同步型半导体存储器件，其特征在于
所述时钟使能装置(2c；2e)包括一个锁存电路(2c)，它与所述第一级内部时钟信号同步地被置于与所述锁存装置(2a，2b)互补的锁定状态。
5.根据权利要求1的同步型半导体存储器件，其特征在于
所述时钟缓冲装置(1)包括
一个用于缓冲所述外部时钟信号的缓冲电路(1a)，以及
用以产生一个与所述缓冲电路(1a)的输出信号同步地变化的信号作为所述第一级内部时钟信号的装置(1d，1e)。
6.根据权利要求5的半导体存储器件，其特征在于，还包括一个用于把所述缓冲电路(1a)的输出信号延迟后加到第一级内部时钟产生装置(1d，1e)的延迟电路(1c)。
7.根据权利要求3的同步型半导体存储器件，其特征在于
所述锁存装置(2a，2b)包括一个位于所述缓冲电路(2a)和所述第一级锁存器(2ba)之间的延迟电路(2d)。
8.根据权利要求1的同步型半导体存储器件，其特征在于，还包括一个位于所述缓冲装置(30)和所述内部信号产生装置(35)之间的延迟电路(37)。
9.根据权利要求1的同步型半导体存储器件，其特征在于，所述时钟缓冲装置(1)包括一个用于缓冲所述外部时钟信号的缓冲电路(1a，1c)，以及一个用以接受所述缓冲电路的输出信号的脉冲发生器(1g，1h，1f)，该脉冲发生器随所述缓冲电路的输出信号产生一个作为所述第一级内部时钟信号的单触发脉冲信号。
10.根据权利要求1的同步型半导体存储器件，其特征在于所述时钟缓冲器(1)包括一个缓冲所述外部时钟信号的缓冲器(1a，1c)，以及选通所述缓冲器的输出信号以产生所述第一级内部时钟信号的门(1d，1e)，所述内部时钟产生装置(4)包括另一个门(4a，4b)，它根据所述内部时钟使能信号的状态而被使能以选通所述缓冲器的所述输出信号，产生所述内部时钟信号，所述门和所述的另一个门具有基本相同的公共门延迟时间。
11.根据权利要求1的同步型半导体存储器件，其特征在于，所述输入缓冲装置(30)包括一个电流镜象型差分放大器(PQ1，PQ2，NQ1，NQ2)，它将外加的信号(EXT)和参考电平(Vref)差动地放大后加到所述内部时钟产生装置(35)。
12.根据权利要求11的同步型半导体存储器件，其特征在于，所述电流镜象型差分放大器(PQ1，PQ2，NQ1，NQ2)还包括一个响应所述内部时钟使能信号的不激活而连接所述电流镜象型差分放大器的输出端和所述第二电源节点的元件(NT)。
CN97102029A 1996-01-17 1997-01-14 减少其输入缓冲电路所消耗的电流的同步型半导体存储器 Expired - Lifetime CN1113362C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP00578196A JP3986578B2 (ja) 1996-01-17 1996-01-17 同期型半導体記憶装置
JP005781/1996 1996-01-17
JP005781/96 1996-01-17

Publications (2)

Publication Number Publication Date
CN1162182A true CN1162182A (zh) 1997-10-15
CN1113362C CN1113362C (zh) 2003-07-02

Family

ID=11620661

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97102029A Expired - Lifetime CN1113362C (zh) 1996-01-17 1997-01-14 减少其输入缓冲电路所消耗的电流的同步型半导体存储器

Country Status (6)

Country Link
US (1) US5880998A (zh)
JP (1) JP3986578B2 (zh)
KR (1) KR100240539B1 (zh)
CN (1) CN1113362C (zh)
DE (1) DE19622398C2 (zh)
TW (1) TW353750B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100456386C (zh) * 2004-05-20 2009-01-28 富士通微电子株式会社 半导体存储器
CN1343987B (zh) * 2000-09-05 2010-05-05 三星电子株式会社 半导体存储器件及采用其的存储模块和***
CN101039155B (zh) * 2007-03-28 2011-06-08 北京中星微电子有限公司 控制通信接口的同步时钟的方法、装置及***

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0158762B1 (ko) * 1994-02-17 1998-12-01 세키자와 다다시 반도체 장치
DE69629598T2 (de) * 1996-09-26 2004-06-24 Mitsubishi Denki K.K. Synchron-halbleiterspeichervorrichtung
KR100230407B1 (ko) * 1997-02-17 1999-11-15 윤종용 반도체장치의 클럭 발생회로 및 클럭발생방법
USRE39579E1 (en) * 1997-04-04 2007-04-17 Renesas Technology Corp. Semiconductor integrated circuit device comprising RAM with command decode system and logic circuit integrated into a single chip and testing method of the RAM with command decode system
US6073223A (en) * 1997-07-21 2000-06-06 Hewlett-Packard Company Memory controller and method for intermittently activating and idling a clock signal for a synchronous memory
WO1999019876A1 (en) * 1997-10-10 1999-04-22 Rambus Incorporated Apparatus and method for device timing compensation
AU9798798A (en) * 1997-10-10 1999-05-03 Rambus Incorporated Power control system for synchronous memory device
JP4571959B2 (ja) * 1998-01-21 2010-10-27 富士通セミコンダクター株式会社 入力回路および該入力回路を有する半導体集積回路
US6154821A (en) * 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
US6198688B1 (en) * 1998-04-02 2001-03-06 Hyundai Electronics Industries, Co., Ltd. Interface for synchronous semiconductor memories
JPH11316617A (ja) * 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体回路装置
JPH11328957A (ja) * 1998-05-19 1999-11-30 Oki Micro Design:Kk 半導体記憶装置
JP3125749B2 (ja) * 1998-06-11 2001-01-22 日本電気株式会社 同期型半導体メモリ
KR100304282B1 (ko) * 1998-06-30 2001-11-02 박종섭 반도체 장치의 입력 버퍼
KR100295051B1 (ko) 1998-08-20 2001-07-12 윤종용 반도체메모리장치의입력버퍼및입력버퍼링방법
JP4034886B2 (ja) * 1998-10-13 2008-01-16 富士通株式会社 半導体装置
JP3699839B2 (ja) * 1998-11-30 2005-09-28 松下電器産業株式会社 半導体記憶装置
JP2000207381A (ja) * 1999-01-20 2000-07-28 Mitsubishi Electric Corp マイクロコンピュ―タのリセット装置
US6111796A (en) * 1999-03-01 2000-08-29 Motorola, Inc. Programmable delay control for sense amplifiers in a memory
KR100358121B1 (ko) 1999-05-13 2002-10-25 주식회사 하이닉스반도체 반도체장치의 신호 입력회로
KR100390242B1 (ko) 1999-06-29 2003-07-07 주식회사 하이닉스반도체 입력 버퍼
US6791370B1 (en) * 1999-07-16 2004-09-14 Micron Technology, Inc. Apparatus and method for adjusting clock skew
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
JP2001084762A (ja) * 1999-09-16 2001-03-30 Matsushita Electric Ind Co Ltd 半導体メモリ装置
US6205084B1 (en) * 1999-12-20 2001-03-20 Fujitsu Limited Burst mode flash memory
JP3674833B2 (ja) * 2000-02-16 2005-07-27 シャープ株式会社 同期型半導体記憶装置
US6628142B1 (en) * 2000-08-30 2003-09-30 Micron Technology, Inc. Enhanced protection for input buffers of low-voltage flash memories
US6675272B2 (en) 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
US8391039B2 (en) * 2001-04-24 2013-03-05 Rambus Inc. Memory module with termination component
US7155630B2 (en) * 2002-06-25 2006-12-26 Micron Technology, Inc. Method and unit for selectively enabling an input buffer based on an indication of a clock transition
KR100884586B1 (ko) * 2002-07-19 2009-02-19 주식회사 하이닉스반도체 클럭버퍼
KR100464034B1 (ko) 2002-07-19 2005-01-03 엘지전자 주식회사 클록 동기화 방법
KR100495916B1 (ko) 2002-11-20 2005-06-17 주식회사 하이닉스반도체 클럭인에이블 버퍼를 구비한 반도체 장치
KR100522424B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 동기식 반도체 메모리 소자
US7221613B2 (en) * 2004-05-26 2007-05-22 Freescale Semiconductor, Inc. Memory with serial input/output terminals for address and data and method therefor
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
US20060227626A1 (en) * 2005-04-11 2006-10-12 Hynix Semiconductor Inc. Input buffer circuit of semiconductor memory device
US7616521B2 (en) 2005-09-29 2009-11-10 Hynix Semiconductor, Inc. Semiconductor memory device selectively enabling address buffer according to data output
KR100780595B1 (ko) * 2005-09-29 2007-11-29 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 구동방법
KR100743633B1 (ko) * 2005-12-29 2007-07-27 주식회사 하이닉스반도체 반도체 메모리 장치의 명령어 디코딩 회로
KR100743634B1 (ko) * 2005-12-30 2007-07-27 주식회사 하이닉스반도체 반도체 메모리 장치의 명령어 디코딩 회로
KR100772689B1 (ko) * 2006-09-29 2007-11-02 주식회사 하이닉스반도체 스몰클럭버퍼를 포함하는 메모리장치.
CN101617371B (zh) 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
JP2009020953A (ja) * 2007-07-11 2009-01-29 Elpida Memory Inc 同期式半導体装置及びこれを有するデータ処理システム
JP5600235B2 (ja) * 2007-10-11 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置、およびアドレスラッチの高速化方法
JP5228468B2 (ja) * 2007-12-17 2013-07-03 富士通セミコンダクター株式会社 システム装置およびシステム装置の動作方法
KR100911201B1 (ko) * 2008-02-14 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 스트로브 클럭 버퍼 및 그제어 방법
US11508422B2 (en) * 2019-08-02 2022-11-22 Micron Technology, Inc. Methods for memory power management and memory devices and systems employing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0426989A (ja) * 1990-05-18 1992-01-30 Toshiba Corp ダイナミックメモリ装置
JP2605576B2 (ja) * 1993-04-02 1997-04-30 日本電気株式会社 同期型半導体メモリ
JP2836453B2 (ja) * 1993-08-26 1998-12-14 日本電気株式会社 半導体メモリの初段回路方式
US5559752A (en) * 1995-08-14 1996-09-24 Alliance Semiconductor Corporation Timing control circuit for synchronous static random access memory

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1343987B (zh) * 2000-09-05 2010-05-05 三星电子株式会社 半导体存储器件及采用其的存储模块和***
CN100456386C (zh) * 2004-05-20 2009-01-28 富士通微电子株式会社 半导体存储器
CN101039155B (zh) * 2007-03-28 2011-06-08 北京中星微电子有限公司 控制通信接口的同步时钟的方法、装置及***

Also Published As

Publication number Publication date
US5880998A (en) 1999-03-09
KR100240539B1 (ko) 2000-01-15
DE19622398A1 (de) 1997-07-24
CN1113362C (zh) 2003-07-02
KR970060219A (ko) 1997-08-12
TW353750B (en) 1999-03-01
JP3986578B2 (ja) 2007-10-03
DE19622398C2 (de) 1999-04-29
JPH09198875A (ja) 1997-07-31

Similar Documents

Publication Publication Date Title
CN1113362C (zh) 减少其输入缓冲电路所消耗的电流的同步型半导体存储器
CN1300801C (zh) 半导体存储装置中执行部分阵列自更新操作的***和方法
CN1204626C (zh) 用于与时钟信号的边缘同步地工作的半导体存储器件
CN1135566C (zh) 同步型半导体存储装置
CN1034373C (zh) 能预激励的升压电路器件和半导体存储器
CN1606095A (zh) 能调节数据输出驱动器的阻抗的半导体存储器件
CN1614716A (zh) 半导体存储器
CN1110818C (zh) 具有内电源电路的半导体集成电路器件
CN100340942C (zh) 半导体集成电路
CN1811986A (zh) 半导体存储元件的电源开关电路及其电源电压施加方法
CN1783341A (zh) 多端口半导体存储装置
CN1841561A (zh) 具有改进程序运作性能的闪存装置的页缓冲器及控制方法
CN1622462A (zh) 半导体器件
CN1848299A (zh) 非易失性半导体存储装置的基准电流生成电路
JP5543465B2 (ja) メモリ装置内の自動リセット（ｓｅｌｆｒｅｓｅｔ）クロックバッファ
JP5209083B2 (ja) 半導体装置
CN1822225A (zh) 半导体存储器件
CN1941196A (zh) 半导体存储装置
CN1043275C (zh) 半导体存储装置
CN1881468A (zh) 掉电模式期间保持数据的存储设备及其操作方法
CN1629981A (zh) 半导体集成电路
CN1734673A (zh) 修改存储器设备操作特征的方法及相关设备与***
CN1459796A (zh) 可在电源电压相异的两个***中使用的半导体装置
CN1664952A (zh) 集成电路
CN1269136C (zh) 同步半导体存储器设备及该设备的控制方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20030702

EXPY Termination of patent right or utility model