TW574689B - Semiconductor device - Google Patents

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TW574689B
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Tetsuichiro Ichiguchi
Tsutomu Nagasawa
Tadaaki Yamauchi
Zengcheng Tian
Makoto Suwa
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Mitsubishi Electric Corp
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Description

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發明所屬之拮術 本發明係關於半導體裝置，尤其是關於可在電源電壓互 異的2個糸統使用的半導體裝置。 先前技術
近年來’伴隨著通信資訊裝置的小型化及移動化的進 步’要求搭載於此等裝置上的LSI(Large Scale Integrated circuit :大型積體電路）具低消耗電力及低 電壓化。對LSI之其中一種之dram (Dynamic Random Access Memory)亦係如此，基於低電壓化的要求，不僅對 於習知TTL系介面，也產生對應於丨· 8v系介面之必要。 在TTL系介面中，如圖27所示，外部電源電壓vdd及輸出 用電源電壓VDDQ均為3.3V，輸入信號的VIH為2.0V以上， 輸入信號的VIL為0· 8V以下。另一方面，在1· 8V系介面 中’外部電源電壓VDD為2. 5V，輸出用電源電壓VDDQ為 1· 8V，輸入信號的VIH為1· 44V以上，輸入信號的VIL為 0· 36V以下。 習知之DRAM中，從外部電源電壓vdD(3· 3V或2. 5V)生成 内部電源電壓VDDP(2· 5V)，藉由將該内部電源電壓VDDP作 為驅動電壓的輸入初級反相器來判定輸入信號的邏輯位 準。 圖28為顯示習知DRAM之時脈緩衝器200之構成的電路方 塊圖。圖28中，時脈緩衝器20 0包括由内部電源電壓VDDP 驅動的反相器201、202及脈衝產生電路203。反相器201具 有指定的臨限電壓VTH(例如1 · 25V)，在時脈信號CLK的位
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準較VTH高的情況，輸出「L」位準的信號，在時脈信 ^::較㈣低的情況’輸出…位準的信號。“ 态201的輸出信號經反相器2〇2反轉後供入脈衝產生電路 ^ 3息脈衝產生電路2 〇 3係回應反相器2 0 2的輸出信號的上 升邊緣，僅於指定時間將信號ZCLKF設為「L」位準。 與内部時脈信號zclkf同步動作。
圖29為顯示習知])RAM之輸入緩衝器2〇5之構成的電路方 塊圖。圖29中，輸入緩衝器205包括藉由内部電源電壓 VDDP驅動的反相器2〇6、2〇7及延遲電路2〇8。反相器2〇6在 位址信號A0的位準較臨限電壓VTH高的情況，輸出「L」位 準的化號，在位址信號A〇的位準較臨限電壓VTH低的情 =，輸出「H」位準的信號。反相器2〇6的輸出信號經反相 器20 7反轉後供入延遲電路20 8。延遲電路2〇8係將反相器 20 7的輸出信號僅延遲指定時間，生成内部位址信號A〇,。 内部位址信號A0’係被供給DRAM的内部電路。
圖30為顯示習知DRAM之輸入保護電路211之構成的電路 方塊圖。圖30中，輸入保護電路211包括設於外部端子21q 與輸入緩衝器20 5之間的二極體212、213及電阻元件214。 二極體2 1 2係連接於節點N2 1 2與外部電源電位VDD的線路 間’ 一極體2 1 3係連接於接地電位(j N D的線路與節點n 2 1 2 間。節點N212連接於外部端子21〇，同時，還介由電阻元 件2 1 4與輸入緩衝器2 0 5之輸入節點n 2 0 5連接。 若將二極體212、213的各臨限電壓設為vth，在節點 N212的電位高於VDD + Vth時導通二極體212，而在節點N212
C:\2D-C0DE\92-01\91124496.ptd 574689 五、發明說明（3) 的電位低於-Vth時則導通二極體2 1 3。據此，即使在將突 波電壓供給外部端子210的情況，節點N212的電位仍被限 制在- Vth〜VDD + Vth的範圍内，DRAM的内部電路從突波電 壓受到保護。 圖31為顯示習知DRAM之輸出緩衝器220之構成的電路 圖 圖中’輸出緩衝器220包括p通道m〇S電晶體221、 2 2 2及N通道MOS電晶體223、224 °MOS電晶體221與223及 MOS電晶體222與224分別串聯連接於輸出用電源電位VDDQ 的線路與接地電位GND的線路間。MOS電晶體221、223的閘 極接收内部資料信號RDH，P通道MOS電晶體222的閘極接收 出現於MOS電晶體221、223間的節點的信號2〇11，N通道M〇s 電晶體224的閘極接收内部資料信號礼。從1^〇3電晶體222 、2 2 4間的郎點N 2 2 2輸出外部資料信號q。 一 在内部資料信號RDH、OL分別為rL」位準及「H」位準 的情況，MOS電晶體221、224導通，而同時M〇s電晶體 222、223成為非導通，外部資料信號Q成為「L」位準。在 内部資料信號RDH、OL分別為「h」位準及「L」位準的情 況，MOS電晶體222、223導通’而同時M〇s電晶體221、224 成為非導通’外部資料信號Q成為「Η」位準。 但是’習知DRAM卻存在如下的問題。也就是說，圖28 時脈緩衝器200中，由於係利用由内部電源電壓vDDp = 2.丨 驅動之1個反相器201，來進行ttl系公品4 士〆 ，ωτ /人个适订1 1L糸7丨面之時脈信號CLK 位準判定及1. 8V糸；丨面的時脈信號CLK的位準判定，因 而，要將反相裔201内含^ Φ Θ !§# ΛΑ p | q J电日日餸的尺寸設為最佳值車
574689 五 發明說明（4) 為困難’不僅時脈信號CLK的位準判定的正確性下降，同 時還造成反相器2 0 1之貫通電流的增加。反相器2 〇 1之貫通 電流在時脈信號CLK的振幅電壓較反相器2 〇 1的電源電壓 VDDP還小的l 8V系介面的情況，尤為增大。該情況在圖29 之輸入緩衝器2 〇 5中也同樣出現。 此外’在某種通信資訊裝置中，為了實現低消耗電力 化’於待機時將電源電壓設為〇 v。圖3 0之輸入保護電 路211中，若在電源電壓VDD為”的情況，將「H」位準供 :外部端子2 1 0，則從外部端子2丨〇介由二極體2丨2於電源 響位VDD的線路上流出電流，從而對系統全體產生不良影 此外，圖31之輸出緩衝器22〇中，若將p通道廳電晶體 22办電流驅動力設定為nL系介面（vddq = 3 3v)用，則於 、、六^；=二面（¥1)1^—18¥)時，造成？通道仙3電晶體222的電 ===〜=，若將p通細s電晶體222的電流 点p / 為 糸；丨面用，則於TTL·系介面時，反而造 成P通道MOS電晶體222的電流驅動力過大。 由此，本發明之目的在於， 個系統使用的半導體裝置。、 " “源電壓互異的2 驅動d::3 ^括、·第1模式，藉由第1電源電壓 號；及第2模式，;上第1严: 動，用以接收且古卜 電源電壓低的第2電源電壓驅 用以接收具有較第2電源電壓低的第2振幅電壓的第2 \\A312\2d· c〇de\92-01\91124496.ptd 第9頁 574689 五、發明說明（5) 信號》該半導體裝置中設有，第1邏輯電路，藉 式被活性化且與第2電源電壓相同位準的第i内9 、第壓 驅動，檢測第1信號位準是否較第丄臨限電壓 該檢測結果的位準的信冑；第2邏輯電路，藉^輸出= 被活性化且較第1内部電源電壓低的第2内部電源驅 動’檢測第2信號位準是否較第2臨限電壓高，^ 檢測結果的位…號：，、…….第i及第 1ΐ 第1&第2f 第心2邏 :為最佳值。 可第1及第2 T第1 A第2 =式，接收 ，出用電源 t設置有’ 幻及第 出至外部。 妾收第1及第 時輸出預先 CP型電晶體 輸出電1， I。據此， C:\2D-OODE\92-Ol\91124496.ptd 第10頁
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藉由於f1模式時將接地電壓供給第1之P型電晶體的閘 極’ ί第2模式時將負電壓供給第1之p型電晶體的閘極， 可於第1及第2模式之各模式，將第1之Ρ型電晶體的電流驅 動力設定為最佳值。 貫施方式 [實施形態1 ] 圖1為顯示本發明之實施形態i的帅01的整體結構的方 塊圖。圖1中’該DRAM1備有VDDP產生電路2、VDDI產生電 路3、輸入電路4、内部電路5、及輸出電路6，係藉由外部 供給的電源電位VDD(3· 3V或2· 5V)、輸出用電源電位 VDDQC3.3/V或1.8V)及接地電位GND(〇v)所驅動。該抑龍1在 ，用T T L系介面的記憶體系統予以使用的情況，電源電 壓VDD及輸出用電源電壓VdDq均為3·3ν，該DRAMi在採用 1 · 8V系介面的記憶體系統予以使用的情況，電源電壓vdd 及輸出用電源電壓VDDQ分別為2.5V及1.8V(參照圖27)。 VDDP產生電路2將外部電源電位VDD(33V)降壓，生成内 部電源電位VDDP(2· 5V)，供給輸入電路4及内部電路5。 VDDI產生電路3將内部電源電位VDDP(2.5V)降壓，生成内 部電源電位VDDI(1.8V)，供給輸入電路4。輸入電路4係藉 由内部電源電位VDDP、VDDI驅動，將外部供給的時脈信號 CLK、控制信號CNTO〜CNTi(i為〇以上的整數）、位址信 A0〜Am(m為0以上的整數）及資料信號D〇〜Dn(n為〇以上的 整數）傳輸至内部電路5。該DRAM1在採用TTL系介面的記憶 體系統予以使用的情況，各信號的V丨Η為2 · 〇v以上，各信
574689 五、發明說明（7) 號的VIL為〇· 8V以下。此外，該DRAM1在採用1· 8V系介面的 記憶體系統予以使用的情況，各信號的VIiI為1. 44V以上， 各信號的VIL為〇 · 3 6 V以下（參照圖2 7 )。 内部電路5係藉由内部電源電壓VDDP所驅動，與時脈信 號CLK同步動作。内部電路5包括配置為多行多列的多個記 憶單元。各記憶單元記憶1個信號。多個記憶單元被預先 以各n + 1個1組群組化。各記憶單元群被預先分配固有的位 址信號。 内部電路5係藉由控制信號CNTO〜CNTi所控制，於寫入
動作，將資料信號D0〜Dn寫入屬於對應位址信號A〇〜Am的 記憶單元群的n + i個記憶單元，於讀出動作時從屬於對應 ^址信號A0〜Am的記憶單元群的n+1個記憶單元讀出資& 信號Q0〜Qn供給輸出電路6。輸出電路6係藉由輸出用電源 電壓VDD所驅動，將來自内部電路5的讀出資料信號q〇〜Qn 輸出至外部。
以下，說明成為本發明之特徵之時脈緩衝器丨〇。圖2為 顯示圖1所示輸入電路4内含有的時脈緩衝器丨〇的結構的, 塊圖。圖2中’該時脈緩衝器j 〇包括反相器"、副ΰ j及脈衝產生電路15。NA〇閘12係藉由内部電源， = 斤驅動，接收時脈信號cu及控制信號Mu，輸 I ψ i ώ 。 如圖3所示，^肋閘12包括ρ通道M〇s電晶體2ι Μ Π Q Φ* β η η Λ _ 於内部電源電位VDDP的線路與輸出節點似間，、此等間極 道M0S雷曰舻μ 〇, η 电品體U、22及Μ U0S電曰曰體23、24 通道_電晶體21、22係並
574689 五、發明說明（8) 分別接收信號CLK、MLV。N通道MOS電晶體23、24係串聯連 接於輸出節點N21與接地電位GND的線路間，此等閘極分別 接收信號CLK、MLV。 該DRAM1在採用1 · 8V系介面的記憶體系統予以使用的情 況’信號MLV被設為「L」位準（0V)，該DRAM1在採用TTL系 介面的記憶體系統予以使用的情況，信號MLV被設為「η」 位準（VDDP = 2.5V)。信號MLV也可根據控制信號CNTO〜CNTi 而由内部電路5生成，也可檢測輸出用電源電壓VDDq後予 以生成，也可從外部直接輸入。
在信號^11^為「1」位準的情況，？通道^1〇3電晶體22導 通，而同時，N通道MOS電晶體24則為非導通，輸出信號0 12被固定於「H」位準（VDDP = 2.5V)。在信號MLV為「H」位 準的情況，P通道MOS電晶體22為非導通，而同時，N通道 Μ 0 S電晶體2 4導通，N A N D閘1 2係作為反相器對時脈信號c l K 動作。據此，NAND閘1 2的輸出信號0 1 2成為振幅電壓為 VDDP之與時脈信號CLK的反轉信號相同相位的時脈信號。 此外’在信號MLV為「Η」位準的情況，由於對於NAND閘1 2 的電源電壓VDDP為2.5V，而使時脈信號CLK的「Η」位準為 2· 0V以上，且使時脈信號的「L」位準為〇· 8V以下，因而 可較小地抑制NAND閘12的貫通電流。MOS電晶體21〜24的 尺寸，係設定為在信號MLV為「Η」位準的情況，可正確進 行時脈信號CLK的位準判定，且貫通電流也減小之狀態的 最佳值。對於時脈信號CLK的NAND閘12的臨限電壓如可設 定在1. 25V。
C:\2D-CODE\92-Ol\91124496.ptd 第13頁 574689
反相器11係由内部電源電壓VDD ][所驅動，用以生成信號 MLV的反轉信號011。如圖4所示，反相器丨丨包括p通道肋s 電晶體25及N通道MOS電晶體26。P通道MOS電晶體25係連接 於内部電源電位VDDI的線路與輸出節點N25之間，其閘極 接收信號MLV。N通道MOS電晶體26係連接於輸出節點N25與 接地電位GND的線路之間，其閘極接收信號MLV。在信號 MLV為「L」位準的情況，p通道M〇s電晶體25導通，而同 時，N通道MOS電晶體26則為非導通，信號011成為「H」 位準（VDDI = 1· 8V)。在信號MLV為rH」位準的情況，p通道 MOS電曰a體25為非導通，而同時，N通道M〇s電晶體導 通，信號011為「L」位準（GND = 0V)。由於信號Mu的振幅 電壓VDDP較反相器11的電源電壓ν_高，因而可較小地抑 制反相器11的貫通電流。 >NAND閘13係由内部電源電壓VDDI所驅動，用以接收時脈 信號CLK及反相器11的輪出信號0 j j，輸出信號必j 3。 NAND閘13與圖3所示NAND閘12相同，包括p通道M0S電晶體 21 22及N通道MOS電晶體23、24，只是取代内部電源電位 VDDP而接收内部電源電位VDDI，取代信號而接收信號 0 11。
在信號0 11為「H」位準的情況（信號MLV為「L」位準的 情況），NAND閘1 3係作為反相器對時脈信號CLK動作，传號 0 1 3成為振幅電壓為VDD丨之與時脈信號cu的反轉信號^目 同相位的時脈信號。此外，在信號0丨丨為「L」位準的情 況（信號MLV為「H」位準的情況），信號013被固定於
574689 五、發明說明（ίο) 「H」位準（VDDI = 1. 8V)。 在k號社¥為「L」位準的情況，由於對於NAND閘1 3的電
源電壓為VDDI = 1.8V，使時脈信號CLK的「H」位準為1.44V 以上，且使時脈信號的「L」位準為〇_ 36v以下，因而可將 NAND閘1 3的貫通電流抑制為較小。此外，在信號MLv為 「Η」位準的情況，則NAND閘1 3中並無貫通電流流過。 NAND閘13的MOS電晶體21〜24的尺寸，係設定為在信號MLV 為「L·」位準的情況，可正確進行時脈信號CLK的位準判 定，且貫通電流也減小之狀態的最佳值。對於時脈信號 CLK的NAND閘13的臨限電壓如可設定在〇. 9V。 NAND閘1 4係由内部電源電壓vdj)丨所驅動，用以接收 閘12、13的輸出信號0 12、0 13，及輸出信號0 14。NAND 閘14與圖3所示NAND閘12相同，包括p通道mos電晶體21、 22及N通道M0S電晶體23、24，只是取代内部電源電位VDDP 而接收内部電源電位VDDI，取代信號仉¥、Clk而接收信號 0 12 、 013 。 在信號MLV為「L·」位準（〇v)的情況，如圖5所示，NAND 閘12的輸出信號012被固定於「η」位準（vdDP = 2.5V)， NAND閘13的輸出信號0 13成為振幅電壓為VDDI = 1. 8v之與 時脈信號CLK的反轉信號大致相同相位的時脈信號。據 此’ NAND閘14係作為反相器對時脈信號0 13動作，NAND閘 14的輸出信號0 14成為振幅電壓為VDDI = 1. 8v之與時脈信 號CLK大致相同相位的時脈信號。 在信號MLV為「H」位準（VDDP = 2· 5V)的情況，如圖6所
\\A312\2d-code\92-01\91124496.ptd 第15頁 574689 五、發明說明（11) 示，上述NAND閘13的輸出信號0 13係被固定於「H 位準 (VDDI = 1.8V)，上述“0閘12的輸出信號012成為振幅電 壓為VDDP = 2. 5V之與時脈信號CLK的反轉信號大致相同相位 的時脈信號。據此，NAND閘14係作為反相器對時脈信號0 12動作，NA ND閘14的輸出、號014成為振幅電愿為❹卩I = 1. 8V之與時脈信號CLK大致相同相位的時脈信號。 MLV為「L」位準及「η」位準的任一情況，“肋閑14^^ 入信號4 12、0 13的振幅電壓VDDP、VDDI均高於“肋閘14 的驅動電壓VDDI，因而NAND閘14的貫通電流均很小即 可 〇 脈衝產生電路15回應NAND閘14的輸出時脈信號014的上 升邊緣，僅於指定時間使内部時脈信號ZCLKF為「L」位 準。也就是說，如圖7所示，脈衝產生電路15包括p通道 河〇8電晶體31〜34、1^通道肋3電晶體35〜38、讀閘39及证 遲電路40、41 通道MOS電晶體31係連接於内部電源電位 VDDP的線路與輸出節點N31間，Ν通道M〇s電晶體35、36係 串聯連接於輸出節點N31與接地電位GND的線路間。p通道 MOS電晶體32、33係串聯連接於内部電源電位VDDp的線路 與輸出節點N31間，P通道MOS電晶體34與P通道m〇S電晶體 33並聯連接，N通道M0S電晶體37、38係串聯連接於輸出 點N31與接地電位GND的線路間。 岫級的NAND閘1 4的輸出信號0 1 4係輸入n通道m〇s電晶體 35及P通道MOS電晶體33的閘極，同時還輸入延遲電路41。 延遲電路41係將信號0 14僅延遲指定時間T41，同時加以
574689 五、發明說明（12) 反轉後輸出信號041。信號041係輸入N通道M〇S電晶體36 及P通道MOS電晶體34的閘極。 NOR閘3 9係接收施加外部電源電壓VDd後僅在指定時間上 升至「Η」位準的電力導通重設信號P〇R，及作為脈衝產生 電路15之輸出信號之内部時脈信號ZCLKF，輪出信號0 39。NOR閘39的輸出信號0 39係輸入p通道M〇s電晶體32 通道MOS電晶體38的閘極，同時還輸入延遲電路4〇。延遲 電路40係將信號0 39僅延遲指定時間T40，同時加以反轉 後輸出信號040。信號040係輸入P通道M0S電晶體31 通道M0S電晶體37的閘極。 圖8為顯示圖7所示脈衝產生電路丨5的動作的時間流程 圖。在初期狀態，信號014成為rL」位準，M〇s 33、36導通，M0S電晶體34、35成為非導通。當在Βθ一护 刻電力導通重設信號P〇R僅再指定時間上升為「Η 〃可 時，NOR閘39的輸出信號039下降為「L」位準，此 道廳電晶體32導通，…奸通道_電晶體38成、^ 通，内部時脈信號ZCLKF上升為「H位準。 路40的輸出信號04〇上并A「H /、隹+此外，延遲電 曰體;Π U播0 〇升為H」準，此時P通道_電 曰曰體31成為非導通，同時Ν通道M〇s電晶體37導通 电 體rm014上升為「h」位準時，請侧電晶 體”導通，同時，p通道M〇s電晶體33成為非电日日士 脈4吕號ZCLKF下降為「了 你、、隹 . 内口P日守 「Η μ 為」準。此外，從信號0 14上弁在 Η」位準經過指定時間T41後延遲升為 下降為「L」位準，吐日本N、s、音1的輸出k琥041 」位旱此時N通道M0S電晶體36成為非導通，
574689 五、發明說明（13) 同時P通道MOS電晶體34導通。 門39 IS 3時脈UZCLKF下降為「L」位準時’ _ :體=:ΐ039上升為「H」位準，此時p通道電 :體3=非導通，同時，N通道_電晶體38導通。此 雷路上升為「H」位準經過指定時間T4G後延遲 5==信=4〇下降為「'」位準，此_通屬 :曰曰體3:導通，同時N通道M〇s電晶體 時脈信號ZCLKF上升為「H」位準。 F守、 於二^ 1日守脈^ #bZCLKF上升為「H」位準時，N0R閘39的 ，出U 039下降為「L」位準，經過指料間⑽後延遲 電路40的輸出信號04〇上升為「H」位準。以下相同，内 部時脈信號ZCLKF係於每次時脈信號cu上升為「H」位準 時僅在指定時間下降為「L」位準。咖與内部時脈信號 ZCLKF同步動作。 本貫施形態1中，由於分別設置，於m系介面的情況判 定時脈信號CLK的位準的“〇閘12，及於18V系介面的情 況判定時脈信號CLK的位準的NAND閘，因此kNAND閘12、 13各自中，可容易將m〇s電晶體21〜24的尺寸設定在最佳 值。藉此，可正確進行輸入時脈信號CLK之位準判定，且 可將N A N D閘1 2、1 3之貫通電流抑制在最小。 此外，藉由通過内部電源電壓VDDI驅動的NAND閘14來選 擇N A N D閘1 2、1 3的輸出信號0 1 2、0 1 3中任一信號。據 此’因輸入信號0 12、0 13的振幅電壓VDDP、VDDI均高於 N A N D閘1 4的電源電壓v D D I，因而，也可減小n a N D閘1 4之貫
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五、發明說明（14) 通電流。 又，本實施形態1中，雖設置VDDI產生電路3，但是也可 去除VDDI產生電路3而代之以使用VDDq，該情況，可進一 步獲付結構的間早化及配置面積的縮小化。 圖9為顯示實施形態1的變化例的電路方塊圖。圖9中， 該DRAM與圖1之DRAM1之差異點為，由仰^產生電路42來 替VDDI產生電路3，以及追加p通道M〇s電晶體43。丨產 生電路42係在信號EN被驅動為活性化位準之「η」位準的 情況也隨之活性化，使内部電源電位VDDp下降生成内部雷 源電位VDDI。P通道MOS電晶體43係連接於内部電源電^ VDDP的線路L1與内部電源電位VDDI的線路L2間，i閘極 收信號EN。信號EN係在TTL系介面的情況為rL」^準，而 在1 · 8 V系介面的情況為「η」位準的信號。 在信號ΕΝ為活性化位準之「η」位準的情況，VDDI產生 電路42被活性化，同時，p通道M〇s電晶體43成為非導通， VDDP產生電路2及VDDI產生電路42分別輸出内部電源電位 VDDP、VDDI。在信號EN為非活性化位準之rL」位準的情 況，VDDI產生電路42被非活性化，同時，p通道M〇s電晶體 43導通，將内部電源電位VDDp供給線路以，同時，介:p 通道MOS電晶體43還供給線路L2。該情況，則成為 VDDP = VDDI = 2· 5V，圖2所示之反相器π &NAND閘13、14的 反應速度增快，内部時脈信號ZCLKF的對外部時脈信號cu 的延遲時間變短，而DR AM的存取速度變快。 [實施形態2 ]
574689 五、發明說明（15) 圖10為顯示本發明之實施形態2的DRAM的輸入緩衝器5〇 的結構的電路方塊圖。該輸入缓衝器5 0係含於圖1所示之 輸入電路4，分別對應於控制信號CNTO〜CNTi、位址信號 AO :Am及資料信號D〇〜Dn而設。圖1〇顯示位址信號a〇之輪 入緩衝器50。圖1〇中，該輸入緩衝器5〇包括反相器51、 52、NOR閘53、54、位準變換電路55、NAND閘56、m用延 遲電路57、1· 8V用延遲電路58及開關59。此等中，N〇R閘 54係藉由内部電源電壓所驅動，位準變換電路π係藉 由内部電源電壓VDDI、VDDP所驅動，其他之電路51〜53、曰 56〜59係藉由内部電源電壓VDDp所驅動。 位址信號A0係輸入NOR閘53、54之一側的輸入節點。信 號MLV係介由反相器51輸入N〇R閘53之另一側的輸入節點°， 同日守’輸入N 0 R閘5 4之另一側的輸入節點。 如圖11所示，該NOR閘53包括P通道M0S電晶體61、62&n 通道M0S電晶體63、64。P通道m〇S電晶體61、62係連接於 内部電源電位VDDP的線路與輸出節點N62間，此等閘極分 別接收信號0 51、AO ° N通道M0S電晶體63、64係並聯連力接 於輸出節點N62與接地電位GND的線路間，此等閘極分 收信號A0、0 51。 & 在信號0 51為「H」位準的情況（信號MLV為rL」位 情況），P通道M0S電晶體61成為非導通，同時，N通道 電晶體64則導通，NOR閘5 3的輸出信號0 5 3固定於r L」位 準（0V)。在信號051為「L」位準的情況（信號「」H立 位準的情況），P通道M0S電晶體61導通，而同時，N通道」
574689 五、發明說明（16) MOS電晶體64成為非導通，n〇R閘53係作為反相器對位址 信號A0動作。據此，NOR閘53的輸出信號0 53成為具有振 幅電壓為VDDP之與位址信號A0的反轉信號相同相位的信 號。 在信號MLV為「H」位準的情況，由於對於NOR閘53的電 源電壓為VDDP為2.5V，使位址信號A0的「H」位準為2.0V 以上’且「L」位準為〇.8V以下，因而可將NOR閘53的貫通 電流抑制為較小。此外，在信號儿乂為「L」位準的情況， NOR閘53中並無貫通電流流過。N〇R閘53的肋3電晶體61〜 64的尺寸，係設定為在信號MLV為r η」位準的情況，可正 確進行位址信號A 0的位準判定，且貫通電流也減小之狀態 的最佳值。對於位址信號A0的⑽!^閘53的臨限電壓如可設 定在1· 25V。信號$ 53介由反相器52輸入NAND閘56的另一 側節點。 NOR閘54與圖11所示NOR閘53相同，包括P通道M0S電晶體 61、62及N通道M0S電晶體63、64，只是取代信號0 51而接 收信號MLV，取代内部電源電位VDDP而接收内部電源電位 VDDI。在信號MLV為「L」位準的情況，NOR閘54係作為反 相器對位址信號A0動作。據此，NOR閘54的輸出信號0 54 成為具有振幅電壓為VDDI之與位址信號A0之反轉信號大致 相同相位的信號。在信號MLV為「Η」位準的情況，NOR閘 54的輸出信號0 54被固定於「L」位準。
在信號MLV為「L」位準的情況，由於對於n〇r閘54的電 源電壓為VDDI為1.8V ’使位址信號A0的「H」位準為1.44V
WA312\2d-code\92-01\91124496.ptd 第21頁 574689 五、發明說明（17) 以上:且厂L」位準為0.36V以下，因而可將nor閘54的貫 通電流抑制為較小。此外，在信號MLV為「Η」位準的情 況，NOR閘54中並無貫通電流流過。N〇R閘54的仙5電晶體 6 1〜6 4的尺寸，係設定為在信號紅v為「[」位準的情況， 可^確進行位址信號4〇的位準判定，且貫通電流也減小之 狀態的最佳值。對於位址信號A(U〇N〇I^354的臨限電壓如 可a又疋在〇 · 9 V。信號0 5 4係供給位準變換電路5 5。 位準變換電路55係將信號0 54的振幅電壓從VDDI變換為 VDDP :同時，使信號054反轉。也就是說，如圖12所示， 位準變換電路55包括Ρ通道m〇S電晶體65、66、Ν通道M0S電 晶體6 7、68及反相器69通道M〇s電晶體65、66係連接於 内部電源電位VDDP的線路與輸出節點N65、N66間，此等閘 極分別連接於節點N66、N65。N通道M0S電晶體67、68係串 聯連接於輸出節點N65、N66與接地電位GND的線路間。前 級的NOR閘54的輸出信號0 54係直接輸入N通道M〇s電晶體 67的問極’同時，介由反相器69輸入ν通道M〇s電晶體68的 ，極。反相器69係藉由内部電源電壓VDD丨所驅動。出現於 節點N65的信號則成為位準變換電路55的輸出信號必55。 在信號054為「H」位準（VDDI = 1.8V)的情況，N通道M〇s 電晶體67及P通道M0S電晶體66導通，同時，N通道M0S電晶 體68及P通道M0S電晶體65成為非導通，信號0 55成為 「L」位準（GND = 0V)。在信號054為「[」位準的情況 (GND = 0V)，N通道M0S電晶體67及P通道M0S電晶體66成為非 導通，而同時，^通道肋8電晶體68及？通道肋8電晶體65導
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信號055被輸 通，#號055成為「Η」位準（vdDP = 2.5V) 入NAND閘56的另一輸入節點。 由於反相器52的輸出信號052的振幅電壓及位準變換電 路55的輸出信號055的振幅電壓，均與NAND閘“的電源電 壓VDDP相同，因而可將“肋閉56的貫通電流抑制為較小。 NAND閘56的輸出信號056係供給Tu用延遲電路”及丨 用延遲電路58。 ·
TTL用延遲電路57係將信號0 56延遲指定時間T57後供给 開關59的一轉換端子59a。丨· 8V用延遲電路58係將信號必 56延遲指定時間T58(T58<T57)後供給開關59的另一轉換 端子59b。使TTL用延遲電路57之延遲時間T5 遲電路58之延遲時間Τ58還大，係為了用以補償位準^ 電路55的延遲時間Τ55與反相器52的延遲時間τ52的差 Τ55-Τ52。據此，延遲電路57、58之延遲時間τ57、τ58係 設定為滿足數式Τ55 + Τ58 = Τ52 + Τ57的條件。 開關59係藉由信號MLV所控制。在信號MLV為「L」位準 的情況，開關59的端子59b、59c間導通，18V用延遲電路 「之輸出^唬成為内部位址信號A〇，。而在信號MLV為
」位準的情況，開關59的端子59a、59c間導通，TTL用 延遲，路57之輸出信號成為内部位址信號^，。 ^著，說明該輸入緩衝電路5〇的動作。該DRAM在採用 系介面的記憶體系統予以使用的情況，信號腸成為 」位準（0V)。該情況，如圖13所示，反相器52的輸出 u k 0 52被固定於「H」位準（VDDP = 2· 5V)，NAND閘56係作
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為反相器對位準變換電路55的輸出信號055動作。， NOR閘54係作為反相器對信號A〇動作，開關59的端子、 5 9c間導通。據此，位址信號A0係藉由N〇R閘54、位 電路55、NAND閘56、1.8V用延遲電路58及開關59 =反 轉後成為内部位址信號A〇，。
該DRAM在採用TTL系介面的記憶體系統予以使用的情 況二信號MLV成為「H」位準（VDDP = 25V)。該情況如^14 所不，NOR閘54的輸出信號0 54被固定於「[」位準（〇v)， 位準變換電路55的輸出信號0 55則被固定於「η」位準 (VDDP = 2.5V)。又，N0R閘53係作為反相器對信號Α〇動作， NAND閘56係作為反相器對反相器52的輸出信號052動作， 開關59的端子59a、59c間導通。據此，位址信號Α〇係藉由 NOR閘53、反相器52、NAND閘56、TTL用延遲電路57及開關 5 9延遲及反轉後成為内部位址信號a 〇，。
本實施形態2中，由於分別設置，於TTL系介面的情況判 定輸入信號（例如A0)的位準的N〇R閘53、及於1. 8V系介面 的情況判定輸入信號A0的位準的n〇r閘54，因此於N0R閘 53、54各自中，可容易將M〇s電晶體61〜64的尺寸設定在 最佳值。藉此，可正確進行輸入信號A〇之位準判定，且可 將NOR閘53、54之貫通電流抑制在最小。 此外’藉由位準變換電路55將N〇R閘54的輸出信號0 54 的振幅電壓從VDDI轉換為VDDP，藉由通過内部電源電壓 VDDP驅動的NAND閘56來選擇反相器52的輸出信號$ 52及位 準變換電路55的輸出信號0 55中任一信號，因而，也可減
WA312\2d-code\92-01\91124496.ptd 第24頁 574689 五、發明說明（20) 小NAND閘56之貫通電流。 又，在TTL系介面的情況，通過由TTl用 圓間56的輸出信號0 56延遲後，生成 將 Μ’，及在UV系介面的情況，由uv用延遲止= NAND閘56的輪出信號056延遲後，生成内部位號將 ^ ^ ^ ^ « ^55 ^ ^ ^ ^55 ==:_T52。據此，無論是TTL系介面還 疋1.8V糸"面均可將從輪入外部位址信 址信號A0’為止的時間固定。 秭出内4位 [實施形態3 ] 圖15為顯示本發明之實施形態3的⑽越的輸入保護電路 71的結構的電路圖。輸入保護電路7丨係對應於各外部端子 70而設，是用以從供給外部端子7〇的突波電壓保護輸入緩 衝器50等的内部電路者。圖15中，顯示對應於位址信號八〇 輸入用的外部端子7 〇而設的輸入保護電路7 j。 圖15中’該輸入保護電路71包括、二極體72、73及電阻 兀件74。二極體73、72係串聯連接於接地電位GND的線路 與輸出用電源電位VDDQ的線路間。二極體73、72之間的節 點N72連接於外部端子7〇，同時，介由電阻元件74連接於 輸入緩衝器5 0的輸入節點5 〇 a。 若將二極體72、73的臨限電壓設為〇· 6V，當節點N72的 電位咼於VDDQ + 0· 6V時，則二極體72導通，而當節點N72 的電位低於GND — 0· 6V時，則二極體了3導通。 由於’在TTL 系介面中，為vddq=3.3V、VIHmin = 2V、
\\A312\2d-code\92-01\91124496.ptd 574689 五、發明說明（21) = max —0· 8V 而 18V 系介面中，為 VDDq = j · 8 v、 t t、給外部端子70的條件下，二極體72、73不會導 、二而I:號A0係介由電阻元件”供給輸入緩衝器5〇。 Ρ 電壓供給外部端子7G的情況，#節點N72的電 ^ +〇· 6V時，則二極體72導通，而當節點N72的 ^位低=^〇·6ν時，則二極體73導通，又，藉由電阻元件
阻止突波電壓。據此，節點Ν72的電位被限制於-〇· 6V
〜VDDj +〇· 6V的範圍，可防止輸入緩衝器5〇受到突波電壓 的破壞。 此外，由於將二極體72的陰極係連接於輸入用電源電位 VDDQ的線路，即使在系統待機時電源電壓vdd成為〇v的情 况將Η」位準供給外部端子7 〇，也不會於二極體7 2流過 漏電流，也不會因該漏電流對系統產生不良影響。
圖1 6為顯示圖1 5所示輸入保護電路7丨的實際結構的剖面 圖。圖16中，Ρ型矽基板8〇的表面形成有Ν型井81、ρ型井 82及Ν型井83 型井81的表面形成有Ν+型擴散層84及Ρ+型 擴散層85。Ν+型擴散層84係連接於輸出用電源電位VDDq的 線路，P+型擴散層85係連接於外部端子7〇。P+型擴散層 85、N型井81及N+型擴散層84構成二極體72。 P型井82的表面形成有p型擴散層86及N+型擴散層87、 88，在N+型擴散層87、88之間，P型井82的表面上介由閘 極氧化膜89形成閘極90。P+型擴散層86、N+型擴散層87及 閘極9 0均與接地電位G N D的線路連接，N+型擴散層8 8係連
574689 五、發明說明（22) 接於外部端子7〇。妒型擴散芦 極90構成N通道m〇s電晶許，=λτ、、8、閘極氧化膜89及閘 體73。 通道M0S電晶體又構成二極 N型井83的表面，形成有p+ P+型擴散層91的一端邙盥外Αβ擴政層91及妒型擴散層92。 輸入緩衝器5〇L 子7°連接，其另-端部與 擴散層92係連接於輸出用m91構成電阻元件74 W型 層84、92被施加輸出用電=:，的線路。N+型擴散 的PN接面伴括為符二電位V_，將N型井81、83内 壓施加於外部端子70的停件下要疋在未將突波電 N^81 ^33 漏電。 於輸出用電源電位VDDQ的線路 圖17為顯示實施形態3的變化例的剖面圖 輸入保護電路71，肖圖16之輸入保護電路 ：： 去除N型井83，而於p刑共”的志品二、λτ+ 左共點 馬 刑料請μΛ 井 表面形成Ν型擴散層93及Ρ 型擴政層94。r型擴散層93的一端部係與外部端子 接，其另一端部係與輸入緩衝器5〇連接。N+型擴 3 成電阻元件74。？+型擴散層94係連接於接地電·/的線籌 路。該變化例中，Ρ+型擴散層93與ρ型井82常時性成為反 偏向狀態’因而電阻元件74不會產生漏電。 [實施形態4] 圖18為顯示本發明之實施形態4的卯龍的輪出緩衝器1〇〇 的結構的電路圖。輸出緩衝器100係含於圖1所示之輸出電 路6，分別對應於資料信號Q0〜Qn。圖18中，該輸出~緩衝 m 第27頁 574689 五、發明說明（23) 器1 〇〇包括P通道MOS電晶體1 01〜1 1 7、N通道MOS電晶體 118、119、OR 閘 120、NAND 閘 121 〜123、NOR 閘124 及反相 器125〜129。P通道M0S電晶體101〜1〇3構成充電泵電路 130，P通道M0S電晶體113〜115構成充電泵電路131。 P通道M0S電晶體117係連接於輸出用電源電位VDDQ的線 路與輸出節點N117間，其閘極接收信號Z0H。N通道M0S電 晶體1 1 9係連接於輸出節點N11 7與接地電位GND的線路間， 其閘極接收信號0L。P通道M0S電晶體11 6係連接於輸出用 電源電位VDDQ的線路與Ρ通道M0S電晶體117之閘極間，而 其閘極係接收信號RDH。Ν通道M0S電晶體11 8係連接於ρ通 道M0S電晶體11 7的閘極與輸出節點Ν1 08間，其閘極接收信 號RDH。出現於M0S電晶體116、118之間的節點的信號則成 為信號Ζ0Η。 TTL 系介面的情況（MLV = VDDP、VDDQ = 3· 3V)，則節點Ν108 來到接地電位GND。關於將節點N1 08的電位定於接地電位 GND的方法將於後續作詳述。信號RDH、0L分別為「H」位 準及「L」位準的情況，M0S電晶體11 7、11 8導通，而同 時，M0S電晶體11 6、11 9成為非導通，讀出資料信號Q達到 「Η」位準。信號RDH、0L分別為「L」位準及「Η」位準的 情況，M0S電晶體116、119導通，同時M0S電晶體117、118 成為非導通，讀出資料信號Q來到「L」位準。 1. 8V系介面的情況（MLV = 0V、VDDQ = 1· 8V)，則節點Ν108 來到負電位VBB。關於將節點N108的電位定於負電位VBB的 方法將於後續作詳述。1. 8V系介面的情況，將節點Ν 1 08定
WA312\2d-code\92-01\91124496.ptd 第28頁 574689 五、發明說明（24) 於負電位VBB之原因，是因為在丨.8V系介面中為了使仰㈧ 成為1.8V，若將節點^08設於接地電位GND則會造成p通道 MOS電晶體117的電流驅動力不足。p通道M〇s電晶體117的 尺寸及負電位VBB的位準設定，係在可使vj)DQ = 3.3V、 Z0H4ND的情況的p通道M0S電晶體ln的電流驅動力、與 VDDQ-1 · 8V、ZOH = VBB的情況的P通道MOS電晶體1 Π的電流 驅動力一致的條件下進行。 再者，說明將節點N1 08的電位選擇性地設定於接地電位 GND及負電位VBB中任一電位的方法。圖丨8中，〇R閘丨2〇接 收信號MLV、SLOW，輸出信號MLV，。信號SLOW係為於以較 低速率輸出資料信號Q的低速通過速率時被設為「Η」位準 的信號。NOR閘124接收信號MLV，、ZRDH，其輸出信號係介 由反相裔125〜127連接於P通道M0S電晶體110的源極及汲 極。P通道M0S電晶體11〇的閘極連接於節點N1〇8。p通道 M0S電晶體11〇構成電容㈡。信號ZRDH係為信號RDH的互補 信號。 P通道M0S電晶體111係連接於接地電位的線路及節點 N1 08間’其閘極連接於節點N1 〇8。p通道M〇s電晶體丨丨2係 連接於節點N108及接地電位GNI)的線路間，其閘極連接於 接地電位GND的線路。p通道M〇s電晶體丨丨1、丨12之各個， 係由二極體所構成。若節點N108的電位較Vth(Vth為P通道 M0S電晶體的臨限電壓）還要增高，則p通道M〇s電晶體112 導通。若節點N108的電位低於— vth時，則p通道M〇s電晶體 ill導通。據此，節點N108的電位係限制在_¥讣〜vth的範
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P通道MOS電晶體i〇9係連接於接地電位GND的線路及節點 N108間。NAND閘122接收反相器125的輸出信號0 125與信 號DPRE，其輸出信號0122被輸入p通道M〇s電晶體1〇4的源 極及汲極。P通道M0S電晶體1〇4的閘極連接於p通道M〇s電 晶體109的閘極（節點N1〇2)。p通道M0S電晶體1〇4構成電容 C2。信號DPRE係為回應讀出指令READ(輸出命令信號）從 「L」位準上升為r η」位準的信號。
Ρ通道M0S電晶體1 〇5〜1 〇7係串聯連接於接地電位(jnd的 線路與節點Ν1 02間。Ρ通道M0S電晶體105〜107的閘極分別 連接於Ρ通道M0S電晶體1〇5〜1〇7的汲極。Ρ通道M0S電晶體 108係連接於節點Ν1〇2與接地電位GND的線路間，其閘極與 接地電位GND的線路連接。ρ通道M〇s電晶體1〇5〜;1〇8分別 構成二極體。當節點Ni〇2的電位高於vth時，P通道M0S電 晶體108導通。當節點^〇2的電位低於-3Vth時，p通道M〇s 電晶體105〜107導通。據此，節點N1 〇2的電位被限於 -3Vth〜Vth的範圍。
信號MLV或SLOW為「H」位準的情況，〇R閘120的輸出信 號MLV成為「Η」位準。該情況，反相器J 2 5的輸出信號必 125被固定於「H」位準，n AND閘1 2 2作為反相器對信號 DPRf動作。信號DPRE為「L」位準的期間，ΝΑ〇閘122的輪 出信號0122被設為「η」位準（VDDP)，電容(^被充電為 VDDP — Vth。當信號dpre從「L」位準上升為「H」位準， NAND閘122的輸出信號0 122則從「η」位準下降為rL」位
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準，藉由電容耦合，節點Nl〇2的電位降壓至2vth — vDDp， P通道MGS電晶體！ 〇9導通，節點N1Q8的電位成為接地電位 信號MLV、、SL0W均為「L」位準的情況，卯間12〇的輸出 信號MLV成為「L」位準。信號ZRDH為「H」位準的期間， 如上述，信號DPRE為「L」位準的期間，電容⑴皮充電為 VDDP—Vth，當信號DPRE上升為「H」位準，則p通道m〇s電 晶體109導通，節點N108的電位成為接地電位gnd。信號 ZRDH、DPRE為「H」位準的期間，NAND閘122的輸出信號必 122成為「L」位準（〇v)，電容(：4被充電為—Vth，同時反相 器127的輸出信號0127成為「η」位準（vddp)，電容㈡被 充電為VDDP -Vth。接著，當信號2〇11下降為「L」位準 時，NAND閘122的輸出信號0 122上升為「η」位準 (VDDP)，節點N102 的電位上升為3Vth( <VDDp +vth)，貝iJp 通道MOS電晶體109成為非導通，反相器127的輸出信號必 127下降為「L」位準，節點ni〇8的電位成為—Vth(>Vth — VDDP)。 a充電泵電路130係為於信號MLV’成為「Η」位準的期間從 節點Ν1 02排出正電荷將節點ν 1〇2的電位保持於—3Vth者。 也就是說，NAND閘121接收信號MLV，、SUSCLK，其輸出信 號0 121係供給P通道M0S電晶體1〇ι的源極及汲極'。p通^ M0S電晶體1〇1的閘極（節點N1〇1)，介由p通道M〇s電晶體 1〇2連接於節點N102，同時，介由p通道M0S電晶體1〇3連接 於接地電位GND的線路。p通道M0S電晶體1〇2的閘極連接於
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574689 五、發明說明（27)
:，N1 01 ’ P通道MOS電晶體1 〇3的閘極連接於接地電位GND $線路。P通道M0S電晶體101構成電容^呌通道M〇s電晶 體1 0 2、1 0 3分別構成二極體。 f仏唬MLV為「H」位準的情況，ΝΑ〇閘121作為反相器 對％脈信號SUSCLK動作。當NAND閘丨2丨的輸出信號0丨21從 Η」位準下降為「l」位準時，從節點旧〇2介由p通道議 ，晶體102，於節點N101流入正電荷。當以〇閘121的輸出 ^號0 1 2、1攸L」>(立準上升為「η」位準時，從節點N i 〇 1 )丨由P通道MOS電晶體1()3，於接地電位GN])的線路流出正電 荷。據此，當信號0121從rH」位準下降為「L」位準 時，卽點N102的電位下降。在信號MLV，為「[」位準的情 況，NAND閘121的輸出信號0 121被固定於「H」位準，充 電泵電路130不動作。 充電泵電路131係為於信號MLV，、ZRDH均為「L」位準的 期間從節點N108排出正電荷，將節點^〇8的電位保持於一 vth者。也就是說，NAND閘123接收時脈信號susclk及反相 器126的輸出信號0126，其輸出信號係介由反相器128、 129連接於P通道m〇s電晶體1丨3的源極及汲極。p通道M〇s電 晶體113的閘極（節點N113)，介由p通道M〇s電晶體114連接 於節點N108，同時，介由p通道M〇s電晶體115連接於接地 電位GND的線路。p通道M〇s電晶體丨14的閘極連接於節點 N113，P通道MOS電晶體115的閘極連接於接地電位GND的線 路。P通道MOS電晶體113構成電容以，p通道M〇s電晶體 11 4、11 5分別構成二極體。
574689 五、發明說明（28) 在信號MLV’ 、ZRDH為「L」位準的情況，反相器126的輸 出信號0 126被固定於「H」位準，NAND閘123作為反相器 對時脈信號SUSCLK動作。當反相器129的輸出信號0129從 Η」位準下降為「L」位準時，從節點^〇8介由p通道M〇s 電晶體11 4，於節點N11 3流入正電荷。當信號$丨2 9從 L」位準上升為「H」位準時，從節點N113介由p通道M〇s 電晶體11 5，於接地電位G N D的線路流入正電荷。據此，當 仏就0 1 2 9從「Η」位準下降為「L」位準時，節點N丨〇 8的 電位下降。在信號MLV，為「H」位準的情況，信號0129被 固定於「H」位準，充電泵電路131不動作。 再者’說明該輸出緩衝器100的動作。TTL系介面的情況 (MLV = VDDP)，OR閘120的輸出信號MLV，成為ΓΗ」位準，反 相器125、127的輸出信號0125、0127被固定於rH」位 準，同時，反相器126的輸出信號0 126被固定於「L」位 準。據此，電谷C3、C4不會被驅動，充電泵電路Hi不動 作。 圖19中，若在某一時刻t〇，與時脈信號CLK同步輸入讀 出指令READ，則信號DPRE從「L」位準上升至rH」位準、， NAND閘122的輸出信號4122從「Η」位準下降為r」L」位 準，節點N102降壓至-3Vth。節點N102的電位藉由漏^、、六 ^漸上升。從讀出指令READ輸入開始經過指定時間後生;1成 時脈信號SUSCLK。時脈信號SUSCLK經由NAND閘121反轉後 成為信號0 1 2 1。當信號0 } 2 1從「Η」位準下降為「L」位 準時，節點N1 01的電位下降，節點N1〇2的電位降壓至」
第33頁 574689 五、發明說明（29) 持節點N1 08在接地電晶體109成為導通狀態，保 Μ ^ Ϊ iMSLLV〇W ί ^ ΗΓ； ^ t l ^ I ^ mu ^ GND。攄肤，^ 1 / 旱即點N1 〇8保持在接地電位 變慢，從而者現.了 A介面的情況，資料信號Q的輸出速度 又r又仗而貝現了低速通過速率模式。 「h W nd間121的輪出信號必121固定於 Η」位準，充電泵電路13〇不動作。 出工2二:AD右ΐ某一時刻t〇，與時脈信號CLK同步輸入讀 出才曰^READ，則信號DPRE#「L」位準上
NmAND!1226^^ 導、甬即,1:2降壓至—3Vth。藉此，p通道M〇s電晶體109 ¥、’卽點N1 08為接地電位gnd。 ，，，於時刻tl，當内部資料信號2_從「H」位準下 二"々位準時’反相器125、127的輸出信號0125、0 127攸Η」位準下降為「L」位準，同時，反相器 出信號0m從「L」位準上升至「H」位準。藉此，節 N1〇j的電位被升壓IMh，P通道MOS電晶體1 09成為非導通 狀悲\同呀，節點N1〇8的電位被降壓至_vth。此外，N錢〇 閘1 23系作為反相器對時脈信號SUSCLK動作。從讀出指令 READ輸入開始經過指定時間後生成時脈信號SUSCLK。時脈 1號SUSCLK經由NAND閘123及反相器128、129反轉後成為 乜號0 1 2 9。當每次信號0丨2 9從「Η」位準下降為「L」位
\\A312\2d-code\92-01\91124496.ptd 第34頁 574689 五、發明說明（30) 準時，節點N11 3的電位下降，節點N1 0 8的電位保持在 -Vth。 本實施形態4中，在TTL系介面的情況，係將接地電位 GND供給P通道MOS電晶體117的閘極，以使P通道M0S電晶體 11 7導通’在1 · 8 V糸介面的情況，係將負電位v b B供給p通 道MOS電晶體117的閘極，以使p通道MOS電晶體117導通。 據此，藉由適宜設定P通道MOS電晶體117的尺寸及負電位 VBB，即可於TTL系介面及1· 8V系介面之各自中，將p通道 MOS電晶體11 7的電流驅動力設定在最佳值。 [實施形態5] 圖21為顯示本發明之實施形態5的DRAM的輸出緩衝器的 要部的電路圖。參照圖2 1，該輸出緩衝器與圖丨8之輸出緩 衝器的差異點’為由充電泵電路132來替換充電泵電路13〇 及131中至少一個充電泵電路部分。圖21中，顯示由充電 泵電路132取代充電泵電路130的情況。 充電泵電路132係為於充電泵電路130再追加p通道m〇s電 晶體1 33〜1 36及反相器1 37者。前級之NAND閘1 21的輸出信 號0 1 2 1，係介由反相器1 37輸入P通道MOS電晶體1 〇 1的源 極及汲極，同時，輸入P通道MOS電晶體1 33的源極及汲 極。P通道MOS電晶體133的閘極（節點N1 33)連接於P通道 MOS電晶體103的閘極。P通道MOS電晶體133構成電容C5。 P通道MOS電晶體134、135係串聯連接於接地電位GND的 線路與節點N1 33間，P通道MOS電晶體136係連接於節點 N1 33與接地電位GND的線路間。P通道μOS電晶體134〜136
\\A312\2d-code\92-01\91124496.ptd 第35頁 574689 五、發明說明（31) 的閘極分別連接於P通道MOS電晶體134〜136的汲極。P通 道MOS電晶體134〜136分別構成二極體。當節點N133的電 位高於vth時，p通道M0S電晶體136導通，當節點^33的電 位低於-2Vth時，p通道m〇S電晶體1 34、135導通。據此， 節點N137的電位被限於—2Vth〜Vth的範圍。 當信號0 1 2 1從「L」位準上升為r η」位準時，節點 Nj33的電位升壓為Vth，ρ通道M〇s電晶體1〇3成為非導通狀 態’同時’節點N1 01的電位降壓，從節點N1〇2介由p通道 MOS電晶體102，於節點N101流入正電荷。當信號0 121從 「H」位準下降為「L」位準時，節點N133的電位降壓為 - 2Vth，P通道MOS電晶體1〇3成為導通狀態，同時，節點 N101的電位升壓，從節點^〇1介由p通道M〇s電晶體1〇3， 於接地電位GND的線路流入正電荷。據此，當每次信號必 1 2 1從「L」位準上升為r H」位準時，節點N丨〇 2的電位下 降。 本實施形態5中，由於控制充電泵電路132的p通道μ〇§ 晶體103的導通/截止，與將p通道M〇s電晶體1〇3作為二 體使用的圖18之充電泵電路13〇比較，可有效排出節點 N1 0 2的正電荷。冑此’可正確且迅速控制 i〇g，可穩定控制節點N108的電位。 日日體 [實施形態6 ] 圖22為顯示本發明之實施形態6的DRAM的時脈產生雷路 14。的構成的電路方塊圖。參照圖22，該嶋與實施= 的DRAM的差異點，為時脈信號SUSCLK的週期係由2階段^ 第36頁 \\A312\2d-code\92-01\91124496.ptd 574689 五、發明說明（32) 換部分 也就是說，時脈產生電路14〇包括NAND閘141〜147、and 間148、反相器149〜151及延遲電路152、153。NAND閑hi 接收信號MLV、COLACT，AND閘148接收NAND閘141的輸出信 號及信號SUSEN。信號MLV係在TTL系介面的情況設為「H」 位準，而在1. 8V系介面的情況設為rL」位準。信號 」 COLACT於活性化時驅動為rH」位準，而若在輸入預充電 才曰令PRE(待機命令信號）時成為rL」位準。信號SUSEN係 為回應讀出指令READ(輸出命令信號）從「l」位準上弁兔 「Η」位準的信號。 … AND閘148的輸出信號0 148係輸入NAND閘143、145的一 輸入節點。NAND閘1 43的輸出信號0 1 43係介由延遲電路 152及反相裔150輸入NAND閘145的另一輸入節點，延遲電 路152的輸出信號0 152係輸入NAND閘143的另一輸入節 點。延遲電路152具有指定的延遲時間T1 (例如g25〇ns)。 當AND閘148的輸出信號0 148為「H」位準時，藉由NAND閘 143及延遲電路152構成環形振盪器。 此外，NAND閘142接收信號MLV、COLACT、SUSEN，該輸 出信號介由反相器149輸入NAND閘1 44、146的一輸入節 點。NAND閘144的輸出# 5虎0144係介由延遲電路153及反 相器151輸入NAND閘146的另一輸入節點，延遲電路Kg的 輸出信號0 153係輸入NAND閘144的另一輸入節點。延遲電 路153具有較延遲電路152的延遲時間T1短的指定延遲時間 T2(例如為130ns)。當反相器149的輸出信號0H9為「H」
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位準時’藉由NAND閘144及延遲電路153構成環形振覆哭 NAND閘147接收NAND閘145、146的輸出信號0 145、0 ° 146，輸出時脈信號SUSCLK。 再者，說明該DRAM的動作。在TTL系介面的情況，如圖 23所示，信號MLV成為「H」位準。信號c〇UCT回應預輸入 的活性化指令ACT驅動為「Η」位準。圖2 3中，在初期狀態 時信號SUSEN為「L」位準，信號0 148、0 149被固定於心 「L」位準，同時，信號0145、0146被固定於ΓΗ」位 準’時脈信號S U S C L Κ被固定於「L」位準。 若在某一時刻’與時脈信號CLK同步輸入讀出指令 READ，則信號SUSEN從「L」位準上升至rH」位準，信號 0149從「L」位準上升至「Η」位準。藉此，藉由NAND閘 144及延遲電路153構成環形振盈器，延遲電路Kg的輸出 信號0 1 53於每一延遲時間T2成為邏輯位準反轉之時脈信 號。時脈信號0 1 53經由反相器1 5 1及NAND閘1 46、1 47反轉 後成為時脈信號SUSCLK。 接著，當輸入預充電指令PRE時，如圖24所示，信號 C0LACT從「H」位準下降為「[」位準，信號0149下降為 「L」位準，NAND閘144、146的輸出信號0 144、0 146被 固定於「Η」位準，同時，信號0 i 48上升為「η」位準。 據此，藉由NAND閘143及延遲電路丨52構成環形振盪器，延 遲電路152的輸出信號0152於每一延遲時間τι成為邏輯位 準反轉之時脈信號。時脈信號0丨52經由反相器丨5〇 &nand 閘1 45、1 47反轉後成為時脈信號SUSCLK。
\\A312\2d-code\92-01\91124496.ptd 第38頁 574689
在1.8V糸"面的情況，信號MLV成 當信號SUSEN為「H」位準，盥作袂rm ^」位丰。據此， 成為「ίί n j p咕唬C〇LACT無關信號0 148 J此：時脈：號SUSCLK於每一延遲時間η成為邏輯？準反 脈信號’其週期即使有輸入預充電指令pRE仍不產 在此’先補充說明DRAM之指令CMD。指令⑽ 所不控制信號CNTO〜CNTi的邏輯位準的組合所輸入。如g 25所示，内部電路5包括記憶體陣列161、列解碼器i62、 灯解碼器163及讀出放大器+輸出入控制電路164。 記憶體陣列161包括：配置為多行多列的多個記憶單元 MC，分別對應於多列而設的多條字線乳；及分別對應於多 ^而設的多條位元線對BLP。i個記憶單元MC記憶i個〜資料 信號。 、
列解碼裔1 6 2係根據列位址信號r a 〇〜R A m，選擇多條字 線WL中的任一條字線孔，將所選擇的字線乳設為「η」位 準’以便使對應該字線WL的記憶單元MC活性化。 行解碼器1 63係根據行位址信號CAO〜CAm，選擇多條位 元線對BLP中的任一位元線對BLP。讀出放大器+輸出入控 制電路1 64，用以放大被記憶單元MC活性化而產生於位元 線對BLP的微小電位差，同時，將藉由行解碼器丨63選擇的 位元線對BLP與資料輸出入線對IOP耦合。資料輸出入線對 IOP連接於圖1之輸入電路4及輸出電路6。 讀出動作時，首先輸入活性化指令ACT。當輸入活性化
\\A312\2d-code\92-0l\91124496.ptd
574689 五、發明說明（35) = ACT後’將該輸人時所供給的外部位址信㈣〜⑷乍 為列位址信號RAO〜RAm取入，且供給列解碼器162。 列解碼器162 ’將回應列位址信號RA〇〜RAm的列的字^ 驅動，「Η」位準’以使該列的各記憶單元虹活性化。此 夕卜，藉由讀出放大器+輪出入控制電路164放大各位元線對 β L Ρ的電位差。 接著，若輸入讀出指令READ，則將該輸入時所供給的 部位址信號A0〜Am作為行位址信號CA〇〜CAm取入，且 行解碼器163。藉由行解碼器163，選擇回應行位址传號、、° CAO〜CAm的行的位元線對心’並藉由讀出放大器+輸： 控制電路164，將所選擇的位元線對BLp耦合於資料輸 線對IOP。位it線對BLP的電位差係作為讀出資料信號_ 給輸出電路6，且藉由輸出電路6輸出至外部。 时接著，若輸入預充電指令PRE，則列解碼器162及行 态1 63結束選擇動作，將記憶單元Mc非活性化。 … 於寫入動作時，與讀出動作時相同，除輸入活性化指令 ACT及預充電指令外，取代讀出指令心〇而輸入寫入指八7 write。若輸入寫入指令赇丨以，則將該輸入時所供給的7 部位址信號A0〜Am作為行位址信號以^〜CAm取入，且供給 行解碼器1 63。藉由行解碼器丨63，選擇回應行位址信號… CAO〜CAm的行的位元線對BLp，並藉由讀出放大器+輸出^^入 控制電路164，將所選擇的位元線對BLp耦合於資料輪出入 線對I 0P。介由輸入電路4所供給的資料信號D，係介由資 料輸入線對I 0P及所選擇的位元線對BLP寫入被活性化的記 \\A312\2d-code\92-01\91124496.ptd 第40頁 574689 五、發明說明（36) ' 憶單元MC。 本實施形態6中，TTL系介面的情況，係於活性化期間將 日守脈信號SUSCLK的週期縮短，於預充電期間將時脈信號 SUSCLK的週期增長。此外，l 8V系介面的情況，係^活性 化期間及預充電期間的兩期間將時脈信號SUSCLK的週期增 長。據此，TTL系介面的情況可減小預充電期間的消耗電 力，1 · 8V系介面的情況可於活性化期間及預充電期間的兩 期間減小消耗電力。 [實施形態7 ]
圖2 6為顯示本發明之實施形態7的d r a Μ的輸出緩衝器1 7 〇 的結構的電路方塊圖。圖26中，該輸出緩衝器170包括ρ通 道MOS電晶體171〜175、Ν通道MOS電晶體176〜178、及電 位產生電路179、180通道MOS電晶體171及Ν通道MOS電 晶體176，係串聯連接於輸出用電源電位仰㈧的線路與電 位產生電路179的輸出節點Ν；179間，此等閘極接收内部資 料信號RDH。電位產生電路179係藉由時脈信號SUSCLK所驅 動’在仏號MLV為「Η」位準的情況，將輸出節點ν 1 7 9設為 接地電位GND，在信號MLv為「L」位準的情況，將輸出節 點Ν1 79設為負電位VBB。
Ρ通道MOS電晶體1 72係連接於輸出用電源電位vddq的線 路與輸出緩衝器170的輸出節點Ν172間，其閘極接收出現 於MOS電晶體1 71、1 76間的節點的信號ΖΟΗ。Ν通道MOS電晶 體177係連接於輸出節點N1 72與接地電位GND的線路間，其 閘極接收信號OL。 八
\\A312\2d-code\92-01\91124496.ptd 第41頁 五、發明說明（37) P通道MOS電晶體173及N通道MOS電晶體178，係連接於於 出用電源電位VDDQ的線路與電位產生電路丨別 别 川0間，此等閘極接收内部資料信號刪。電位產生^ 180係藉由時脈信號SUSCLK所驅動，在信號Mu為「h」位 準的情況，將輸出節點N18〇設為接地電位GND，在信號社乂 為「L」位準的情況，將輸出節點N180設為負電位VBB 通道MOS電晶體174、175，係串聯連接於輸出用電源電位 VDDQ的線路與輸出緩衝器17〇的輸出節點Nl72間，p通道 MOS電晶體174、175分別接收信號SL〇w、z〇HS。信號z〇HS 係為出現於MOS電晶體173、178間的節點的信號。 例如，TTL系介面的情況，節點N179、N18〇均為接地電 位GND。在正常之通過速率的情況，信號儿⑽為「[」位 準，P通道M0S電晶體174導通。當將信號_、〇L分別設為 Η」位準及「L」位準時，則M〇s電晶體、175、176、 178導通，同時，M0S電晶體171、173、177成為非導通， 資料信號Q被驅動為「Η」位準。 在低速通過速率的情況，信號SL〇w為「Η」位準，ρ通道 M0S電曰曰體174成為非導通。當p通道M〇s電晶體丨74成為非 導通時，無電流流過P通道M0S電晶體175。也就是說，1)通 道M0S電晶體175也成為非導通。當將信號RM、〇L分別設 為「Η」位準及「L」位準時，則M〇s電晶體172、176、178 導通，同時，M0S電晶體171、173、177成為非導通，無電 流流過P通道M0S電晶體175，而僅藉由流過p通道M〇s電晶 體172的電流即可使輸出節點N172上升為「η」位準。據 574689
通道MOS電晶體172、 」位準的正常通過速 輪出速度。如此，可 此，與藉由流過p 點N172上升為「η 延遲資料信號Q的 模式。 1 7 5的電流使輪出節 率的情況比較，可 κ現低速通過速率 该皆為例示而並非限制者。本 而是由申請專利範圍所顯示， 圍均等的意思及範圍内的所有 本次所揭示之實施形態應 發明之範圍並非由上述說明 其意味著包含與申請專利範 變化。 立件編號之說明 1 DRAM 2 VDDP產生電路 3 VDDI產生電路 4 輸入電路 5 内部電路 6 輪出電路 10 時脈緩衝器 11 反相器 12 〜1 4 NAND 閘 15 脈衝產生電路 21 > 22 P通道MOS電晶體 23 、24 N通道MOS電晶體 25 P通道MOS電晶體 26 N通道MOS電晶體 31 〜34 P通道MOS電晶體
\\A312\2d-code\92-01\91124496.ptd 574689 五、發明說明（39) 35〜 38 N通道MOS電晶體 39 _閘 40、 41 延遲電路 42 VDDI產生電路 43 P通道MOS電晶體 50 輸入緩衝器 50a 輸入節點 5卜 52 反相器 53 ^ 54 NOR閘 55 位準變換電路 56 NAND 閘 57 TTL用延遲電路 58 1. 8V用延遲電路 59 開關 59a 轉換端子 59b 轉換端子 59c 端子 6卜 62 P通道M0S電晶體 63 > 64 N通道M0S電晶體 65〜 66 P通道M0S電晶體 67〜 68 N通道M0S電晶體 69 反相器 70 外部端子 71 輸入保護電路
\\A312\2d-code\92-01\91124496.ptd 第44頁 574689 五、發明說明（40) 71， 輸入保護電路 72 >73 二極體 74 電阻元件 80 P型矽基板 81 N型井 82 P型井 83 N型井 84 N+型擴散層 85 P型擴散層 86 P+型擴散層 87 > 88 N+型擴散層 89 閘極氧化膜 90 閘極 91 P+型擴散層 92 N+型擴散層 93 N+型擴散層 94 P+型擴散層 100 輸出緩衝器 101 〜117 P通道MOS電晶體 118 、 119 N通道MOS電晶體 120 OR閘 121 〜123 NAND 閘 124 NOR閘 125 〜129 反相器
\\A312\2d-code\92-01\91124496.ptd 第45頁 574689
五、發明說明（41) 130 充電泵電路 131 充電泵電路 132 充電泵電路 133 〜136 P通道MOS電晶體 137 反相器 140 時脈產生電路 141 〜147 NAND 閘 148 AND閘 149 〜151 反相器 152 > 153 延遲電路 161 記憶體陣列 162 列解碼器 163 行解碼器 164 讀出放大器+輸出入控制電路 170 輸出緩衝器 171 〜175 P通道MOS電晶體 176 〜178 N通道MOS電晶體 179 ^ 180 電位產生電路 200 時脈緩衝器 201 ^ 202 反相器 203 脈衝產生電路 205 輸入緩衝器 206 >207 反相器 208 延遲電路 \\A312\2d-code\92-01\91124496.ptd 第46頁 574689 五、發明說明（42) 210 外部端子 211 輸入保護電路 212 > 213 二極體 214 電阻元件 220 輸出緩衝器 221 ^ 222 P通道MOS電晶體 223 、224 N通道MOS電晶體
\\A312\2d-code\92-01\91124496.ptd 第 47 頁 574689 圖式簡單說明 圖1為顯示本發明之實施形態i的卯 圖。 RAM的整體結構的方塊 圖2為顯示圖1所示輸入電路内 的電路方塊圖。 門3有的時脈緩衝器的結構 圖3為顯示圖2所示NAND閘丨2的結構 示圖2所示反相器11的結構的電路；： 圖5為顯示圖2所示NANIU?n2〜l4的動 。 圖6為顯示圖2所示NAND閘12〜14的叙你从甘B机知圖。 圖。 4的動作的其他時間流程 圖7為顯示圖2所示脈衝產生電路的結構的 圖8為顯示圖7所示脈衝產生電路的動作 =圖。 圖9為顯示實施形態1的變化例的電路方塊囷机私圖。 圖10為顯示本發明之實施形態2的卯錢的輸θ入緩 結構的電路方塊圖。 緩衝m的 圖11為顯示圖10所示NOR閘53的結構的電路圖 圖12為顯示圖1〇所示位準轉換電路的結構的@電 圖13為顯示圖1〇所示輸入緩衝器的動作的時間产:图 圖1 4為顯示圖1 〇所示輪入緩衝器的動 :® 圖。 靭1下的其他時間流程 圖15為顯示本發明之實施形態3的卯^的輸入 的結構的電路圖。 、戍电路 圖16為顯示圖15所示輸入保護電路的結構的剖面圖。 圖1 7為顯示實施形態3的變化例的剖面圖。 圖18為顯示本發明之實施形態4的DRAM的輸出緩衝器的
574689 圖式簡單說明 結構的電路圖。 圖1 9為顯示’所示輪出緩衝器的 的其他時間流程 圖20為顯示圖18所示輪出緩衝器的動作们守間、-釭圖 圖 二IS本發明之實施形態輪出緩衝器的 的時脈產生電路 圖22為顯不本發明之實施形態6的⑽錢 的構成的電路方塊圖 圖 圖23為顯不圖22所不時脈產生電路 的動作的時間流程 程圖 ;24為顯示圖22所示時脈產生電路的動作的其他時 間流 圖25為顯示圖22〜圖24中說明的卯脯要部 圖26為顯示本發明之實施形態7的卯錢的輪出I圖/ 結構的電路方塊圖。 、緩衝@白 圖27為比較TTL系介面與1.叮系介面用的圖。 圖 圖28為顯不習知DRAM之時脈緩衝器之構成的電路方塊 路方塊 圖 圖29為顯不習知DRAM之輸入緩衝器之構成的電 圖30為顯示習知DRAM之輪 入保護電路之構成的步 ^ 圖。 4再风的電路方塊 圖31為顯示習知DRAM之輸出緩衝器之構成的電路圖

Claims (1)

  1. 574689 六、申請專利範圍 1 · 一種半導體裝置，係為具有，藉由第1電源電壓所驅 ί J用=接欠具有較上述第1電源電壓低的振幅電壓的第1 ^唬的第1模式；及藉由較上述第丨電源電壓低的第2電源 電壓所驅動’用以接收具有較上述第2電源電壓低的第2振 幅電壓的第2信號的第2模式，其包含有··具備 9 ·第1邏輯電路’藉由於上述第1模式被活性化且與上述第 第1 : f Ϊ，位準的第1内部電源電壓所驅動，檢測上述 弟2邏柄·電路，葬出 μ部電源電壓低述/2模式被活性化且較上述第 2信號位準是否較= 電壓所驅動’嫩述第 位準的信號；及 艮電壓而，輸出回應該檢測結果的 内部電路’回應上述 指定的動作。 1弟1及弟2邏輯電路的輸出信號進行 2·如申請專利範圍第 第3邏輯電路，係藉 =干导體衣置，其中，又具備 收上述第1及第2的邏^ 述第2内部電源電壓所驅動，接 時，將上述第1邏輯電敗電路的輸出信號，於上述第1模式 於上述第2模式時，將的f出信號供給上述内部電路， 述内部電路。 述第2邏輯電路的輸出信號供給上 3·如申請專利範圍第丨項 振幅變換電路，係將、、 V體哀置，其中，又具備 幅電壓變換為上述第丨、述第2邏輯電路的輸出信號的振 $ Α β部電源電壓；及
    \\A312\2d-code\92-01\91124496.ptd 第50頁 /、、申清專利範圍 第3邏輯電路，係藉 收上述第1邏輯電路及上、+、f弟1内部電源電壓所驅動，接 上述第1模式時，將上J振幅變換電路的輸出信號，於 内部電路，於上述第2 2 1邏輯電路的輸出信號供給上述 出信號供給上述内部電路^。時，將上述振幅變換電路的輸 4欲如申請專利範圍第3項之 弟1延遲電路，且右笛 牛¥體衣置，其中，又具備 將上述第3邏輯電路延遲時間，於上述第"萬式時， 路’·及 ]翰出^遽延遲後供給上述内部電 第2延遲電路，罝 上述第！延遲時間短於振幅變換電路的延遲時間段較 將上述第3邏輯電路遲時間，於上述第2模式時， 路。 铒東路的輸出信號延遲後供給上述内部電 5 ·如申清專利截图资 第1電壓產生電敗，之半導體裝置，其中，又具備 第2電壓產生電跋，成上述第1内部電源電壓；及 6·如申請專利範圍第J之：J2内部電源電壓。 導體裝置又於上述二弟2】之+導體裝置，其中，上述半 於上述第2模式時 、式時’接收第1輪出用電源電壓， 用電源電壓、，、，接收較上述第2電源電壓低的第2輸出 上述半導體裝置又具備 電壓產生電路，座 輸出電路，係萨由令+ ΐ第1内部電源電壓；及 動，將由上述内;Φ々述第1及第2輸出用電源電壓所驅 1円邻電路生成的信號輸出至外部，
    第51頁 574689
    係作為上述第2内部電源電壓 六、申請專利範圍 上述苐2輸出用電源電壓 使用。 7·如申請專利範圍第2項之半導體裴置，豆 第！電壓產生電路，於上述第i及第2模式時 】：： 第1内部電源電壓； 王风上迷 生成上述第2内 第2電壓產生電路，於上述第2模式時 部電源電壓；及 開關元件，係連接於上述第！及第2電 節點間，且於上述第丨模式時導通， 電路的輸出 上述第3邏輯電路，係於上述第！模式 部電源電壓所驅動。 4 $ 1 Θ 8 ·如申請專利範圍第1項之半導體裝置，盆中， 導體裝置又接收輸出用電源電壓， ’、 上述半 上述半導體裝置又具備 外部端子，接收上述第1及第2信號； 保護電路，含有連接於上述外部端子與上述輸 電壓的線路間的二極體元件，及連接於上述外 ^源 述第1及第2邏輯電路的輪入節點間的電阻元件，上 給外部端子的突波電壓保護上述第丨及第2邏輯電路；攸供 輸出電路，藉由上述輸出用電源電壓所驅動，及 部電路所生成的信號輸出至外部。 、上述内 ，上述電 面的N型擴 9 ·如申明專利範圍第8項之半導體裝置，其中 阻元件’係藉由形成於接收基準電壓的p型井表 散層所形成。
    574689 六、申請專利範圍 壓的第1模：H置’係為具有’接收第1輸出用電源電 輸出用二及:第述 進行心定動作的内部電路；及 、 將=内電：電二由ΐΐ第1及第2輸出用電源電塵所驅動， 4巧邛電路生成的信號輸出至外部， 上述輪出電路備有 電Γ電：型體電^ /、第2電極連接於輸出節點； 電麼供給電路，於上述第 述第2模式時輸出預先二第的=接地電厂堅，於上 另接ί:端電極與第1之p型電晶體的閉極連接， 内部電：生電壓供給電路的輸出電壓，根據上述 η Λ #號形成導通/非導通狀態。 雷厂/供^申/專利範圍第10項之半導體裝置，其中，上述 電壓供給電路備有 八Τ 上迷， 弟2之Ρ型電晶體，得連垃 開關元件的另-端電極間妾於上34接地電壓的線路與上述 極^電♦其端電極連接於上述第2之電晶體的閘 接第2及電容，其一端電極與上述開關元件的另一端電極連 命：G路僅：ΪΪ 時回應指示信號輸出的輸* 、 述第1電谷的另一端電極的電壓的電源
    574689 六、申請專利範圍 電壓下降，以使上述第2之P型電晶體導通， J時回應上述輪出命令信號，僅將 於二述第2模 電極的電塵的上述電源電堡 電广的另-端 一端電極的電壓降壓。 文丄述開關70件之另 12 ·如申睛專利範圍第11項之半導體梦番. 驅動電路，係於上述第2模式時回應上述中二中，上述 僅將上述第】電容的另一端 ；m令信號， 降，以使上述第2之p型電曰曰曰體導通電上、述電源電塵下 輸入開始經過預先俨# & 士 攸上述輸出命令信號 一端電極的電壓的上述電源電壓上使第1電容的另 電晶體成為非導通，同時，僅二上述第2之P型 極的電壓的上述電源電壓下降，以f 2電谷的另一端電 端電極的電壓降壓。 吏上述開關元件之另一 1 3 ·如申請專利範圍第丨丨項之半 電壓供給電路又具備 -政置，其中，上述 第1充電泵電路，係於上述第1 信號被活性化，從上述第i電容的、_式時回應上述輸出命令 及 、電極排出正電荷； 述第2 第2充電泵電路，係於上述第2掇 信號被活性化，怂卜π楚9帝& 式時回應上述輸出命令 備 14.如申請專利範圍第13項 =極排出正電荷。 干导體裴置，其中，又具 時脈產生電路，係於上述第1模 令信號生成具有第1週期的第！時脈夺，回應上述輸出命 °遽，回應指示停止信 \\A312\2d-code\92-01\91124496. ptd 第54頁 574689 六、申請專利範圍 =輸出而進入待機狀態的待機命令 週期長的第2週期的第2時脈信號，於上生述成第2巧上 上二上及述第 信號生成上述第2時= 上述弟1及弟2充電泵電路，係蕪. 生成的第1及第2時脈信號所驅動：守脈產生電路所 主1h如申請專利範圍第10項之半導體裝置，豆中，上、十、 +導體裝置，又具有以較低速率輸出柄、上述 模式， 干荆m 1口观的低速通過速率 士 =壓供給電⑬’於上述低速通過速率模式時，即使 於上述第2模式時仍輸出上述接地電壓。
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