KR100538594B1 - 전원 전압이 상이한 2개의 시스템에서 사용되는 반도체 장치 - Google Patents

전원 전압이 상이한 2개의 시스템에서 사용되는 반도체 장치 Download PDF

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Abstract

DRAM의 클럭 버퍼(10)는 제 1 내부 전원 전압(VDDP=2.5V)에 의해서 구동되고, TTL계 인터페이스인 경우(MLV=2.5V인 경우)에 입력 클럭 신호 CLK의 레벨을 판정하는 제 1 NAND 게이트(12)와, 제 2 내부 전원 전압(VDDI=1.8V)에 의해서 구동되고, 1.8V계 인터페이스인 경우(MLV=0V인 경우)에 입력 클럭 신호 CLK의 레벨을 판정하는 제 2 NAND 게이트(13)을 구비한다. 따라서, 제 1 및 제 2 NAND 게이트(12, 13) 각각에서 4개의 MOS 트랜지스터(21~24)의 사이즈를 최적값으로 설정할 수 있다.

Description

전원 전압이 상이한 2개의 시스템에서 사용되는 반도체 장치{SEMICONDUCTOR DEVICE USED IN TWO SYSTEMS HAVING DIFFERENT POWER SUPPLY VOLTAGES}
본 발명은 반도체 장치에 관한 것으로, 특히, 전원 전압이 상이한 2개의 시스템에서 사용되는 반도체 장치에 관한 것이다.
최근, 통신 정보 기기의 소형화 및 모바일화가 진행되고 있는데, 그것에 탑재되는 LSI에는 저소비 전력화 및 저전압화가 요구되고 있다. LSI의 일종인 DRAM에서도 마찬가지로서, 저전압화의 요구에 의해 종래의 TTL계 인터페이스에 부가하여, 1.8V계 인터페이스에도 대응할 필요가 발생되어 오고 있다.
TTL 인터페이스에서는, 도 27에 도시하는 바와 같이, 외부 전원 전압 VDD 및 출력용 전원 전압 VDDQ는 모두 3.3 V이며, 입력 신호 VIH는 2.0V 이상이고, 입력 신호 VIL은 0.8V 이하이다. 한편, 1.8V계 인터페이스에서는, 외부 전원 전압 VDD는 2.5V이고, 출력용 전원 전압 VDDQ는 1.8V이고, 입력 신호 VIH는 1.44V 이상이며, 입력 신호 VIL은 0.36V 이하이다.
종래의 DRAM에서는, 외부 전원 전압 VDD(3.3V 또는 2.5V)로부터 내부 전원 전압 VDDP(2.5V)를 생성하여, 그 내부 전원 전압 VDDP를 구동 전압으로 하는 입력 초단 인버터에 의해서 입력 신호의 논리 레벨을 판정하고 있었다.
도 28은 종래의 DRAM의 클럭 버퍼(200)의 구성을 나타내는 회로 블럭도이다. 도 28에 있어서, 클럭 버퍼(200)는 내부 전원 전압 VDDP로 구동되는 인버터(201, 202) 및 펄스 발생 회로(203)를 포함한다. 인버터(201)는 소정의 임계값 전압 VTH(예를 들면 1.25V)를 가지며, 클럭 신호 CLK의 레벨이 VTH보다도 높은 경우는 「L」 레벨의 신호를 출력하고, 클럭 신호 CLK의 레벨이 VTH보다도 낮은 경우에는 「H」 레벨의 신호를 출력한다. 인버터(201)의 출력 신호는 인버터(202)에 의해 반전되어 펄스 발생 회로(203)에 인가된다. 펄스 발생 회로(203)는 인버터(202)의 출력 신호의 상승 에지에 응답하여 소정 시간만큼 신호 ZCLKF를 「L」 레벨로 한다. DRAM은 내부 클럭 신호 ZCLKF에 동기하여 동작한다.
도 29는 종래의 DRAM의 입력 버퍼(205)의 구성을 나타내는 회로 블럭도이다. 도 29에 있어서, 입력 버퍼(205)는 내부 전원 전압 VDDP에 의해서 구동되는 인버터(206, 207) 및 지연 회로(208)를 포함한다. 인버터(206)는, 어드레스 신호 A0의 레벨이 임계값 전압 VTH보다도 높은 경우는 「L」 레벨의 신호를 출력하고, 어드레스 신호 A0의 레벨이 임계값 전위 VTH보다도 낮은 경우에는 「H」 레벨의 신호를 출력한다. 인버터(206)의 출력 신호는 인버터(207)에 의해 반전되어 지연 회로(208)에 인가된다. 지연 회로(208)는 인버터(207)의 출력 신호를 소정 시간만큼 지연시켜 내부 어드레스 신호 A0'를 생성한다. 내부 어드레스 신호 A0'은 DRAM의 내부 회로에 인가된다.
도 30은 종래의 DRAM의 입력 보호 회로(211)의 구성을 나타내는 회로 블럭도이다. 도 30에 있어서, 입력 보호 회로(211)는 외부 핀(210)과 입력 버퍼(205) 사이에 마련되며, 다이오드(212, 213) 및 저항 소자(214)를 포함한다. 다이오드(212)는 노드 N212와 외부 전원 전위 VDD의 라인 사이에 접속되고, 다이오드(213)는 접지 전위 GND의 라인과 노드 N212 사이에 접속된다. 노드 N212는 외부 핀(210)에 접속되고 또한 저항 소자(214)를 거쳐서 입력 버퍼(205)의 입력 노드 N205에 접속된다.
다이오드(212, 213) 각각의 임계값 전압을 Vth라고 하면, 노드 N212의 전위가 VDD+Vth보다도 높아지는 경우 다이오드(212)가 도통되고, 노드 N212의 전위가 -Vth보다도 낮아지는 경우 다이오드(213)가 도통된다. 따라서, 외부 핀(210)에 서지(surge) 전압이 인가된 경우라도, 노드 N212의 전위는 -Vth∼VDD+Vth의 범위로 제한되고, DRAM의 내부 회로가 서지 전압으로부터 보호된다.
도 31은 종래의 DRAM의 출력 버퍼(220)의 구성을 나타내는 회로도이다. 도 31에 있어서, 출력 버퍼(220)는 P 채널 MOS 트랜지스터(221, 222) 및 N 채널 MOS 트랜지스터(223, 224)를 포함한다. MOS 트랜지스터(221, 223) 및 MOS 트랜지스터(222, 224)는 각각 출력용 전원 전위 VDDQ의 라인과 접지 전위 GND의 라인 사이에 직렬 접속된다. MOS 트랜지스터(221, 223)의 게이트는 내부 데이터 신호 RDH를 수신하고, P 채널 MOS 트랜지스터(222)의 게이트는 MOS 트랜지스터(221, 223) 사이의 노드에 나타나는 신호 ZOH를 수신하며, N 채널 MOS 트랜지스터(224)의 게이트는 내부 데이터 신호 OL을 수신한다. MOS 트랜지스터(222, 224) 사이의 노드 N222로부터 외부 데이터 신호 Q가 출력된다.
내부 데이터 신호 RDH, OL이 각각 「L」 레벨 및 「H」 레벨인 경우는, MOS 트랜지스터(221, 224)가 도통되고 또한 MOS 트랜지스터(222, 223)가 비도통으로 되어, 외부 데이터 신호 Q가 「L」 레벨로 된다. 내부 데이터 신호 RDH, OL이 각각 「H」 레벨 및 「L」 레벨인 경우에는, MOS 트랜지스터(222, 223)가 도통되고 또한 MOS 트랜지스터(221, 224)가 비도통으로 되어, 외부 데이터 신호 Q가 「H」 레벨로 된다.
그러나, 종래의 DRAM에는 이하의 문제가 있었다. 즉, 도 28의 클럭 버퍼(200)에서는, TTL계 인터페이스에서의 클럭 신호 CLK의 레벨 판정과 1.8V계 인터페이스에서의 클럭 신호 CLK의 레벨 판정과의 양쪽을 내부 전원 전압 VDDP=2.5V로 구동되는 하나의 인버터(201)에 의해 실행하고 있었기 때문에, 인버터(201)에 포함되는 트랜지스터의 사이즈를 최적값으로 설정하기 어렵게 되어, 클럭 신호 CLK의 레벨 판정의 확실성이 저하하고 또한 인버터(201)에서의 관통 전류가 증가하고 있다. 인버터(201)에서의 관통 전류는 클럭 신호 CLK의 진폭 전압이 인버터(201)의 전원 전압 VDDP보다도 비교적 작게 되는 1.8V계 인터페이스인 경우에 특히 커진다. 이 것은 도 29의 입력 버퍼(205)라도 마찬가지이다.
또한, 어떤 종류의 통신 정보 기기에서는, 저소비 전력화를 도모하기 위해서, 대기시에 전원 전압 VDD가 0V로 된다. 도 30의 입력 보호 회로(211)에서는, 전원 전압 VDD가 0V로 되어 있는 경우에 외부 핀(210)에 「H」 레벨이 인가되면, 외부 핀(210)으로부터 다이오드(212)를 거쳐서 전원 전위 VDD의 라인에 전류가 유출되어, 시스템 전체에 악영향을 부여해 버린다.
또한, 도 31의 출력 버퍼(220)에서는, P 채널 MOS 트랜지스터(222)의 전류 구동력을 TTL계 인터페이스(VDDQ=3.3V)용으로 설정하면, 1.8V계 인터페이스(VDDQ=1.8V)시에 P 채널 MOS 트랜지스터(222)의 전류 구동력이 부족하게 된다. 반대로, P 채널 MOS 트랜지스터(222)의 전류 구동력을 1.8V계 인터페이스용으로 설정하면, TTL계 인터페이스시에는 P 채널 MOS 트랜지스터(222)의 전류 구동력이 과대하게 되어 버린다.
그러므로, 본 발명의 주된 목적은 전원 전압이 상이한 2개의 시스템에서 사용 가능한 반도체 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는, 제 1 전원 전압에 의해서 구동되고, 제 1 전원 전압보다도 낮은 진폭 전압을 갖는 제 1 신호를 수신하는 제 1 모드와, 제 1 전원 전압보다도 낮은 제 2 전원 전압에 의해서 구동되고, 제 2 전원 전압보다도 낮은 제 2 진폭 전압을 갖는 제 2 신호를 수신하는 제 2 모드를 갖는 것이다. 이 반도체 장치에서는, 제 1 모드시에 활성화되고 제 2 전원 전압과 동일한 레벨의 제 1 내부 전원 전압에 의해서 구동되며, 제 1 신호의 레벨이 제 1 임계값 전압보다도 높은지 여부를 검출하여, 검출 결과에 따른 레벨의 신호를 출력하는 제 1 논리 회로와, 제 2 모드시에 활성화되고 제 1 내부 전원 전압보다도 낮은 제 2 내부 전원 전압에 의해서 구동되며, 제 2 신호의 레벨이 제 2 임계값 전압보다도 높은지 여부를 검출하여, 검출 결과에 따른 레벨의 신호를 출력하는 제 2 논리 회로와, 제 1 및 제 2 논리 회로의 출력 신호에 응답하여 소정의 동작을 실행하는 내부 회로가 마련된다. 따라서, 제 1 모드시에 입력 신호의 레벨을 판정하는 제 1 논리 회로와, 제 2 모드시에 입력 신호의 레벨을 판정하는 제 2 논리 회로를 따로따로 마련했기 때문에, 제 1 및 제 2 논리 회로 각각에서 트랜지스터 사이즈를 최적값으로 용이하게 설정할 수 있다. 따라서, 입력 신호의 레벨 판정을 정확히 실행할 수 있고, 또한 제 1 및 제 2 논리 회로에서의 관통 전류를 작게 억제할 수 있다.
또한, 본 발명에 따른 다른 반도체 장치는, 제 1 출력용 전원 전압을 받는 제 1 모드와, 제 1 출력용 전원 전압보다도 낮은 제 2 출력용 전원 전압을 받는 제 2 모드를 갖는 것이다. 이 반도체 장치에서는, 소정의 동작을 실행하는 내부 회로와, 제 1 및 제 2 출력용 전원 전압에 의해서 구동되고, 내부 회로에서 생성된 신호를 외부로 출력하는 출력 회로가 마련된다. 출력 회로는, 그 제 1 전극이 제 1 및 제 2 출력용 전원 전압을 받고, 그 제 2 전극이 출력 노드에 접속된 제 1 P형 트랜지스터와, 제 1 모드시는 접지 전압을 출력하고, 제 2 모드시는 미리 정해진 부(負)전압을 출력하는 전압 공급 회로와, 그 한쪽 전극이 제 1 P형 트랜지스터의 게이트 전극에 접속되고, 그 다른쪽 전극이 전압 공급 회로의 출력 전압을 받고, 내부 회로에서 생성된 신호에 따라서 도통/비도통 상태로 되는 스위칭 소자를 포함한다. 따라서, 제 1 모드시는 제 1 P형 트랜지스터의 게이트 전극에 접지 전압을 인가하고, 제 2 모드시는 제 1 P형 트랜지스터의 게이트 전극에 부전압을 인가하는 것에 의해, 제 1 및 제 2 모드 각각에서 제 1 P형 트랜지스터의 전류 구동력을 최적값으로 설정할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 DRAM(1)의 전체 구성을 나타내는 블럭도이다. 도 1에 있어서, 이 DRAM(1)은 VDDP 발생 회로(2), VDDI 발생 회로(3), 입력 회로(4), 내부 회로(5) 및 출력 회로(6)를 구비하며, 외부로부터 인가되는 전원 전위 VDD(3.3V 또는 2.5V), 출력용 전원 전위 VDDQ(3.3V 또는 1.8V) 및 접지 전위 GND(0V)에 의해서 구동된다. 이 DRAM(1)이 TTL계 인터페이스가 채용된 메모리 시스템에서 사용되는 경우는, 전원 전압 VDD 및 출력용 전원 전압 VDDQ가 모두 3.3V이고, 이 DRAM(1)이 1.8V계 인터페이스가 채용된 메모리 시스템에서 사용되는 경우는, 전원 전압 VDD 및 출력용 전원 전압 VDDQ가 각각 2.5V 및 1.8V이다(도 27 참조).
VDDP 발생 회로(2)는 외부 전원 전위 VDD(3.3V)를 강압하여 내부 전원 전위 VDDP(2.5V)를 생성해서 입력 회로(4) 및 내부 회로(5)에 인가한다. VDDI 발생 회로(3)는 내부 전원 전위 VDDP(2.5V)를 강압하여 내부 전원 전위 VDDI(1.8V)를 생성해서 입력 회로(4)에 인가한다. 입력 회로(4)는 내부 전원 전위 VDDP, VDDI에 의해서 구동되어, 외부로부터 인가된 클럭 신호 CLK, 제어 신호 CNT0∼CNTi(단, i는 0 이상의 정수임), 어드레스 신호 A0∼Am(단, m은 0 이상의 정수임) 및 데이터 신호 D0∼Dn(단, n은 0 이상의 정수임)을 내부 회로(5)에 전달한다. 이 DRAM(1)이 TTL계 인터페이스가 채용된 메모리 시스템에서 사용되는 경우는, 각 신호의 VIH가 2.0V 이상이고, 각 신호의 VIL은 0.8V 이하이다. 또한, 이 DRAM(1)이 1.8V계 인터페이스가 채용된 메모리 시스템에서 사용되는 경우는, 각 신호의 VIH이 1.44V 이상이고, 각 신호의 VIL은 0.36 V이하이다(도 27 참조).
내부 회로(5)는 내부 전원 전압 VDDP에 의해서 구동되어, 클럭 신호 CLK에 동기하여 동작한다. 내부 회로(5)는 복수 행, 복수 열로 배치된 복수의 메모리 셀을 포함한다. 각 메모리 셀은 하나의 데이터 신호를 기억한다. 복수의 메모리 셀은 미리 n+1개씩 그룹화되어 있다. 각 메모리 셀 그룹에는 고유 어드레스 신호가 미리 할당되어 있다.
내부 회로(5)는 제어 신호 CNT0∼CNTi에 의해서 제어되어, 기록 동작시는 어드레스 신호 A0∼Am에 대응하는 메모리 셀 그룹에 속하는 n+1개의 메모리 셀에 데이터 신호 D0∼Dn을 기록하고, 판독 동작시는 어드레스 신호 A0∼Am에 대응하는 메모리 셀 그룹에 속하는 n+1개의 메모리 셀로부터 데이터 신호 Q0∼Qn을 판독하여 출력 회로(6)에 인가한다. 출력 회로(6)는 출력용 전원 전압 VDDQ에 의해서 구동되어, 내부 회로(5)로부터의 판독 데이터 신호 Q0∼Qn을 외부로 출력한다.
이하, 본 발명의 특징으로 되는 클럭 버퍼(10)에 대하여 설명한다. 도 2는 도 1에 나타낸 입력 회로(4)에 포함되는 클럭 버퍼(10)의 구성을 나타내는 회로 블럭도이다. 도 2에 있어서, 이 클럭 버퍼(10)는 인버터(11), NAND 게이트(12∼14) 및 펄스 발생 회로(15)를 포함한다. NAND 게이트(12)는 내부 전원 전압 VDDP에 의해서 구동되어, 클럭 신호 CLK 및 제어 신호 MLV를 수신하여 신호 φ12를 출력한다.
NAND 게이트(12)는, 도 3에 도시하는 바와 같이, P 채널 MOS 트랜지스터(21, 22) 및 N 채널 MOS 트랜지스터(23, 24)를 포함한다. P 채널 MOS 트랜지스터(21, 22)는 내부 전원 전위 VDDP의 라인과 출력 노드 N21 사이에 병렬 접속되고, 그들의 게이트는 각각 신호 CLK, MLV를 수신한다. N 채널 MOS 트랜지스터(23, 24)는 출력 노드 N21과 접지 전위 GND의 라인 사이에 직렬 접속되고, 그들의 게이트는 각각 신호 CLK, MLV를 수신한다.
이 DRAM(1)이 1.8V계 인터페이스가 채용된 메모리 시스템에서 사용되는 경우는 신호 MLV가 「L」 레벨(0V)로 되고, 이 DRAM이 TTL계 인터페이스가 채용된 메모리 시스템에서 사용되는 경우는 신호 MLV가 「H」 레벨(VDDP=2.5V)로 된다. 신호 MLV는 제어 신호 CNT0∼CNTi에 따라서 내부 회로(5)에서 생성하더라도 무방하고, 출력용 전원 전압 VDDQ을 검지하여 생성하더라도 무방하며, 외부로부터 직접 입력하더라도 무방하다.
신호 MLV가 「L」 레벨인 경우는, P 채널 MOS 트랜지스터(22)가 도통되고 또한 N 채널 MOS 트랜지스터(24)가 비도통이 되며, 출력 신호 φ12는 「H」 레벨(VDDP=2.5V)로 고정된다. 신호 MLV가 「H」 레벨인 경우는, P 채널 MOS 트랜지스터(22)가 비도통으로 되고 또한 N 채널 MOS 트랜지스터(24)가 도통되며, NAND 게이트(12)는 클럭 신호 CLK에 대하여 인버터로서 동작한다. 따라서, NAND 게이트(12)의 출력 신호 φ12는 진폭 전압이 VDDP에서 클럭 신호 CLK의 반전 신호와 동일한 위상의 클럭 신호로 된다. 또한, 신호 MLV가 「H」 레벨인 경우는, NAND 게이트(12)의 전원 전압 VDDP이 2.5V인데 반하여, 클럭 신호 CLK의 「H」 레벨이 2.0V 이상으로 되고, 클럭 신호의 「L」 레벨은 0.8V 이하로 되기 때문에, NAND 게이트(12)에서의 관통 전류는 작게 억제된다. MOS 트랜지스터(21∼24)의 사이즈는, 신호 MLV가 「H」 레벨인 경우에 클럭 신호 CLK의 레벨 판정을 정확히 실행할 수 있고, 또한 관통 전류가 작게 되도록 최적값으로 설정된다. 클럭 신호 CLK에 대한 NAND 게이트(12)의 임계값 전압은, 예를 들면 1.25V로 설정된다.
인버터(11)는 내부 전원 전압 VDDI에 의해서 구동되어, 신호 MLV의 반전 신호 φ11을 생성한다. 인버터(11)는, 도 4에 도시하는 바와 같이, P 채널 MOS 트랜지스터(25) 및 N 채널 MOS 트랜지스터(26)를 포함한다. P 채널 MOS 트랜지스터(25)는 내부 전원 전위 VDDI의 라인과 출력 노드 N25 사이에 접속되고, 그 게이트는 신호 MLV를 수신한다. N 채널 MOS 트랜지스터(26)는 출력 노드 N25와 접지 전위 GND의 라인 사이에 접속되고, 그 게이트는 신호 MLV를 수신한다. 신호 MLV가 「L」 레벨인 경우는, P 채널 MOS 트랜지스터(25)가 도통되고 또한 N 채널 MOS 트랜지스터(25)가 비도통으로 되며, 신호 φ11은 「H」 레벨(VDDI=1.8V)로 된다. 신호 MLV가 「H」 레벨인 경우는, P 채널 MOS 트랜지스터(25)가 비도통으로 되고 또한 N 채널 MOS 트랜지스터(26)가 도통되며, 신호 φ11이 「L」 레벨(GND=0V)로 된다. 신호 MLV의 진폭 전압 VDDP는 인버터(11)의 전원 전압 VDDI보다도 높기 때문에, 인버터(11)에서의 관통 전류는 작게 억제된다.
NAND 게이트(13)는 내부 전원 전압 VDDI에 의해서 구동되고, 클럭 신호 CLK 및 인버터(11)의 출력 신호 φ11을 수신하여 신호 φ13을 출력한다. NAND 게이트(13)는, 도 3에 나타낸 NAND 게이트(12)와 마찬가지로 P 채널 MOS 트랜지스터(21, 22) 및 N 채널 MOS 트랜지스터(23, 24)를 포함하며, 내부 전원 전위 VDDP 대신에 내부 전원 전위 VDDI를 수신하고, 신호 MLV 대신에 신호 φ11을 수신한다.
신호 φ11이 「H」 레벨인 경우(신호 MLV가 「L」 레벨인 경우)는, NAND 게이트(13)가 클럭 신호 CLK에 대하여 인버터로서 동작하고, 신호 φ13은 진폭 전압이 VDDI에서 클럭 신호 CLK의 반전 신호와 동일한 위상의 클럭 신호로 된다. 신호 φ11이 「L」 레벨인 경우(신호 MLV가 「H」 레벨인 경우)는, 신호 φ13이 「H」 레벨(VDDI=1.8V)로 고정된다.
신호 MLV가 「L」 레벨인 경우는, NAND 게이트(13)의 전원 전압이 VDDI=1.8V인데 반하여, 클럭 신호 CLK의 「H」 레벨은 1.44V 이상으로 되고, 「L」 레벨은 0.36V 이하로 되기 때문에, NAND 게이트(13)에서의 관통 전류는 작게 억제된다. 신호 MLV가 「H」 레벨인 경우는, NAND 게이트(13)에서 관통 전류는 흐르지 않는다. NAND 게이트(13)의 MOS 트랜지스터(21∼24)의 사이즈는, 신호 MLV가 「L」 레벨인 경우에 클럭 신호 CLK의 레벨 판정을 정확히 실행할 수 있고, 또한 관통 전류가 작게 되도록 최적값으로 설정된다. 클럭 신호 CLK에 대한 NAND 게이트(13)의 임계값 전압은, 예를 들면 0.9V로 설정된다.
NAND 게이트(14)는 내부 전원 전압 VDDI에 의해서 구동되고, NAND 게이트(12, 13)의 출력 신호 φ12, φ13을 수신하여 신호 φ14를 출력한다. NAND 게이트(14)는, 도 3에서 나타낸 NAND 게이트(12)와 마찬가지로 P 채널 MOS 트랜지스터(21, 22) 및 N 채널 MOS 트랜지스터(23, 24)를 포함하며, 내부 전원 전위 VDDP 대신에 내부 전원 전위 VDDI를 받고, 신호 MLV, CLK 대신에 신호 φ12, φ13을 수신한다.
신호 MLV가 「L」 레벨(0V)인 경우는, 도 5에 도시하는 바와 같이, NAND 게이트(12)의 출력 신호 φ12가 「H」 레벨(VDDP=2.5V)에 고정되고, NAND 게이트(13)의 출력 신호 φ13은 진폭 전압이 VDDI=1.8V에서 클럭 신호 CLK의 반전 신호와 거의 동일한 위상의 클럭 신호로 된다. 따라서, NAND 게이트(14)는 클럭 신호 φ13에 대하여 인버터로서 동작하고, NAND 게이트(14)의 출력 신호 φ14는 진폭 전압이 VDDI=1.8V에서 클럭 신호 CLK와 거의 동일한 위상의 클럭 신호로 된다.
신호 MLV가 「H」 레벨(VDDP=2.5V)인 경우는, 도 6에 도시하는 바와 같이, NAND 게이트(13)의 출력 신호 φ13이 「H1 레벨(VDDI=1.8V)로 고정되고, NAND 게이트(12)의 출력 신호 φ12는 진폭 전압이 VDDP= 2.5V에서 클럭 신호 CLK 반전 신호와 거의 동일한 위상의 클럭 신호로 된다. 따라서, NAND 게이트(18)가 클럭 신호 φ12에 대하여 인버터로서 동작하고, NAND 게이트(14)의 출력 신호 φ14는 진폭 전압이 VDDI=1.8V에서 클럭 신호 CLK와 거의 동일한 위상의 클럭 신호로 된다. 신호 MLV가 「L」 레벨 및 「H」 레벨 중 어느 한쪽인 경우도, NAND 게이트(14)의 입력 신호 φ12, φ13의 진폭 전압 VDDP, VDDI가 NAND 게이트(14)의 구동 전압 VDDI 이상이기 때문에, NAND 게이트(14)에서의 관통 전류는 작고 끝난다.
펄스 발생 회로(15)는 NAND 게이트(14)의 출력 클럭 신호 φ14의 상승 에지에 응답하여, 내부 클럭 신호 ZCLKF를 소정 시간만큼 「L」 레벨로 한다. 즉, 펄스 발생 회로(15)는, 도 7에 도시하는 바와 같이, P 채널 MOS 트랜지스터(31∼34), N 채널 MOS 트랜지스터(35∼38), NOR 게이트(39) 및 지연 회로(40, 41)를 포함한다. P 채널 MOS 트랜지스터(31)는 내부 전원 전위 VDDP의 라인과 출력 노드 N31 사이에 접속되고, N 채널 MOS 트랜지스터(35, 36)는 출력 노드 N31과 접지 전위 GND의 라인 사이에 직렬 접속된다. P 채널 MOS 트랜지스터(32, 33)는 내부 전원 전위 VDDP의 라인과 출력 노드 N31 사이에 직렬 접속되고, P 채널 MOS 트랜지스터(34)는 P 채널 MOS 트랜지스터(33)에 병렬 접속되며, N 채널 MOS 트랜지스터(37, 38)는 출력 노드 N31과 접지 전위 GND의 라인 사이에 직렬 접속된다.
전단의 NAND 게이트(14)의 출력 신호 φ14는, N 채널 MOS 트랜지스터(35) 및 P 채널 MOS 트랜지스터(33)의 게이트에 입력되고 또한 지연 회로(41)에 입력된다. 지연 회로(41)는 신호 φ14를 소정 시간 T41만큼 지연시키고 또한 반전시켜 신호 φ41을 출력한다. 신호 φ41은 N 채널 MOS 트랜지스터(36) 및 P 채널 MOS 트랜지스터(34)의 게이트에 입력된다.
NOR 게이트(39)는 외부 전원 전압 VDD가 인가된 후에 소정 시간만큼 「H」 레벨로 상승되는 파워 온 리셋 신호 POR과, 펄스 발생 회로(15)의 출력 신호인 내부 클럭 신호 ZCLKF를 수신하여 신호 φ39를 출력한다. NOR 게이트(39)의 출력 신호 φ39는 P 채널 MOS 트랜지스터(32) 및 N 채널 MOS 트랜지스터(38)의 게이트에 입력되고 또한 지연 회로(40)에 입력된다. 지연 회로(40)는 신호 φ39를 소정 시간 T40만큼 지연시키고 또한 반전시켜 신호 φ40을 생성한다. 신호 φ40은 P 채널 MOS 트랜지스터(31) 및 N 채널 MOS 트랜지스터(37)의 게이트에 입력된다.
도 8은 도 7에 나타낸 펄스 발생 회로(15)의 동작을 나타내는 타이밍도이다. 초기 상태에서는, 신호 φ14는 「L」 레벨로 되어 있고, MOS 트랜지스터(33, 36)가 도통되며, MOS 트랜지스터(34, 35)가 비도통으로 되어 있다. 소정 시각에 파워 온 리셋 신호 POR이 소정 시간만큼 「H」 레벨로 상승되면, NOR 게이트(39)의 출력 신호 φ39가 「L」 레벨로 하강되며, P 채널 MOS 트랜지스터(32)가 도통되고 또한 N 채널 MOS 트랜지스터(38)는 비도통이 되어, 내부 클럭 신호 ZCLKF가 「H」 레벨로 상승된다. 또한, 지연 회로(40)의 출력 신호 φ40이 「H」 레벨로 상승되어, P 채널 MOS 트랜지스터(31)가 비도통으로 되고 또한 N 채널 MOS 트랜지스터(37)가 도통된다.
다음에, 신호 φ14가 「H」 레벨로 상승되면, N 채널 MOS 트랜지스터(35)가 도통되고 또한 P 채널 MOS 트랜지스터(33)가 비도통으로 되어, 내부 클럭 신호 ZCLKF가 「L」 레벨로 하강된다. 신호 φ14가 「H」 레벨로 상승되고 나서 소정 시간 T41의 경과 후에 지연 회로(41)의 출력 신호 φ41이 「L」 레벨로 하강되어, N 채널 MOS 트랜지스터(36)가 비도통으로 되고 또한 P 채널 MOS 트랜지스터(34)가 도통한다.
또한, 내부 클럭 신호 ZCLKF가 「L」 레벨로 하강되면, NOR 게이트(39)의 출력 신호 φ39가 「H」 레벨로 상승되어, P 채널 MOS 트랜지스터(32)가 비도통으로 되고 또한 N 채널 MOS 트랜지스터(38)가 도통된다. 또한, 신호 φ39가 「H」 레벨로 상승되고 나서 소정 시간 T40의 경과 후에 지연 회로(40)의 출력 신호 φ40이 「L」 레벨로 하강되어, P 채널 MOS 트랜지스터(31)가 도통되고 또한 N 채널 MOS 트랜지스터(37)가 비도통으로 되어, 내부 클럭 신호 ZCLKF가 「H」 레벨로 상승된다.
내부 클럭 신호 ZCLKF가 「H」 레벨로 상승되면, NOR 게이트(39)의 출력 신호 φ39가 「L」 레벨로 하강되어, 소정 시간 T40 경과 후에 지연 회로(40)의 출력 신호 φ40이 「H」 레벨로 상승된다. 이하 마찬가지로 해서, 내부 클럭 신호 ZCLKF는 클럭 신호 CLK가 「H」 레벨로 상승될 때마다 소정 시간만큼 「L」 레벨로 하강된다. DRAM(1)은 내부 클럭 신호 ZCLKF에 동기하여 동작한다.
이 실시예 1에서는, TTL계 인터페이스인 경우에 클럭 신호 CLK의 레벨을 판정하는 NAND 게이트(12)와, 1.8V계 인터페이스인 경우에 클럭 신호 CLK의 레벨을 판정하는 NAND 게이트를 따로따로 마련했기 때문에, NAND 게이트(12, 13) 각각에서 MOS 트랜지스터(21∼24)의 사이즈를 최적값으로 용이하게 설정할 수 있다. 따라서, 입력 클럭 신호 CLK 레벨 판정을 정확히 실행할 수 있고, 또한 NAND 게이트(12, 13)에서의 관통 전류를 작게 억제할 수 있다.
또한, NAND 게이트(12, 13)의 출력 신호 φ12, φ13 중 어느 하나의 신호를 내부 전원 전압 VDDI에 의해서 구동되는 NAND 게이트(14)에 의해서 선택한다. 따라서, 입력 신호 φ12, φ13의 진폭 전압 VDDP, VDDI가 NAND 게이트(14)의 전원 전압 VDDI 이상으로 되기 때문에, NAND 게이트(14)에서의 관통 전류도 작게 할 수 있다.
또, 이 실시예 1에서는, VDDI 발생 회로(3)를 마련했지만, VDDI 발생 회로(3)를 제거하고 VDDI 대신에 VDDQ를 사용하여도 된다. 이 경우는 구성의 간단화 및 레이아웃 면적의 축소화를 도모할 수 있다.
도 9는 이 실시예 1의 변경예를 나타내는 회로 블록도이다. 도 9에서 이 DRAM은 도 1의 DRAM(1)과 다른 점은, VDDI 발생 회로(3)가 VDDL 발생 회로(42)로 치환되고, P 채널 MOS 트랜지스터(43)가 추가되어 있는 점이다. VDDI 발생 회로(42)는 신호 EN이 활성화 레벨인 「H」 레벨로 된 경우에 활성화되어, 내부 전원 전위 VDDP를 강압하여 내부 전원 전위 VDDI를 생성한다. P 채널 MOS 트랜지스터(43)는 내부 전원 전위 VDDP의 라인 L1과 내부 전원 전위 VDDI의 라인 L2 사이에 접속되고, 그 게이트가 신호 EN을 수신한다. 신호 EN은, TTL계 인터페이스의 경우에 「L」 레벨로 되고, 1.8V계 인터페이스의 경우에 「H」 레벨로 되는 신호이다.
신호 EN이 활성화 레벨인 「H」 레벨인 경우는, VDDI 발생 회로(42)가 활성화되고 또한 P 채널 MOS 트랜지스터(43)가 비도통으로 되어, VDDP 발생 회로(2) 및 VDDI 발생 회로(42)는 각각 내부 전원 전위 VDDP, VDDI를 출력한다. 신호 EN이 비활성화 레벨인 「L」 레벨인 경우는, VDDI 발생 회로(42)가 비활성화되고 또한 P 채널 MOS 트랜지스터(43)가 도통되어, 내부 전원 전위 VDDP가 라인 L1에 인가되고 또한 P 채널 MOS 트랜지스터(43)를 거쳐서 라인 L2에도 인가된다. 이 경우는, VDDP=VDDI=2.5V로 되어, 도 2에서 나타낸 인버터(11) 및 NAND 게이트(13, 14)의 응답 속도가 빠르게 되어, 내부 클럭 신호 ZCLKF의 외부 CLK에 대한 지연 시간이 단축되어 DRAM의 액세스 속도가 빠르게 된다.
(실시예 2)
도 10은 본 발명의 실시예 2에 따른 DRAM의 입력 버퍼(50)의 구성을 나타내는 회로 블럭도이다. 이 입력 버퍼(50)는 도 1에서 나타낸 입력 회로(4)에 포함되고, 제어 신호 CNT0∼CNTi, 어드레스 신호 A0∼Am 및 데이터 신호 D0∼Dn 각각에 대응하여 마련된다. 도 10에서는 어드레스 신호 A0용의 입력 버퍼(50)가 도시되어 있다. 도 10에 있어서, 이 입력 버퍼(50)는 인버터(51, 52), NOR 게이트(53, 54), 레벨 변환 회로(55), NAND 게이트(56), TTL용 지연 회로(57), 1.8V용 지연 회로(58) 및 스위치(59)를 포함한다. 이들 중 NOR 게이트(54)는 내부 전원 전압 VDDI에 의해서 구동되고, 레벨 변환 회로(55)는 내부 전원 전압 VDDI, VDDP에 의해서 구동되며, 다른 회로(51∼53, 56∼59)는 내부 전원 전압 VDDP에 의해서 구동된다.
어드레스 신호 A0은 NOR 게이트(53, 54) 중 한쪽 입력 노드에 입력된다. 신호 MLV는 인버터(51)를 거쳐서 NOR 게이트(53)의 다른쪽 입력 노드에 입력되고 또한 NOR 게이트(54)의 다른쪽 입력 노드에 입력된다.
NOR 게이트(53)는, 도 11에 도시하는 바와 같이, P 채널 MOS 트랜지스터(61, 62) 및 N 채널 MOS 트랜지스터(63, 64)를 포함한다. P 채널 MOS 트랜지스터(61, 62)는 내부 전원 전위 VDDP의 라인과 출력 노드 N62 사이에 접속되고, 그들의 게이트는 각각 신호 φ51, A0을 수신한다. N 채널 MOS 트랜지스터(63, 64)는 출력 노드 N62와 접지 전위 GND의 라인 사이에 병렬 접속되고, 그들의 게이트는 각각 신호 A0, φ51을 수신한다.
신호 φ51이 「H」 레벨인 경우(신호 MLV가 「L」 레벨인 경우)는, P 채널 MOS 트랜지스터(61)가 비도통으로 되고 또한 N 채널 MOS 트랜지스터(64)가 도통되어, NAND 게이트(53)의 출력 신호 φ53은 「L」 레벨(0V)로 고정된다. 신호 φ51이 「L」 레벨인 경우(신호 MLV가 「H」 레벨인 경우)는, P 채널 MOS 트랜지스터(61)가 도통되고 또한 N 채널 MOS 트랜지스터(64)가 비도통으로 되어, NOR 게이트(53)는 어드레스 신호 A0에 대하여 인버터로서 동작한다. 따라서, NOR 게이트(53)의 출력 신호 φ53은 진폭 전압이 VDDP에서 어드레스 신호 A0의 반전 신호와 동일한 위상을 갖는 신호로 된다.
신호 MLV가 「H」 레벨인 경우는, NOR 게이트(53)의 전원 전압 VDDP가 2.5V인데 반하여, 어드레스 신호 A0의 「H」 레벨은 2.0V 이상으로 되고, 「L」 레벨은 0.8V 이하로 되기 때문에, NOR 게이트(53)에서의 관통 전류는 작게 억제된다. 신호 MLV가 「L」 레벨인 경우는, NOR 게이트(53)에서 관통 전류는 흐르지 않는다. NOR 게이트(53)의 MOS 트랜지스터(61∼64)의 사이즈는, 신호 MLV가 「H」 레벨인 경우에 어드레스 신호 A0의 레벨 판정을 정확히 실행할 수 있고 또한 관통 전류가 작게 되도록 최적값으로 설정된다. 어드레스 신호 A0에 대한 NOR 게이트(53)의 임계값 전압은, 예를 들면 1.25V로 설정된다. 신호 φ53은 인버터(52)를 거쳐서 NAND 게이트(56)의 한쪽 입력 노드에 입력된다.
NOR 게이트(54)는 도 11에서 나타낸 NOR 게이트(53)와 마찬가지로 P 채널 MOS 트랜지스터(61, 62) 및 N 채널 MOS 트랜지스터(63, 64)를 포함하며, 신호 φ51 대신에 신호 MLV를 수신하고, 내부 전원 전위 VDDP 대신에 내부 전원 전위 VDDI를 받는다. 신호 MLV가 「L」 레벨인 경우는, NOR 게이트(54)가 어드레스 신호 A0에 대하여 인버터로서 동작한다. 따라서, NOR 게이트(54)의 출력 신호 φ54는 진폭 전압이 VDDI에서 어드레스 신호 A0의 반전 신호와 동일한 위상을 갖는 신호로 된다. 신호 MLV가 「H」 레벨인 경우는, NOR 게이트(54)의 출력 신호 φ54가 「L」 레벨로 고정된다.
신호 MLV가 「L」 레벨인 경우는, NOR 게이트(54)의 전원 전압 VDDI가 1.8V인데 반하여, 어드레스 신호 A0의 「H」 레벨이 1.44V 이상으로 되고, 「L」 레벨은 0.36V 이하로 되기 때문에, NOR 게이트(54)에서의 관통 전류는 작게 억제된다. 신호 MLV가 「H」 레벨인 경우는, NOR 게이트(54)에서 관통 전류는 흐르지 않는다. NOR 게이트(54)의 MOS 트랜지스터(61∼64)의 사이즈는, 신호 MLV가 「L」 레벨인 경우에 어드레스 신호 A0의 레벨 판정을 정확히 실행할 수 있고, 또한 관통 전류가 작게 되도록 최적값으로 설정된다. 어드레스 신호 A0에 대한 NOR 게이트(54)의 임계값 전압은, 예를 들면 0.9V로 설정된다. 신호 φ54는 레벨 변환 회로(55)에 인가된다.
레벨 변환 회로(55)는 신호 φ54의 진폭 전압을 VDDI로부터 VDDP로 변환하고 또한 신호 φ54를 반전시킨다. 즉, 레벨 변환 회로(55)는, 도 12에 도시하는 바와 같이, P 채널 MOS 트랜지스터(65, 66), N 채널 MOS 트랜지스터(67, 68) 및 인버터(69)를 포함한다. P 채널 MOS 트랜지스터(65, 66)는 각각 내부 전원 전위 VDDP의 라인과 노드 N65, N66 사이에 접속되고, 그들의 게이트는 각각 노드 N66, N65에 접속된다. N 채널 MOS 트랜지스터(67, 68)는 각각 노드 N65, N66과 접지 전위 GND의 라인 사이에 접속된다. 전단(前段)의 NOR 게이트(54)의 출력 신호 φ54는 N 채널 MOS 트랜지스터(67)의 게이트에 직접 입력되고 또한 인버터(69)를 거쳐서 N 채널 MOS 트랜지스터(68)의 게이트에 입력된다. 인버터(69)는 내부 전원 전압 VDDI에 의해서 구동된다. 노드 N65에 나타나는 신호는 이 레벨 변환 회로(55)의 출력 신호 φ55로 된다.
신호 φ54가 「H」 레벨(VDDI=1.8V)인 경우는, N 채널 MOS 트랜지스터(67) 및 P 채널 MOS 트랜지스터(66)가 도통되고 또한 N 채널 MOS 트랜지스터(68) 및 P 채널 MOS 트랜지스터(65)가 비도통으로 되어, 신호 φ55는 「L」 레벨(GND=0V)로 된다. 신호 φ54가 「L」 레벨(GND=0V)인 경우는, N 채널 MOS 트랜지스터(67) 및 P 채널 MOS 트랜지스터(66)가 비도통으로 되고 또한 N 채널 MOS 트랜지스터(68) 및 P 채널 MOS 트랜지스터(65)가 도통되어, 신호 φ55가 「H」 레벨(VDDP=2.5V)로 된다. 신호 φ55는 NAND 게이트(56)의 다른쪽 입력 노드에 입력된다.
인버터(52)의 출력 신호 φ52의 진폭 전압 및 레벨 변환 회로(55)의 출력 신호 φ55의 진폭 전압은 모두 NAND 게이트(56)의 전원 전압 VDDP와 동일하게 되기 때문에, NAND 게이트(56)에서의 관통 전류는 작게 억제된다. NAND 게이트(56)의 출력 신호 φ56은 TTL용 지연 회로(57) 및 1.8V용 지연 회로(58)에 인가된다.
TTL용 지연 회로(57)는 신호 φ56을 소정 시간 T57만큼 지연시켜 스위치(59)의 한쪽 전환 단자(59a)에 인가한다. 1.8V용 지연 회로(58)는 신호 φ56을 소정 시간 T58(T58<T57)만큼 지연시켜 스위치(59)의 다른쪽 전환 단자(59b)에 인가한다. TTL용 지연 회로(57)의 지연 시간 T57을 1.8V용 지연 회로(58)의 지연 시간 T58보다도 크게 한 것은, 레벨 변환 회로(55)의 지연 시간 T55와 인버터(52)의 지연 시간 T52와의 차 T55-T52를 보상하기 위해서이다. 따라서, 지연 회로(57, 58)의 지연 시간 T57, T58은 수학식 T55+T58=T52+T57이 성립하도록 설정되어 있다.
스위치(59)는 신호 MLV에 의해서 제어된다. 신호 MLV가 「L」 레벨인 경우는, 스위치(59)의 단자(59b, 59c) 사이가 도통되어, 1.8V용 지연 회로(58)의 출력 신호가 내부 어드레스 신호 A0'로 된다. 신호 MLV가 「H」 레벨인 경우는, 스위치(59)의 단자(59a, 59c) 사이가 도통되어, TTL용 지연 회로(57)의 출력 신호가 내부 어드레스 신호 A0'로 된다.
다음에, 이 입력 버퍼(50)의 동작에 대하여 설명한다. DRAM이 1.8V계 인터페이스가 채용된 메모리 시스템에서 사용되는 경우는, 신호 MLV가 「L」 레벨(0V)로 된다. 이 경우는, 도 13에 도시하는 바와 같이, 인버터(52)의 출력 신호 φ52가 「H」 레벨(VDDP=2.5V)로 고정되어, NAND 게이트(56)는 레벨 변환 회로(55)의 출력 신호 φ55에 대하여 인버터로서 동작한다. 또한, NOR 게이트(54)는 신호 A0에 대하여 인버터로서 동작하여, 스위치(59)의 단자(59b, 59c) 사이가 도통된다. 따라서, 어드레스 신호 A0은 NOR 게이트(54), 레벨 변환 회로(55), NAND 게이트(56), 1.8V 용 지연 회로(58) 및 스위치(59)에 의해서 지연 및 반전되어 내부 어드레스 신호 A0'로 된다.
DRAM이 TTL계 인터페이스가 채용된 메모리 시스템에서 사용되는 경우는, 신호 MLV가 「H」 레벨(VDDP=2.5V)로 된다. 이 경우는, 도 14에 도시하는 바와 같이, NOR 게이트(54)의 출력 신호 φ54가 「L」 레벨(0V)로 고정되고, 레벨 변환 회로(55)의 출력 신호 φ55가 「H」 레벨(VDDP=2.5V)로 고정된다. NOR 게이트(53)는 어드레스 신호 A0에 대하여 인버터로서 동작하고, NAND 게이트(56)는 인버터(52)의 출력 신호 φ52에 대하여 인버터로서 동작하며, 스위치(59)의 단자(59a, 59c) 사이가 도통된다. 따라서, 어드레스 신호 A0은 NOR 게이트(53), 인버터(52), NAND 게이트(56), TTL용 지연 회로(57) 및 스위치(59)에 의해서 지연 및 반전되어 내부 어드레스 신호 A0'로 된다.
이 실시예 2에서는, TTL계 인터페이스인 경우에 입력 신호(예를 들면, A0)의 레벨을 판정하는 NOR 게이트(53)와, 1.8V계 인터페이스인 경우에 입력 신호 A0의 레벨을 판정하는 NOR 게이트(54)를 따로따로 마련했기 때문에, NOR 게이트(53, 54) 각각에서 MOS 트랜지스터(61∼64)의 사이즈를 최적값으로 용이하게 설정할 수 있다. 따라서, 입력 신호 A0의 레벨 판정을 정확히 실행할 수 있고, 또한 NOR 게이트(53, 54)에서의 관통 전류를 작게 억제할 수 있다.
또한, NOR 게이트(54)의 출력 신호 φ54의 진폭 전압을 레벨 변환 회로(55)에 의해서 VDDI로부터 VDDP로 변환하고, 인버터(52)의 출력 신호 φ52와 레벨 변환 회로(55)의 출력 신호 φ55 중 어느 하나의 신호를 내부 전원 전압 VDDP에 의해서 구동되는 NAND 게이트(56)에 의해서 선택하기 때문에, NAND 게이트(56)에서의 관통 전류도 작게 억제할 수 있다.
또한, TTL계 인터페이스의 경우는 NAND 게이트(56)의 출력 신호 φ56을 TTL용 지연 회로(57)에 의해 지연시켜 내부 어드레스 신호 A0'를 생성하고, 1.8V계 인터페이스의 경우는 NAND 게이트(56)의 출력 신호 φ56을 1.8V용 지연 회로(58)에 의해 지연시켜 내부 어드레스 신호 A0'을 생성하는 것에 의해, 레벨 변환 회로(55)의 지연 시간 T55와 인버터(52)의 지연 시간 T52와의 차 T55-T52를 보상한다. 따라서, 외부 어드레스 신호 A0이 입력되고 나서 내부 어드레스 신호 A0'가 출력되기까지의 시간을 TTL계 인터페이스인지 1.8V계 인터페이스인지에 의하지 않고 일정하게 할 수 있다.
(실시예 3)
도 15는 본 발명의 실시예 3에 따른 DRAM의 입력 보호 회로(71)의 구성을 나타내는 회로 블럭도이다. 입력 보호 회로(71)는 각 외부 핀(70)에 대응하여 마련되어 있고, 외부 핀(70)에 인가된 서지 전압으로부터 입력 버퍼(50) 등의 내부 회로를 보호하는 것이다. 도 15에서는 어드레스 신호 A0 입력용의 외부 핀(70)에 대응하여 마련된 입력 보호 회로(71)가 도시되어 있다.
도 15에 있어서, 이 입력 보호 회로(71)는 다이오드(72, 73) 및 저항 소자(74)를 포함한다. 다이오드(73, 72)는 접지 전위 GND의 라인과 출력용 전원 전위 VDDQ의 라인 사이에 직렬 접속된다. 다이오드(73, 72) 사이의 노드 N72는 외부 핀(70)에 접속되고 또한 저항 소자(74)를 거쳐서 입력 버퍼(50)의 입력 노드(50a)에 접속된다.
다이오드(72, 73)의 임계값 전압을 0.6V라고 하면, 노드 N72의 전위가 VDDQ+0.6V보다도 높아지면 다이오드(72)가 도통되고, 노드(72)의 전위가 GND-0.6V보다도 낮아지면 다이오드(73)가 도통된다.
TTL계 인터페이스에서는 VDDQ=3.3V, VIHmin=2V, VILmax=0.8V이며, 1.8V계 인터페이스에서는 VDDQ=1.8V, VIHmin=1.44V, VILmax=0.36V 이기 때문에, 외부 핀(70)에 통상의 신호 A0이 인가되고 있는 한 다이오드(72, 73)가 도통하는 경우는 없어, 신호 A0은 저항 소자(74)를 거쳐서 입력 버퍼(50)에 인가된다.
외부 핀(70)에 서지 전압이 인가된 경우는, 노드 N72의 전위가 VDDQ+0.6V보다도 높아지면 다이오드(72)가 도통되고, 노드 N72의 전위가 -0.6V보다도 낮게 되면 다이오드(73)가 도통되어, 저항 소자(74)에 의해서 서지 전압이 더 저지된다. 따라서, 노드 N72의 전위는 -0.6V∼VDDQ+0.6V의 범위로 제한되어, 입력 버퍼(50)가 서지 전압에 의해서 파괴되는 것이 방지된다.
또한, 다이오드(72)의 캐소드를 입력용 전원 전위 VDDQ의 라인에 접속했기 때문에, 시스템 대기시에 전원 전압 VDD가 0V로 된 경우에 외부 핀(70)에 「H」 레벨이 인가되더라도, 다이오드(72)에 리크 전류가 흐르지 않아, 그 리크 전류에 의해서 시스템에 악영향이 발생하는 일도 없다.
도 16은 도 15에 나타낸 입력 보호 회로(71)의 실제 구성을 나타내는 단면도이다. 도 16에 있어서, P형 실리콘 기판(80)의 표면에 N형 웰(81), P형 웰(82) 및 N형 웰(83)이 형성된다. N형 웰(81)의 표면에 N+형 확산층(84) 및 P+형 확산층(85)이 형성된다. N+형 확산층(84)은 출력용 전원 전위 VDDQ의 라인에 접속되고, P+형 확산층(85)은 외부 핀(70)에 접속된다. P+형 확산층(85), N형 웰(81) 및 N+형 확산층(84)은 다이오드(72)를 구성한다.
P형 웰(82)의 표면에 P+형 확산층(86), N+형 확산층(87, 88)이 형성되고, N+형 확산층(87, 88) 사이에서 P형 웰(82)의 표면에 게이트 산화막(89)을 거쳐서 게이트 전극(90)이 형성된다. P+형 확산층(86), N+형 확산층(87) 및 게이트 전극(90)은 모두 접지 전위 GND의 라인에 접속되고, N+형 확산층(88)은 외부 핀(70)에 접속된다. N+형 확산층(87, 88), 게이트 산화막(89) 및 게이트 전극(90)은 N 채널 MOS 트랜지스터를 구성하고, 또한 이 N 채널 MOS 트랜지스터는 다이오드(73)를 구성한다.
N형 웰(83)의 표면에 P+형 확산층(91) 및 N+형 확산층(92)이 형성된다. P+형 확산층(91)의 한쪽 단부는 외부 핀(70)에 접속되고, 다른쪽 단부는 입력 버퍼(50)에 접속된다. P+형 확산층(91)은 저항 소자(74)를 구성한다. N+형 확산층(92)은 출력용 전원 전위 VDDQ의 라인에 접속된다. N+형 확산층(84, 92)은 출력용 전원 전위 VDDQ가 인가되어 N형 웰(81, 83)내의 PN 접합이 역바이어스 상태로 유지된다. 따라서, 외부 핀(70)에 서지 전압이 인가되지 않는 한, 외부 핀(70)으로부터 N형 웰(81, 83)내의 PN 접합을 거쳐서 출력용 전원 전위 VDDQ의 라인에 전류가 리크되는 일은 없다.
도 17은 이 실시예 3의 변경예를 나타내는 단면도이다. 도 17에 있어서, 이 입력 보호 회로(71')가 도 16의 입력 보호 회로(71)와 다른 점은, N형 웰(83)이 제거되고, P형 웰(82)의 표면에 N+형 확산층(93) 및 P+형 확산층(94)이 형성되는 점이다. N+형 확산층(93)의 한쪽 단부는 외부 핀(70)에 접속되고, 다른쪽 단부는 입력 버퍼(50)에 접속된다. N+형 확산층(93)은 저항 소자(74)를 구성한다. P+형 확산층(94)은 접지 전위 GND의 라인에 접속된다. 이 변경예에서는, P+형 확산층(93)과 P형 웰(82)이 항상 역바이어스 상태로 되어 있기 때문에, 저항 소자(74)에 리크 전류가 흐르는 일은 없다.
(실시예 4)
도 18은 본 발명의 실시예 4에 따른 DRAM의 출력 버퍼(100)의 구성을 나타내는 회로도이다. 출력 버퍼(100)는 도 1에 나타낸 출력 회로(6)에 포함되고, 데이터 신호 Q0∼Qn 각각에 대응하여 마련된다. 도 18에 있어서, 출력 버퍼(100)는 P 채널 MOS 트랜지스터(101∼117), N 채널 MOS 트랜지스터(118, 119), OR 게이트(120), NAND 게이트(121∼123), NOR 게이트(124) 및 인버터(125∼129)를 구비한다. N 채널 MOS 트랜지스터(101∼103)는 차지 펌프 회로(130)를 구성하며, P 채널 MOS 트랜지스터(113∼115)는 차지 펌프 회로(131)를 구성한다.
P 채널 MOS 트랜지스터(117)는 출력용 전원 전위 VDDQ의 라인과 출력 노드 N117 사이에 접속되고, 그 게이트는 신호 ZOH를 수신한다. N 채널 MOS 트랜지스터(119)는 출력 노드 N117과 접지 전위 GND의 라인 사이에 접속되고, 그 게이트는 신호 OL을 수신한다. P 채널 MOS 트랜지스터(116)는 출력용 전원 전위 VDDQ의 라인과 P 채널 MOS 트랜지스터(117)의 게이트 사이에 접속되고, 그 게이트는 신호 RDH를 수신한다. N 채널 MOS 트랜지스터(118)는 P 채널 MOS 트랜지스터(117)의 게이트와 노드 N108 사이에 접속되고, 그 게이트는 신호 RDH를 수신한다. MOS 트랜지스터(116, 118) 사이의 노드에 나타나는 신호가 신호 ZOH로 된다.
TTL계 인터페이스인 경우(MLV=VDDP, VDDQ=3.3V)는, 노드 N108이 접지 전위 GND로 된다. 노드 N108의 전위를 접지 전위 GND로 하는 방법에 관해서는 이후에 상술한다. 신호 RDH, OL이 각각 「H」 레벨 및 「L」 레벨인 경우는, MOS 트랜지스터(117, 118)가 도통되고 또한 MOS 트랜지스터(116, 119)가 비도통으로 되어, 판독 데이터 신호 Q는 「H」 레벨로 된다. 신호 RDH, OL이 각각 「L」 레벨 및 「H」 레벨인 경우는, MOS 트랜지스터(116, 119)가 도통되고 또한 MOS 트랜지스터(117, 118)가 비도통으로 되어, 판독 데이터 신호 Q는 「L」 레벨로 된다.
1.8V계 인터페이스인 경우(MLV=0V, VDDQ=1.8V)는, 노드 N108이 부전위 VBB로 된다. 노드 N108의 전위를 부전위 VBB로 하는 방법에 관해서는 이후에 상술한다. 1.8V계 인터페이스의 경우에 노드 N108을 부전위 VBB로 하는 것은, 1.8V계 인터페이스에서는 VDDQ가 1.8V에 되기 때문에, 노드 N108을 접지 전위 GND로 한 것에서는 P 채널 MOS 트랜지스터(117)의 전류 구동력이 부족하기 때문이다. VDDQ=3.3V, ZOH=GND인 경우에 있어서의 P 채널 MOS 트랜지스터(117)의 전류 구동력과 VDDQ=1.8V, ZOH=VBB인 경우에 있어서의 P 채널 MOS 트랜지스터(117)의 전류 구동력이 일치하도록, P 채널 MOS 트랜지스터(117)의 사이즈 및 부전위 VBB의 레벨이 설정되어 있다.
다음에, 노드 N108의 전위를 접지 전위 GND 및 부전위 VBB 중 어느 한쪽의 전위로 선택적으로 설정하는 방법에 대하여 설명한다. 도 18에 있어서, OR 게이트(120)는 신호 MLV, SLOW를 수신하여 신호 MLV'를 출력한다. 신호 SLOW는 비교적 낮은 레이트로 데이터 신호 Q를 출력하는 슬로우 스루 레이트(slow through rate)시에 「H」 레벨로 되는 신호이다. NOR 게이트(124)는 신호 MVL', ZRDH를 수신하여, 그 출력 신호는 인버터(125∼127)를 거쳐서 P 채널 MOS 트랜지스터(110)의 소스 및 드레인에 접속된다. P 채널 MOS 트랜지스터(110)의 게이트는 노드 N108에 접속된다. P 채널 MOS 트랜지스터(110)는 캐패시터 C3을 구성한다. 신호 ZRDH는 신호 RDH의 상보 신호이다.
P 채널 MOS 트랜지스터(111)는 접지 전위 GND의 라인과 노드 N108 사이에 접속되고, 그 게이트는 노드 N108에 접속된다. P 채널 MOS 트랜지스터(112)는 노드 N108과 접지 전위 GND의 라인 사이에 접속되고, 그 게이트는 접지 전위 GND의 라인에 접속된다. P 채널 MOS 트랜지스터(111, 112) 각각은 다이오드를 구성한다. 노드 N108의 전위가 Vth(단, Vth는 P 채널 MOS 트랜지스터의 임계값 전압임)보다도 높아지면, P 채널 MOS 트랜지스터(112)가 도통된다. 노드 N108의 전위가 -Vth보다도 낮아지면, P 채널 MOS 트랜지스터(111)가 도통된다. 따라서, 노드 N108의 전위는 -Vth∼Vth의 범위로 제한된다.
P 채널 MOS 트랜지스터(109)는 접지 전위 GND의 라인과 노드 N108 사이에 접속된다. NAND 게이트(122)는 인버터(125)의 출력 신호 φ125와 신호 DPRE를 수신하고, 그 출력 신호 φ122는 P 채널 MOS 트랜지스터(104)의 소스 및 드레인에 입력된다. P 채널 MOS 트랜지스터(104)의 게이트는 P 채널 MOS 트랜지스터(109)의 게이트(노드 N102)에 접속된다. P 채널 MOS 트랜지스터(104)는 캐패시터 C2를 구성한다. 신호 DPRE는 판독 커맨드 READ(출력 명령 신호)에 응답하여 「L」 레벨로부터 「H」 레벨로 상승되는 신호이다.
P 채널 MOS 트랜지스터(105∼107)는 접지 전위 GND의 라인과 노드 N102 사이에 직렬 접속된다. P 채널 MOS 트랜지스터(105∼107)의 게이트는 각각 P 채널 MOS 트랜지스터(105∼107)의 드레인에 접속된다. P 채널 MOS 트랜지스터(108)는 노드 N102와 접지 전위 GND의 라인 사이에 접속되고, 그 게이트는 접지 전위 GND의 라인에 접속된다. P 채널 MOS 트랜지스터(105∼108) 각각은 다이오드를 구성한다. 노드 N102의 전위가 Vth보다도 높아지면, P 채널 MOS 트랜지스터(108)가 도통된다. 노드 N102의 전위가 -3Vth보다도 낮아지면, P 채널 MOS 트랜지스터(105∼107)가 도통된다. 따라서, 노드 N102의 전위는 -3Vth∼Vth의 범위로 제한된다.
신호 MLV 또는 SLOW가 「H」 레벨인 경우는, 신호 OR 게이트(120)의 출력 신호 MLV'가 「H」 레벨로 된다. 이 경우는, 인버터(125)의 출력 신호 φ125가 「H」 레벨로 고정되어, NAND 게이트(122)가 신호 DPRE에 대하여 인버터로서 동작한다. 신호 DPRE가 「L」 레벨인 기간은 NAND 게이트(122)의 출력 신호 φ122가 「H」 레벨(VDDP)로 되어, 캐패시터 C2는 VDDP-Vth로 충전된다. 신호 DPRE가 「L」 레벨로부터 「H」 레벨로 상승되면, 신호 φ122가 「H」 레벨로부터 「L」 레벨로 하강되어, 용량 결합에 의해서 노드 N102의 전위가 2Vth-VDDP로 강압되고, P 채널 MOS 트랜지스터(109)가 도통되어 노드 N108이 접지 전위 GND로 된다.
신호 MLV, SLOW가 모두 「L」 레벨인 경우는, OR 게이트(120)의 출력 신호 MLV'가 「L」 레벨로 된다. 신호 ZRDH가 「H」 레벨인 기간은, 상술한 바와 같이, 신호 DPRE가 「L」 레벨인 기간에 캐패시터 C2가 VDDP-Vth로 충전되고, 신호 DPRE가 「H」 레벨로 상승되면 P 채널 MOS 트랜지스터(109)가 도통되어 노드 N108이 접지 전위 GND로 된다. 신호 ZRDH, DPRE가 모두 「H」 레벨인 기간은, NAND 게이트(122)의 출력 신호 φ122가 「L」 레벨(0V)로 되어 캐패시터(104)가 -Vth로 충전되고, 또한 인버터(127)의 출력 신호 φ127이 「H」 레벨(VDDP)로 되어 캐패시터 C3이 VDDP-Vth로 충전된다. 다음에 신호 ZRDH가 「L」 레벨로 하강하면, NAND 게이트(122)의 출력 신호 φ122가 「H」 레벨(VDDP)로 상승되고, 노드 N102의 전위가 3Vth(<VDDP+Vth)로 상승되어 P 채널 MOS 트랜지스터(109)가 비도통으로 되고, 인버터(127)의 출력 신호 φ127이 「L」 레벨로 하강되어 노드 N108이 -Vth(>Vth-VDDP)로 된다.
차지 펌프 회로(130)는, 신호 MLV'가 「H」 레벨인 기간에, 노드 N102로부터 정전하를 배출하여 노드 N102의 전위를 -3Vth로 유지하는 것이다. 즉, NAND 게이트(121)는 신호 MLV', SUSCLK를 수신하고, 그 출력 신호 φ121이 P 채널 MOS 트랜지스터(101)의 소스 및 드레인에 인가된다. P 채널 MOS 트랜지스터(101)의 게이트(노드 N101)는 P 채널 MOS 트랜지스터(102)를 거쳐서 노드 N102에 접속되고 또한 P 채널 MOS 트랜지스터(103)를 거쳐서 접지 전위 GND의 라인에 접속된다. P 채널 MOS 트랜지스터(102)의 게이트는 노드 N101에 접속되고, P 채널 MOS 트랜지스터(103)의 게이트는 접지 전위 GND의 라인에 접속된다. P 채널 MOS 트랜지스터(101)는 캐패시터 C1을 구성하고, P 채널 MOS 트랜지스터(102, 103)의 각각은 다이오드를 구성한다.
신호 MLV'가 「H」 레벨인 경우는, NAND 게이트(121)가 클럭 신호 SUSCLK에 대하여 인버터로서 동작한다. NAND 게이트(121)의 출력 신호 φ121이 「H」 레벨로부터 「L」 레벨로 하강하면, 노드 N102로부터 P 채널 MOS 트랜지스터(102)를 거쳐서 노드 N101에 정전하가 유입된다. 신호 φ121이 「L」 레벨로부터 「H」 레벨로 상승되면, 노드 N101로부터 P 채널 MOS 트랜지스터(103)를 거쳐서 접지 전위 GND의 라인에 정전하가 유출된다. 따라서, 신호 φ121이 「H」 레벨로부터 「L」 레벨로 하강할 때마다 노드 N102의 전위가 저하한다. 신호 MLV'가 「L」 레벨인 경우는, NAND 게이트(121)의 출력 신호 φ121이 「H」 레벨로 고정되어, 차지 펌프 회로(130)는 동작하지 않는다.
차지 펌프 회로(131)는, 신호 MLV', ZRDH가 「L」 레벨인 기간에, 노드 N108로부터 정전하를 배출하여 노드 N108의 전위를 -Vth로 유지하는 것이다. 즉, NAND 게이트(123)는 클럭 신호 SUSCLK 및 인버터(126)의 출력 신호 φ126을 수신하고, 그 출력 신호가 인버터(128, 129)를 거쳐서 P 채널 MOS 트랜지스터(113)의 소스 및 드레인에 접속된다. P 채널 MOS 트랜지스터(113)의 게이트(노드 N113)는 P 채널 MOS 트랜지스터(114)를 거쳐서 노드 N108에 접속되고, 또한 P 채널 MOS 트랜지스터(115)를 거쳐서 접지 전위 GND의 라인에 접속된다. P 채널 MOS 트랜지스터(114)의 게이트는 노드 N113에 접속되고, P 채널 MOS 트랜지스터(115)의 게이트는 접지 전위 GND의 라인에 접속된다. P 채널 MOS 트랜지스터(113)는 캐패시터 C4를 구성하고, P 채널 MOS 트랜지스터(114, 115) 각각은 다이오드를 구성한다.
신호 MLV', ZRDH가 「L」 레벨인 경우는, 인버터(126)의 출력 신호 φ126이 「H」 레벨로 고정되고, NAND 게이트(123)는 신호 SUSCLK에 대하여 인버터로서 동작한다. 인버터(129)의 출력 신호 φ129가 「H」 레벨로부터 「L」 레벨로 하강하면, 노드 N108로부터 P 채널 MOS 트랜지스터(114)를 거쳐서 노드 N113에 정전하가 유입된다. 신호 φ129가 「L」 레벨로부터 「H」 레벨로 상승되면, 노드 N113으로부터 P 채널 MOS 트랜지스터(115)를 거쳐서 접지 전위 GND의 라인에 정전하가 유입된다. 따라서, 신호 φ129가 「H」 레벨로부터 「L」 레벨로 하강될 때마다 노드 N108의 전위가 저하한다. 신호 MLV'가 「H」 레벨인 경우는, 신호 φ129가 「H」 레벨로 고정되어, 차지 펌프 회로(131)는 동작하지 않는다.
다음에, 이 출력 버퍼(100)의 동작에 대하여 설명한다. TTL계 인터페이스의 경우(MLV=VDDP)는, OR 게이트(120)의 출력 신호 MLV'가 「H」 레벨로 되고, 인버터(125, 127)의 출력 신호 φ125, φ127이 「H」 레벨로 고정되고 또한 인버터(126)의 출력 신호 φ126이 「L」 레벨로 고정된다. 따라서, 캐패시터 C3, C4는 구동되지 않아, 차지 펌프 회로(131)는 동작하지 않는다.
도 19에 있어서, 소정의 시각 t0에서 클럭 신호 CLK에 동기하여 판독 커맨드 READ가 입력되면, 신호 DPRE가 「L」 레벨로부터 「H」 레벨로 상승되고, NAND 게이트(122)의 출력 신호 φ122가 「H」 레벨로부터 「L」 레벨로 하강되며, 노드 N102가 -3Vth로 강압된다. 노드 N102의 전위는 리크 전류에 의해서 서서히 상승한다. 판독 커맨드 READ가 입력되고 나서 소정 시간의 경과 후에 클럭 신호 SUSCLK가 생성된다. 클럭 신호 SUSCLK는 NAND 게이트(121)에 의해 반전되어 신호 φ121로 된다. 신호 φ121이 「H」 레벨로부터 「L」 레벨로 하강되면, 노드 N101의 전위가 저하하여, 노드 N102의 전위가 -3Vth로 강압된다. 이것에 의해, P 채널 MOS 트랜지스터(109)는 도통 상태로 유지되고, 노드 N108은 접지 전위 GND로 유지된다.
신호 SLOW가 「H」 레벨인 경우는, 신호 MLV의 레벨에 관계없이 신호 MLV'가 「H」 레벨로 되고, 노드 N108은 접지 전위 GND로 유지된다. 따라서, 1.8V계 인터페이스의 경우는, 데이터 신호 Q의 출력 속도가 지연되어, 슬로우 스로 레이트 모드가 실현된다.
1.8V계 인터페이스의 경우(MLV=0V)는, OR 게이트(120)의 출력 신호 MLV'가 L 레벨로 되고, NAND 게이트(121)의 출력 신호 φ121이 「H」 레벨로 고정되어, 차지 펌프 회로(130)는 동작하지 않는다.
도 20에 있어서, 소정 시각 t0에서 클럭 신호 CLK에 동기하여 판독 커맨드 READ가 입력되면, 신호 DPRE가 「L」 레벨로부터 「H」 레벨로 상승되고, NAND 게이트(122)의 출력 신호 φ122가 「H」 레벨로부터 「L」 레벨로 상승되어 노드 N102가 -3Vth로 강압된다. 이것에 의해, P 채널 MOS 트랜지스터(109)가 도통되어 노드 N108이 접지 전위 GND로 된다.
다음으로, 시각 t1에서 내부 데이터 신호 ZRDH가 「H」 레벨로부터 「L」 레벨로 하강하면, 인버터(125, 127)의 출력 신호 φ125, φ127이 「H」 레벨로부터 「L」 레벨로 하강되고 또한 인버터(126)의 출력 신호 φ126이 「L」 레벨로부터 「H」 레벨로 상승된다. 이것에 의해, 노드 N102의 전위가 Vth로 승압되어 P 채널 MOS 트랜지스터(109)가 비도통으로 되고, 또한 노드 N108이 -Vth로 강압된다. 또한, NAND 게이트(123)가 클럭 신호 SUSCLK에 대하여 인버터로서 동작한다. 판독 커맨드 READ가 입력되고 나서 소정 시간의 경과 후에 클럭 신호 SUSCLK가 생성된다. 클럭 신호 SUSCLK는 NAND 게이트(123) 및 인버터(128, 129)에 의해 반전되어 신호 φ129로 된다. 신호 φ129가 「H」 레벨로부터 「L」 레벨로 하강될 때마다, 노드 N113의 전위가 저하되어, 노드 N108의 전위가 -Vth로 유지된다.
이 실시예 4에서는, TTL계 인터페이스의 경우는 P 채널 MOS 트랜지스터(117)의 게이트에 접지 전위 GND를 인가하여 P 채널 MOS 트랜지스터(117)를 도통시키고, 1.8V계 인터페이스의 경우는 P 채널 MOS 트랜지스터(117)의 게이트에 부전위 VBB를 인가하여 P 채널 MOS 트랜지스터(117)를 도통시킨다. 따라서, P 채널 MOS 트랜지스터(117)의 사이즈 및 부전위 VBB를 적절히 설정하는 것에 의해, TTL계 인터페이스 및 1.8V계 인터페이스의 각각에서 P 채널 MOS 트랜지스터(117)의 전류 구동력을 최적값으로 설정할 수 있다.
(실시예 5)
도 21은 본 발명의 실시예 5에 따른 DRAM의 출력 버퍼의 주요부를 나타내는 회로도이다. 도 21을 참조하면, 이 출력 버퍼가 도 18의 출력 버퍼와 다른 점은, 차지 펌프 회로(130, 131) 중 적어도 하나의 차지 펌프 회로가 차지 펌프 회로(132)로 치환되어 있는 점이다. 도 21에서는 차지 펌프 회로(130)가 차지 펌프 회로(132)로 치환된 경우가 도시되어 있다.
차지 펌프 회로(132)는 차지 펌프 회로(130)에 P 채널 MOS 트랜지스터(133∼136) 및 인버터(137)를 추가한 것이다. 전단의 NAND 게이트(121)의 출력 신호 φ121은 인버터(137)를 거쳐서 p 채널 MOS 트랜지스터(101)의 소스 및 드레인에 입력되고, 또한 P 채널 MOS 트랜지스터(133)의 소스 및 드레인에 입력된다. P 채널 MOS 트랜지스터(133)의 게이트(노드 N133)는 P 채널 MOS 트랜지스터(103)의 게이트에 접속된다. P 채널 MOS 트랜지스터(133)는 캐패시터 C5를 구성한다.
P 채널 MOS 트랜지스터(134, 135)는 접지 전위 GND의 라인과 노드 N133 사이에 직렬 접속되고, P 채널 MOS 트랜지스터(136)는 노드 N133과 접지 전위 GND의 라인 사이에 접속된다. P 채널 MOS 트랜지스터(134∼136)의 게이트는 각각 P 채널 MOS 트랜지스터(134∼136)의 드레인에 접속된다. P 채널 MOS 트랜지스터(134∼136)의 각각은 다이오드를 구성한다. 노드 N133의 전위가 Vth보다도 높아지면 P 채널 MOS 트랜지스터(136)가 도통되고, 노드 N133의 전위가 -2Vth보다도 낮아지면 P 채널 MOS 트랜지스터(134, 135)가 도통된다. 따라서, 노드 N137의 전위는 -2Vth∼Vth의 범위로 제한된다.
신호 φ121이 「L」 레벨로부터 「H」 레벨로 상승하면, 노드 N133의 전위가 Vth로 승압되어 P 채널 MOS 트랜지스터(103)가 비도통으로 되고, 또한 노드 N101이 강압되어 노드 N102로부터 P 채널 MOS 트랜지스터(102)를 거쳐서 노드 N101에 정전하가 유입된다. 신호 φ121이 「H」 레벨로부터 「L」 레벨로 상승되면, 노드 N133의 전위가 -2Vth로 강압되어 P 채널 MOS 트랜지스터(103)가 도통되고, 또한 노드 N101이 승압되어, 노드 N101로부터 P 채널 MOS 트랜지스터(103)를 거쳐서 접지 전위 GND의 라인에 정전하가 유출된다. 따라서, 신호 φ121이 「L」 레벨로부터 「H」 레벨로 상승될 때마다 노드 N102의 전위가 저하된다.
이 실시예 5에서는, 차지 펌프 회로(132)의 P 채널 MOS 트랜지스터(103)를 온/오프 제어하기 때문에, P 채널 MOS 트랜지스터(103)를 다이오드로서 이용하고 있었던 도 18의 차지 펌프 회로(130)에 비하여, 노드 N102의 정전하를 효율적으로 배출할 수 있다. 따라서, P 채널 MOS 트랜지스터(109)를 정확하고 또한 신속하게 제어할 수 있어, 노드 N108의 전위를 안정하게 제어할 수 있다.
(실시예 6)
도 22는 본 발명의 실시예 6에 따른 DRAM의 클럭 발생 회로(140)의 구성을 나타내는 회로 블럭도이다. 도 22를 참조하면, 이 DRAM이 실시예 4의 DRAM과 다른 점은, 클럭 신호 SUSCLK의 주기가 2단계로 전환되는 점이다.
즉, 클럭 발생 회로(140)는 NAND 게이트(141∼147), AND 게이트(148), 인버터(149∼151) 및 지연 회로(152, 153)를 포함한다. NAND 게이트(141)는 신호 MLV, COLACT을 수신하고, AND 게이트(148)는 NAND 게이트(141)의 출력 신호 및 신호 SUSEN을 수신한다. 신호 MLV는, TTL계 인터페이스의 경우에 「H」 레벨로 되고, 1.8V계 인터페이스의 경우에 「L」 레벨로 된다. 신호 COLACT는, 액티브시에는 「H」 레벨로 되고, 프리차지 커맨드 PRE(대기 명령 신호)가 입력되면 「L」 레벨로 된다. 신호 SUSEN은 판독 커맨드 READ(출력 명령 신호)에 응답하여 「L」 레벨로부터 「H」 레벨로 상승되는 신호이다.
AND 게이트(148)의 출력 신호 φ148은 NAND 게이트(143, 145)의 한쪽 입력 노드에 입력된다. NAND 게이트(143)의 출력 신호 φ143은 지연 회로(152) 및 인버터(150)를 거쳐서 NAND 게이트(145)의 다른쪽 입력 노드에 입력되고, 지연 회로(152)의 출력 신호 φ152는 NAND 게이트(143)의 다른쪽 입력 노드에 입력된다. 지연 회로(152)는 소정의 지연 시간 T1(예를 들면 250㎱)을 갖는다. AND 게이트(148)의 출력 신호 φ148이 「H」 레벨로 되면, NAND 게이트(143) 및 지연 회로(152)에 의해서 링 발진기가 구성된다.
또한, NAND 게이트(142)는 신호 MLV, COLACT, SUSEN을 수신하고, 그 출력 신호는 인버터(149)를 거쳐서 NAND 게이트(144, 146)의 한쪽 입력 노드에 입력된다. NAND 게이트(144)의 출력 신호 φ144는 지연 회로(153) 및 인버터(151)를 거쳐서 NAND 게이트(146)의 다른쪽 입력 노드에 입력되고, 지연 회로(153)의 출력 신호 φ153은 NAND 게이트(144)의 다른쪽 입력 노드에 입력된다. 지연 회로(153)는 지연 회로(152)의 지연 시간 T1보다도 짧은 소정의 지연 시간 T2(예를 들면 130㎱)를 갖는다. 인버터(149)의 출력 신호 φ149가 「H」 레벨로 되면, NAND 게이트(144) 및 지연 회로(153)에 의해서 링 발진기가 구성된다. NAND 게이트(147)는 NAND 게이트(145, 146)의 출력 신호 φ145, φ146을 수신하고, 클럭 신호 SUSCLK를 출력한다.
다음에, 이 DRAM의 동작에 대하여 설명한다. TTL계 인터페이스의 경우는, 도 23에 도시하는 바와 같이, 신호 MLV가 「H」 레벨로 되어 있다. 신호 COLACT는 미리 입력된 액티브 커맨드 ACT에 응답하여 「H」 레벨로 되어 있다. 도 23에 있어서, 초기 상태에서는 신호 SUSEN이 「L」 레벨로 되어 있고, 신호 φ148, φ149가 「L」 레벨로 고정되고 또한 신호 φ145, φ146이 「H」 레벨로 고정되어, 클럭 신호 SUSCLK는 「L」 레벨로 고정되어 있다.
소정 시각에 클럭 신호 CLK에 동기하여 판독 커맨드 READ가 입력되면, 신호 SUSEN이 「L」 레벨로부터 「H」 레벨로 상승되고, 신호 φ149가 「L」 레벨로부터 「H」 레벨로 상승된다. 이것에 의해, NAND 게이트(144) 및 지연 회로(153)에 의해서 링 발진기가 구성되며, 지연 회로(153)의 출력 신호 φ153은 지연 시간 T2마다 논리 레벨이 반전되는 클럭 신호로 된다. 클럭 신호 φ153은 인버터(151) 및 NAND 게이트(146, 147)에 의해 반전되어 클럭 신호 SUSCLK로 된다.
다음에, 프리차지 커맨드 PRE가 입력되면, 도 24에 도시하는 바와 같이, 신호 COLACT가 「H」 레벨로부터 「L」 레벨로 하강되고, 신호 φ149가 「L」 레벨로 하강되어 NAND 게이트(144, 146)의 출력 신호 φ144, φ146이 「H」 레벨로 고정되고 또한 신호 φ148이 「H」 레벨로 상승된다. 이것에 의해, NAND 게이트(143) 및 지연 회로(152)에 의해서 링 발진기가 구성되며, 지연 회로(152)의 출력 신호 φ152는 지연 시간 T1마다 논리 레벨이 반전되는 클럭 신호로 된다. 클럭 신호 φ152는 인버터(150) 및 NAND 게이트(l45, 147)에 의해 반전되어 클럭 신호 SUSCLK로 된다.
1.8V계 인터페이스의 경우는, 신호 MLV가 「L」 레벨로 된다. 따라서, 신호 SUSEN이 「H」 레벨로 되면, 신호 COLACT에 관계없이 신호 φ148이 「H」 레벨로 되고 또한 신호 φ149가 「L」 레벨로 된다. 따라서, 클럭 신호 SUSCLK는 지연 시간 T1마다 논리 레벨이 반전되는 클럭 신호로 되며, 그 주기는 프리차지 커맨드 PRE가 입력되더라도 변화되지 않는다.
여기서, DRAM에서의 커맨드 CMD에 대하여 보충적으로 설명해 둔다. 커맨드 CMD는 도 1에서 나타낸 제어 신호 CNT0∼CNTi의 논리 레벨의 조합에 의해서 입력된다. 내부 회로(5)는, 도 25에 도시하는 바와 같이, 메모리 어레이(161), 행 디코더(162), 열 디코더(163) 및 센스 앰프+입출력 제어 회로(164)를 포함한다.
메모리 어레이(161)는 복수 행, 복수 열로 배치된 복수의 메모리 셀 MC와, 각각 복수 행에 대응하여 마련된 복수의 워드선 WL과, 각각 복수 열에 대응하여 마련된 복수의 비트선쌍 BLP을 포함한다. 하나의 메모리 셀 MC은 하나의 데이터 신호를 기억한다.
행 디코더(162)는 행 어드레스 신호 RA0∼RAm에 따라서 복수의 워드선 WL 중 어느 하나의 워드선 WL을 선택하고, 선택한 워드선 WL을 「H」 레벨로 하여 그 워드선 WL에 대응하는 각 메모리 셀 MC를 활성화시킨다.
열 디코더(163)는 열 어드레스 신호 CA0∼CAm에 따라서 복수의 비트선쌍 BLP 중 어느 하나의 비트선쌍 BLP를 선택한다. 센스 앰프+입출력 제어 회로(164)는 메모리 셀 MC가 활성화되어 비트선쌍 BLP에 발생한 미소 전위차를 증폭하고, 또한 열 디코더(163)에 의해서 선택된 비트선쌍 BLP와 데이터 입출력선쌍 IOP를 결합한다. 데이터 입출력선쌍 IOP는 도 1의 입력 회로(4) 및 출력 회로(6)에 접속되어 있다.
판독 동작시에는 먼저 액티브 커맨드 ACT가 입력된다. 액티브 커맨드 ACT가 입력되면, 그 입력시에 인가되고 있었던 외부 어드레스 신호 A0∼Am이 행 어드레스 신호 RA0∼RAm으로서 통합되어 행 디코더(162)에 인가된다. 행 디코더(162)에 의해서 행 어드레스 신호 RA0∼RAm에 따른 행의 워드선 WL이 「H」 레벨로 되고, 그 행의 각 메모리 셀 MC가 활성화된다. 또한, 센스 앰프+입출력 제어 회로(164)에 의해서 각 비트선쌍 BLP의 전위차가 증폭된다.
다음으로, 판독 커맨드 READ가 입력되면, 그 입력시에 인가되고 있었던 외부 어드레스 신호 A0∼Am이 열 어드레스 신호 CA0∼CAm으로서 통합되어 열 디코더(163)에 인가된다. 열 디코더(163)에 의해서 열 어드레스 신호 CA0∼CAm에 따른 열의 비트선쌍 BLP이 선택되고, 선택된 비트선쌍 BLP가 센스 앰프+입출력 제어 회로(164)에 의해서 데이터 입출력선쌍 IOP에 결합된다. 비트선쌍 BLP의 전위차는 판독 데이터 신호 Q로서 출력 회로(6)에 인가되고, 출력 회로(6)에 의해서 외부로 출력된다.
다음에, 프리차지 커맨드 PRE가 입력되면, 행 디코더(162) 및 열 디코더(163)가 선택 동작을 종료하여, 메모리 셀 MC은 비활성화된다.
기록 동작시는, 판독 동작시와 마찬가지로 액티브 커맨드 ACT 및 프리차지 커맨드가 입력되는 외에, 판독 커맨드 READ 대신에 기록 커맨드 WRITE가 입력된다. 기록 커맨드 WRITE가 입력되면, 그 입력시에 인가되고 있었던 외부 어드레스 신호 A0∼Am이 열 어드레스 신호 CA0∼CAm으로서 통합되어 열 디코더(163)에 인가된다. 열 디코더(163)에 의해서 열 어드레스 신호 CA0∼CAm에 따른 열의 비트선쌍 BLP가 선택되고, 선택된 비트선쌍 BLP가 센스 앰프+입출력 제어 회로(164)에 의해서 데이터 입출력선쌍 IOP에 결합된다. 입력 회로(4)를 거쳐서 인가된 데이터 신호 D는 데이터 입력선쌍 IOP 및 선택된 비트선쌍 BLP을 거쳐서 활성화된 메모리 셀 MC에 기록된다.
이 실시예 6에서는, TTL계 인터페이스의 경우는, 액티브 기간에서는 클럭 신호 SUSCLK의 주기를 짧게 하고, 프리차지 기간에서는 클럭 신호 SUSCLK의 주기를 길게 한다. 또한, 1.8V계 인터페이스의 경우는, 액티브 기간 및 프리차지 기간의 양쪽에서 클럭 신호 SUSCLK의 주기를 길게 한다. 따라서, TTL계 인터페이스의 경우는 프리차지 기간에서의 소비 전력을 작게 할 수 있고, 1.8V계 인터페이스의 경우는 액티브 기간 및 프리차지 기간의 양쪽에서 소비 전력을 작게 할 수 있다.
(실시예 7)
도 26은 본 발명의 실시예 7에 따른 DRAM의 출력 버퍼(174)의 구성을 나타내는 회로 블럭도이다. 도 26에 있어서, 이 출력 버퍼(170)는 P 채널 MOS 트랜지스터(171∼175), N 채널 MOS 트랜지스터(176∼178) 및 전위 발생 회로(179, 180)를 포함한다. P 채널 MOS 트랜지스터(171) 및 N 채널 MOS 트랜지스터(176)는 출력용 전원 전위 VDDQ의 라인과 전위 발생 회로(179)의 출력 노드 N179 사이에 직렬 접속되고, 그들의 게이트는 내부 데이터 신호 RDH를 수신한다. 전위 발생 회로(179)는 클럭 신호 SUSCLK에 의해서 구동되며, 신호 MLV가 「H」 레벨인 경우는 출력 노드 N179를 접지 전위 GND로 하고, 신호 MLV가 「L」 레벨인 경우는 출력 노드 N179를 부전위 VBB로 한다.
P 채널 MOS 트랜지스터(172)는 출력용 전원 전위 VDDQ의 라인과 출력 버퍼(170)의 출력 노드 N172 사이에 접속되고, 그 게이트는 MOS 트랜지스터(171, 176) 사이의 노드에 나타나는 신호 ZOH를 수신한다. N 채널 MOS 트랜지스터(177)는 출력 노드 N172와 접지 전위 GND의 라인 사이에 접속되고, 그 게이트는 신호 OL을 수신한다.
P 채널 MOS 트랜지스터(173) 및 N 채널 MOS 트랜지스터(178)는 출력용 전원 전위 VDDQ의 라인과 전위 발생 회로(180)의 출력 노드 N180 사이에 접속되고, 그들의 게이트는 내부 데이터 신호 RDH를 수신한다. 전위 발생 회로(180)는 클럭 신호 SUSCLK에 의해서 구동되며, 신호 MLV가 「H」 레벨인 경우는 출력 노드 N180을 접지 전위 GND로 하고, 신호 MLV가 「L」 레벨인 경우는 출력 노드 N180을 부전위 VBB로 한다. P 채널 MOS 트랜지스터(174, 175)는 출력용 전원 전위 VDDQ의 라인과 출력 버퍼(170)의 출력 노드 N172 사이에 직렬 접속되고, P 채널 MOS 트랜지스터(174, 175)는 각각 신호 SLOW, ZOHS를 수신한다. 신호 ZOHS는 MOS 트랜지스터(173, 178) 사이의 노드에 나타나는 신호이다.
예를 들면 TTL계 인터페이스의 경우, 노드 N179, N180은 모두 접지 전위 GND로 된다. 통상의 스루 레이트인 경우, 신호 SLOW는 「L」 레벨로 되어 P 채널 MOS 트랜지스터(174)가 도통된다. 신호 RDH, OL이 각각 「H」 레벨 및 「L」 레벨로 되면, MOS 트랜지스터(172, 175, 176, 178)가 도통되고 또한 MOS 트랜지스터(171, 173, 177)가 비도통으로 되어 데이터 신호 Q가 「H」 레벨로 된다.
슬로우 스루 레이트인 경우는, 신호 SLOW는 「H」 레벨로 되어 P 채널 MOS 트랜지스터(174)가 비도통으로 된다. P 채널 MOS 트랜지스터(174)가 비도통으로 되면, P 채널 MOS 트랜지스터(175)에는 전류가 흐르지 않는다. 즉, P 채널 MOS 트랜지스터(174)도 비도통으로 된다. 신호 RDH, OL이 각각 「H」 레벨 및 「L」 레벨로 되면, MOS 트랜지스터(172, 176, 178)가 도통되고 또한 MOS 트랜지스터(171, 173, 177)가 비도통으로 되어, P 채널 MOS 트랜지스터(175)에는 전류가 흐르지 않아, P 채널 MOS 트랜지스터(172)를 흐르는 전류에 의해서만 출력 노드 N172가 「H」 레벨로 상승된다. 따라서, P 채널 MOS 트랜지스터(172, 175)를 흐르는 전류에 의해서 출력 노드 N172가 「H」 레벨로 상승되는 통상의 스루 레이트의 경우에 비하여, 데이터 신호 Q의 출력 속도가 지연되게 된다. 이렇게 하여, 슬로우 스루 레이트 모드가 실현된다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에 의해서 나타내어지고, 특허청구범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것을 의도한다.
이상 설명한 바와 같이, 본 발명에 의하면, 전원 전압이 상이한 2개의 시스템에서 사용 가능한 반도체 장치를 얻을 수 있다.
도 1은 본 발명의 실시예 1에 따른 DRAM의 전체 구성을 나타내는 블럭도,
도 2는 도 1에 나타낸 입력 회로에 포함되는 클럭 버퍼의 구성을 나타내는 회로 블럭도,
도 3은 도 2에 나타낸 NAND 게이트(12)의 구성을 나타내는 회로도,
도 4는 도 2에 나타낸 인버터(11)의 구성을 나타내는 회로도이다.
도 5는 도 2에 나타낸 NAND 게이트(12∼14)의 동작을 나타내는 타이밍도,
도 6은 도 2에 나타낸 NAND 게이트(12∼14)의 동작을 나타내는 다른 타이밍도,
도 7은 도 2에 나타낸 펄스 발생 회로의 구성을 나타내는 회로 블럭도,
도 8은 도 7에 나타낸 펄스 발생 회로의 동작을 나타내는 타이밍도,
도 9는 실시예 1의 변경예를 나타내는 회로 블럭도,
도 10은 본 발명의 실시예 2에 따른 DRAM의 입력 버퍼의 구성을 나타내는 회로 블럭도,
도 11은 도 10에 나타낸 NOR 게이트(53)의 구성을 나타내는 회로도,
도 12는 도 10에 나타낸 레벨 변환 회로의 구성을 나타내는 회로도,
도 13은 도 10에 나타낸 입력 버퍼의 동작을 나타내는 타이밍도,
도 14는 도 10에 나타낸 입력 버퍼의 동작을 나타내는 다른 타이밍도,
도 15는 본 발명의 실시예 3에 따른 DRAM의 입력 보호 회로의 구성을 나타내는 회로도,
도 16은 도 15에 나타낸 입력 보호 회로의 구성을 나타내는 단면도,
도 17은 실시예 3의 변경예를 나타내는 단면도,
도 18은 본 발명의 실시예 4에 따른 DRAM의 출력 버퍼의 구성을 나타내는 회로도,
도 19는 도 18에 나타낸 출력 버퍼의 동작을 나타내는 타이밍도,
도 20은 도 18에 나타낸 출력 버퍼의 동작을 나타내는 다른 타이밍도,
도 21은 본 발명의 실시예 5에 따른 DRAM의 출력 버퍼의 주요부를 나타내는 회로도,
도 22는 본 발명의 실시예 6에 따른 DRAM의 클럭 발생 회로의 구성을 나타내는 회로 블럭도,
도 23은 도 22에 나타낸 클럭 발생 회로의 동작을 나타내는 타이밍도,
도 24는 도 22에 나타낸 클럭 발생 회로의 동작을 나타내는 다른 타이밍도,
도 25는 도 22∼도 24에서 설명한 DRAM의 주요부를 나타내는 블럭도,
도 26은 본 발명의 실시예 7에 따른 DRAM의 출력 버퍼의 구성을 나타내는 회로 블럭도,
도 27은 TTL계 인터페이스와 1.8V계 인터페이스를 비교하기 위한 도면,
도 28은 종래의 DRAM의 클럭 버퍼의 구성을 나타내는 회로 블럭도,
도 29는 종래의 DRAM의 입력 버퍼의 구성을 나타내는 회로 블럭도,
도 30은 종래의 DRAM의 입력 보호 회로의 구성을 나타내는 회로도,
도 31은 종래의 DRAM의 출력 버퍼의 구성을 나타내는 회로도.
도면의 주요 부분에 대한 부호의 설명
1 : DRAM 2 : VDDP 발생 회로
3 : VDDI 발생 회로 4 : 입력 회로
5 : 내부 회로 6 : 출력 회로

Claims (5)

  1. 삭제
  2. 삭제
  3. 제 1 출력용 전원 전압을 받는 제 1 모드와, 상기 제 1 출력용 전원 전압보다도 낮은 제 2 출력용 전원 전압을 받는 제 2 모드를 갖는 반도체 장치로서,
    소정의 동작을 실행하는 내부 회로와,
    상기 제 1 및 제 2 출력용 전원 전압에 의해서 구동되고, 상기 내부 회로에서 생성된 신호를 외부로 출력하는 출력 회로
    를 구비하되,
    상기 출력 회로는,
    그 제 1 전극이 상기 제 1 및 제 2 출력용 전원 전압을 받고, 그 제 2 전극이 출력 노드에 접속된 제 1 P형 트랜지스터와,
    상기 제 1 모드시는 접지 전압을 출력하고, 상기 제 2 모드시는 미리 정해진 부(負)전압을 출력하는 전압 공급 회로와,
    그 한쪽 전극이 상기 제 1 P형 트랜지스터의 게이트 전극에 접속되고, 다른쪽 전극이 상기 전압 공급 회로의 출력 전압을 받고, 상기 내부 회로에서 생성된 신호에 따라 도통/비도통 상태로 되는 스위치 소자를 포함하는
    반도체 장치.
  4. 제 3 항에 있어서,
    상기 전압 공급 회로는,
    상기 접지 전압의 라인과 상기 스위치 소자의 다른쪽 전극 사이에 접속된 제 2 P형 트랜지스터와,
    그 한쪽 전극이 상기 제 2 P형 트랜지스터의 게이트 전극에 접속된 제 1 캐패시터와,
    그 한쪽 전극이 상기 스위치 소자의 다른쪽 전극에 접속된 제 2 캐패시터와,
    상기 제 1 모드시는 신호의 출력을 지시하는 출력 명령 신호에 응답하여 상기 제 1 캐패시터의 다른쪽 전극의 전압을 전원 전압만큼 낮추어 상기 제 2 P형 트랜지스터를 도통시키고, 상기 제 2 모드시는 상기 출력 명령 신호에 응답하여 상기 제 2 캐패시터의 다른쪽 전극의 전압을 상기 전원 전압만큼 낮추어 상기 스위치 소자의 다른쪽 전극의 전압을 강압시키는 구동 회로를 포함하는
    반도체 장치.
  5. 제 4 항에 있어서,
    상기 구동 회로는, 상기 제 2 모드시는 상기 출력 명령 신호에 응답하여 상기 제 1 캐패시터의 다른쪽 전극의 전압을 상기 전원 전압만큼 낮추어 상기 제 2 P형 트랜지스터를 도통시키고, 상기 출력 명령 신호는 입력되고 나서 미리 정해진 시간의 경과 후에, 상기 제 1 캐패시터의 다른쪽 전극의 전압을 상기 전원 전압만큼 올려 상기 제 2 P형 트랜지스터를 비도통으로 하고, 또한, 상기 제 2 캐패시터의 다른쪽 전극의 전압을 상기 전원 전압만큼 낮추어 상기 스위치 소자의 다른쪽 전극의 전압을 강압시키는 반도체 장치.
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