CN1612267A

CN1612267A - 半导体存储器

Info

Publication number: CN1612267A
Application number: CN200410086614.2A
Authority: CN
Inventors: 小林广之; 神田达哉
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 2003-10-30
Filing date: 2004-10-29
Publication date: 2005-05-04
Anticipated expiration: 2024-10-29
Also published as: CN1612267B; US20050105322A1; US7184358B2; EP1528572A3; JP2005158223A; DE602004015226D1; EP1528572A2; JP4437710B2; EP1528572B1

Abstract

本发明公开了一种半导体存储器。其中，增高电压生成器生成增高电压，作为字线的高电平电压。多个第一字译码器在活跃周期中根据第一地址信号来输出低电平电压或高电平电压，而在待机周期中输出高电平电压。切换电路在活跃周期中将用于向所述第一字译码器提供高电平电压的高电平电压线与增高电压线相连接，而在待机周期中将其与内部电压线相连接。向内部电压线提供的电压低于增高电压。多个字驱动器在它们的晶体管的栅极接收到来自所述第一字译码器的低电平电压时向字线提供增高电压，而当其栅极接收到来自所述第一字译码器的高电平电压时向字线输出低电平电压。

Description

半导体存储器

技术领域

本发明涉及一种半导体存储器，其具有动态存储器单元(memorycell)和连接到所述存储器单元的字线(word line)，并在对所述存储器单元进行存取时向所述字线提供高于电源电压的电压。

背景技术

本申请基于2003年10月30日提出的日本专利申请No.2003-370589并要求其优先权，在此通过引用而包含该申请的全部内容。

最近，已将具有动态存储器单元(DRAM(动态随机存取存储器)或伪SRAM(静态随机存取存储器))的半导体存储器用于安装在诸如移动电话之类的便携式设备上的工作存储器(work memory)。因为DRAM存储器单元比SRAM存储器单元要小，所以使用DRAM可以降低产品成本。同时，为了延长电池的工作时间，安装在便携式设备上的半导体存储器要求具有低功耗。具体到移动电话上来说，为了延长可用待机(standby)时间，待机电流低是很重要的。即使便携式设备未工作，DRAM和伪SRAM也需要执行周期性的刷新(refresh)操作，而这些刷新操作导致了待机电流的增加。因而，人们做出了各种用于降低DRAM和伪SRAM的待机电流的设计。

例如，提出了一种技术，其中在自刷新模式(self-refresh mode)期间，增高电压生成器(boost voltage generator)的操作被停止，所述增高电压生成器用于生成字线的增高电压，并将增高电压生成器的输出节点(增高节点)固定于一个外部供应电压(例如在以下称为参考文献1的日本未经实审的专利申请公开No.平7-287980中所公开的)。还提出了一种技术，其中在刷新操作(自刷新模式期间的集中刷新操作)完成之后，将增高电压生成器的操作停止一段预定的时间，并且在此段时间内将字线接地(例如在以下称为参考文献2的日本未经实审的专利申请公开No.2003-77273中所公开的)。

另一方面，在具有动态存储器单元的半导体存储器中，将字线的选择电压设定为高于电源电压的增高电压，使得存储器单元中所保存的数据的电荷更多，以提高读容差(read margin)。在栅极处提供了所述增高电压的晶体管可能会有栅极感应漏极泄漏(GIDL)电流。由于GIDL电流取决于栅极电压而在晶体管的漏极和衬底之间、或者在其源极和衬底之间流动，因此所述GIDL电流随栅极电压的增加而增加。因此在这种类型的半导体存储器中，由于字驱动器(word driver)内部的晶体管基于GIDL的待机电流增加而产生了严重的问题，特别是当所述晶体管在其栅极处接收到增高电压的时候。具体而言，当pMOS晶体管在其栅极处接收到增高电压时，增高电压被提供给衬底(阱)。这增加了漏极与衬底间的电压差或者源极与衬底间的电压差，容易导致更大的GIDL电流。

例如，在3.2V的栅极电压(增高电压)下的pMOS晶体管产生一个单位栅极宽度的GIDL电流(例如1×10^-11A/μm)，此电流大约是1.8V栅极电压(电源电压)下GIDL电流(例如2×10^-13A/μm)的50倍。假定在一种伪SRAM中，字驱动器中的pMOS晶体管在其栅极处接收到增高电压(3.2V)，并且具有大约1×10⁶μm的栅极总宽度，则这些pMOS晶体管的GIDL电流总共是大约10μA。

此外，GIDL降低pMOS晶体管的衬底电压(增高电压)。因而，用于生成增高电压的增高电压生成器必须进行操作来补偿所述电压降。一般而言，增高电压生成器通过向其耦合电容器充电来产生增高电压。在用单个耦合电容器来产生增高电压的单阶段(single-stage)结构的增高电压生成器中，增高电压的生成效率约为40-50％的量级。在用两个耦合电容器来产生增高电压的两阶段(two-stage)结构的增高电压生成器中，增高电压的生成效率约为20-25％的量级。最近，由于晶体管的微型化，外部供应电压已在降低，并且采用两阶段结构增高电压生成器的半导体存储器也在增多。假定两阶段结构增高电压生成器具有20％的生成效率，则10μA的GIDL必须通过消耗五倍的电流，即50μA来补偿。由于典型的DRAM的待机电流有100-200μA的规格，因此GIDL对待机电流的影响是不可忽略的。

同时，将nMOS晶体管设置为负的衬底电压需要负电压生成器。但是其生成效率约为75-80％的量级。因此，nMOS晶体管中产生的归因于GIDL的电流消耗的增加量小于pMOS晶体管中产生的归因于GIDL的电流消耗的增加量。

没有一种传统技术能在具有动态存储器单元并且对字线提供增高电压的半导体存储器中，避免在其栅极处接收到增高电压的晶体管中GIDL的产生。

在前面的参考文献1中，增高电压生成器在自刷新期间停止，并且强行将增高电压供应线的电压设置在电源电压。因此在执行刷新操作时，必须将选择字线的操作一直推迟到增高电压达到预定电压的时候。这意味着伪SRAM性能的劣化。另外，增高电压生成器停止之后的下一次存储器存取不得不在增高电压生成器重开始操作，并且增高电压升到预定值之后才能开始。结果，如果将参考文献1应用于这样的伪SRAM，在该伪SRAM中可能发生存取请求(读请求和写请求)与刷新请求之间的冲突，则刷新后进行第一次存取需要很长时间。这导致伪SRAM性能的劣化，因为不得不将产品规格中的存取时间设置为最坏的值。

前面的参考文献2仅适用于执行集中刷新操作的自刷新模式期间。例如，如果将参考文献2应用于在自刷新模式期间执行分散刷新操作的DRAM，则无法令人满意地降低待机电流，因为增高电压生成器的停止时间减少了，而其停止和重启动的频率增加了。此外，如果将参考文献2应用于这样的伪SRAM，在该伪SRAM中可能发生存取请求和刷新请求之间的冲突，以及应用于这样的DRAM，在该DRAM中刷新请求是在任意时刻从外部提供的，则与参考文献1一样，刷新后进行第一次存取需要很长时间。

发明内容

本发明的一个目的是降低在其栅极处接收增高电压的晶体管的GIDL。

本发明的另一个目的是降低具有动态存储器单元的半导体存储器的待机电流，而不停止其增高电压生成器。

本发明还有一个目的是降低所述待机电流而不增加存取时间。

根据本发明的半导体存储器的一个方面，存储器阵列具有分别连接到多个字线的多个动态存储器单元。增高电压生成器利用外部供应电压来生成增高电压作为字线的高电平电压，所述增高电压高于所述外部供应电压。多个第一字译码器在活跃周期中将第一地址信号译码，当所述第一地址信号指示选择时输出低电平电压，并且当所述第一地址信号指示解选时输出高电平电压，其中对于所述活跃周期，响应于存取请求和刷新请求而对存储器单元进行存取。在除活跃周期之外的周期，或者待机周期中，第一字译码器也输出高电平电压。

在第一规格的操作中，切换电路在至少包括所述活跃周期的第一周期中将高电平电压线与增高电压线相连接，而在除第一周期之外的周期中将其与内部电压线相连接，所述高电平电压线用于将高电平电压提供给第一字译码器。所述增高电压线是增高电压生成器的输出节点。所述内部电压线被提供的是低于增高电压的一个电压。形成了分别与字线相对应的多个字驱动器，并且所述字驱动器中的每一个都设有晶体管。当所述晶体管的栅极接收到来自第一字译码器的低电平电压时，字驱动器向字线输出增高电压，并且当其栅极接收到来自第一字译码器的高电平电压时向字线输出低电平电压。

根据此半导体存储器，在除第一周期之外的周期中，第一字译码器根据切换电路的切换操作，输出低于增高电压的电压作为所述高电平电压。从而在除第一周期之外的周期中，字驱动器的晶体管的栅极接收到低于增高电压的电压。结果，与栅极接收到增高电压的情况相比，可以大大降低在除第一周期之外的周期中从字驱动器晶体管产生的栅极感应漏极泄漏电流。也就是说，可以显著降低半导体存储器的待机电流。

根据本发明的半导体存储器的另一方面，所述字驱动器分别具有CMOS反相器，用于分别将第一字译码器的输出电平进行反相，并将反相后的输出电平输出到字线。所述字驱动器中每一个的晶体管是pMOS晶体管，该pMOS晶体管是所述CMOS反相器中每一个的组成部分。

根据此半导体存储器，在待机周期中，向字驱动器的pMOS晶体管的栅极提供低于增高电压的电压作为高电平电压。尽管如此，由于栅极电压低于增高电压，因此可以避免栅极感应漏极泄漏的产生。

根据本发明的半导体存储器的又一方面，第一周期是活跃周期，除第一周期之外的周期是所述待机周期。第二字译码器在活跃周期中将第二地址信号译码。当所述第二地址信号指示选择时，第二字译码器向pMOS晶体管的源极输出增高电压，而当所述第二地址信号指示解选时向所述源极输出低电平电压。在活跃周期的开始，在切换电路将与高电平电压线相连接的电压线从内部电压线切换到增高电压线之后，第二字译码器输出增高电压。

根据此半导体存储器，在活跃周期的开始，在pMOS晶体管的栅极电压从低于增高电压的电压变为增高电压之后，pMOS晶体管的源极电压从低电平电压变为增高电压。从而，可以防止栅极电压下降到低于源极电压，从而防止了CMOS反相器的pMOS晶体管和nMOS晶体管同时导通。结果，就可以避免在源极和漏极之间流动的穿通电流(feedthroughcurrent)。

根据本发明的半导体存储器的再一方面，第二字译码器的输出端共同连接到多个字驱动器的pMOS晶体管的源极。

根据此半导体存储器，第二字译码器的输出端共同连接到多个字驱动器的pMOS晶体管的源极。因此，从第二字译码器输出的增高电压不但被提供给从第一字译码器接收到低电平电压的字驱动器以选择字线，而且还被提供给在其栅极处从第一字译码器接收到高电平电压的字驱动器以解选字线。由于自来自第一字译码器的高电平电压被设置为增高电压之后向pMOS晶体管的源极提供增高电压，因此可以防止处于未选择状态的字驱动器的pMOS晶体管和nMOS晶体管在活跃周期的开始同时导通。结果，就可以避免在源极和漏极之间流动的穿通电流。

根据本发明的半导体存储器的另一方面，第一周期是活跃周期，除第一周期之外的周期是所述待机周期。第二字译码器在活跃周期中将第二地址信号译码。当所述第二地址信号指示选择时，第二字译码器向pMOS晶体管的源极输出增高电压，当所述第二地址信号指示解选时，其向所述源极输出低电平电压。在活跃周期的末尾，在第二字译码器输出低电平电压之后，切换电路将与高电平电压线相连接的电压线从增高电压线切换到内部电压线。

根据此半导体存储器，在活跃周期的末尾，在pMOS晶体管的源极电压从增高电压变为低电平电压之后，pMOS晶体管的栅极电压从增高电压变为低于该增高电压的电压。从而，可以防止栅极电压下降到低于源极电压，从而防止了CMOS反相器的pMOS晶体管和nMOS晶体管同时导通。结果，就可以避免在源极和漏极之间流动的穿通电流。

根据本发明的半导体存储器的另一方面，在活跃周期的末尾，在第一字译码器将其输出电压从低电平变为高电平之后，切换电路将与高电平电压线相连接的电压线从增高电压线切换到内部电压线。

根据此半导体存储器，在活跃周期的末尾，第一字译码器暂时向字线提供增高电压，然后提供低于增高电压的电压作为高电平电压。因此，字驱动器的CMOS反相器的nMOS晶体管暂时强导通。因此，就可以在活跃周期的末尾迅速将字线电压降低到解选电平。结果，利用存取时间的减少就可以缩短字线的复位操作周期。还可以防止因为活跃周期连续出现(连续提供存取请求)时字线复位不足而引起的对字线的多重选择。也就是说，可以防止半导体存储器发生故障。

根据本发明的半导体存储器的另一方面，内部电源电压生成器利用外部供应电压来生成恒定的内部供应电压，所述内部供应电压低于所述外部供应电压。

根据此半导体存储器，可以用内部电源电压生成器所生成的恒定的内部供应电压来作为所述低于增高电压的电压，使得能够向字驱动器提供变动更小的高电平电压。

根据本发明的半导体存储器的另一方面，增高电压生成器具有比较控制电路，用于将增高电压和参考电压进行比较，并在增高电压低于参考电压的时间内执行增高操作。比较控制电路在活跃周期和待机周期期间持续执行比较操作。

根据此半导体存储器，增高电压生成器的比较控制电路不仅在活跃周期期间，而且在待机周期期间也继续比较操作。尽管如此，本发明的应用使得能够显著降低栅极感应漏极泄漏电流，从而增高电压(pMOS晶体管的衬底电压)几乎不降落。因此，即使比较控制电路在待机周期期间继续比较操作，增高电压生成器执行增高操作的频率也很低。结果，可以降低增高电压生成器的电流消耗，而无需在待机周期期间强行停止增高电压生成器的增高操作。也就是说，可以在不对增高电压生成器进行复杂控制的情况下降低待机电流。

根据本发明的半导体存储器的另一方面，命令译码器将读命令和写命令译码，所述读命令和写命令是所述存取请求，并通过外部终端提供。刷新控制电路以预定的时间间隔生成刷新命令，或刷新请求。操作控制电路向存储器阵列输出定时信号，以便响应于读命令和写命令而执行存取操作，并且响应于刷新命令而执行刷新操作。所述操作控制电路具有仲裁器，用于当读命令或写命令与刷新命令彼此冲突时，确定存取操作和刷新操作的执行顺序。

根据此半导体存储器，该半导体存储器具有仲裁器，用于当读命令或写命令与刷新命令彼此冲突时，确定存取操作和刷新操作的执行顺序，就可以利用半导体存储器待机电流的降低，来实现栅极感应漏极泄漏电流的显著降低。

根据本发明的半导体存储器的另一方面，命令译码器在正常操作模式期间将读命令和写命令译码，所述读命令和写命令是所述存取请求，并通过外部终端提供。刷新控制电路在自刷新模式期间以预定的时间间隔生成刷新命令，或刷新请求，在所述自刷新模式中不接受任何存取请求。操作控制电路向存储器阵列输出定时信号，以便响应于读命令和写命令而执行存取操作，并且响应于刷新命令而执行刷新操作。

根据这种具有自刷新模式的半导体存储器，可以利用降低其待机电流，来实现栅极感应漏极泄漏电流的显著降低。

根据本发明的半导体存储器的另一方面，半导体存储器作为操作模式具有正常操作模式和自刷新模式，所述正常操作模式接受存取请求，所述自刷新模式不接受存取请求，而是仅执行响应于在半导体存储器内部发生的刷新请求的刷新操作。第一周期(将高电平电压线连接到增高电压线上的周期)是正常操作模式及自刷新模式的活跃周期和正常操作模式中的待机周期。除第一周期之外的周期(将高电平电压线连接到内部电压线上的周期)是自刷新模式中的待机周期。

在此半导体存储器中，切换电路仅在自刷新模式中将高电平电压线的电压切换到增高电压线或内部电压线，而在正常操作模式中不进行电压的切换。例如，对于在正常操作模式中频繁对存储器单元进行存取的***，通过降低切换电路的切换频率，高电平电压线与增高电压线或内部电压线交替连接的频率下降。其结果是，高电平电压线的充放电频率下降，可以减少功耗。通过减少增高电压的无谓的消耗，可以减少增高电压生成器的无谓操作。一般来说，由于增高电压生成器中的增高电压的生成效率是百分之几十，因此由减少增高电压的无谓消耗而引起的功耗的削减效果很大。

根据本发明的半导体存储器的另一方面，半导体存储器作为操作模式具有正常操作模式和低功率模式，所述正常操作模式接受存取请求及刷新请求，所述低功率模式不接受存取请求及刷新请求。第一周期是正常操作模式周期，除第一周期之外的周期是所述低功率模式周期。

在此半导体存储器中，切换电路除了在正常操作模式和低功率模式的切换之时以外，不切换高电平电压线的电压。通过降低切换电路的切换频率，如上所述，高电平电压线的充放电频率下降，从而可减少功耗。特别是由减少增高电压的无谓消耗而引起的功耗的削减效果很大。

根据本发明的半导体存储器的另一方面，半导体存储器的操作规格通过程序电路被设定为第一规格或第二规格。当程序电路的设定值显示为第二规格时，切换电路将高电平电压线持续连接在增高电压线上。即，在第二规格中，切换电路不切换高电平电压线的电压。例如，当搭载有半导体存储器的***高频率地对存储器单元进行存取，待机电流并不是很重要的情况下，半导体存储器设定在第二规格。当是存储器单元的存取频率低、重视待机电流的***的情况下，半导体存储器设定在第一规格。如此，可以对应***的规格来恰当地切换半导体存储器的产品规格(操作规格)。

根据本发明的半导体存储器的另一方面，半导体存储器的规格通过模式寄存器被设定为第一规格或第二规格。当模式寄存器的设定值表示第二规格时，切换电路将高电平电压线持续连接在增高电压线上。即，在第二规格中，切换电路不切换高电平电压线的电压。因此，与上述的具有程序电路的半导体存储器一样，可以对应***的规格来恰当地切换半导体存储器的操作规格。此外，通过向客户开放模式寄存器，客户可以恰当地切换半导体存储器的产品规格(操作规格)。

根据本发明的半导体存储器的另一方面，半导体存储器的操作规格(产品规格)根据导电膜连接端的电压被设定为第一规格或第二规格，所述导电膜根据在半导体制造工序中使用的遮光膜的图案形状而被形成在半导体衬底的预定位置上。当导电膜连接端的电压表示第二规格时，切换电路将高电平电压线持续连接在所述增高电压线上。在此例中，也可以对应***的规格来恰当地切换半导体存储器的操作规格。

附图说明

以下的详细描述，当结合附图来阅读时，本发明的特性、原理和作用将会变得更清楚，在附图中，相同的部分用同样的标号来指定，其中：

图1是一个框图，示出了本发明的半导体存储器的第一实施例；

图2是一个框图，详细示出了图1所示的存储器核的主要部件；

图3是一个框图，示出了图1所示的栅极控制电路、字译码器和字驱动器的细节；

图4是一个时序图，示出了在第一实施例的伪SRAM的待机周期内执行刷新操作的例子；

图5是一个时序图，示出了在第一实施例的伪SRAM的待机周期内的操作的概要；

图6是一个时序图，示出了在第一实施例的伪SRAM的待机周期内执行存取操作的例子；

图7是一个框图，示出了本发明的半导体存储器的第二实施例；

图8是一个框图，示出了本发明的半导体存储器的第三实施例；

图9是一个框图，详细示出了图8所示的栅极控制电路、字译码器及字驱动器；

图10是一个时序图，示出了第三实施例的DRAM的操作的概要；

图11是一个时序图，示出了在第三实施例的正常操作模式中执行存取操作的例子；

图12是一个框图，示出了本发明半导体存储器的第四实施例；

图13是一个框图，详细示出了图12所示的栅极控制电路、字译码器及字驱动器；

图14是一个时序图，示出了第四实施例的DRAM的操作的概要；

图15是一个框图，示出了本发明半导体存储器的第五实施例；

图16是一个电路图，详细示出了图15所示的程序电路；

图17是一个电路图，详细示出了图15所示的栅极控制电路；

图18是一个电路图，详细示出了图17所示的栅极控制电路的操作；

图19是一个时序图，示出了第五实施例的DRAM的操作的例子；

图20是一个时序图，示出了第五实施例的DRAM的操作的另一例子；

图21是一个框图，示出了本发明半导体存储器的第六实施例；

图22是一个框图，示出了本发明半导体存储器的第七实施例；

图23是一个框图，示出了本发明半导体存储器的第八实施例；

图24是一个电路图，详细示出了图23所示中显示的栅极控制电路；

图25是一个时序图，示出了第八实施例的伪SRAM的操作的概要。

具体实施方式

在下文中，将参照附图，对本发明的实施例进行描述。附图中的双重圆圈表示外部终端。在附图中，各条粗线表示由多条线组成的信号线。与这些粗线相连接的某些方框每个都由多个电路组成。通过外部终端提供的信号用与这些终端的名称相同的符号来指定。用于传输信号的信号线用与这些信号的名称相同的符号来指定。以“Z”结尾的信号具有正逻辑。以“X”结尾的信号具有负逻辑。

图1示出了本发明的半导体存储器的第一实施例。这个半导体存储器是使用CMOS工艺形成为硅衬底上的伪SRAM芯片。该伪SRAM具有DRAM存储器核和SRAM接口。该伪SRAM在芯片内部执行周期性的刷新操作而不从外部接收刷新命令，从而保持写入其存储器单元的数据。该伪SRAM例如用于安装在移动电话上的工作存储器。根据通过外部终端提供的命令信号CMD(读命令和写命令)来执行读操作和写操作。此外，伪SRAM与后述的第五～第八实施例不同，操作规格(产品规格)仅为一个，即，伪SRAM通常以第一规格进行操作。

所述伪SRAM具有命令输入电路10、刷新控制电路12、VPP生成器14、VII生成器16、VNN生成器18、地址输入电路20、数据输入/输出电路22、操作控制电路24、地址切换电路26和存储器核28。顺便说一下，图1仅示出了本发明描述所必需的主要信号。接地电压VSS被提供给除存储器阵列ARY之外的大部分电路。

命令输入电路10(命令译码器)接收通过命令终端提供的命令信号CMD(例如芯片使能信号/CE、写使能信号/WE和输出使能信号/OE)。命令输入电路10将接收到的命令信号CMD(读命令和写命令＝存取请求)译码，并输出用于操作存储器核28的内部命令信号ICMD。

刷新控制电路12具有未示出的刷新定时器和刷新地址计算器。刷新定时器以预定时间间隔输出刷新请求信号RREQ(刷新命令)。刷新地址计算器根据刷新请求信号RREQ来执行计算操作，并输出由多个位(bit)组成的刷新地址信号RFA。刷新地址信号RFA是用于选择以后将要描述的字线WL的列(row)地址信号。

VPP生成器14具有两个耦合电容器，以及分别经由二极管连接到这些耦合电容器的晶体管。VPP生成器14使用通过外部终端提供的电源电压VDD(外部供应电压)来生成恒定的增高电压VPP，该恒定的增高电压VPP高于电源电压。也就是说，VPP生成器14作为两阶段结构的增高电压生成器而工作。增高电压VPP被用作字线WL的高电平电压。VPP生成器14具有比较控制电路15，用于将通过电阻分压而从增高电压VPP下降了的电压与参考电压相比较，并在所述降压后的电压(以相对条件指示增高电压VPP)低于参考电压VREF的时间段内执行增高操作。比较控制电路15在用于对存储器单元MC进行存取的活跃周期期间、以及在所述活跃周期以外的周期(即待机周期)期间，持续所述比较操作。以后将会讲到，在待机周期期间，字驱动器WDRV的pMOS晶体管所产生的栅极感应漏极泄漏电流(从VPP到VNN的泄漏)几乎是可以忽略的。因而，VPP生成器14的操作即使在待机周期受到了影响，其频率也是很低的，因而VPP生成器14仅消耗微小的电流。因此可以降低待机电流，而不必在待机周期期间强行停止VPP生成器14，也就是说，不必对VPP生成器14进行复杂的控制。

VII生成器16(内部电源电压生成器)降低电源电压VDD，以生成恒定的内部供应电压VII。将内部供应电压VII提供给除存储器阵列ARY、输入电路10、20和输入/输出电路22(以上这些是连接到外部终端的)以及电压生成器14、16和18之外的大部分电路。

VNN生成器18(负电压生成器)具有一个耦合电容器和一个经由二极管连接到该耦合电容器的晶体管。VNN生成器18通过使用电源电压VDD和接地电压VSS来生成恒定的负电压VNN。该负电压VNN被用作字线WL的低电平电压。

电源电压VDD的输入规格(产品规格)被确定为例如1.65至1.95V。当电源电压VDD落入上述范围内时，VPP生成器14生成恒定增高电压VPP(例如3.2V)。当电源电压VDD落入上述范围内时，VII生成器16生成恒定的内部供应电压VII(例如1.65V)。当电源电压VDD落入上述范围内时，VNN生成器18生成恒定的负电压VNN(例如一0.2V)。所述的伪SRAM内部的主要电路利用内部供应电压VII、增高电压VPP和负电压VNN(这些电压都是恒定的)来工作，而不管电源电压VDD。这可以避免由电源电压VDD的变化所导致的操作定时偏差(定时容差的降低)。结果，可以通过提高利用率而提高伪SRAM的性能。

地址输入电路20接收到通过地址终端提供的地址信号ADD，并将接收到的信号作为列地址信号RA和行(column)地址信号CA输出。用列地址信号RA来选择字线WL。用行地址信号CA来选择位线(bit line)BLZ(或BLX)。

在读操作中，数据输入/输出电路22将从存储器核28通过公共数据总线CDB传输而来的读数据输出到数据终端DQ(例如是16位的)。在写操作中，数据输入/输出电路22接收到通过数据终端DQ提供的写数据，并将接收到的数据通过公共数据总线CDB传输到存储器核28。

操作控制电路24具有仲裁器25，用于当异步输入的内部命令信号ICMD和刷新请求信号RREQ彼此冲突时，确定将优先权给予其中哪一个。操作控制电路24在响应于刷新命令而执行刷新操作时，输出刷新信号REFZ。由于仲裁器25的作用，刷新操作在响应于从伪SRAM外部提供而来的读命令的读操作之间执行，或者在响应于从伪SRAM外部提供而来的写命令的写操作之间执行。也就是说，刷新操作是在伪SRAM内部自动执行的。

操作控制电路24响应于仲裁器25已确定给予优先权的内部命令信号ICMD(读命令和写命令)或者刷新请求信号RREQ(刷新命令)，输出用于操作存储器阵列ARY的定时信号，所述定时信号包括字线控制信号WLZ、锁存器使能信号LEX和位线复位信号BRSX。操作控制电路24还响应于内部命令信号ICMD或刷新请求信号RREQ，输出操作开始信号OPTSZ和操作结束信号OPTEZ，这两个信号分别指示字线WL的选择开始定时和选择结束定时。用于选择存储器核28中的行开关的定时信号，或者行线控制信号CLZ，仅响应于内部命令信号ICMD而被输出。字线控制信号WLZ是用于选择字线WL的定时信号。锁存器使能信号LEX是用于操作存储器核28中的读出放大器(sense amplifier)SA的定时信号。位线复位信号BRSX是用于操作存储器核28中的预充电电路PRE的定时信号。

当地址切换电路26(在读操作、写操作或待机周期期间)接收到低电平的刷新信号REFZ时，它将列地址信号RA作为内部列地址信号IRA输出。当地址切换电路26(在刷新操作期间)接收到高电平的刷新信号REFZ时，它将刷新地址信号RFA作为内部列地址信号IRA输出。也就是说，在读操作、写操作和待机周期期间，选择从外部提供的列地址信号RA。在刷新操作中，选择内部生成的刷新地址信号RFA。

存储器核28具有栅极控制电路30、字译码器WDEC、1/4译码器QDEC、字驱动器WDRV、读出放大器SA、预充电电路PRE、存储器阵列ARY、行译码器CDEC、读出缓冲器(sense buffer)SB和写放大器WA。

栅极控制电路30在操作开始信号OPTSZ或操作结束信号OPTEZ被激活时(活跃周期＝第一周期)，将列驱动信号RDDRV设置在增高电压VPP，并且在操作开始信号OPTSZ和操作结束信号OPTEZ都被禁止时(待机周期＝除第一周期之外的周期)，将驱动信号RDDRV设置在内部供应电压VII。以后将会讲到，列驱动信号RDDRV设置字线WL的高电平电压。

字译码器WDEC(第一字译码器)根据第一地址信号和定时信号，将列输出信号RDOUT设置在选择电平或者解选电平，所述第一地址信号由内部列地址信号IRA的高位(通过去掉后面将会讲到的用于选择存储器块的那些位而得到)所组成，所述定时信号(例如WLZ信号)来自操作控制电路24。此处，将所述选择电平设置在负电压VNN。取决于列驱动信号RDDRV而将所述解选电平设置在增高电压VPP或内部供应电压VII。

1/4译码器QDEC(第二字译码器)将第二地址信号译码，所述第二地址信号由内部列地址信号IRA的低两位组成。与来自操作控制电路24的定时信号(例如WLZ信号)同步，1/4译码器QDEC在所述第二地址信号指示选择时将译码信号WLDV设置在选择电平(VPP)，而在所述第二地址信号指示解选时将译码信号WLDV设置在解选电平(VNN)。

字驱动器WDRV根据列输出信号RDOUT和译码信号WLDV，将字线WL设置在选择电平(VPP)或解选电平(VNN)。

存储器阵列ARY具有排成矩阵的多个动态存储器单元MC，还具有连接到所述存储器单元MC的多个字线WL和多个位线对BLZ、BLX。存储器阵列ARY由四个存储器块(memory block)所组成。存储器单元MC与典型的DRAM存储器单元相同，每个都具有以电荷形式保存数据的电容器(存储器节点)和设置在此电容器和位线BL之间的传输晶体管。所述传输晶体管的栅极连接到字线WL。

读出放大器SA与锁存器使能信号LEX同步地操作，并且在锁存器使能信号LEX被激活时(在低电平期间)放大位线BLZ和BLX之间的电压差。预充电电路PRE与位线复位信号BRSX同步地操作，并且在存储器核28未工作时将位线BLZ和BLX设置在预定的电压。

行译码器CDEC根据行地址信号CA，对分别用于连接位线BLZ、BLX和数据总线DB的行开关进行选择，并与行线控制信号CLZ同步地导通所选择的行开关。

在读操作中，读出缓冲器SB放大数据总线DB上的读数据的信号量，并将结果输出到公共数据总线CDB。在写操作中，写放大器WA放大公共数据总线CDB上的写数据的信号量，并将结果输出到数据总线DB。

图2示出了图1所示的存储器核28的主要部件的细节。此图示出了要被连接到存储器阵列ARY的一个存储器块上的电路。也就是说，每个存储器块都具有32个列块(row block)RBLK。为所述列块RBLK中的每一个都形成了栅极控制电路30和1/4译码器QDEC。

所述列块RBLK中的每一个都具有64个字译码器WDEC和256个字驱动器WDRV。也就是说，对于每个字译码器WDEC都形成了四个字驱动器WDRV。在每个列块RBLK中，分别形成了对应于256条字线WL(WL0，WL1，...，WL255)的字驱动器WDRV。在读操作、写操作和刷新操作中，对于每个数据终端DQ，根据列地址信号RA来选择任何一个字译码器WDEC。所选择的字译码器WDEC将其列输出信号RDOUT(RDOUT0，RDOUT1，...)设置在负电压VNN。未被选择的字译码器WDEC将其列输出信号RDOUT设置在增高电压VPP。

1/4译码器QDEC根据列地址信号(第二地址信号)的低两位，将译码信号WLDV(WLDV0-3)中的任何一个从负电压VNN变为增高电压VPP。将四个译码信号WLDV共同输出到列块RBLK中的多个字驱动器WDRV。在接收到具有负电压VNN的列输出信号RDOUT的四个字驱动器WDRV当中，接收到被设置在增高电压VPP的译码信号WLDV的那个字驱动器WDRV将其字线WL设置在增高电压VPP。也就是说，根据列地址信号RA，对于每个数据终端DQ激活了一个字驱动器WDRV，选择了一个字线WL。然后，将存储器单元MC的电容器和位线BLZ(或BLX)相连接，以执行读操作、写操作或刷新操作。

图3示出了图1所示的栅极控制电路30、字译码器WDEC和字驱动器WDRV的细节。在此图中，附在晶体管上的箭头连接到各自的阱电压。具有两个相反箭头的nMOS晶体管具有三阱(triple-well)结构。没有箭头的nMOS晶体管的衬底电压(阱电压)被设置在接地电压VSS。

栅极控制电路30包括：NOR电路30a，用于当操作开始信号OPTSZ或操作结束信号OPTEZ处于高电平(VPP)时，输出低电平(VSS)的操作信号OPTX；nMOS晶体管30b，用于当操作信号OPTX处于高电平(VPP)时，输出高电平(VII)的驱动信号RDDRV；以及pMOS晶体管30c，用于当操作信号OPTX处于低电平(VSS)时，输出高电平(VPP)的驱动信号RDDRV。nMOS晶体管30b和pMOS晶体管30c作为切换电路而工作，用于在活跃周期(第一周期)将用于向字译码器WDEC提供高电平电压的高电平电压线RDDRV与增高电压线VPP相连接，以及在待机周期(除第一周期之外的周期)将其与内部电压线VII相连接，所述内部电压线VII被提供以低于增高电压VPP的内部供应电压。

当操作开始信号OPTSZ和操作结束信号OPTEZ都处于低电平(VSS)时，即在伪SRAM的待机周期期间，要被提供给pMOS晶体管30c的操作信号OPTX被设置在增高电平VPP。尽管如此，在此情况下，pMOS晶体管30c的源极、漏极和衬底分别被设置在增高电平VPP、内部供应电压VII和增高电压VPP。这意味着在衬底和漏极之间、以及衬底和源极之间的电压差更小了。因此，几乎没有栅极感应漏极电流GIDL(或者栅极感应源极电流GISL)。这样就不必处理pMOS晶体管30c中的GIDL了。

字译码器WDEC包括：译码单元32a，具有在增高线VPP和接地线VSS之间串联的pMOS晶体管和nMOS晶体管，藉以将列地址信号RA译码；锁存器32b，连接到译码单元32a的输出端；pMOS晶体管32c，其栅极连接到锁存器32b的输出节点DECOUTZ；以及电平转换单元32d，连接到输出节点DECOUTZ和pMOS晶体管32c的漏极。当输出节点DECOUTZ处于低电平时，pMOS晶体管32c将列输出信号RDOUT的电平设置在内部供应电压VII或增高电压VPP。当输出节点DECOUTZ处于高电平(VPP)时，电平转换单元32d将列输出信号RDOUT的电平设置在负电压VNN。

在活跃周期期间，译码单元32a根据列地址信号RA(第一地址信号)的预译码信号RDEC(RDEC0-1)和定时信号TIMZ，输出列输出信号RDOUTZ。具体而言，当所有的预译码信号RDEC都处于高电平时，即当列地址信号RA指示选择时，与定时信号TIMZ的高电平周期同步地激活译码单元32a，从而将输出节点DECOUTZ转变为高电平(VPP)。此处，字译码器WDEC将列输出信号RDOUT设置在负电压VNN(低电平电压)。

在活跃周期期间，当任何一个预译码信号RDEC处于低电平时，即当列地址信号RA指示解选时，译码单元32a将输出节点DECOUTZ维持在低电平(VSS)。此处，字译码器WDEC将列输出信号RDOUT设置在增高电压VPP(高电平电压)。

此外，在伪SRAM的待机周期期间，将所有译码单元32a的输出节点DECOUTZ维持在低电平(VSS)。此处，字译码器WDEC将它们的列输出信号RDOUT设置在与驱动信号RDDRV的电压相等的内部供应电压VII(高电平电压)。在待机周期期间，pMOS晶体管32c的栅极接收到接地电压VSS。因此，无需处理pMOS晶体管32c中的GIDL。

字驱动器WDRV具有：CMOS反相器34a，用于向字线WL(WL0-3)输出高电平(译码信号WLDV的VPP电平或VII电平)或低电平(VNN)；以及nMOS晶体管34b，用于根据字复位信号WLRST(WLRST0-3)而将字线WL连接到负电压线VNN。字驱动器WDRV在pMOS晶体管34c的栅极从字译码器WDEC接收到负电压VNN(低电平电压)时向字线WL提供增高电压VPP，而在所述栅极从字译码器WDEC接收到增高电压VPP或内部供应电压VII(两者都是高电平电压)时向字线WL输出负电压VNN(低电平电压)。

当字复位信号WLRST处于高电平(VII)时，字线WL被固定到解选电平(VNN)。字复位信号WLRST是具有与译码信号WLDV相反相位的信号，其在各自的字驱动器WDRV中生成。在本发明中，在伪SRAM的待机周期期间，CMOS反相器34a的pMOS晶体管34c的栅极接收到内部供应电压VII。这使得与从前相比，待机周期期间的GIDL电流显著降低(例如，从1×10^-11A/μm下降到2×10^-13A/μm)。

在传统的伪SRAM中，由于没有栅极控制电路30，因此字译码器WDEC的pMOS晶体管32c的源极直接连接到增高线VPP。因而所有的列输出信号RDOUT在待机周期期间都被设置在增高电压VPP，并且所有的字驱动器WDRV的pMOS晶体管34c的栅极都被提供以增高电压VPP。pMOS晶体管34c的衬底被固定于增高电压VPP。在待机周期期间，pMOS晶体管34c的源极(WLDV)和漏极(WL)分别被设置在负电压VNN。从而在传统上，因为pMOS晶体管34c的栅极感应漏极泄漏(在下文中称为GIDL)而将待机电流增加了50μA左右。在本发明中，pMOS晶体管34c引起可忽略的微小GIDL，使得与从前相比可以使待机电流降低约50μA。

图4示出了一个例子，其中在第一实施例的伪SRAM的待机周期期间执行刷新操作。图中的待机周期STB示出了下述周期，其中不提供外部命令(读存取请求或写存取命令)，在伪SRAM内部不产生刷新请求，并且图3所示的字译码器WDEC的译码单元32a被禁止。活跃周期ACT则是下述周期，其中提供了外部命令或产生了刷新命令，并且字译码器WDEC的译码单元32a中的任意一个被激活。

在待机周期STB中，图3所示的NOR电路30a接收到低电平(VSS)的操作开始信号OPTSZ和操作结束信号OPTEZ(图4(a))，并输出高电平(VPP)的操作信号OPTX(图4(b))。高电平的操作信号OPTX将nMOS晶体管30b导通，使得驱动信号RDDRV被保持在内部供应电压VII(图4(c))。因为译码单元32a的输出节点DECOUTZ在待机周期期间被保持在低电平，所以字译码器WDEC的pMOS晶体管32c导通。这一导通将所有列输出信号RDOUT的电平保持在内部供应电压VII(图4(d，e))。因此，如上所述，在其栅极处接收到列输出信号RDOUT的pMOS晶体管34c几乎不引起GIDL。

接下来，在待机周期期间，从图1所示的刷新控制电路12输出刷新请求信号RREQ(图4(f)。因为操作控制电路24不接收外部命令，所以它响应于刷新请求信号RREQ，输出刷新信号REFZ、操作开始信号OPTSZ、操作结束信号OPTEZ、定时信号TIMZ(WLZ)，以及未示出的锁存器使能信号LEX和位线复位信号BRSX(图4(g，h，i，j))。

刷新控制电路12与刷新请求信号RREQ同步地算出刷新地址信号RFA(图4(k))。地址切换电路26将刷新地址信号RFA(RF2)作为内部列地址信号IRA输出(图4(I))。

当操作开始信号OPTSZ或操作结束信号OPTEZ处于高电平时，栅极控制电路30将列驱动信号RDDRV从内部供应电压VII切换到增高电压VPP(图4(m))。在待机周期STB中，所有字译码器WDEC的输出节点DECOUTZ都处于低电平，并且pMOS晶体管32c导通。因而，所有的列输出信号RDOUT都响应于列驱动信号RDDRV变为增高电压VPP这一事件，而从内部供应电压VII变为增高电压VPP(图4(n，o))。由刷新地址信号RFA所选择的字译码器WDEC与定时信号TIMZ同步地将它们的译码单元32a的输出节点DECOUTZ变为高电平(VPP)(图4(p))。所选择的字译码器WDEC响应于输出节点DECOUTZ的改变，将它们的列输出信号RDOUT变为低电平(VNN)(图4(q))。

1/4译码器QDEC将与内部列地址信号IRA的低两位相对应的译码信号WLDV之一(例如WLDV0)从低电平(VNN)变为高电平(VPP)(图4(r))。接收到高电平译码信号WLDV的字驱动器WDRV与译码信号WLDV同步地禁止它们的字复位信号WLRST，从而释放了字线WL的复位状态(图4(s))。在接收到低电平列输出信号RIDOUT的四个字驱动器WDRV当中，接收到高电平(VPP)译码信号WLDV的字驱动器WDRV与译码信号WLDV同步地将字线WL(例如WL0)变为增高电压VPP(如图中粗虚线所示)，从而执行刷新操作(图4(t))。

在活跃周期ACT的开始，在栅极控制电路30将与字译码器WDEC的高电平电压线RDDRV相连接的电压线从内部电压线VII切换到增高电压线VPP(前面的符号(m))之后，1/4译码器QDEC输出增高电压VPP(前面的符号(r))。因此，在字驱动器WDRV中的pMOS晶体管34c的栅极电压从内部供应电压VII变为增高电压VPP之后，pMOS晶体管34c的源极电压从负电压VNN(低电平电压)变为增高电压VPP。与pMOS晶体管34c一起组成CMOS反相器的nMOS晶体管通过在栅极处接收到内部供应电压VII而导通。从而，由于防止了pMOS晶体管34c的栅极电压下降到低于源极电压，因此可以防止CMOS反相器的pMOS晶体管和nMOS晶体管同时导通。结果，就可以避免在源极和漏极之间流动的穿通电流。

在接收到低电平列输出信号RDOUT的四个字驱动器WDRV当中，接收到低电平(L；VNN)译码信号WLDV的三个字驱动器WDRV将其字复位信号WLRST保持在高电平(H；VII)(图4(u))，以将字线WL保持在负电压VNN(图4(v))。因此，不会执行刷新操作。

未由刷新地址信号RFA选择的字译码器WDEC将其译码单元32a的输出节点DECOUTZ保持在低电平(L；VSS)(图4(w))。这导通了pMOS晶体管32c，从而将从未被选择的字译码器WDEC输出的列输出信号RDOUT保持在高电平(VPP)(图4(x))。在接收到高电平列输出信号RDOUT的字驱动器WDRV当中，接收到低电平译码信号WLDV的字驱动器WDRV将其字复位信号WLRST保持在高电平(H；VII)(图4(y))，以将字线WL保持在负电压VNN(图4(z))。同时，如图2所示，将译码信号WLDV共同提供给多个字驱动器WDRV。从而，存在这样的字驱动器WDRV，其接收到高电平的列输出信号RDOUT和高电平的译码信号WLDV(符号(z)周围的虚线)。即使在这些字驱动器WDRV中，如上所述，也可以防止pMOS晶体管34c的栅极电压下降到源极以下，从而避免在源极和漏极之间流动的穿通电流。

1/4译码器QDEC在译码信号WLDV变为增高电压VPP后一段预定时间之后，将译码信号WLDV变为负电压VNN(图4(z1))。译码信号WLDV的负电压VNN通过导通的pMOS晶体管34c被传输到所选择的字线WL，使得字线WL的电压逐渐降低(图4(z2))。随后，字复位信号WLRST从负电压VNN变为内部供应电压VII(图4(z3))，并且nMOS晶体管34b导通，以可靠地迅速将字线WL复位到负电压VNN。

响应于定时信号TIMZ变为低电平(图4(z4))，字译码器WDEC将输出节点DECOUTZ变为接地电压VSS(图4(z5))。此处，将操作结束信号OPTEZ保持在高电平，并且将列驱动信号RDDRV保持在增高电压VPP。因此，字译码器WDEC的pMOS晶体管32c导通，并且列输出信号RDOUT从负电压VNN变为增高电压VPP(图4(z6))。

由于列输出信号RDOUT变为增高电压VPP，使组成字驱动器WDRV的CMOS反相器34a的nMOS晶体管暂时强导通。这使字线WL的复位操作更快。随后，操作结束信号OPTEZ变为低电平(图4(z7))，从而将列驱动信号RDDRV从增高电压VPP变为内部供应电压VII(图4(z8))。响应于列驱动信号RDDRV的改变，列输出信号RDOUT从增高电压VPP变为内部供应电压VII(图4(z9，z10))。然后，活跃周期ACT结束，待机周期STB重新开始。如上，在活跃周期ACT的末尾，将字译码器WDEC的输出节点DECOUTZ变为低电平，并将列输出信号RDOUT从低电平变为高电平，然后将列驱动信号RDDRV从增高电压VPP变为内部供应电压VII。从而，可以使组成字驱动器WDRV的CMOS反相器34a的nMOS晶体管暂时强导通。因此，可以在活跃周期ACT的末尾可靠地迅速将字线WL的电压降低到解选电平。结果，可以缩短字线WL的复位操作时间，减少了存取时间。还可以防止当活跃周期ACT连续出现时(当连续提供存取请求时)由于字线WL复位不足而引起的对字线的多重选择。也就是说，可以防止伪SRAM发生故障。

顺便说一下，在活跃周期ACT的末尾，在1/4译码器QDEC将译码信号WLDV变为负电压VNN(前面的符号(z1))之后，栅极控制电路30将与字译码器WDEC的高电平电压线RDDRV相连接的电压线从增高电压VPP设置为内部供应电压VII(前面的符号(z8))。从而，在将pMOS晶体管34c的源极电压从增高电压VPP变为负电压VNN之后，pMOS晶体管34c的栅极电压从增高电压VPP变为内部供应电压VII。从而，可以防止pMOS晶体管34c的栅极电压下降到低于源极电压，从而防止了CMOS反相器的pMOS晶体管和nMOS晶体管同时导通。结果，就可以避免在源极和漏极之间流动的穿通电流。

图5示出了在伪SRAM的待机周期期间的操作的纵览。当未提供外部命令(读请求或写请求)时，伪SRAM除了在刷新请求出现的时候以外都保持在待机状态。当刷新请求信号RREQ出现时，如图4所示，伪SRAM选择与刷新地址信号RFA相对应的字线WL，并执行刷新操作。此处，还输出位线复位信号BRSX和读出放大器激活信号LEX。

刷新请求信号RREQ例如每16μs输出一次。与刷新请求信号RREQ相对应的刷新操作(图中的活跃周期ACT)延续几十纳秒(例如80ns)。从而，待机周期STB和活跃周期ACT具有200∶1的比例。因此，在给定时间段中占很大比例的待机周期STB中GIDL电流的降低产生了很好的效果。

图6示出了一个例子，其中在第一实施例的伪SRAM的待机周期期间执行存取操作(读操作或写操作)。以下将省略对与上述图4中相同的操作的详细描述。

当读命令RD和写命令WR被提供给命令终端CMD，并且地址信号RA和CA被提供给地址终端ADD时，执行读操作和写操作(图6(a，b))。操作控制电路24响应于内部命令信号ICMD，输出操作开始信号OPTSZ、操作结束信号OPTEZ、定时信号TIMZ(WLZ)，以及未示出的锁存器使能信号LEX和位线复位信号BRSX(图6(c，d，e))。随后的操作与图4中的相同。如上，即使伪SRAM响应于存取命令RD和WR而执行存储器存取，也可以和图4中一样，降低了存储器存取之外的待机周期STB中的GIDL电流。

已经描述过，根据本实施例，在待机周期STB中，字驱动器WDRV的pMOS晶体管34c的栅极接收到低于增高电压VPP的内部供应电压VII。因此，与从前相比，在待机周期期间发生的pMOS晶体管34c的栅极感应漏极泄漏电流可以被大大降低。也就是说，可以显著降低伪SRAM的待机电流。

在活跃周期ACT的开始和末尾，可以防止字驱动器WDRV中的pMOS晶体管34c的栅极电压下降到低于源极电压，从而防止了CMOS反相器的pMOS晶体管和nMOS晶体管同时导通。结果，可以避免在源极和漏极之间流动的穿通电流。

在活跃周期ACT的末尾，向字驱动器WDRV的CMOS反相器34a的输入端暂时提供增高电压VPP，从而可以使CMOS反相器34a的nMOS晶体管暂时强导通。因此，可以在活跃周期的末尾迅速地将字线WL的电压降低到解选电平。结果，可以缩短字线WL的复位操作时间，减少了存取时间。还可以防止当活跃周期ACT连续出现时(当连续提供存取请求时)由于字线WL复位不足而引起的对字线的多重选择。也就是说，可以防止伪SRAM发生故障。

因为由VPP生成器14生成的恒定的增高电压VPP和由VII生成器16生成的恒定的内部供应电压VII被用作驱动信号RDDRV的高电平电压，所以可以向字驱动器WDRV提供恒定的高电平电压。结果，可以使字驱动器WDRV的操作定时和操作容差一致。

因为大大降低了栅极感应漏极漏电流，所以增高电压VPP(pMOS晶体管34c的衬底电压)几乎不降落。这可以降低VPP生成器14执行增高操作的频率。结果，可以降低待机电流，而无需在待机周期期间停止VPP生成器14的增高操作。

图7示出了本发明的半导体存储器的第二实施例。与在第一实施例中描述过的相同的元件将会用同样的标号或符号来指定。以下将省略对其的详细描述。本实施例的半导体存储器是通过使用CMOS工艺形成在硅衬底上的，例如具有自刷新功能的DRAM。所述DRAM在正常操作模式下，响应于外部指令CMD而执行读操作、写操作或刷新操作(自动刷新)。在自刷新模式期间，所述DRAM响应于刷新控制电路12A周期性输出的刷新请求信号RREQ来执行刷新操作。所述DRAM用作为例如安装在笔记本PC(个人计算机)上的工作存储器。此外，DRAM与第一实施例相同，操作规格仅为一个，即DRAM通常以第一规格操作。

所述DRAM具有命令输入电路10A、刷新控制电路12A、VPP生成器14A、VII生成器16A、VNN生成器18A和操作控制电路24A，代替了第一实施例的命令输入电路10、刷新控制电路12、VPP生成器14、VII生成器16、VNN生成器18和操作控制电路24。这个配置的其余部分与第一实施例中的几乎相同。

在正常操作模式下，命令输入电路10A(命令译码器)接收到通过命令终端提供而来的命令信号CMD(例如列地址选通信号/RAS、行地址选通信号/CAS和写使能信号/WE)。命令输入电路10A将接收到的命令信号CMD(读命令、写命令、自动刷新命令)译码，并输出用于操作存储器核28的内部命令信号ICMD。

刷新控制电路12A具有未示出的刷新定时器和刷新地址计算器。刷新定时器在正常操作模式期间停止操作。在正常操作模式期间，刷新地址计算器响应于来自命令输入电路10A的自动刷新命令信号AREF，计算刷新地址信号RFA。在自刷新模式期间，刷新定时器以预定的时间间隔来输出刷新请求信号RREQ(刷新命令)，在所述自刷新模式中，既不接受任何存取请求(读命令、写命令)，也不接受自动刷新命令。刷新地址计算器根据刷新请求信号RREQ来执行计算操作，并输出刷新地址信号RFA。

VPP生成器14A、VII生成器16A和VNN生成器18A所具有的功能与第一实施例的VPP生成器14、VII生成器16和VNN生成器18几乎相同。

当操作控制电路24A在正常操作模式期间从命令输入电路10A接收到读命令、写命令或刷新命令时，其输出用于允许存储器核28执行读操作、写操作或刷新操作的定时信号。当操作控制电路24A在自刷新模式期间接收到刷新请求信号RREQ时，其输出用于允许存储器核28执行刷新操作的定时信号。操作控制电路24A所执行的操作与在第一实施例中的相同(图4和图6)。尽管如此，在此实施例中，在读请求或写请求和刷新请求之间不会发生冲突。因此，操作控制电路24A没有仲裁器。

栅极控制电路30的操作与第一实施例相同。即，栅极控制电路30将高电平电压线RDDRV在活跃周期(第一周期)与增高电压线VPP连接，在待机周期(除第一周期之外的周期)与内部电压线VII连接。

此实施例可以提供与上述第一实施例同样的效果。此外，在此实施例中，即使在具有自刷新模式的DRAM中，也可以大大降低GIDL，从而降低了待机电流(自刷新电流)。

图8示出了本发明半导体存储器的第三实施例。用相同的标号标注与第一及第二实施例中所说明的元件相同的元件，并省略这些元件的详细说明。用CMOS工艺在硅衬底上将此实施例的半导体存储器形成为具有自刷新功能的DRAM芯片。DRAM具有操作控制电路24B及栅极控制电路30B，它们代替第二实施例的操作控制电路24A及栅极控制电路30。其他结构与第二实施例相同，即，DRAM的操作规格仅为一个，DRAM通常以第一规格进行操作。

操作控制电路24B仅执行响应于由刷新控制电路12A所产生的刷新请求信RREQ而进行的刷新操作，并在不接受存取请求的自刷新模式中，输出低电平的自刷新模式信号SREFX。操作控制电路24B在接受存取请求(读命令、写命令、自动刷新命令)的正常操作模式中，输出高电平的自刷新模式信号SREFX。操作控制电路24B的其他功能与上述第二实施例的操作控制电路24A相同。

栅极控制电路30B在作为自刷新模式中的活跃周期和正常操作模式周期的第一周期中，将列驱动信号RDDRV(高电平电压线)设定为增高电压VPP。栅极控制电路30B在作为除第一周期之外的周期的自刷新模式中的待机周期中，将列驱动信号RDDRV设定为内部电源电压VII。栅极控制电路30B的其他功能与上述第一及第二实施例的栅极控制电路30相同。

图9详细示出了图8所示的栅极控制电路30B、字译码器WDEC及字驱动器WDRV。字译码器WDEC及字驱动器WDRV与上述第一实施例(图3)相同。

栅极控制电路30B具有NOR电路30d，以代替第一实施例的栅极控制电路30的NOR电路30a。其他结构和栅极控制电路30相同。NOR电路30d具有三个输入，当操作开始信号OPTSZ、操作结束信号OPTEZ和自刷新模式信号SREFX中的任一个为高电平时，输出低电平(VSS)的操作信号OPTX，当操作开始信号OPTSZ、操作结束信号OPTEZ和自刷新模式信号SREFX均为低电平时，输出高电平(VPP)的操作信号OPTX。由此，在自刷新模式信号SREFX保持高电平的正常操作模式中，操作信号OPTX保持低电平。因此，高电平电压线RDDRV在正常操作模式中被固定在增高电压VPP上。

图10示出了第三实施例的DRAM的操作概要。关于与上述图4及图5相同的操作，并省略其详细说明。在此例中，DRAM在正常操作模式中接受到自刷新命令从而转移为自刷新模式，在自刷新模式中接受到自刷新解除命令从而转移为正常操作模式。

在正常操作模式中，由于自刷新模式信号SREFX保持在高电平上，因此操作信号OPTX被固定在低电平上。由此，图9所示的nMOS晶体管30b、pMOS晶体管30c(切换电路)的导通、关闭不能切换，从而高电平电压线RDDRV被固定在增高电压VPP上。因此，没有随着切换电路30b、30c切换操作而产生的功耗。

具体来说，由于NOR电路30d不驱动切换电路30b、30c，因此几乎没有功耗。此外，由于不发生高电平电压线RDDRV的充放电，因此不产生用于充放电的电能。由此，可抑制增高电压VPP的无谓使用，从而降低了增高电压生成器14A的操作频率。其结果是，增高电压发生器14A的功耗也下降。对于安装有DRAM的***来说，在频繁产生存取请求的情况下，相比于由GIDL引起的功耗的增加，有时由切换电路30b、30c的切换引起的功耗的增加更大。在这样的***中，在正常操作模式中，在不进行高电平电压线RDDRV的电压的切换而将高电平电压线RDDRV保持在增高电压VPP上时，反而可削减功耗。

另一方面，在自刷新模式中，自刷新模式信号SREFX保持低电平。因此，操作信号OPTX在待机周期被固定在高电平上，而只在执行自刷新操作的活跃周期被固定在低电平上。即，在此实施例中，切换电路30b、30c仅在自刷新模式中进行刷新操作时进行切换操作。

自刷新操作每隔数十μs执行，操作频率低。为此，几乎没有随之切换电路30b、30c的操作而增加的功耗的影响。高电平电压线RDDRV及列输出信号RDOUT除在自刷新操作的执行期间外都保持在内部电源电压VII上。因此，可以削减自刷新模式中的GIDL电流。

图11示出了在第三实施例的正常操作模式中执行存取操作的例子。关于与上述图6相同的操作，省略其详细说明。在此例中，高电平电压线RDDRV在正常操作模式中被固定在增高电压VPP上。为此，列输出信号RDOUT的高电平电压仅是增高电压VPP。其他操作与图6相同。

在此实施例中也可以获得与上述第一及第二实施例相同的效果。而且在此实施例中，通过在正常操作模式中将高电平电压线RDDRV固定为增高电压VPP，切换电路30b、30c不进行在正常操作模式中的切换操作。因此，高电平电压线RDDRV的充放电频率下降，从而可削减功耗。特别是，将本发明用于被安装在如下***上的DRAM中时，可获得更好的效果，所述***在正常操作模式中对存储器单元进行频繁存取。而且，由于在自刷新模式中可削减GIDL电流，因此可削减待机电流。

通过减少增高电压VPP的无谓消耗，可减少增高电压生成器14A的无谓操作。一般来说，由增高电压生成器14A引起的增高电压的生成效率是百分之几十，因此由减少增高电压VPP的无谓消耗而带来的功耗的削减效果很大。

图12示出了本发明半导体存储器的第四实施例。用相同的标号标注与第一及第二实施例中所说明的元件相同的元件，并省略这些元件的详细说明。使用CMOS工艺在硅衬底上将此实施例的半导体存储器形成为具有自刷新功能的DRAM芯片。DRAM具有命令输入电路10C、操作控制电路24C及栅极控制电路30B，它们代替第二实施例的命令输入电路10A、操作控制电路24A及栅极控制电路30。其他结构与第二实施例相同。即DRAM的操作规格仅为一个，DRAM通常以第一规格进行操作。

命令输入电路10C具有如下功能：当通过命令终端CMD接受了低功率命令时，激活低功率命令信号(内部命令信号ICMD之一)，当接受了低功率解除命令时，使低功率命令信号静止(非活性化)。命令输入电路10C的其他功能与图7所示的命令输入电路10A相同。

低功率命令是由安装有DRAM的***在持续长时间的DRAM的待机时间时为减少待机电流而产生的。DRAM响应低功率命令，使芯片从正常操作模式转换到低功率模式，所述低功率模式既不接受存取请求，也不执行刷新操作。此外，DRAM响应低功率解除命令，使芯片从低功率模式转换到正常操作模式。在低功率模式中，例如，地址信号ADD及数据信号DQ的输入缓冲器的输入操作是被禁止的。通过削减输入缓冲器的泄漏电流，待机电流被削减。

操作控制电路24C具有如下功能：在低功率命令信号被激活时将低功率模式信号PDX激活为低电平。低功率模式信号PDX被提供给栅极控制电路30B。操作控制电路24C的其他功能与图7所示的操作控制电路24A相同。

图13详细示出了图12所示的栅极控制电路30B、字译码器WDEC及字驱动器WDRV。这些电路的结构与上述第三实施例(图9)相同。但是，在此实施例中，栅极控制电路30B接受低功率模式信号PDX以代替自刷新模式信号SREFX。

为此，栅极控制电路30B，在操作开始信号OPTSZ、操作结束信号OPTEZ或低功率模式信号PDX中的任一个为高电平时，输出低电平(VSS)的操作信号OPTX，在操作开始信号OPTSZ、操作结束信号OPTEZ及低功率模式信号PDX均为低电平时，输出高电平(VPP)的操作信号OPTX。由此，在低功率模式信号PDX保持高电平的正常操作模式中(在第一周期期间)，操作信号OPTX保持低电平，高电平电压线RDDRV被固定为增高电压VPP。在低功率模式信号PDX保持低电平的低功率模式中(在除第一周期之外的周期期间)，由于操作开始信号OPTSZ、操作结束信号OPTEZ不被激活，操作信号OPTX保持高电平，高电平电压线RDDRV被固定为内部电源电压VII。

图14示出了第四实施例的DRAM的操作概要。关于与上述图10相同的操作，省略其详细说明。在此例中，DRAM在正常操作模式中接受到低功率命令从而转换为低功率模式，在低功率模式中接受到低功率解除命令从而转换为正常操作模式。低功率模式的最大周期TPD1是不需要***刷新操作的最大周期，一般为数十μs。

正常操作模式中的操作与上述图10相同。在低功率模式中不执行存取操作及刷新操作。即，持续待机周期。因此，高电平电压线RDDRV及列输出信号RDOUT在低功率模式中被固定为内部电源电压VII。因此，可削减低功率模式中的GIDL电流。

在此实施例中也可以获得与上述第一～第三实施例相同的效果。而且，在此实施例中，通过在低功率模式中将高电平电压线RDDRV固定为内部电源电压VII，可削减低功率模式中的功耗(待机电流)。切换电路30b、30c不进行在正常操作模式中的切换操作。因此，特别是，将本发明用于被安装在如下***上的DRAM中时，可获得更好的效果，所述***在正常操作模式中对存储器单元进行频繁存取，并需要低功率模式。

图15示出了本发明半导体存储器的第五实施例。用相同的标号标注与第一～第四实施例中所说明的元件相同的元件，并省略这些元件的详细说明。使用CMOS工艺在硅衬底上将此实施例的半导体存储器形成为具有自刷新功能的DRAM芯片。DRAM具有命令输入电路10D、操作控制电路24D及栅极控制电路30D，它们代替第二实施例的命令输入电路10A、操作控制电路24A及栅极控制电路30。此外，形成有新的程序电路32。其他结构与第二实施例相同。

命令输入电路10D具有接受自刷新命令、自刷新解除命令、低功率命令及低功率解除命令的功能。命令输入电路10D的其他功能和图7所示的命令输入电路10A相同。

操作控制电路24D具有响应自刷新命令、自刷新解除命令、低功率命令及低功率解除命令而分别激活或静止自刷新模式信号SREFX及低功率模式信号PDX的功能。操作控制电路24D的其他功能和图7所示的操作控制电路24A相同。

程序电路32根据在DRAM制造过程中预设的程序值来输出多位的设定信号SET。根据程序电路32的设定值制造功能各异的多种产品中的某一种DRAM并将其出厂。在图16中详细说明程序电路32。

栅极控制电路30D响应程序电路32的设定信号SET，在DRAM以后述的第一规格进行操作时的待机周期中，将高电平电压线RDDRV设定为增高电压VPP或内部电源电压VII。

图16详细示出了图15所示的程序电路32。程序电路32具有ROM电路32a和译码器32b，所述ROM电路32a输出在DRAM制造过程中逻辑已被固定了的熔丝信号FS1、FS0，所述译码器32b译码熔丝信号FS1、FS0并输出设定信号SET(SET11、SET10、SET01、SET00)。ROM电路32a具有两个ROM单元32c、32d。各ROM单元32c、32d具有串联连接在内部电源线VII和接地线VSS之间的熔丝及nMOS晶体管、连接在熔丝及nMOS晶体管的连接节点上的反相器。nMOS晶体管通过将其栅极连接在内部电源线VII上而长期导通，从而起高电阻作用。

有熔丝存在的ROM单元(32c或32d)输出低电平的熔丝信号(FS1或FS0)。熔丝熔断的ROM单元(32c或32d)输出高电平的熔丝信号(FS1或FS0)。在DRAM的制造过程中，根据制造规格分别熔断或不熔断两个熔丝，从而译码器32b仅将设定信号SET中的任一个设定为低电平。设定信号SET的高电平电压及低电平电压分别被设定为增高电压VPP及接地电压VSS。此外，设定信号SET的高电平电压是通过没有图示的电平转换电路被转换为增高电压VPP的。此外，设定信号SET11、SET10、SET01、SET00的末尾的数字表示熔丝信号FS1、FS0的逻辑。例如，熔丝信号FS1、FS0的逻辑是2进制的“10”时，设定信号SET10维持低电平，其他的设定信号SET11、SET01、SET00维持高电平。

图17详细示出了图15所示的栅极控制电路30D。栅极控制电路30D是在第三实施例的栅极控制电路30B上增加模式选择电路34而形成的。模式选择电路34的输出节点MODEX与操作开始信号OPTSZ及操作结束信号OPTEZ一起被输入到栅极控制电路30B的NOR电路30d上。

模式选择电路34具有在接收低电平的设定信号SET11、SET10、SET01、SET00期间分别导通的开关34a、34b、34c、34d。各开关34a、34b、34c、34d由CMOS传输门构成。模式选择电路34响应设定在程序电路32上的信息，将输出节点MODEX连接到增压线VPP或接地线VSS上，或者向输出节点MODEX提供自刷新模式信号SREFX或低功率模式信号PDX。

图18示出了图17所示的栅极控制电路30D的操作。当程序电路32将设定信号SET11激活为低电平时，输出节点MODEX被设定为增高电压VPP。此时，高电平电压线RDDRV被长期设定为增高电压VPP而与操作模式(正常操作模式、自刷新模式、低功率模式)无关。在将设定信号SET10激活为低电平时，输出节点MODEX被设定为接地电压VSS。此时，高电平电压线RDDRV在活跃周期ACT被设定为增高电压VPP，在待机周期STB被设定为内部电源电压VII。

将设定信号SET01激活为低电平时，输出节点MODEX被连接在自刷新模式信号SREFX的信号线上。此时，高电平电压线RDDRV与上述第三实施例相同，只有在自刷新模式的待机周期STB被设定为内部电源电压VII，而在其他周期被设定为增高电压VPP。将设定信号SET00激活为低电平时，输出节点MODEX被连接在自低功率模式信号PDX的信号线上。此时，高电平电压线RDDRV与上述第四实施例相同，在低功率模式中被设定为内部电源电压VII，而在其他周期被设定为增高电压VPP。

例如，通过将设定信号SET11激活为低电平地将程序电路32预先程序化，可制造出不发生高电平电压线RDDRV的电压切换的DRAM。该DRAM可为频繁产生存取请求的***生产。通过将设定信号SET10激活为低电平地将程序电路32预先程序化，可制造出这样的DRAM：高电平电压线RDDRV在活跃周期ACT被切换为增高电压VPP，在待机周期STB被切换为内部电源电压VII。该DRAM可为存取请求的产生频率低且希望自刷新模式中的功耗小的***生产。

通过将设定信号SET01激活为低电平地将程序电路32预先程序化，可制造出如下的DRAM，所述DRAM与第三实施例(图10)相同，仅在自刷新模式的待机周期STB将高电平电压线RDDRV切换为内部电源电压VII。该DRAM可为频繁产生存取请求，且希望自刷新模式中的功耗小的***生产。通过将设定信号SET00激活为低电平地将程序电路32预先程序化，可制造出如下的DRAM，所述DRAM与第四实施例(图14)相同，仅在低功率模式中将高电平电压线RDDRV切换为内部电源电压VII。由此，在此实施例中，可根据程序电路32的设定值来用一个DRAM芯片制造出操作规格(产品规格)不同的四个DRAM。

在此例中，当将设定信号SET11激活为低电平时，DRAM的操作规格成为将高电平电压线RDDRV连接在增高电压线VPP上的第二规格。当将设定信号SET10、SET01、SET00中的任一个激活为低电平时，DRAM的操作规格成为将高电平电压线RDDRV切换到增高电压线VPP或内部电压线VII上的第一规格。

图19示出了第五实施例的DRAM的操作的例子。此例示出了这样的DRAM操作：设定信号SET11通过程序电路32被激活为低电平，从而高电平电压线RDDRV长期保持增高电压VPP。

图20示出了第五实施例的DRAM的操作的另一例子。此例示出了这样的DRAM操作：例如设定信号SET10通过程序电路32被激活为低电平，从而高电平电压线RDDRV仅在活跃周期ACT被设定为增高电压VPP，而在待机周期STB被设定为内部电源电压VII。

在此实施例中，也可以获得与上述第一～第四实施例相同的效果。而且在此实施例中，通过程序电路32，可以改变DRAM的产品规格。因此，通过根据安装DRAM的***的操作规格，将程序电路程序化，能够为***的各种规格提供最佳的DRAM。例如，当安装有半导体存储器的***以高频率对存储器单元进行存取，待机电流并不重要时，半导体存储器被设定为第二规格。当存储器单元的存取频率低，重视待机电流时，半导体存储器被设定为第一规格。由于能够用一个产品的设计成本来设计、制造出多种产品，因此可削减DRAM的开发成本和开发周期。

图21示出了本发明半导体存储器的第六实施例。用相同的标号标注与第一～第五实施例中所说明的元件相同的元件，并省略对这些元件的详细说明。使用CMOS工艺在硅衬底上将此实施例的半导体存储器形成为具有自刷新功能的DRAM芯片。DRAM具有命令输入电路10E及模式寄存器36，它们代替第五实施例的命令输入电路10D及程序电路32。其他结构与第五实施例相同。

命令输入电路10E具有接受模式寄存器设定命令的功能。命令输入电路10E的其他功能和图15所示的命令输入电路10D相同。

模式寄存器36根据经由命令输入电路10E接收的模式寄存器设定信号MRS而重写内部的寄存器。模式寄存器36的设定内容作为设定信号SET输出到栅极控制电路30D中。设定信号SET的逻辑与DRAM的操作模式之间的关系与上述图18相同。即，通过在DRAM的制造之后重写模式寄存器36，可将此DRAM设定为功能不同的多种产品规格(图18所示的四种操作规格)中的任一种。

在此实施例中，也可以获得和上述第一～第五实施例相同的效果。而且，在此实施例中，例如通过向客户开放模式寄存器，能够由客户根据***的使用最适当地切换DRAM的操作规格。

图22示出了本发明半导体存储器的第七实施例。用相同的标号标注与第一～第五实施例中所说明的元件相同的元件，并省略这些元件的详细说明。使用CMOS工艺在硅衬底上将此实施例的半导体存储器形成为具有自刷新功能的DRAM芯片。DRAM具有配线连接部38来代替第五实施例的程序电路32。其他结构与第五实施例相同。

配线连接部38例如使用金属配线层形成四个导电膜CL(图中只示出了四个中的两个)。导电膜CL根据在半导体制造过程中使用的遮光膜的图案形状而被形成在半导体衬底的预定位置上。导电膜CL的一端与设定信号SET(SET11、SET10、SET01、SET00)的信号线连接，导电膜CL的另一端根据遮光膜的图案形状与增高电压线VPP或接地线VSS连接。

设定信号SET11、SET10、SET01、SET00中的任一个在DRAM的制造过程(配线过程)中被设定为接地电压VSS，剩下的设定信号被设定为增高电压VPP。即，根据在DRAM的制造中形成的导电膜CL的形状(连接端)，DRAM被制造成功能各异的多种产品(图18所示的四个操作规格)中的任一种出厂。

在此实施例中，也可以获得和上述第一～第五实施例相同的效果。而且，在此实施例中，通过在半导体制造过程中使用的遮光膜的切换，可改变DRAM的产品规格。

图23示出了本发明半导体存储器的第八实施例。用相同的标号标注与第一～第五实施例中所说明的元件相同的元件，并省略这些元件的详细说明。使用CMOS工艺在硅衬底上将此实施例的半导体存储器形成为伪SRAM芯片。伪SRAM具有栅极控制电路30G来代替第一实施例的栅极控制电路30。此外，具有新的程序电路32G。其他结构与第五实施例相同。

程序电路32G由与上述第五实施例(图16)的ROM电路32a相同的电路构成，并通过在伪SRAM的制造过程中熔断内置熔丝来输出高电平或低电平的设定信号SET1。栅极控制电路30G根据程序电路32G的设定信号SET1的逻辑，将高电平电压线RDDRV设定为增高电压VPP或内部电源电压VII。DRAM根据程序电路32G的设定值被制造成功能各异的多种产品中的任一种出厂。

图24详细示出了图23所示的栅极控制电路30G。栅极控制电路30G是在第三实施例的栅极控制电路30B上增加模式选择电路40形成的。模式选择电路40的输出节点MODEX与操作开始信号OPTSZ及操作结束信号OPTEZ一起被输入到栅极控制电路30B的NOR电路30d上。

模式选择电路40具有在接收高电平的设定信号SET期间导通的开关40a和在接收低电平的设定信号SET1期间导通的开关40b。开关40a、40b由CMOS传输门构成。模式选择电路40根据设定在程序电路32G上的信息，将输出节点MODEX连接到增高电压线VPP或接地线VSS上。当输出节点MODEX为接地线VSS时，伪SRAM进行与第一实施例相同的操作。当输出节点MODEX为增高电压线VPP时，高电平电压线RDDRV被长期设定在增高电压VPP上。此时，伪SRAM进行与第三实施例的正常操作模式相同的操作。

图25示出了第八实施例的伪SRAM的操作概要。当设定信号SET1通过程序电路32G被设定为低电平时，伪SRAM进行与第一实施例相同的操作。即，高电平电压线RDDRV在待机周期STB被设定为内部电源电压VII，在活跃周期ACT被设定为增高电压VPP。

当设定信号SET1被设定为高电平时，伪SRAM除了不产生刷新请求RREQ之外，进行与第三实施例的正常操作模式相同的操作。即，高电平电压线RDDRV被长期设定为增高电压VPP。

例如，通过程序电路32G将设定信号SET1设定为高电平的伪SRAM被安装于频繁产生存取请求的***上。通过程序电路32G将设定信号SET1设定为低电平的伪SRAM被安装于不频繁产生存取请求的***上。如上，通过配合***特征来制造伪SRAM，可获得与第五实施例相同的效果。

在此实施例中也可以获得与上述第一～第五实施例相同的效果。

顺便说一下，前面的第一实施例处理了将本发明应用于伪SRAM芯片的情况。但是，本发明并不限于这种实施例。例如，可以将本发明应用于采用伪SRAM核的***LSI(大规模集成电路)。对于第二实施例来说也是如此。

前面的第二实施例处理了将本发明应用于具有自动刷新功能的DRAM的情况。但是，本发明并不限于这种实施例。例如，可以将本发明应用于与刷新地址一起接受刷新命令的DRAM。

在上述第五及第八实施例中，叙述了使用熔丝来形成程序电路32、32G的例子。但本发明并不限于所述实施例。例如，也可以不用熔丝而是使用EEPROM或FeRAM的存储器单元来形成程序电路。此时，与第六实施例的模式寄存器36相同，可在制造芯片之后重写被程序化的信息。

在上述第五实施例中，叙述了将本发明适用于具有三种第一规格(将设定信号SET10、SET01、SET00分别固定为低电平的情况)的DRAM上的例子。但本发明并不限于所述实施例。例如，将本发明适用于可切换三种第一规格的任一种和第二规格的DRAM上，也能够获得同样的效果。

以上，对本发明进行了详细的说明，但上述的实施例及其变形例仅为本发明的一个例子，本发明并不局限于此。在不脱离本发明的范围内可进行各种变更，这是很清楚的。

Claims

1.一种半导体存储器，包括：

存储器阵列，其具有分别连接到多个字线的多个动态存储器单元；

增高电压生成器，用于利用外部供应电压来生成恒定的增高电压作为所述字线的高电平电压，所述增高电压高于所述外部供应电压；

多个第一字译码器，用于在活跃周期中将第一地址信号译码，当所述第一地址信号指示选择时输出低电平电压，当所述第一地址信号指示解选时输出高电平电压，以及在待机周期中输出所述高电平电压，在所述活跃周期期间，响应于存取请求和刷新请求而对所述存储器单元进行存取，而所述待机周期是除所述活跃周期之外的周期；

切换电路，在第一规格的操作中，用于在至少包括所述活跃周期的第一周期中将高电平电压线与增高电压线相连接，以及在除所述第一周期之外的周期中将所述高电平电压线与内部电压线相连接，所述高电平电压线用于将所述高电平电压提供给所述第一字译码器，所述增高电压线是所述增高电压生成器的输出节点，所述内部电压线被提供的是低于所述增高电压的一个电压；和

多个字驱动器，所述字驱动器分别与所述字线相对应，并且所述字驱动器中的每一个都设有晶体管，用于当每个晶体管在其栅极处接收到来自所述第一字译码器的低电平电压时向所述字线输出所述增高电压，并且当所述的每个晶体管在其栅极处接收到来自所述第一字译码器的高电平电压时向所述字线输出所述低电平电压。

2.如权利要求1所述的半导体存储器，其中：

所述字驱动器具有CMOS反相器，用于分别将所述第一字译码器的输出电平进行反相，并将所述反相后的输出电平输出到所述字线；并且

所述字驱动器中每一个的所述晶体管是pMOS晶体管，该pMOS晶体管是所述CMOS反相器中每一个的组成部分。

3.如权利要求2所述的半导体存储器，包括

第二字译码器，用于在所述活跃周期中将第二地址信号译码，当所述第二地址信号指示选择时向所述pMOS晶体管的源极输出所述增高电压，以及当所述第二地址信号指示解选时向所述源极输出所述低电平电压，并且其中

所述第一周期是所述活跃周期；

所述除第一周期之外的周期是所述待机周期；并且

在所述活跃周期的开始，在所述切换电路将与所述高电平电压线相连接的电压线从所述内部电压线切换到所述增高电压线之后，所述第二字译码器输出所述增高电压。

4.如权利要求3所述的半导体存储器，其中

所述第二字译码器的输出端共同连接到所述多个字驱动器的pMOS晶体管的源极。

5.如权利要求3所述的半导体存储器，其中

所述第一地址信号由列地址信号的多个高位组成，所述列地址信号由用于选择所述字线的多个位组成，并且所述第二地址信号由所述列地址信号的多个低位组成。

6.如权利要求2所述的半导体存储器，包括

所述第一周期是所述活跃周期；

所述除第一周期之外的周期是所述待机周期；并且

在所述活跃周期的末尾，在所述第二字译码器输出所述低电平电压之后，所述切换电路将与所述高电平电压线相连接的电压线从所述增高电压线切换到所述内部电压线。

7.如权利要求6所述的半导体存储器，其中

在所述活跃周期的末尾，在所述第一字译码器将其输出电压从低电平变为高电平之后，所述切换电路将与所述高电平电压线相连接的电压线从所述增高电压线切换到所述内部电压线。

8.如权利要求6所述的半导体存储器，其中

9.如权利要求2所述的半导体存储器，包括

负电压生成器，用于利用所述外部供应电压来生成恒定的负电压，并且其中

所述CMOS反相器的nMOS晶体管在其源极处接收到所述负电压。

10.如权利要求1所述的半导体存储器，包括

内部电源电压生成器，用于利用所述外部供应电压来生成恒定的内部供应电压，所述内部供应电压低于所述外部供应电压。

11.如权利要求1所述的半导体存储器，其中：

所述字驱动器具有CMOS反相器，用于分别将所述第一字译码器的输出电平进行反相，并将所述反相后的输出电平输出到所述字线；

所述字驱动器中每一个的所述晶体管是pMOS晶体管，该pMOS晶体管是所述CMOS反相器中每一个的组成部分，所述pMOS晶体管在其衬底处接收到所述增高电压；

所述增高电压生成器具有比较控制电路，用于将所述增高电压和参考电压进行比较，并且在所述增高电压低于所述参考电压的时间内执行增高操作；并且

所述比较控制电路在所述活跃周期和所述待机周期期间，持续执行所述比较操作。

12.如权利要求1所述的半导体存储器，包括：

命令译码器，用于将读命令和写命令译码，所述读命令和写命令是通过外部终端提供的存取请求；

刷新控制电路，用于以预定的时间间隔生成刷新命令，该刷新命令是所述刷新请求；和

操作控制电路，用于输出用于操作所述存储器阵列的定时信号，以便响应于所述读命令和所述写命令而执行存取操作，并且响应于所述刷新命令而执行刷新操作，其中

所述操作控制电路具有仲裁器，用于当所述读或写命令与所述刷新命令彼此冲突时，确定所述存取操作和刷新操作中哪一个被给予优先权。

13.如权利要求1所述的半导体存储器，包括：

命令译码器，用于在正常操作模式期间将读命令和写命令译码，所述读命令和写命令是所述存取请求，并通过外部终端提供；

刷新控制电路，用于在自刷新模式期间以预定的时间间隔生成刷新命令，该刷新命令是所述刷新请求，在所述自刷新模式中不接受所述存取请求中的任何一个；和

操作控制电路，用于输出用于操作所述存储器阵列的定时信号，以便响应于所述读命令和所述写命令而执行存取操作，并且响应于所述刷新命令而执行刷新操作。

14.如权利要求1所述的半导体存储器，其中：

所述半导体存储器具有正常操作模式和自刷新模式，所述正常操作模式和自刷新模式作为操作模式，在所述正常操作模式中接受所述存取请求，在所述自刷新模式中不接受所述存取请求，而是仅执行响应于在所述半导体存储器内部产生的所述刷新请求而进行的刷新操作；

所述第一周期是所述自刷新模式中的所述活跃周期及所述正常操作模式的周期；并且

所述除第一周期之外的周期是所述自刷新模式中的所述待机周期。

15.如权利要求1所述的半导体存储器，其中：

所述半导体存储器具有正常操作模式和低功率模式，所述正常操作模式和低功率模式作为操作模式，所述正常操作模式接受所述存取请求及所述刷新请求，所述低功率模式既不接受所述存取请求也不接受所述刷新请求；并且

所述第一周期是所述正常操作模式的周期，

所述除第一周期之外的周期是所述低功率模式的周期。

16.如权利要求1所述的半导体存储器，还包括：

程序电路，用于将所述半导体存储器的操作规格设定为第一规格或第二规格，并且其中

当所述程序电路的设定值指示所述第二规格时，所述切换电路将所述高电平电压线持续连接在所述增高电压线上。

17.如权利要求1所述的半导体存储器，其中

包括模式寄存器，用于将半导体存储器的操作规格设定为所述第一规格或第二规格，并且其中

当所述模式寄存器的设定值指示所述第二规格时，所述切换电路将所述高电平电压线持续连接在所述增高电压线上。

18.如权利要求1所述的半导体存储器，其中：

所述半导体存储器的操作规格根据导电膜的连接端的电压，被设定为所述第一规格或第二规格，所述导电膜根据在半导体制造过程中使用的遮光膜的图案形状而被形成在半导体衬底的预定位置上；并且

当所述导电膜的连接端的电压指示所述第二规格时，所述切换电路将所述高电平电压线持续连接在所述增高电压线上。