CN1197087C - 同步型半导体存储器 - Google Patents

Abstract

本发明涉及一种同步型半导体存储器，与时钟信号同步地取入多个外部控制信号，响应于该取入的多个外部控制信号，在多个工作状态间进行转换，其特征在于：包括：存储单元阵列；读出写入电路，从所述存储单元阵列中读出数据，并且对所述存储单元阵列写入数据；和控制信号发生器，产生控制所述读出写入电路的内部控制信号，供给所述读出写入电路；所述控制信号发生器包括：同步电路，与所述时钟信号同步地工作，根据所述多个外部控制信号的逻辑电平的组合，产生分别表示所述多个工作状态的多个状态转换信号，和时序调整电路，与所述时钟信号非同步地将所述多个状态转换信号的时序调整，产生所述内部控制信号。

Description

同步型半导体存储器

技术领域

本发明涉及同步型半导体存储器，特别涉及取入与时钟信号同步的多个外部控制信号，响应于该取入的外部控制信号，在多个工作状态间转换的同步型半导体存储器。

背景技术

在半导体存储器中，有与时钟信号同步工作的同步型半导体存储器和非同步型半导体存储器。例如，非同步型DRAM(动态随机存取存储器)非同步地取入作为表示工作模式指令的RAS(行地址选通脉冲)信号、CAS(列地址选通脉冲)信号、WE(写入启动)信号等外部控制信号。DRAM内的控制信号发生器使用非同步的S-R触发电路、延迟电路等，按照该取入指令产生各种内部控制信号。内部控制信号是读出来自存储单元阵列的数据或在存储单元阵列中写入数据的信号，例如，把行地址信号锁存在行地址缓冲器中的RAL(行地址锁存)信号，激活行解码器的RADE(行地址启动)信号，激活字线驱动器的WLE(字线启动)信号，把列地址信号锁存在列地址缓冲器中的CAL(列地址锁存)信号，激活列解码器的CDE(列解码器启动)信号等。

如果RAS信号被激活，那么RAL信号被激活，以该RAL信号的边缘为基准，RADE、WLE信号等的行***的内部控制信号被连锁地激活。此外，如果RAS信号进行非激活，那么WLE信号进行非激活，以该WLE信号的边缘为基准，行***的内部控制信号进行连锁地非激活。

另一方面，SDRAM(同步动态随机存取存储器)取入与时钟信号同步的RAS信号、CAS信号、WE信号等外部控制信号，而RAL信号、RADE信号、WLE信号等内部控制信号按与上述非同步型DRAM基本相同的方法连锁地生成。

如上所述，为了在以往的控制信号发生器内连锁地生成内部控制信号，必须有用于准确调节内部控制信号的上升边缘和下降边缘时刻的复杂电路。因此，在设计存储单元阵列结构不同的DRAM的情况下，必须大幅度地变更控制信号发生器的结构。此外，在设计工作模式不同的DRAM的情况下，同样也必须大幅度地变更控制信号发生器的结构。其结果，在设计各种DRAM上需要长的时间。

发明内容

本发明的目的在于提供具有被简化的控制信号发生器的同步型半导体存储器。

本发明的另一目的在于提供设计工期短的同步型半导体存储器。

按照本发明，一种同步型半导体存储器，与时钟信号同步地取入多个外部控制信号，响应于该取入的多个外部控制信号，在多个工作状态间进行转换，其特征在于：包括：存储单元阵列；读出写入电路，从所述存储单元阵列中读出数据，并且对所述存储单元阵列写入数据；和控制信号发生器，产生控制所述读出写入电路的内部控制信号，供给所述读出写入电路；所述控制信号发生器包括：同步电路，与所述时钟信号同步地工作，根据所述多个外部控制信号的逻辑电平的组合，产生分别表示所述多个工作状态的多个状态转换信号，和时序调整电路，与所述时钟信号非同步地将所述多个状态转换信号的时序调整，产生所述内部控制信号。

由于上述同步型半导体存储器的控制信号发生器被分成同步电路和时序调整电路两部分，所以工作状态的转换仅由同步电路来控制，而内部控制信号的时序仅由时序调整电路来调整。因此，在存储单元阵列的结构上有变更的情况下，可以仅变更时序调整电路，可以容易地设计与存储单元阵列的多样结构对应的控制信号发生器。另一方面，在工作状态(模式)上有变更的情况下，可以仅变更同步电路，可以容易地设计与多样工作模式对应的控制信号发生器。其结果，可以缩短设计工期。

上述时序调整电路最好使状态转换信号的上升边缘和/或下降边缘延迟，并规定内部控制信号的上升边缘和/或下降边缘。因此，时序调整电路不需要锁存电路，可以主要仅由延迟电路构成。

所述同步型半导体存储器还包括二相时钟发生器，它响应于所述时钟信号，产生彼此互补的第一和第二时钟信号；所述同步电路在所述第一时钟信号从第一逻辑电平变化为第二逻辑电平时激活所述多个状态转换信号之中的一个，产生一个状态转换信号，在所述第二时钟信号从第一逻辑电平变化为第二逻辑电平时激活所述多个状态转换信号之中的另一个，产生与所述一个状态转换信号相比延迟了所述第一和第二时钟信号的半周期部分的另一个状态转换信号；所述时序调整电路，代替所述一个状态转换信号而将所述另一个状态转换信号的时序调整。

而且，上述时序调整电路最好包括响应于上述一个状态转换信号和上述另一个状态转换信号，并产生内部控制信号的或电路。因此，由于响应于延迟半个周期部分的状态转换信号而生成内部控制信号，所以未设置具有半个周期延迟时间的延迟电路，可以调整该内部控制信号的时序。其结果，可以减小时序调整电路的配置面积。

或者，上述时序调整电路包括响应于第一或第二时钟信号和上述另一个状态转换信号而产生内部控制信号的与电路。因此，由于在时钟信号上升前已经决定了上述另一个状态转换信号的逻辑电平，所以在时钟信号上升后，可以立即产生内部控制信号。

上述同步型半导体存储器最好还备有响应于时钟信号而产生彼此互补的第一和第二时钟信号的相位时钟发生器。同步电路包括指令解码器和第一锁存电路。指令解码器接受并解码外部控制信号。第一锁存电路在第二时钟信号中响应于锁存来自指令解码器的信号进行锁存。因此，外部控制信号在该设定期间中被解码。因此，可以加快工作速度。

而且，上述指令解码器最好包括倒相器、传输门电路和与非电路。倒相器接受外部控制信号的其中一个。传输门电路接受外部控制信号的其中另一个。与非电路接受来自倒相器和传输门电路的输出信号。因此，外部控制信号没有任何延迟时间差地到达与非电路。

存储单元阵列最好被分割成多个存储体。同步电路还包括存储体解码器、第二锁存电路、逻辑电路和第三锁存电路。存储体解码器接受并解码指定存储体的存储体地址信号。第二锁存电路在第二时钟信号中响应于来自存储体解码器的信号进行锁存。逻辑电路响应于第一和第二锁存电路中锁存的信号而输出信号进行锁存。第三锁存电路在第一时钟信号中响应于来自逻辑电路的信号进行锁存。

因此，存储体地址信号利用第二锁存电路前的存储体解码器来解码，利用来自上述指令解码器的信号和逻辑电路来运算。因此，使第二锁存电路前所需要的逻辑电路的级数减少，由此可以缓和设定容限，而且可以减少锁存电路数。

上述同步电路最好包括第一指令解码器、第一逻辑电路、第二逻辑电路、第二指令解码器和门电路。第一指令解码器解码外部控制信号。第一逻辑电路响应于来自第一指令解码器的信号，产生一个经过时钟信号的多个周期维持激活状态的状态转换信号。第二逻辑电路响应于来自第一逻辑电路的状态转换信号，产生把该状态转换信号变为非激活状态的第一复位信号并供给第一逻辑电路。第二指令解码器解码外部控制信号，产生把来自第一逻辑电路的状态转换信号变为非激活状态的第二复位信号。门电路连接在第一和第二逻辑电路之间，响应于第二复位信号而把来自第一逻辑电路的状态转换信号变为非激活状态。

因此，在不确保预定的设定期间输入了外部控制信号的情况下，即使在第二复位信号中进入噪声，在第一复位信号中也不进入噪声。因此，即使经过多个周期应该维持激活状态的状态转换信号因第二复位信号的噪声变为错误的非激活状态，该状态转换信号也可以恢复至正常的激活状态。

上述同步电路最好包括解码器和比较电路。解码器解码外部信号。比较电路把来自解码器的信号与状态转换信号进行比较。因此，在外部控制信号的设置期间中，由于解码外部信号的信号与状态转换信号进行比较，所以可以加快工作速度。

存储单元阵列最好被分割成多个存储体。同步电路包括存储体解码器、存储体列激活电路、比较电路、预充电指令解码器和列结束电路。存储体解码器对指定存储体的存储体地址信号进行解码。存储体列激活电路响应于来自存储体解码器的信号，产生表示多个存储体内列***正在工作的存储体的存储体列激活信号。比较电路把来自存储体解码器的信号与存储体列激活信号进行比较。预充电指令解码器对外部控制信号解码。列结束电路响应于来自比较电路的一致信号和来自预充电指令解码器的信号，产生用于结束列***工作的列结束信号。因此，在外部控制信号的设置期间中，由于解码存储体地址信号的信号与状态转换信号进行比较，所以可以加快工作速度。

附图说明

图1是表示本发明实施例1的SDRAM整体结构的方框图。

图2是表示图1所示的存储单元阵列和I/O电路的具体结构的电路图。

图3是表示图1和图2所示的控制信号发生器的具体结构的方框图。

图4是表示图3所示的锁存电路的具体结构的电路图。

图5是表示图3所示的时序调整电路的具体结构的方框图。

图6是表示图3所示的控制信号发生器的读出工作的时序图。

图7是表示图3所示的控制信号发生器的写入工作的时序图。

图8是表示本发明实施例2的控制信号发生器的行***的主要结构的电路图。

图9是表示图8所示的控制信号发生器工作的时序图。

图10是表示本发明实施例2的控制信号发生器的列***的主要结构的电路图。

图11是表示图10所示的控制信号发生器工作的时序图。

图12是表示本发明实施例3中同步电路的具体结构的电路图。

图13是表示图12所示的同步电路工作的时序图。

图14是表示图12所示的指令解码器的具体结构的电路图。

图15是表示图14所示的4输入与非电路的具体结构的电路图。

图16是表示图12所示的存储体解码器的具体结构的电路图。

图17是表示本发明实施例4中同步电路的主要部分一例的电路图。

图18是表示本发明实施例4中同步电路的主要部分另一例的电路图。

图19是表示图17和图18所示电路的与外部***的复位信号有关的工作的时序图。

图20是表示图17和图18所示电路的与内部***的复位信号有关的工作的时序图。

图21是表示本发明实施例4中同步电路的主要部分另一例的电路图。

图22是表示图21所示电路工作的时序图。

图23是表示本发明实施例5中同步电路的一部分的电路图。

图24是表示本发明实施例5中同步电路的其它部分的电路图。

图25是表示图23和图24所示的同步电路工作的时序图。

具体实施方式

以下，参照附图详细说明本发明的实施例。再有，图中相同或相当的部分附以相同的符号，并不重复其说明。

[实施例1]

参照图1，本发明实施例的同步型半导体存储器是取入与外部时钟信号CLK同步的多个外部控制信号/RAS、/CAS、/WE、/CS，响应于该取入的外部控制信号/RAS、/CAS、/WE、/CS，在多个工作状态(例如，激活模式、预充电模式、读出模式、写入模式等)期间进行转换的SDRAM(同步动态随机存取存储器)。该SDRAM备有相位时钟发生器10、存储单元阵列12、行解码器14、列解码器16、输入输出(I/O)电路18、行地址缓冲器20、列地址缓冲器22、前置放大器24、写入驱动器26和控制信号发生器26。

相位时钟发生器10响应于外部时钟信号CLK，产生彼此互补的内部时钟信号P1和P2。存储单元阵列12被分割成多个(例如四个)存储体，后面会详述，包括按行和列配置的多个存储单元、按行配置的多条字线、按列配置的多个位线对、和沿这些位线对配置的多个列选择线。

行解码器14响应于行地址信号RAD，有选择地激活字线。列解码器16响应于列地址信号CAD，有选择地激活列选择线。I/O电路18会在后面详述，包括I/O线对和多个列选择门电路，响应于被列解码器16激活的列选择线，从对应的位线输出数据，或把数据输入至对应的位线。

行地址缓冲器20接受外部地址信号ADD，把行地址信号RAD供给行解码器14。列地址缓冲器22接受外部地址信号ADD，把列地址信号CAD供给列解码器16。

前置放大器24通过I/O电路18放大从存储单元阵列12读出的信号，作为数据信号DQ输出。写入驱动器26放大输入的数据信号DQ，通过I/O电路18写入存储单元阵列12。

行解码器14、列解码器16、I/O电路18、行地址缓冲器20、列地址缓冲器22、前置放大器24和写入驱动器26构成从存储单元阵列12读出数据并且在存储单元阵列12中写入数据的读出写入电路。

控制信号发生器28响应于外部控制信号/RAS、/CAS、/WE、/CS，产生控制上述读出写入电路的内部控制信号WLE、RADE、CDE、RAL、CAL、PAE、WDE，供给上述读出写入电路。

参照图2，存储单元阵列12包括：在行中配置的多条字线WL(在图中仅有代表性地表示出两条字线)；列中配置的多个位线对BL、/BL(图中仅有代表性地表示出一对位线)；字线WL和位线对BL、/BL的交点上配置的多个存储单元30(在图中仅有代表性地表示两个存储单元)；列中配置的多个列选择线CSL(图中仅有代表性地表示一条列选择线)；放大位线BL和位线/BL之间电位差的多个读出放大器32P、32N(图中仅有代表性地表示一个读出放大器)；把位线对BL、/BL仅预充电均衡化至电源电压一半的中间电压的多个预充电电路34(图中仅有代表性地表示一个预充电电路)；和把图上左侧和右侧的位线对BL、/BL有选择地与图中央的读出放大器32P、32N连接的多个位线分离开关36L、36R(图中仅有代表性地表示两个位线分离开关)。

I/O电路18包括相对于多个位线对BL、/BL共同设置的输入输出(I/O)线对IO、/IO，和与多个位线对BL、/BL对应设置的多个列选择门电路38(图中仅有代表性地表示一个列选择门电路)。各列选择门电路38响应于从列解码器16通过列选择线CSL供给的列选择信号，把对应的位线对BL、/BL与I/O线对IO、/IO连接。

作为由控制信号发生器28生成的内部控制信号之一的行地址锁存信号RAL(以下称为RAL信号)被供给行地址缓冲器20。地址缓冲器20响应于该RAL信号，锁存从外部供给的行地址信号。

作为内部控制信号之一的行地址启动信号RADE(以下称为RADE信号)被供给行解码器14。行解码器14响应于该RADE信号，取入来自行地址缓冲器20的行地址信号RA。

作为内部控制信号之一的位线分离信号/BLIO(以下称为/BLIO信号)被供给位线分离开关36L。位线分离开关36L在/BLIO为L(逻辑低)时断开位线对BL、/BL，而在/BLI0为H(逻辑高)电平时连接位线对BL、/BL。

作为内部控制信号之一的位线分离信号/BLI1(以下称为/BLI1信号)被供给位线分离开关36R。位线分离开关36R在/BLI1为L电平时断开位线对BL、/BL，而在/BLI1为H电平时连接位线对BL、/BL。

作为内部控制信号之一的位线均衡化信号BLEQ(以下称为BLEQ信号)被供给预充电电路34。预充电电路34响应于该BLEQ信号，把位线对BL、/BL仅预充电至中间电压VBL，并进行均衡化。

作为内部控制信号之一的字线启动信号WLE(以下称为WLE信号)被供给行解码器14。行解码器14响应于该WLE信号，有选择地激活字线WL。

作为内部控制信号之一的读出放大器启动信号SAN(以下称为SAN信号)被供给N沟道读出放大器32N。N沟道读出放大器32N响应于该SAN信号，使位线BL和/BL中低的一方的电压下降至接地电压。

作为内部控制信号之一的读出放大器启动信号/SAP(以下称为SAP信号)被供给P沟道读出放大器32P。P沟道读出放大器32P响应于该SAP信号，使位线BL和/BL中高的一方的电压上升至电源电压。

作为内部信号之一的列地址锁存信号CAL(以下称为CAL信号)被供给列地址缓冲器22。列地址缓冲器22响应于该CAL信号，锁存从外部供给的列地址信号。

作为内部信号之一的列解码器启动信号CDE(以下称为CDE信号)被供给列解码器16。列解码器16响应于该CDE信号被激活。

作为内部信号之一的前置放大器启动信号PAE(以下称为PAE信号)被供给前置放大器24。前置放大器24响应于该PAE信号被激活。

作为内部信号之一的写入驱动器启动信号WDE(以下称为WDE信号)被供给写入驱动器26。写入驱动器26响应于该WDE信号被激活。

如图3所示，控制信号发生器28包括与外部时钟信号CLK进而与内部时钟信号P1和P2同步的同步电路40，和与外部时钟信号CLK进而与内部时钟信号P1和P2不同步的时序调整电路42。同步电路40响应于外部控制信号/RAS、/CAS、/WE、/CS，产生表示该SDRAM工作状态(模式)的状态转换信号RASP1、READP1、WRITEP1。时序调整电路42响应于来自同步电路40的状态转换信号RASP1、READP1、WRITEP1，产生RAL、RADE、/BLI(代表图2中所示的/BLI0、/BLI1)、BLEQ、WLE、SAN、/SAP、CAL、CDE、PAE、WDE。于是，控制信号发生器28被分成同步电路40和时序调整电路42两部分。同步电路40对由外部控制信号/RAS、/CAS、/WE、/CS组合构成的指令解码，仅控制工作状态的转换。时序调整电路42仅调整上述内部控制信号的时序。

下表1表示在该SDRAM中采用的工作模式的指令。

【表1】

	ACT	PCG	READ	WRITE	AREF	RAP	WAP
								/RAS	L	L	H	H	L	H	H
/CAS	H	H	L	L	L	L	L

/WE	H	L	H	L	H	H	L
								/CS	L	L	L	L	L	L	L
AIO	-	-	L	L	-	H	H

                               -：任意

例如，为了使该SDRAM变为激活模式ACT，就供给L电平的行地址选通信号/RAS(以下称为/RAS信号)、H电平的列地址选通信号/CAS(以下称为/CAS信号)、H电平的写入启动信号/WE(以下称为/WE信号)、和L电平的芯片选择信号/CS(以下称为/CS信号)。同步电路40解码这样的激活指令ACT，产生表示激活模式的激活状态转换信号RASP1。

此外，为了使该SDRAM变为预充电模式PCG，就供给L电平的/RAS信号、H电平的/CAS信号、L电平的/WE信号、L电平的/CS信号。同步电路40解码这样的预充电指令，产生表示预充电模式的预充电状态转换信号PREP1。

此外，为了使该SDRAM变为读出模式READ，就供给H电平的RAS信号、L电平的/CAS信号、L电平的/CS信号和L电平的第10位地址信号A10。同步电路40解码这样的读出指令READ，产生表示读出模式的读出状态转换信号READP1。

此外，为了使该SDRAM变为写入模式WRITE，就供给H电平的/RAS信号、L电平的/CAS信号、L电平的/WE信号、L电平的/CS信号和L电平的第一位地址信号A10。同步电路40解码这样的写入指令WRITE，产生表示写入模式的写入状态转换信号WRITEP1。

另外，RAP表示在经过多个周期的猝发(burst)读出结束后自动地进行预充电的附带自动预充电的读出指令。此外，WAP表示在经过多个周期的猝发写入结束后自动地进行预充电的附带自动预充电的写入指令。

更具体地说，同步电路40包括：多个锁存电路44，响应于内部时钟信号P2而分别锁存外部信号/RAS、/CAS、/WE、/CS；多个指令解码器46、48、50、52，解码这些锁存电路44中锁存的信号；多个锁存电路54，响应于内部时钟信号P1而分别锁存来自这些指令解码器46、48、50、52的解码信号；组合逻辑(CL)电路56、58、60、62，响应于这些锁存电路54中锁存的解码信号，分别产生状态转换信号RASP1、READP1、WRITEP1；多个锁存电路64，响应于内部时钟信号P2而分别锁存来自这些组合逻辑电路56、58、60、62的状态转换信号；组合逻辑(CL)电路66，响应于这些锁存电路64中锁存的状态转换信号，分别复位状态转换信号RASP1、READP1、WRITEP1；和多个锁存电路68，响应于内部时钟信号P1而分别锁存来自该组合逻辑电路66的复位信号。这些锁存电路68中锁存的复位信号被分别反馈给组合逻辑电路56、58、62。

其中，指令解码器46解码由上述表1所示的外部控制信号/RAS、/CSA、/WE、/CS组合构成的激活指令ACT。指令解码器48解码由上述表1所示的外部控制信号/RAS、/CSA、/WE、/CS组合构成的预充电指令PCG。指令解码器50解码由上述表1所示的外部控制信号/RAS、/CSA、/WE、/CS构成的读出指令READ。指令解码器52解码由上述表1所示的外部控制信号/RAS、/CSA、/WE、/CS组合构成的写入指令WRITE。

组合逻辑电路56响应于对应的锁存电路54中锁存的解码信号，产生表示激活模式的激活状态转换信号RASP1。组合逻辑电路60响应于对应的锁存电路54中锁存的解码信号，产生表示读出模式的读出状态转换信号READP1。组合逻辑电路62响应于对应的锁存电路54中锁存的解码信号，产生表示写入模式的写入状态转换信号WRITE1。

来自预充电指令解码器48的解码信号被锁存在对应的锁存电路54中，作为预充电设定信号PREP1分别供给组合逻辑电路56、58、60、62。组合逻辑电路56响应于预充电设定信号PREP1或自动预充电设定信号APREP1，复位激活状态转换信号RASP1。组合逻辑电路60响应于预充电设定信号PREP1或自动预充电设定信号APREP1，复位读出状态转换信号READP1。组合逻辑电路62响应于预充电设定信号PREP1或自动预充电设定信号APREP1，复位写入状态转换信号WRITEP1。

例如，如图4所示，各锁存电路44包括CMOS传输门70和倒相器72、74、76。传输门70响应于内部时钟信号P2而导通，由此取入输入信号。倒相器72和74构成锁存器，保持该取入信号。倒相器76输出该保持信号。其它的锁存电路54、64、68也有与此相同的结构。

另一方面，如图5所示，时序调整电路42包括：行***时序调整电路78，响应于激活状态转换信号RASP1，产生行***的内部控制信号RAL、RADE、/BLI、BLEQ、WLE、SAN、/SAP；和列***时序调整电路80，响应于读出状态转换信号READP1和写入状态转换信号WRITEP1，产生列***的内部控制信号PAE、CAL、CDE、WDE。

行***时序调整电路78基本上仅由多个延迟电路(图中未示出)构成。

列***时序调整电路80包括：接受读出状态转换信号READP1和内部时钟信号P1的与电路82；接受读出状态转换信号READP1和写入状态转换信号WRITEP1的或电路84；接受来自或电路84的输出信号和内部时钟信号P1的与电路86；接受写入状态转换信号WRITEP1和内部时钟信号P1的与电路88；延迟来自与电路82的输出信号并产生PAE信号的延迟电路90；延迟读出状态转换信号READP1并产生CAL信号的延迟电路92；延迟来自与电路86的输出信号并产生CDE信号的延迟电路94；和延迟来自与电路88的输出信号并产生WDE信号的延迟电路96。这样，列***时序调整电路80与行***时序调整电路78同样也基本上仅由多个延迟电路90、92、94、96构成。

下面，参照图6所示的时序图来说明该SDRAM的工作。内部时钟信号P1与外部时钟信号CLK相同，而内部时钟信号P2与外部时钟信号CLK反相。

首先，作为指令CMD，在供给激活指令ACT的情况下，如果在时刻t0内部时钟信号P1上升，那么来自图3所示的工作指令解码器46的解码信号被锁存在对应的锁存电路54中。响应于该锁存的解码信号，由组合逻辑电路56生成激活状态转换信号RASP1。就是说，激活状态转换信号RASP1上升至H电平。该激活状态转换信号RASP1直至被供给预充电指令PCG的时刻t2为止、即经过内部时钟信号P1的多个周期(图6中为4周期)都维持H电平。

激活状态转换信号RASP1被供给图5所示的行***时序调整电路78，生成行***的内部控制信号RAL、RADE、/BLI、BLEQ、WLE、SAN、/SAP。更具体地说，按照激活状态转换信号RASP1的上升边缘，RAL信号和RADE信号上升。接着，按照RADE信号的上升边缘，/BLI信号和BLEQ信号下降。随后，按照BLEQ信号的下降边缘，WLE信号上升。接着，按照WLE信号的上升边缘，SAN信号上升。随后，按照SAN信号的上升边缘，/SAP信号下降。于是，行***时序调整电路78延迟激活状态转换信号RASP1的上升边缘，规定RAL信号、RADE信号、WLE信号和SAN信号的上升边缘，同时规定/BLI信号、BLEQ信号和/SAP信号的下降边缘。

另一方面，按照激活状态转换信号RASP1的下降边缘，WLE信号下降，接着，RAL信号、RADE信号和SAN信号下降，并且，/SAP信号上升。随后，按照RAL信号的下降边缘，/BLI信号和BLEQ信号上升。于是，行***时序调整电路78延迟激活状态转换信号RASP1的下降边缘，规定RAL信号、RADE信号、/BLI信号、BLEQ信号、WLE信号和SAN信号的下降边缘，同时规定/SAP信号的上升边缘。

其次，在SDRAM处于激活模式期间中供给读出指令READ的情况下，如果在时刻t1内部时钟信号P1上升，那么来自读出指令解码器50的解码信号被锁存在对应的锁存电路54中，响应于该锁存的解码信号，由组合逻辑电路60生成读出状态转换信号READP1。就是说，读出状态转换信号READP1上升至H电平。该读出状态转换信号READP1在猝发读出期间维持H电平，为了猝发读出结束时的自动预充电，从图3所示的锁存电路68对组合逻辑电路60供给自动预充电复位信号APREP1，或从外部供给预充电指令PCG，由此，如果从锁存电路54对组合逻辑电路60供给预充电复位信号PREP1，那么变为L电平。例如，在猝发长度为[4]的读出模式情况下，只要不从外部供给预充电指令PCG，读出状态转换信号READP1在内部时钟信号P1的四个周期中就维持H电平。在图6中，由于在猝发读出期间供给预充电指令PCG，所以在内部时钟信号P1的第二周期中猝发读出被强制地中断。

该读出状态转换信号READP1被提供给图5所示的列***时序调整电路80，生成列***的内部控制信号CAL、CDE、PAE。更具体地说，读出状态转换信号READP1被延迟电路92延迟并生成CAL信号。该CAL信号按照读出状态转换信号READP1的上升边缘上升，按照读出状态转换信号READP1的下降边缘下降。该延迟电路92包括单独延迟信号上升边缘和下降边缘两者的两个延迟电路。因此，该电路可以分别在信号的上升和下降上设定延迟。

此外，读出状态转换信号READP1通过或电路84被供给与电路86，而且内部时钟信号P1仅在H电平期间被供给延迟电路94，由此生成CDE信号。该CDE信号按照内部时钟信号P1的上升边缘上升，按照内部时钟信号P1的下降边缘下降。

此外，读出状态转换信号READP1仅在内部时钟信号P1为H电平期间被供给延迟电路90，由此生成PAE信号。该PAE信号按照内部时钟信号P1的上升边缘上升，按照内部时钟信号P1的下降边缘下降。

为了规定上述内部控制信号的上升边缘和下降边缘，时序调整电路42由仅延迟上升边缘的众所周知的上升延迟电路、仅延迟下降边缘的众所周知的下降延迟电路和独立地延迟上升边缘和下降边缘两者的众所周知的两个延迟电路等构成。

下面，参照图7的时序图，说明在SDRAM处于激活模式期间供给写入指令WRITE的情况。

这种情况下，如果在时刻t1时内部时钟信号P1上升，那么图3所示的来自写入指令解码器52的解码信号被锁存在对应的锁存电路54中，响应于该锁存的解码信号，由组合逻辑电路62生成写入状态转换信号WRITEP1。就是说，写入状态转换信号WRITEP1上升至H电平。该写入状态转换信号WRITEP1在猝发写入期间都维持H电平，与上述读出状态转换信号READP1同样，在猝发写入结束时，自动预充电复位信号APREP1被供给组合逻辑电路62，或从外部供给预充电指令，由此，如果预充电复位信号PREP1被供给组合逻辑电路62，那么下降为L电平。

该写入状态转换信号WRITEP1被供给图5所示的列***时序调整电路80，生成CDE信号和WDE信号。

更具体地说，写入状态转换信号WRITEP1仅在内部时钟信号P1为H电平期间被供给延迟电路96，生成WDE信号。因此，WDE信号按照内部时钟信号P1的上升边缘上升，按照内部时钟信号P1的下降边缘下降。

此外，写入状态转换信号WRITEP1通过或电路84被供给与电路86，而且仅在内部时钟信号P1为H电平期间被供给延迟电路94，由此生成CDE信号。因此，CDE信号按照内部时钟信号P1的上升边缘上升，按照内部时钟信号P1的下降边缘下降。

按照如上所述的实施例1，由于控制信号发生器28被分成同步电路40和时序调整电路42两部分，同步电路40产生状态转换信号RASP1、READP1、WRITEP1，时序调整电路42根据这些状态转换信号RASP1、READP1、WRITEP1来调整内部控制信号的时序，所以即使在存储单元阵列12的结构被变更而必须变更与此相随的控制信号发生器28的情况下，同步电路40仍与从前相同，仅变更时序调整电路42就可以。其结果，可以对应于多样的存储单元阵列12结构来容易地设计控制信号发生器28。另一方面，即使在变更工作模式而必须变更与此相伴的控制信号发生器28的情况下，时序调整电路42仍与从前相同，而仅变更同步电路40就可以。其结果，可以对应于多样的工作模式来容易地设计控制信号发生器28。

再有，上述实施例1中的同步电路40由相位时钟的锁存器构成，但也可以代之外由边缘触发的触发器来构成。

[实施例2]

如图8所示，在本发明实施例2的SDRAM中，与行***有关的同步电路40还包括在内部时钟信号P2中响应于并锁存第11位地址信号AD[10]的锁存电路44；在内部时钟信号P1中响应于并锁存该锁存信号的锁存电路54；接受该锁存信号(第11位内部行地址信号RA[10])和来自图3所示的组合逻辑电路62的写入状态转换信号WRITEP1的与电路98；以及在内部时钟信号P2中响应于并锁存来自与电路98的输出信号的锁存电路64。锁存电路64把该锁存信号作为表示自动预充电的状态转换信号C2WWREC供给时序调整电路42。

另一方面，时序调整电路42还包括接受来自同步电路40的自动预充电状态转换信号C2WWREC和激活状态转换信号RASP1的或电路100；延迟电路102；延迟电路104；输出RADE信号的或电路106；延迟电路108；倒相器110和输出RAL信号的与电路112。其中，延迟电路102、104、108是延迟输入信号的上升边缘和下降边缘两者的两个延迟电路。延迟电路104和或电路106由仅延迟输入信号下降边缘的下降延迟电路构成。

下面，参照图9的时序图说明具有上述结构的控制信号发生器的工作。其中，说明猝发长度为[4]的情况。

如果在激活模式期间供给上述表1中所示的自动预充电写入指令WAP，那么与指令WAP的取入相比，在延迟半个周期时刻t0时，自动预充电状态转换信号C2WWREC上升至H电平。该自动预充电状态转换信号C2WWREC与猝发写入结束相比直至延迟半个周期时刻t1为止都维持H电平。RADE信号与激活状态转换信号RASP1的上升边缘相比仅延迟延迟电路102的延迟时间后就上升至H电平。按照该READ信号的上升边缘，RAL信号仅在预定期间上升至H电平，由此激活图1和图2所示的行地址缓冲器20。因此，行地址缓冲器20输出内部行地址信号RAD。

在猝发写入结束时进行自动预充电工作，但该预充电必须在最后的数据充分写入存储单元后开始。因此，RAD信号这样的行***内部控制信号与激活状态转换信号RASP1的下降相比必须延迟下降。

例如，为了延迟内部时钟信号P1的半个周期，使RADE信号那样的行***内部控制信号下降，就必须设置具有与该半个周期相当的延迟时间的延迟电路。

但是，在本实施例中，响应于内部时钟信号P2，生成自动预充电状态转换信号C2WWREC。该状态转换信号C2WWREC与激活状态转换信号RASP1的下降相比延迟半个周期部分下降。或电路100按照激活状态转换信号RASP1和自动预充电状态转换信号C2WWREC中滞后的一个(这里为自动预充电状态转换信号C2WWREC)的下降边缘来下降RADE信号。

因此，比内部时钟信号B1的上升延迟半个周期后，不必为了降低RADE信号那样的行***内部控制信号而设置延迟电路。其结果，可以减小时序调整电路42的配置面积。

另一方面，如图10所示，与列***有关的同步电路40包括响应于内部时钟信号P2而锁存来自组合逻辑电路60的读出状态转换信号READP1的锁存电路64。锁存电路64把该锁存的信号作为状态转换信号C2WWREAD1供给时序调整电路42。

此外，时序调整电路42包括接受内部时钟信号P1和读出状态转换信号READP1的与电路114；与电路116；延迟电路118；延迟电路120；与电路122；接受内部时钟信号P1和状态转换信号C2WWREAD1的与电路124；倒相器126；与电路128；延迟电路130；延迟电路132；与电路134和或电路136。表示CAS等待时间的控制信号MCL2被供给与电路116和倒相器126。控制信号MCL2为H电平时，CAS等待时间为‘2’，控制信号MCL2为L电平时，CAS等待时间为‘3’。

下面，参照图11的时序图说明具有上述结构的控制信号发生器的工作。其中，说明猝发长度为‘4’并且CAS等待时间为‘3’的情况。

在CAS等待时间为‘3’的情况下，由于流水线的段数增加，所以PAE信号那样的几个列***的内部控制信号被延迟一个周期生成。

读出状态转换信号READP1按照内部时钟信号P1的上升边缘上升，但由于该状态转换信号RADP1响应于内部时钟信号P2而锁存在锁存电路64中，所以状态转换信号C2WREAD1按照内部时钟信号P2的上升而上升。因此，状态转换信号C2WREAD1比状态转换信号READP1延迟半个周期。

在CAS等待时间为‘3’的情况下，由于控制信号MCL2为L电平，所以与电路122常常输出L电平的信号。与此不同，与电路134响应于内部时钟信号P1和状态转换信号C2WREAD1，输出信号。因此，或电路136把来自与电路136的输出信号作为PAE信号输出。

与状态转换信号READP1同样，状态转换信号C2WREAD1在四周期的猝发读出期间维持H电平。在该期间中，PAE信号按照内部时钟信号P1的上升边缘上升，按照内部时钟信号P1的下降边缘下降。

于是，在内部时钟信号P1上升前，由于状态转换信号C2WREAD1已经变为H电平，所以PAE信号可以在内部时钟信号P1上升后立即上升。

[实施例3]

图3所示的实施例1的同步电路40响应于内部时钟信号P2而锁存外部控制信号/RAS、/CAS、/WE、/CS后解码该指令，而如图12所示，本实施例3的同步电路40对外部控制信号/RAS、/CAS、/WE、/CS的指令解码后，响应于内部时钟信号P2而锁存该解码信号。一般来说，由于作为相对于时钟信号的外部信号的设置期间可供给1.5～2ns，所以在该设置期间内通过进行外部信号的逻辑运算可以实现高速化。

如图12所示，在本实施例3的同步电路40中，指令解码器46、48、50、52被设置在锁存电路44之前。因此，指令解码器46、48、50、52不通过锁存电路而直接接受外部控制信号/RAS、/CAS、/WE、/CS。锁存电路44响应于内部时钟信号P2而分别锁存来自指令解码器46、48、50、52的解码信号。

该SDRAM的存储单元阵列被分割成四个存储体。由于各存储体单独工作，所以状态转换信号必须在每个存储体中生成。

为了有选择地激活四个存储体，该同步电路40还包括对存储体地址信号BA0、BA1解码的存储体解码器138、140、142、144。与上述指令解码器46、48、50、52同样，存储体解码器138、140、142、144也被设置在锁存电路44之前，直接接受从外部供给的存储体地址信号BA0、BA1。锁存电路44响应于内部时钟信号P2而锁存来自存储体解码器138、140、142、144的解码信号。

该同步电路40还包括：四个双输入或非电路(负逻辑)146，为了把来自锁存电路44的存储体解码信号/BAP2[0]～[3]有选择地供给锁存电路54，共同接受来自锁存电路44的激活解码信号/ACTP2；和四个双输入或非电路(负逻辑)148，共同接受来自锁存电路44的预充电解码信号/PREP2。锁存电路54响应于内部时钟信号P1而分别锁存来自或非电路146的信号。锁存电路54中锁存的信号I1WACT[0]～[3]被分别供给组合逻辑电路56。此外，锁存电路54响应于内部时钟信号P1而分别锁存来自或非电路148的信号。锁存电路54中锁存的信号I1WPRE[0]～[3]被分别供给组合逻辑电路56。组合逻辑电路56响应于信号I1WACT[0]～[3]，产生激活状态转换信号RASP1[0]～[3]，并且响应于信号I1WPRE[0]～[3]，使激活状态转换信号RASP1[0]～[3]分别变为非激活状态。

锁存电路44响应于内部时钟信号P2而锁存来自读出指令解码器50的读出解码信号。锁存电路54响应于内部时钟信号P1而锁存在该锁存电路44中锁存的读出解码信号/READP2，把该锁存信号供给组合逻辑电路60。

此外，锁存电路44响应于内部时钟信号P2而锁存来自写入指令解码器52的写入解码信号。锁存电路54响应于内部时钟信号P1而锁存在该锁存电路44中锁存的写入解码信号/WRITEP2，把该锁存信号供给组合逻辑电路62。

组合逻辑电路60响应于来自其对应的锁存电路54的信号，产生读出状态转换信号READP1。组合逻辑电路62响应于来自其对应的锁存电路54的信号，产生写入状态转换信号WRITEP1。

再有，组合逻辑电路60、62共同接受列结束信号COLTERMP1，但对此在下述实施例5中详述。

上述激活指令解码器46也被设置在锁存电路44之前，由于具有可直接接受外部控制信号/RAS、/CAS、/WE、/CS的结构，所以如图13的时序图所示，由于在内部时钟信号P1上升前的设置期间ts内指令解码器46产生的激活指令的解码结束，所以如果内部时钟信号p1上升，那么信号I1WACT[i](i＝1～3)立即上升。

同样，预充电指令解码器48也被设置在锁存电路44之前，由于直接接受外部控制信号/RAS、/CAS、/WE、/CS，所以在设置期间ts内指令解码器48产生的预充电指令的解码结束，其结果，如果内部时钟信号P1上升，那么信号I1WPRE[i]立即上升。

由于读出指令解码器50和写入指令解码器52同样也被设置在锁存电路44之前，所以如果内部时钟信号P上升，那么信号/COLRP1和/COLWP1立即上升。

此外，由于存储体解码器138、140、142、144同样也被设置在锁存电路44之前，所以在设置期间ts内，存储体解码器138、140、142、144产生的存储体地址的解码结束。

最好如图14所示的那样，激活指令解码器46包括接受/RAS信号的倒相器150；接受/CAS的CMOS传输门152；接受/WE的CMOS传输门154；接受/CS的倒相器156；以及接受来自倒相器150、156和传输门电路152、154的输出信号的四输入与非电路158。

传输门152和154不一定要分别把/CAS信号和/WE信号传送给相同逻辑的与非电路158，但通过设置具有与倒相器150和156相同延迟时间的传输门152和154，使外部控制信号/RAS、/CAS、/WE、/CS同时到达与非电路158。

其它指令解码器48、50、52最好有与上述激活指令解码器46相同的结构。但是，倒相器和传输门的***位置因指令解码器48、50、52之故而有所不同。

最好如图15所示那样，四输入与非电路158包括四个输入节点160、162、164、166；输出节点167；相互并联连接的四个P沟道MOS晶体管168、170、172、174；相互串联连接的四个N沟道MOS晶体管176、178、180、182；以及相互串联连接的四个N沟道MOS晶体管184、186、188、190。

N沟道MOS晶体管168、170、172、174的源极与电源节点连接，漏极与输出节点167连接，栅极分别与输入节点160、162、164、166连接。N沟道MOS晶体管176、178、180、182连接在输出节点167和接地节点之间，这些栅极分别与输入节点160、162、164、166连接。N沟道MOS晶体管184、186、188、190连接在输出节点167和接地节点之间，即与N沟道MOS晶体管176、178、180、182并联连接。N沟道MOS晶体管184的栅极与N沟道MOS晶体管182的栅极一起连接输入节点166。N沟道MOS晶体管186的栅极与N沟道MOS晶体管180的栅极一起连接输入节点164。N沟道MOS晶体管188的栅极与N沟道MOS晶体管178的栅极一起连接输入节点162。N沟道MOS晶体管190的栅极与N沟道MOS晶体管176的栅极一起连接输入节点160。

由于该四输入与非电路158有上述那样的结构，所以即使将哪个输入信号供给哪个输入节点，在相同的响应于时间中都生成输出信号。

此外，如图16所示，存储体解码器138最好包括接受存储体地址信号BA0的倒相器192；接受存储体地址信号BA1的倒相器194；以及接受来自倒相器192和194的输出信号和电源电压VCC的四输入与非电路196。

由于在与非电路196的四个输入节点内的两个节点上供给电源电压VCC，所以该与非电路196不必一定由四输入与非电路来构成，也可以用双输入与非电路来构成。但是，由于指令解码器46、48、50、52都由四输入与非电路来构成，所以存储体解码器138、140、142、144也用四输入与非电路构成，这样可以与输入信号的时序一致。

其它存储体解码器140、142、144也有与该存储体解码器138基本相同的结构，但与输入节点连接的倒相器的数和供给电源电压VCC的输入节点的数因存储体解码器140、142、144之故有所不同。此外，在存储体地址信号BA0或BA1不通过倒相器而直接供给输入节点时，与图14所示的结构同样，为了与输入信号的时序一致，希望连接CMOS传输门。

[实施例4]

在图12所示的同步电路40中，响应于来自外部的预充电指令，生成信号I1WPRE[i]被供给组合逻辑电路56。只要不供给11WPRE[i]，组合逻辑电路56生成的激活状态转换信号RASP1[i]经过多个周期仍必须维持H电平。

但是，在比规定的设置期间短的期间中供给外部指令的情况下，信号I1WPRE[i]有非法生成的可能性。如果响应于这种非法信号I1WPRE[i]，一旦复位了激活状态转换信号RASP1[i]，那么就不能恢复到正常的状态。

其中，作为复位激活状态转换信号RASP1[i]的信号，除了上述预充电解码信号I1WPRE[i]外，有在猝发读出或猝发写入后为了自动预充电由组合逻辑电路生成的猝发结束信号。由于预充电解码信号I1WPRE[i]是外部***的复位信号，所以如上所述的非法噪声会加入，但由于猝发结束信号是内部***的复位信号，所以不会进入该非法噪声。

其中，在本实施例中，如图17所示，在组合逻辑电路56和锁存电路64之间设有逻辑电路198，而且，在组合逻辑电路66和锁存电路68之间设有逻辑电路200。在逻辑电路198中，把预充电解码信号I1WPRE[i]作为外部***的复位信号RSTP1来供给，在逻辑电路200中，把猝发结束信号作为内部***的复位信号RSTP2来供给。因此，激活状态转换信号RASP1[i]响应于外部***的复位信号RSTP1而被直接复位，但来自组合逻辑电路66的自动预充电信号响应于内部***的复位信号RSTP2而被复位。

或者如图18所示，代替上述逻辑电路200而设有或电路202和与电路204。或电路202把来自组合逻辑电路66的自动预充电信号和猝发结束信号作为内部***的复位信号RSTP2来接受。与电路204接受来自或电路202的输出信号和内部时钟信号P1。锁存电路54响应于来自与电路204的输出信号，锁存激活信号I1WACT[i]。

与上述情况同样，激活状态转换信号RASP1[i]响应于外部***的复位信号STP1而被直接复位。在激活状态转换信号RASP1[i]维持H电平期间，与电路204的输出信号被固定在L电平上。因此，激活状态转换信号RASP1[i]可以维持H电平。但是，如果内部***的复位信号RSTP2变为H电平，那么内部时钟信号P1被供给锁存电路54，激活状态转换信号RASP1[i]被复位。

下面，参照图19和图20的时序图说明图17和图18所示电路的工作。

图19表示激活状态转换信号RASP1[i]响应于外部***的复位信号RSTP1而被复位的情况的工作，图20表示激活状态转换信号RASP1响应于内部***的复位信号RSTP2而被复位的情况。

如图19所示，如果从外部供给激活指令ACT，那么来自图12所示的或非电路146的激活解码信号I1WACT[i]上升。其后，如果内部时钟信号上升，则激活状态转换信号RASP1也上升。然后，如果内部时钟信号P1下降，即如果内部时钟信号P2上升，那么激活解码信号I1WACT[i]下降，但激活状态转换信号RASP1维持H电平。接着，如果从外部供给预充电指令PCG，而且内部时钟信号P1上升，那么外部***的复位信号RSTP1(I1WPRE[i])上升。由于该外部***的复位信号RSTP1被供给图17和图18所示的逻辑电路198，所以激活状态转换信号RASP1被复位。

图20表示猝发长度为2时输入读出、自动预充电信号的情况。

另一方面，如图20所示，在供给激活指令ACT并由此激活状态转换信号RASP1维持H电平期间，如果供给自动预充电读出指令RAP，那么在猝发结束的半个周期前，RSTP2响应于上升(内部时钟信号P2的上升)而上升。在接受该信号后，由于P1的上升，激活状态转换信号RASP1下降。

按照以上那样的本实施例4，由于把复位路径分成外部***和内部***两部分，所以即使在外部指令在违反规定的设置期间被输入的情况下，激活状态转换信号RASP1也不会被错误复位。

在图17所示的电路中，在激活状态转换信号RASP1变为H电平后的第二周期的最初，有产生由锁存电路54和锁存电路64之间的竞态(racing)造成的尖峰噪声的可能性。锁存电路54的输出在第二周期从H电平变为L电平，在第二周期以后，用于维持激活状态转换信号RASP1[i]状态的锁存电路68的输出在第二周期的开始从L电平变为H电平。其中，如果两个锁存电路54和68的输出在一瞬间同时变为L电平，那么在激活状态转换信号RASP1中产生尖峰噪声。由于行***的内部控制信号以激活状态转换信号RASP1的上升边缘或下降边缘为基准来生成，所以这种尖峰噪声成为错误工作的原因。

因此，为了防止这种尖峰噪声，最好把图17所示的电路变形为图21所示的电路。如图21所示，设有接受来自锁存电路54的激活解码信号I1WACT[i]的或电路206、接受来自锁存电路64和锁存电路68的输出信号的或电路208、接受来自或电路208的输出信号和来自图12所示的锁存电路54的预充电解码信号I1WPRE[i]的或非电路210。或非电路210的输出信号被供给或电路206。这些或电路206、208和或非电路210包括在组合逻辑电路56内。

下面，参照图22的时序图说明该电路的工作。

如上所述，激活状态转换信号RASP1按照激活指令ACT输入后的内部时钟信号P1的上升边缘而上升。由于锁存电路64在内部时钟信号P12中响应于并锁存该激活状态转换信号RASP1[i]，所以从该锁存电路64输出的激活状态转换信号RASP2[i]比上述激活状态转换信号RASP1[i]延迟半个周期生成。或电路208的输出节点NB的电压按照该激活状态转换信号RASP2[i]的上升边缘变为H电平。锁存电路68的输出节点NA的电压按照内部时钟信号P1的第二周期的上升边缘变为H电平，但即使该节点NA的上升多少被延迟，在与该上升相比的半个周期前就已经决定了节点NB的逻辑电平，所以上述那样的尖峰噪声不会产生在激活状态转换信号RASP1中。

[实施例5]

一般来说，在SDRAM中，有把外部控制信号与状态转换信号进行比较以根据该比较结果来控制工作的情况。例如，按照来自外部的预充电指令可中断列***的工作。更具体地说，如果供给与列***工作的存储体相同的存储体的预充电指令，那么该存储体的列***工作被中断，同时开始预充电。另一方面，如果供给与列***工作的存储体不同的存储体的预充电指令，那么该存储体的列***工作不被中断，不久开始自动预充电。

本实施例5与上述实施例3中的指令解码器一样，目的在于通过在外部控制信号输入的设置期间中进行外部控制信号和状态转换信号的比较来实现高速化。

如图23所示，除了图12所示的结构以外，本实施例5的同步电路40包括：读出/写入指令解码器212；在内部时钟信号P2中响应于并锁存来自解码器212的解码信号的锁存电路44；多路转换器214，响应于锁存电路44中锁存的列解码信号/COLP2而选择表示列***工作存储体的存储体激活信号BNKCAP2[i]或来自图12所示的锁存电路44的存储体解码信号/BAP2[i]；响应于内部时钟信号P1中而锁存来自多路转换器214信号的锁存电路54；接受来自锁存电路54信号的缓冲器216；和锁存电路64，响应于内部时钟信号P2而锁存来自缓冲器216的信号，作为存储体列激活信号/BNKCAP2[i]输出。其中，把多路转换器214、锁存电路54、缓冲器216和锁存电路64设置在各个存储体中。读出/写入指令解码器212在供给读出指令或写入指令时输出L电平的解码信号。多路转换器214在列解码信号/COLP2为L电平时、即读出/写入指令输入时选择存储体解码信号/BAP2[i]，在列解码信号/COLP2为H电平时选择存储体列激活信号/BNKCAP2[i]。

该同步电路40还包括：或非电路(负逻辑)218、220、224，分别接受图12所示的来自锁存电路44的存储体解码信号/BAP2[0]～[3]和图23所示的来自锁存电路64的存储体列激活信号/BNKCAP2[0]～[3]；或非电路226，接受来自或非电路218、220、222、224的输出信号；与电路228，接受来自或非电路226的一致信号MATCHP2和图12所示的来自锁存电路44的预充电解码信号/PREP2；和锁存电路54，响应于内部时钟信号P1嘏锁存来自与电路228的输出信号，作为列结束信号COLTERMP1输出。其中，或非电路218、220、222、224和或非电路226构成比较电路，如果其中任何一个存储体列激活信号/BNKCAP2[i]与对应的存储体解码信号/BAP2[i]一致，那么以L电平激活一致信号/MATCHP2。列结束信号COLTERMP1被供给图12所示的组合逻辑电路60和62。

下面，参照图25的时序图说明具有上述结构的同步电路40的工作。其中，以在进行存储体#1的列***读出工作期间内供给该存储体#1的预充电指令的情况为例来说明。

如果从外部供给读出指令READ，而且内部时钟信号P2上升，那么列解码信号/COLP2下降至L电平。

另一方面，为了选择存储体#1，如果供给H电平的存储体地址信号BA0和L电平的存储体地址信号BA1，而且内部时钟信号P2上升，那么存储体解码信号/BAP2[1]下降至L电平。

如上所述，由于列解码信号/COLP2为L电平，所以利用多路转换器214来选择存储体解码信号/BAP2[1]，供给锁存电路P1。因此，存储体列激活信号/BNKCAP2[1]响应于内部时钟信号P2的上升，即响应于内部时钟信号P1的下降，下降至L电平。

这样，存储体#1的列***在读出模式期间中从外部供给存储体#1的预充电指令PCG的情况下，如果内部时钟信号P2上升，那么存储体解码信号/BAP2[1]就下降至L电平。此时，由于存储体解码信号/BAP2[1]和存储体列激活信号/BNKCAP2[1]都为L电平，所以一致信号MATCHP2下降至L电平。此外，由于供给预充电指令PCG，所以预充电解码信号/PREP2变为L电平。因此，列结束信号COLTERMP1响应于内部时钟信号P1的上升，上升至H电平。再有，由于供给预充电指令PCG，所以激活状态转换信号RAS1[1]下降至L电平。

由于该H电平的列结束信号COLTERMP1被提供给图12所示的组合逻辑电路60和62，所以读出状态转换信号READP1变为L电平。由此，存储体#1中的列***的读出工作被中断。

再有，即使供给其它存储体的预充电指令PCG，列结束信号COLTERMP1仍维持L电平，其它存储体的激活状态转换信号RASP1[0]、[2]、[3]变为L电平。

按照上述那样的本实施例5，由于存储体解码信号/BAP2[0]～[3]与存储体列激活信号/PNKCAP2[0]～[3]的比较在外部输入信号的设置期间进行，所以工作速度变快。

上述披露的实施例在所有方面都是例示，而不是限定性的。本发明的范围不由上述说明来表示，而由权利要求书的范围来表示，这意味着与权利要求书范围相同意义和范围内的所有变更都被包括在内。

Claims (15)

1.一种同步型半导体存储器，与时钟信号同步地取入多个外部控制信号，响应于该取入的多个外部控制信号，在多个工作状态间进行转换，其特征在于：

包括：

存储单元阵列；

读出写入电路，从所述存储单元阵列中读出数据，并且对所述存储单元阵列写入数据；和

控制信号发生器，产生控制所述读出写入电路的内部控制信号，供给所述读出写入电路；

所述控制信号发生器包括：

同步电路，与所述时钟信号同步地工作，根据所述多个外部控制信号的逻辑电平的组合，产生分别表示所述多个工作状态的多个状态转换信号，和

时序调整电路，与所述时钟信号非同步地将所述多个状态转换信号的时序调整，产生所述内部控制信号。

2.如权利要求1所述的同步型半导体存储器，其特征在于：所述时序调整电路使所述状态转换信号的上升边缘和/或下降边缘延迟，规定所述内部控制信号的上升边缘和/或下降边缘。

3.如权利要求1所述的同步型半导体存储器，其特征在于：所述同步型半导体存储器还包括二相时钟发生器，它响应于所述时钟信号，产生彼此互补的第一和第二时钟信号；

所述同步电路在所述第一时钟信号从第一逻辑电平变化为第二逻辑电平时激活所述多个状态转换信号之中的一个，产生一个状态转换信号，在所述第二时钟信号从第一逻辑电平变化为第二逻辑电平时激活所述多个状态转换信号之中的另一个，产生与所述一个状态转换信号相比延迟了所述第一和第二时钟信号的半周期部分的另一个状态转换信号；

所述时序调整电路，代替所述一个状态转换信号而将所述另一个状态转换信号的时序调整。

4.如权利要求3所述的同步型半导体存储器，其特征在于：所述时序调整电路包括或电路，该或电路响应于所述一个状态转换信号和所述另一个状态转换信号，产生所述内部控制信号。

5.如权利要求3所述的同步型半导体存储器，其特征在于：所述时序调整电路包括与电路，响应于所述第一或第二时钟信号和所述另一个状态转换信号，产生所述内部控制信号。

6.如权利要求1所述的同步型半导体存储器，其特征在于：所述同步型半导体存储器还备有二相时钟发生器，响应于所述时钟信号，产生互补的第一和第二时钟信号；

所述同步电路包括：

多个第一锁存电路，分别对应所述多个外部控制信号而设置，并分别响应于所述第二时钟信号而锁存对应的所述外部控制信号；

多个指令解码器，分别对所述多个第一锁存电路中锁存的多个信号解码；

多个第二锁存电路，分别对应于所述多个指令解码器而设置，并分别响应于所述第一时钟信号而锁存来自对应的指令解码器的信号；和

组合逻辑电路，响应于被所述多个第二锁存电路锁存的多个信号，产生所述多个状态转换信号。

7.如权利要求1所述的同步型半导体存储器，其特征在于：所述同步型半导体存储器还备有二相时钟发生器，它响应于所述时钟信号，产生彼此互补的第一和第二时钟信号，

所述同步电路包括：

多个指令解码器，分别接受并解码所述多个外部控制信号；和

多个第一锁存电路，分别对应于所述多个指令解码器而设置，并分别响应于所述第二时钟信号而锁存来自对应的指令解码器的信号；

组合逻辑电路，响应于被所述多个锁存电路锁存的多个信号，产生所述多个状态转换信号。

8.如权利要求7所述的同步型半导体存储器，其特征在于：所述指令解码器包括：

倒相器，接受所述多个外部控制信号之中的一个；

传输门，接受所述多个外部控制信号之中的另一个；和

与非电路，接受所述倒相器和所述传输门的输出信号。

9.如权利要求7所述的同步型半导体存储器，其特征在于：所述存储单元阵列被分割成多个存储体，

所述组合逻辑电路对应于各存储体而设置，

所述同步电路还包括：

存储体解码器，根据存储体地址信号，选择所述多个存储体之中的任何一个存储体，并将与所述选择的存储体对应的组合逻辑电路激活。

10.如权利要求9所述的同步型半导体存储器，其特征在于：所述指令解码器包括具有多个输入节点的第一与非电路，

所述存储体解码器包括具有与所述第一与非电路的输入节点相同数的输入节点的第二与非电路。

11.如权利要求1所述的同步型半导体存储器，其特征在于，所述同步电路包括：

第一指令解码器，对所述多个外部控制信号解码；

第一组合逻辑电路，响应于来自所述第一指令解码器的信号，经过所述时钟信号的多个周期，产生维持激活状态的所述多个状态转换信号之中的一个；

第二组合逻辑电路，响应于来自所述第一组合逻辑电路的状态转换信号，产生使该状态转换信号处于非激活状态的第一复位信号，供给所述第一组合逻辑电路；

第二指令解码器，对所述多个外部控制信号解码，产生使来自所述第一多个逻辑电路的状态转换信号处于非激活状态的第二复位信号；和

门电路，被连接在所述第一和第二多个逻辑电路之间，响应于所述第二复位信号，使来自所述第一多个逻辑电路的状态转换信号处于非激活状态。

12.如权利要求1所述的同步型半导体存储器，其特征在于，所述同步电路包括：

解码器，对所述多个外部控制信号解码，和

比较电路，对来自所述解码器的信号与所述状态转换信号进行比较；

根据所述比较电路的比较结果和所述多个外部控制信号的逻辑电平的组合，产生所述多个状态转换信号。

13.如权利要求1所述的同步型半导体存储器，其特征在于：所述存储单元阵列被分割成多个存储体，

所述同步电路包括：

存储体解码器，对用于指定所述存储体的存储体地址信号解码；

存储体列激活电路，响应于来自所述存储体解码器的信号，产生表示所述多个存储体中列***工作中的存储体的存储体列激活信号；

比较电路，对来自所述存储体解码器的信号与所述存储体列激活信号进行比较；

预充电指令解码器，对所述外部控制信号解码；和

列结束电路，响应于来自所述比较电路的一致信号和来自所述预充电指令解码器的信号，使所述列***的工作结束。

14.一种半导体存储器，根据时钟信号和多个外部控制信号形成多种工作状态，其特征在于：

备有：

存储单元阵列(12)；

读出电路，读出来自所述存储单元阵列的数据；和

控制信号发生器(28)，供给控制所述读出电路的内部控制信号；

所述控制信号发生器(28)包括：

多个信号保持部分(64、68)，分别与按照所述多个外部控制信号的逻辑电平的组合而形成的多个解码信号对应而设置，并分别与按照所述时钟信号形成的内部时钟信号同步，将对应的解码信号保持；

组合逻辑电路(56、60)，根据所述多个信号保持部分的输出信号，产生分别表示所述多个工作状态的多个状态转换信号；和

时序调整电路(42)，调整所述多个状态转换信号的时序，并产生所述内部控制信号。

15.一种半导体存储器，根据时钟信号和多个外部控制信号形成多种工作状态，其特征在于：

备有：

存储单元阵列(12)；

写入电路，对所述存储单元阵列写入数据；和

控制信号发生器(28)，供给控制所述写入电路的内部控制信号；

所述控制信号发生器(28)包括：

多个信号保持部分(64、68)，分别与按照所述多个外部控制信号的逻辑电平的组合而形成的多个解码信号对应而设置，并分别与按照所述时钟信号形成的内部时钟信号同步，将对应的解码信号保持；

组合逻辑电路(56、60)，根据所述多个信号保持部分的输出信号，产生分别表示所述多个工作状态的多个状态转换信号；和

时序调整电路(42)，调整所述多个状态转换信号的时序，并产生所述内部控制信号。

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