CN1747062A

CN1747062A - 半导体存储器件

Info

Publication number: CN1747062A
Application number: CN200510088281.1A
Authority: CN
Inventors: 山上由展
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-08-04
Filing date: 2005-08-03
Publication date: 2006-03-15
Anticipated expiration: 2025-08-03
Also published as: JP2006073165A; US20060028896A1; CN1747062B; US7433257B2; JP4330516B2

Abstract

当存储单元无效时，存储单元电源电压控制电路使提供给存储单元的电源电压减小到存储单元保持电压，由此减小了在存储单元中流动的漏电流。通过减小漏电流，可以减小半导体存储器件的功耗和增加其工作速度。而且，存储单元中的晶体管的阈值电压保持很低，由此提高了半导体存储器件在低电源电压下的工作特性。

Description

半导体存储器件

发明领域

本发明涉及一种半导体存储器件，特别涉及一种具有功耗减少和速度增加的存储单元阵列部分的半导体存储器件。

背景技术的说明

近年来，半导体集成电路的较精细的工艺规则带来了诸如备用状态下的晶体管漏电流(例如，OFF漏电流或栅极漏电流)增加等问题。而且，诸如SRAM、DRAM和ROM等半导体存储器件的容量正在快速增加。结果，包含在半导体集成电路的半导体存储器件中的存储单元阵列的功耗占整个半导体集成电路的总功耗的大部分。因此，为了减少半导体集成电路的功耗，减少包含在半导体存储器件中的存储单元阵列的功耗是有效的。

用于减少包含在半导体存储器件中的存储单元阵列的功耗的常规技术例如在日本特许公开专利公报No.7-211079中公开了。在日本特许公开专利公报No.7-211079中公开的半导体存储器件中，将反向偏置电压施加在形成存储单元的N型MOS晶体管的衬底电极上，由此减少了在备用状态下由于亚阈值电流产生的漏电流。因此，减少了半导体存储器件的功耗。

另一常规方法在日本特许公开专利公报No.10-112188中公开了。图17示出在日本特许公开专利公报No.10-112188中公开的半导体存储器件的结构。图17中所示的半导体存储器件包括存储单元阵列17，该存储单元阵列17包括m行乘以n列的完整CMOS型存储单元7。存储单元7包括负载P型MOSFET(以下称为“负载PMOS”)1和2、驱动N型MOSFET(以下称为“驱动NMOS”)3和4以及转移N型MOSFET(以下称为“转移NMOS”)5和6。

负载PMOS 1和2的源极电极、负载PMOS 1的衬底电极15和负载PMOS 2的衬底电极16都连接到电源端子8(电源电压VDD)。负载PMOS 1和2的漏极电极分别连接到存储单元的存储节点20和21。驱动NMOS 3的衬底电极13和驱动NMOS 4的衬底电极14都连接到地端子9(地电位VSS)。驱动NMOS 3和4的源极电极都连接到源极线23，其漏极电极分别连接到存储节点20和21。

转移NMOS 5的衬底电极11和转移NMOS 6的衬底电极12都连接到地端子9。转移NMOS 5和6的栅极电极都连接到字线22，其漏极电极分别连接到位线18和19，并且其源极电极分别连接到存储节点20和21。存储节点20连接到负载PMOS 2和驱动NMOS 4的栅极电极上，并且存储节点21连接到负载PMOS 1和驱动NMOS 3的栅极电极上。这样，存储单元7中的负载PMOS 1和2以及驱动NMOS 3和4一起形成锁存电路。

开关电路33经过源极线23连接到存储单元7。而开关电路33的结构不将详细说明，并且将简要说明其操作。在有效状态下开关电路33将地电位VSS施加在连接到存储单元7的源极线23上，并且在无效状态下，开关电路33将电源电压VDD和地电位VSS之间的中间电位(在日本特许公开专利公报No.10-112188的实施例中，该中间电位设置为0.5V)施加在连接到存储单元7的源极线23上。

当存储单元7无效时，开关电路33将连接到存储单元7的源极线23的电位增加到该中间电位。结果，驱动NMOS 3和4的阈值电压由于衬底偏置效应而增加，由此减少了由于来自存储单元7的亚阈值电流而产生的漏电流。如上所述，在日本特许公开专利公报No.10-112188中公开的半导体存储器件中，每个存储单元的驱动NMOS的源极电位由开关电路控制，因此减少了功耗。

然而，上述常规半导体存储器件具有以下问题。在日本特许公开专利公报No.7-211079和No.10-112188中公开的半导体存储器件中的任何一个，通过利用衬底偏置效应增加晶体管的阈值电压来减小来自存储单元的漏电流。因此，利用这些器件，晶体管的阈值电压增加，由此使晶体管在低电源电压下的工作特性恶化。在日本特许公开专利公报No.7-211079中公开的半导体存储器件具有以下问题：必须提供用于提供反向偏置电压的控制电路，由此增加了电路面积。在日本特许公开专利公报No.10-112188中公开的半导体存储器件也具有如下问题：必须提供用于向源极线提供电压的开关电路，因此增加了电路面积。

发明内容

因此，本发明的目的是为了有效地抑制存储单元中的漏电流，以便提供一种在低电源电压下具有所希望的工作特性的低功耗、高速半导体存储器件。

本发明的半导体存储器件包括：多条字线；多条位线；多条电源线；连接到字线、位线和电源线的多个存储单元；以及存储单元电源电压控制电路，它用于经过电源线向连接到有效字线的存储单元提供预定电源电压，并用于经过电源线向连接到无效字线的存储单元提供比预定电源电压低且大于或等于使存储单元可以保持数据的最低可能电平的电压。

在优选实施例中，存储单元电源电压控制电路包括第一到第三晶体管；第一晶体管连接到给其施加预定电源电压的电源端子和第二晶体管；第二晶体管以二极管型栅极连接方式连接在第一晶体管和第三晶体管之间；第三晶体管连接到第二晶体管和接地端子之间；以及根据外部寻址信号控制第一和第三晶体管。

在优选实施例中，第二晶体管的阈值电压的绝对值大于或等于存储单元中包含的所有晶体管当中的最大阈值电压。

在优选实施例中，当寻址信号表现为有效状态时，存储单元电源电压控制电路输出预定电源电压，当寻址信号表现为无效状态时，它输出第二晶体管的阈值电压。

在优选实施例中，在字线变为有效之前，存储单元电源电压控制电路向存储单元提供预定电源电压。

在优选实施例中，存储单元电源电压控制电路向连接到多条字线的多个存储单元提供相同的电源电压。

在优选实施例中，电源线在包括存储单元的存储单元阵列中的衬底电位提供区域中延伸；存储单元电源电压控制电路设置在与衬底电位提供区域相邻并与字线驱动器电路区域相邻的区域中。

在优选实施例中，本发明的半导体存储器件还包括存储单元电源电压补偿电路，该补偿电路用于防止提供给存储单元的电源电压变得低于使存储单元可以保持数据的最低可能电平。

在优选实施例中，存储单元电源电压补偿电路包括连接到给其施加预定电源电压的电源端子和电源线的电荷输送元件。

在优选实施例中，第一晶体管用作存储单元电源电压补偿电路。

在优选实施例中，存储单元电源电压补偿电路包括：比较器电路，用于将经过电源线提供给存储单元的电源电压与电源电压的参考电压进行比较；和开关元件，用于根据从比较器电路输出的信号将给其施加预定电源电压的电源端子与电源线电连接和短路在一起，其中提供给存储单元的电源电压保持大于或等于参考电压。

在优选实施例中，当外部寻址信号表现为有效状态时，比较器电路和开关元件停止工作。

在优选实施例中，本发明的半导体存储器件还包括：用于承载控制信号的位线预充电控制信号线，所述控制信号用于控制是否对位线预充电；连接到位线和位线预充电控制信号线的位线预充电电路，用于根据控制信号给位线预充电；和用于根据外部信号向位线预充电控制信号线输出控制信号的位线预充电控制电路，其中当字线从有效状态转变为无效状态时，位线预充电控制电路将储存在连接到该字线的存储单元的电源线中的电荷输送给位线预充电控制信号线。

在优选实施例中，本发明的半导体存储器件还包括冗余块，其中：冗余块包括可用作存储单元替代品的冗余存储单元，以及开关元件，用于控制提供给冗余存储单元的电源电压为从存储单元电源电压控制电路提供的电源电压或地电位；并且该开关元件输出冗余块中的地电位，该冗余块包括不用作存储单元替代品的冗余存储单元。

在优选实施例中，本发明的半导体存储器件还包括：可用作存储单元替代品的冗余存储单元；以及开关元件，用于控制提供给存储单元的电源电压为从存储单元电源电压控制电路提供的电源电压或地电位；其中开关元件输出被冗余存储单元代替的存储单元中的地电位。

本发明的这些和其它目的、特征、方案和优点将从下面结合附图对本发明进行的详细说明中更加显而易见。

附图简述

图1示出根据本发明第一实施例的半导体存储器件的结构；

图2示出设置在根据本发明第一实施例的半导体存储器件中的存储单元的结构；

图3示出设置在根据本发明第一实施例的半导体存储器件中的存储单元电源电压控制电路的结构；

图4示出设置在根据本发明第一实施例的半导体存储器件中的字线驱动器电路的结构；

图5示出根据本发明第二实施例的半导体存储器件的结构；

图6示出根据本发明第二实施例的半导体存储器件的布图；

图7示出根据本发明第三实施例的半导体存储器件的结构；

图8示出根据本发明第四实施例的半导体存储器件的结构；

图9示出设置在根据本发明第四实施例的半导体存储器件中的存储单元电源电压补偿电路和存储单元保持参考电压产生电路的结构；

图10示出设置在根据本发明第四实施例的半导体存储器件中的存储单元电源电压补偿电路和存储单元保持参考电压产生电路的另一结构；

图11示出根据本发明第五实施例的半导体存储器件的结构；

图12示出设置在根据本发明第五实施例的半导体存储器件中的存储单元电源电压控制电路的结构；

图13示出设置在根据本发明第五实施例的半导体存储器件中的位线预充电电路的结构；

图14示出设置在根据本发明第五实施例的半导体存储器件中的位线预充电控制电路的结构；

图15是示出根据本发明第五实施例的半导体存储器件工作的时序图；

图16示出根据本发明第六实施例的半导体存储器件的结构；以及

图17示出常规半导体存储器件的结构。

优选实施例

第一实施例

图1示出根据本发明第一实施例的半导体存储器件的结构。图1所示的半导体存储器件包括存储单元100、字线驱动器电路101、存储单元电源电压控制电路102、字线WL1和WL2、位线BL1、BL2、/BL1和/BL2以及电源线VL1和VL2。每个存储单元100连接到字线WL1(或WL2)、位线BL1和/BL1(或BL2和/BL2)以及电源线VL1(或VL2)。

现在参照图2，将说明存储单元100的结构。图2所示的存储单元100包括P型MOS晶体管QP1和QP2以及N型MOS晶体管QN1至QN4。P型MOS晶体管QP1和QP2的源极电极都连接到电源线VL。P型MOS晶体管QP1和QP2的漏极电极分别连接到存储单元的存储节点N1和N2。P型MOS晶体管QP1和QP2的源极电极经过电源线VL从存储单元电源电压控制电路102接收存储单元电源电压VDDM。

N型MOS晶体管QN3和QN4的源极电极接地。N型MOS晶体管QN3和QN4的漏极电极分别连接到存储节点N1和N2。

N型MOS晶体管QN1和QN2的的源极电极分别连接到存储节点N1和N2。N型MOS晶体管QN1和QN2的栅极电极都连接到字线WL。N型MOS晶体管QN1的漏极电极连接到位线BL，并且N型MOS晶体管QN2的漏极电极连接到位线/BL。N型MOS晶体管QN1和QN2的的栅极电极经过字线WL从字线驱动器电路101接收寻址信号AD。

存储节点N1连接到P型MOS晶体管QP2和N型MOS晶体管QN4的栅极电极，并且存储节点N2连接到P型MOS晶体管QP1和N型MOS晶体管QN3的栅极电极。这样，存储单元100中的P型MOS晶体管QP1和QP2以及N型MOS晶体管QN3和QN4一起形成锁存电路。

该锁存电路储存和保持数据。当字线处于H电平时，存储单元100读出或写入数据。读数据意味着将储存在锁存电路中的数据输出到位线BL和/BL，而写数据意味着在锁存电路中接收和储存经过位线BL和/BL转移来的互补数据。当字线处于L电平时，存储单元100不读出或写入数据，并保持储存在锁存电路中的数据。

现在参照图3，说明存储单元电源电压控制电路102的结构。图3所示的存储单元电源电压控制电路102包括反相器INV1、P型MOS晶体管QP3和QP4以及N型MOS晶体管QN5。存储单元电源电压控制电路102是用于根据连接到存储单元的字线的状态(有效或无效)控制提供给存储单元的电源电压的电路。

P型MOS晶体管QP3的源极电极连接到电源端子VDD，其漏极电极连接到电源线VL和P型MOS晶体管QP4的源极电极，并且其栅极电极连接到反相器INV1的输出端。P型MOS晶体管QP4按照二极管型栅极连接方式连接在P型MOS晶体管QP3和N型MOS晶体管QN5之间。具体地说，P型MOS晶体管QP4的栅极电极和漏极电极连接到N型MOS晶体管QN5的漏极电极，P型MOS晶体管QP4的源极电极连接到P型MOS晶体管QP3的漏极电极和电源线VL。N型MOS晶体管QN5的栅极电极连接到反相器INV1的输出，其源极电极接地。

现在参照图3，说明存储单元电源电压控制电路102的工作。当H电平寻址信号AD输入到反相器INV1时，P型MOS晶体管QP3的栅极电极和N型MOS晶体管QN5的栅极电极将处于L电平。结果，P型MOS晶体管QP3导通并且N型MOS晶体管QN5截止，由此从存储单元电源电压控制电路102输出电源电压VDD，作为存储单元电源电压VDDM。

当L电平寻址信号AD输入到反相器INV1时，P型MOS晶体管QP3的栅极电极和N型MOS晶体管QN5的栅极电极将处于H电平。结果，P型MOS晶体管QP3截止，并且N型MOS晶体管QN5导通。然后，电源线VL的电位将等于按照二极管型连接方式进行连接的P型MOS晶体管QP4的阈值电压(以下称为“VTP”)的绝对值，并且PMOS晶体管QP4的阈值电压VTP(＜VDD)的绝对值将从存储单元电源电压控制电路102作为存储单元电源电压VDDM输出。

现在将说明图1所示的本实施例的半导体存储器件的工作。参照图1，例如，如果H电平寻址信号AD1输入到字线WL1，则字线WL1将是有效的，因此连接到字线WL1的存储单元100将是有效的。然后，提供给连接到字线WL1的存储单元的存储单元电源电压VDDM1是上述的电源电压VDD。然后，如果L电平寻址信号AD2输入到字线WL2，字线WL2将是无效的，因此连接到字线WL2的存储单元100将是无效的。然后，提供给连接到字线WL2的存储单元的存储单元电源电压VDDM2等于VTP。

在常规半导体存储器件中，存储单元电源电压是电源电压VDD，而与字线是有效还是无效无关。相反，在本实施例的半导体存储器件中，用于连接到无效字线的存储单元(例如，连接到字线WL2的存储单元)的存储单元电源电压减小到VTP。在本实施例的半导体存储器件中，提供给连接到无效字线的存储单元的存储单元电源电压减少了，以便减少来自存储单元的漏电流。

然而，如果过度地减小存储单元电源电压，则储存在存储单元中的数据将损失。因此，必须保持存储单元电源电压保持在使存储单元能适当地保持储存在其中的数据的电平上。利用本实施例的半导体存储器件，通过将存储单元电源电压VDDM从电源电压VDD减小到VTP，减小漏电流同时适当地保持储存在存储单元中的数据是可能的，如将在下面参照图2所述的那样。

图2所示的存储单元100包括由P型MOS晶体管QP1和QP2以及N型MOS晶体管QN3和QN4形成的锁存电路。锁存电路储存数据。该数据可以适当地保存，只要锁存电路适当地工作。只要P型MOS晶体管QP1和QP2之一导通同时N型MOS晶体管QN3和QN4之一导通，锁存电路就可以适当地工作。因此，提供给这些MOS晶体管的电压可以减小到使锁存电路可以适当工作的最低可能电压(以下称为“存储单元保持电压”)。

在包含在存储单元100中的两个P型MOS晶体管QP1和QP2是相同尺寸并且包含在其中的两个N型MOS晶体管QN3和QN4是相同尺寸的情况下，P型MOS晶体管QP1和QP2的阈值电压VTP或者N型MOS晶体管QN3和QN4的阈值电压(以下称为“VTN”)中较高一个的绝对值是存储单元保持电压。只要将VTP和VTN的较高一个提供给存储单元100作为存储单元电源电压VDDM，由这些晶体管形成的锁存电路就可以适当地工作。利用本实施例的半导体存储器件，假设VTP的绝对值大于VTN。因此，本实施例的半导体存储器件利用等于VTP的存储单元电源电压VDDM可以适当地保存储存在其中的数据。

漏电流根据提供给存储单元的存储单元电源电压增加/减小。因此，本实施例的半导体存储器件可以通过将存储单元电源电压从其正常值(电源电压VDD)减小到VTP来减小漏电流。

利用130nm工艺的半导体存储器件所做的实验表明在N型MOS晶体管的阈值电压为0.30V和P型MOS晶体管的阈值电压VTP为0.32V的情况下，如果存储单元电源电压至少为大约0.30V，则可以适当地保存储存在存储单元中的数据。

如上所述，在本实施例的半导体存储器件中，提供给连接到无效字线的存储单元的存储单元电源电压减小到晶体管的阈值电压VTP，由此减小了作为存储单元的漏电流消耗的功率量。由此，可以减少半导体存储器件的功耗。本实施例的半导体存储器件在更低的电源电压下具有所希望的工作特性，因为晶体管的阈值电压没有因为衬底偏置效应而增加，如在常规半导体存储器件中那样。

漏电流还影响半导体存储器件的工作速度。特别是，流出存储单元的漏电流和流进存储单元的漏电流影响从/向存储单元进行的读/写工作。因此，通过减少从存储单元流到位线的漏电流和从位线流到存储单元的漏电流，可以增加半导体存储器件的工作速度。

例如，当从图2的存储单元100读取H电平数据时(其中H电平储存在节点N1而L电平被储存在节点N2)，来自连接到与存储单元100相同的位线并且在其中储存L电平数据(其中L电平储存在节点N1，H电平储存在节点N2)的另一存储单元的漏电流可以影响从存储单元100进行的读操作，从而使读操作的速度下降。同样，当对存储单元100写H电平时，来自连接到与存储单元100相同的位线并在其中储存L电平数据的另一存储单元的漏电流可以影响对存储单元100进行的写操作，从而使写操作速度下降。

在本实施例的半导体存储器件中，提供给连接到无效字线的存储单元的存储单元电源电压被减小到晶体管的阈值电压VTP，由此减少了从无效存储单元流出到位线的漏电流。因此，可以抑制漏电流对从/向存储单元进行的读/写操作的影响。由此，利用本实施例的半导体存储器件，可以增加读/写速度。

为了使半导体存储器件能以高速进行读/写操作，在存储单元100变为有效之前，必须将存储单元电源电压VDDM从存储器保持电压VTP转变为电源电压VDD。在本实施例的半导体存储器件中，通过使用字线驱动器电路101而使外部寻址信号AD延迟，由此在存储单元100变为有效之前，将存储单元电源电压VDDM从存储器保持电压VTP转变为电源电压VDD。现在参照图4，将说明寻址信号AD如何延迟。

图4示出字线驱动器电路101和存储单元电源电压控制电路102的结构。字线驱动器电路101包括反相器INV2至INV5。如图4所示，在存储单元电源电压控制电路102中，从输入到输出的门的数量为两个，而在字线驱动器电路101中，从输入到输出的门的数量为四个。因此，如果寻址信号AD同时输入到字线驱动器电路101和存储单元电源电压控制电路102，则从字线驱动器电路101输出的信号相对于从存储单元电源电压控制电路102输出的信号是延迟的，这是由于门的数量差异造成的。

如上所述，在本实施例的半导体存储器件中，通过使用字线驱动器电路101使寻址信号AD延迟，从而保证了在存储单元电源电压转变为电源电压VDD之后使存储单元有效。由此，可以增加从/向存储单元进行的读/写操作的速度。

在近年来发展的半导体存储器件中，包含在存储单元阵列中的晶体管的阈值电压的绝对值可以设置为比包含在该存储单元阵列以外的***电路中的晶体管的阈值电压高。这是为了减小晶体管漏电流，随着工艺规则越精细，该漏电流增加，由此抑制了半导体存储器件的功耗。特别是，在具有大容量存储单元阵列的半导体存储器件中，存储单元阵列的功耗占整个半导体存储器件的总功耗的大部分。因此，通过将包含在存储单元阵列中的晶体管的阈值电压的绝对值设置为比包含在***电路中的晶体管的阈值电压高，可以减小半导体存储器件的功耗。

在本实施例的半导体存储器件中，通过存储单元电源电压控制电路控制存储单元保持电压等于包含在存储单元中的晶体管的阈值电压VTP的绝对值。在图3所示的存储单元电源电压控制电路102中，由按照二极管型栅极连接方式连接的P型MOS晶体管QP4控制存储单元保持电压。因此，即使当包含在存储单元阵列中的晶体管具有不同于包含在该存储单元阵列以外的***电路中的晶体管的特性时，如果P型MOS晶体管QP4的特性与存包含在储单元阵列中的晶体管的特性相匹配，则存储单元电源电压控制电路可以总是将最佳存储单元保持电压提供给存储单元阵列。

注意到，如果VTN大于VTP的绝对值，则存储单元保持电压将是VTN。在这种情况下，包含在存储单元电源电压控制电路102中的P型MOS晶体管QP4可以用具有VTN阈值电压的N型MOS晶体管来代替。

第二实施例

图5示出根据本发明第二实施例的半导体存储器件的结构。图5所示的半导体存储器件包括存储单元阵列105A和存储单元阵列105B。存储单元阵列105A包括存储单元100、字线驱动器电路101、存储单元电源电压控制电路102、OR电路OR1、字线WL1和WL2和电源线VLA。存储单元阵列105B的元件与存储单元阵列105A的元件相同，除了字线WL3和WL4和电源线VLB之外，因此存储单元阵列105B的结构在图5中未详细示出。存储单元100、字线驱动器电路101和存储单元电源电压控制电路102就是上述第一实施例中的电路，因此下面不再进一步说明。

包含在在图5所示本实施例的半导体存储器件中的存储单元阵列105A和图1所示第一实施例的半导体存储器件之间有如下两个差别。在存储单元阵列105A中，在存储单元电源电压控制电路102之前提供接收寻址信号AD1和AD2作为其输入的OR电路OR1。而且，在存储单元阵列105A中，从存储单元电源电压控制电路102向连接到字线WL1和WL2的所有存储单元100提供相同的存储单元电源电压VDDMA。包含在图5所示本实施例的半导体存储器件中的存储单元阵列105B同样不同于图1所示第一实施例的半导体存储器件。

下面说明具有这种结构的本实施例的半导体存储器件的工作。首先，包含在存储单元阵列105A中的OR电路OR1输出寻址信号AD1和AD2的逻辑和。根据从OR电路OR1输出的信号控制存储单元电源电压VDDMA。例如，如果寻址信号AD1和AD2之一处于H电平，则OR电路OR1输出H电平信号，由此从存储单元电源电压控制电路102输出的存储单元电源电压VDDMA将等于电源电压VDD。如果寻址信号AD1和AD2都处于L电平，则OR电路OR1输出L电平信号，由此从存储单元电源电压控制电路102输出的存储单元电源电压VDDMA将等于存储器保持电压VTP。

图6示出在实际半导体存储器件中具有这种结构的存储单元阵列105A(或105B)的典型布图。半导体存储器件的存储单元阵列通常包括用于向包含在以规则间隔设置的存储单元中的P型MOS晶体管和N型MOS晶体管提供衬底电位的区域(以下将其称为“衬底电位提供区”)。在图6中，为了每m行存储单元100提供衬底电位提供区103。而且，存储单元阵列通常包括其中不存在电路的空白区域104。空白区域104与衬底电位提供区103相邻，并且置于由字线驱动器电路101占据的字线驱动器电路区之间。

图5所示的OR电路OR1和存储单元电源电压控制电路102可以设置在空白区域104中，而图5所示的电源线VLA(或VLB)可以设置在衬底电位提供区103中。因此，可以设置OR电路OR1和存储单元电源电压控制电路102，而不增加半导体存储器件的总面积。

如上所述，本实施例的半导体存储器件包括用于获得从多个字线提供的寻址信号的逻辑和的OR电路，并利用一个存储单元电源电压控制电路来控制连接到不同字线的存储单元。由此，可以实现与第一实施例的半导体存储器件相似的效果，同时抑制了半导体存储器件的面积增加。

第三实施例

参照图7，根据本发明第三实施例的半导体存储器件是通过给第一实施例的半导体存储器件添加存储单元电源电压补偿电路106来获得的。因此，下面将说明存储单元电源电压补偿电路106的结构和工作。

存储单元电源电压补偿电路106包括P型MOS晶体管QP5。P型MOS晶体管QP5的源极电极连接到电源端子VDD，其漏极电极连接到用于提供存储单元电源电压VDDM1(或VDDM2)的电源线VL1(或VL2)，并且其栅极电极接地。存储单元电源电压补偿电路106向电源线VL1(或VL2)提供来自P型MOS晶体管QP5的电荷，而与字线WL1(或WL2)的状态无关。现在参照图7，说明连接到电源线VL1的存储单元电源电压补偿电路106的工作。

首先，假设输入H电平寻址信号AD1以便激励字线WL1的情况。然后，存储单元电源电压VDDM1等于电源电压VDD，因此将电源电压VDD提供给连接到字线WL1的存储单元100。还将电源电压VDD施加在P型MOS晶体管QP5的漏极电极上。因此，在P型MOS晶体管QP5的源极和漏极之间不存在电位差，由此没有电流流过P型MOS晶体管QP5。在这种情况下，没有电荷从存储单元电源电压补偿电路106提供给电源线VL1。

接下来，假设寻址信号AD1转变为L电平从而使字线WL1无效的情况。然后，存储单元电源电压VDDM1等于存储单元保持电压VTP，因此将存储单元保持电压VTP提供给连接到字线WL1的存储单元100。而且，还将存储单元保持电压VTP施加在P型MOS晶体管QP5的漏极电极上。由于存储单元保持电压VTP低于电源电压VDD，所以在P型MOS晶体管QP5的源极和漏极之间存在电位差，由此电流流过P型MOS晶体管QP5。这样，存储单元电源电压补偿电路106向电源线VL1提供电荷。

如在上面第一实施例中所述的那样，存储单元100具有漏电流。因此，在提供给存储单元100的存储单元电源电压VDDM1中产生压降。因此，提供存储单元电源电压补偿电路106，从而使从存储单元电源电压补偿电路106向电源线VL1提供的电荷量等于由于连接到电源线WL1的所有存储单元100的漏电流而损失的电荷量。这样，提供给连接到无效字线WL1的存储单元100的存储单元电源电压VDDM1保持在存储单元保持电压VTP。

如上所述，在本实施例的半导体存储器件中，由存储单元电源电压补偿电路106补偿了由于存储单元100的漏电流而损失的电荷量。因此，可以向连接到无效字线的存储单元100提供稳定的存储单元保持电压。

本实施例中，当P型MOS晶体管用作存储单元电源电压补偿电路106的元件时，可使用N型MOS晶体管、电阻元件等来代替P型MOS晶体管，只要该元件能补偿由于漏电流而损失的电荷量即可。

在本实施例中，当由存储单元电源电压补偿电路106补偿因漏电流而损失的电荷量时，包含在存储单元电源电压控制电路102中的P型MOS晶体管QP3也具有向存储单元100提供电荷的功能。因此，可以考虑P型MOS晶体管QP3的电荷提供能力来设计存储单元电源电压补偿电路106。这样，可以减小要由存储单元电源电压补偿电路106补偿的电荷量。特别是，如果P型MOS晶体管QP3具有用于补偿因存储单元的漏电流而损失的电荷量的足够电荷提供能力，则存储单元电源电压补偿电路106可以省略。如果可以省略存储单元电源电压补偿电路106，则可以减小电路面积。

第四实施例

参照图8，通过向第一实施例的半导体存储器件添加存储单元电源电压补偿电路107和存储单元保持参考电压产生电路109获得根据本发明第四实施例的半导体存储器件。因此，下面将说明存储单元电源电压补偿电路107和存储单元保持参考电压产生电路109的结构和操作。

参照图8，存储单元电源电压补偿电路107的一端连接到电源线VL1(或VL2)，而另一端连接到存储单元保持参考电压产生电路109的输出端。

图9示出存储单元电源电压补偿电路107(以下称为“存储单元电源电压补偿电路107A”)和存储单元保持参考电压产生电路109的结构。图9所示的存储单元电源电压补偿电路107A包括P型MOS晶体管QP6至QP8以及N型MOS晶体管QN5和QN6。

P型MOS晶体管QP6和QP7的源极电极都连接到电源端子VDD，其漏极电极分别连接到N型MOS晶体管QN5和QN6的漏极电极。P型MOS晶体管QP6和QP7的栅极电极都连接到P型MOS晶体管QP7的漏极电极。N型MOS晶体管QN5和QN6的源极电极都接地，其栅极电极分别连接到存储单元保持参考电压产生电路109的输出和电源线VL。

P型MOS晶体管QP6和QP7以及N型MOS晶体管QN5和QN6一起形成差分放大器电路108A。差分放大器电路108A的输出连接到P型MOS晶体管QP8的栅极电极。P型MOS晶体管QP8的源极电极连接到电源端子VDD，其漏极电极连接到电源线VL。

存储单元保持参考电压产生电路109连接到存储单元电源电压补偿电路107A。存储单元保持参考电压产生电路109包括以二极管型栅极连接方式连接的P型MOS晶体管QP9和电阻元件R1。从存储单元保持参考电压产生电路109的输出端(即，P型MOS晶体管QP9和电阻器R1之间的连接点)输出存储器保持参考电压VREF。由于P型MOS晶体管QP9具有与包含在存储单元中的P型MOS晶体管相同的特性，因此从存储单元保持参考电压产生电路109输出的存储器保持参考电压VREF等于存储器保持电压VTP。

现在参照图9，将说明存储单元电源电压补偿电路107A的操作。当将存储单元电源电压VDDM提供给存储单元电源电压补偿电路107A时，差分放大器电路108A将存储单元电源电压VDDM与存储单元保持参考电压VREF进行比较，并将比较结果放大，从而将放大的比较结果输出到P型MOS晶体管QP8的栅极电极。如果存储单元电源电压VDDM低于存储单元保持参考电压VREF，则差分放大器电路108A向P型MOS晶体管QP8的栅极电极输出L电平信号。如果存储单元电源电压VDDM高于存储单元保持参考电压VREF，则差分放大器电路108A向P型MOS晶体管QP8的栅极电极输出H电平信号。

如果将L电平信号从差分放大器电路108A输入到P型MOS晶体管QP8的栅极电极，则P型MOS晶体管QP8导通，并且将电荷从电源端子VDD提供给电源线VL。因此，存储单元电源电压VDDM增加。如果将H电平信号从差分放大器电路108A输入到P型MOS晶体管QP8的栅极电极，则P型MOS晶体管QP8截止，并且存储单元电源电压VDDM保持不受影响。

如果存储单元电源电压VDDM低于存储单元保持参考电压VREF，则差分放大器电路108A将存储单元电源电压VDDM增加到等于存储单元保持参考电压VREF。当存储单元电源电压VDDM增加到等于存储单元保持参考电压VREF时，P型MOS晶体管QP8截止，并且存储单元电源电压VDDM停止增加。这样，当存储单元电源电压VDDM下降时，存储单元电源电压补偿电路107A通过差分放大器电路108A和P型MOS晶体管QP8的功能而使存储单元电源电压VDDM增加。特别是，当存储单元电源电压VDDM等于存储单元保持电压VTP时，存储单元电源电压补偿电路107A将存储单元电源电压保持在存储单元保持参考电压VREF附近。

如在第三实施例中已经所述的那样，提供给连接到无效字线的存储单元的存储单元电源电压VDDM在有些情况下可能由于漏电流而从存储单元保持电压VTP下降。然而，本实施例的半导体存储器件包括存储单元电源电压补偿电路107A，从而补偿由于来自无效存储单元的漏电流产生的存储单元电源电压VDDM的下降。这样，可以向存储单元提供稳定的存储单元电源电压VDDM。

图10示出存储单元电源电压补偿电路107(以下称为“存储单元电源电压补偿电路107B”)的另一种结构。图10所示的存储单元电源电压补偿电路107B是通过向存储单元电源电压补偿电路107A添加由字线WL控制的P型MOS晶体管QP10而获得的。P型MOS晶体管QP10的源极电极连接到电源端子VDD，其漏极电极连接到P型MOS晶体管QP6至QP8，并且其栅极电极连接到字线WL。除此之外，其结构与存储单元电源电压补偿电路107A的结构相同。

下面说明具有这种结构的存储单元电源电压补偿电路107B的操作。如果将L电平信号从字线WL输入到P型MOS晶体管QP10，则P型MOS晶体管QP10导通，并且存储单元电源电压补偿电路107B进行与存储单元电源电压补偿电路107A相同的操作。

如果将H电平信号从字线WL输入到P型MOS晶体管QP10，则P型MOS晶体管QP10截止，并且差分放大器电路108B和P型MOS晶体管QP8将不是有效的。这样，只有在存储单元无效时，存储单元电源电压补偿电路107B才是有效的。

如上所述，图10所示的包括存储单元电源电压补偿电路107B的半导体存储器件利用P型MOS晶体管QP10控制差分放大器电路108B的操作，以便只有在存储单元无效时(这种情况下，必须使存储单元电源电压补偿电路107B有效)才能使差分放大器电路108B有效。这样，可以使存储单元电源电压补偿电路107B消耗的功率最小。

第五实施例

图11示出根据本发明第五实施例的半导体存储器件的结构。图11所示的半导体存储器件包括存储单元100、字线驱动器电路101、存储单元电源电压控制电路202、位线预充电电路300、位线预充电控制电路301、字线WL1和WL2、位线BL1、BL2、/BL1和/BL2、电源线VL1和VL2、位线预充电控制信号线/IPCG、以及存储单元电荷供应线VS。存储单元100和字线驱动器电路101与第一实施例的相同，因此下面不再进一步说明。

位线预充电电路300连接到位线BL1和/BL1(或者BL2和/BL2)以及位线预充电控制信号线/IPCG。位线预充电控制电路301连接到位线预充电控制信号线/IPCG和存储单元电荷供应线VS。外部位线预充电信号/PCG输入到位线预充电控制电路301。本实施例的半导体存储器件，包括位线预充电电路300和位线预充电控制电路301，控制位线BL1、BL2、/BL1和/BL2处于H电平或处于高阻抗状态。

现在参照图12，说明存储单元电源电压控制电路202的结构。存储单元电源电压控制电路202和图3所示的存储单元电源电压控制电路102之间的差别如下。包含在存储单元电源电压控制电路202中的N型MOS晶体管QN5的源极电极经过存储单元电荷供应线VS连接到位线预充电控制电路301。除此之外，其结构与存储单元电源电压控制电路102的结构相同，因此下面不再进一步说明。而且，与存储单元电源电压控制电路102相同，存储单元电源电压控制电路202根据连接到存储单元的字线的状态(有效或无效)控制提供给存储单元的电源电压。

现在参照图13，将说明位线预充电电路300的结构。位线预充电电路300包括P型MOS晶体管QP11至QP13和反相器INV6。反相器INV6的输入端连接到位线预充电控制信号线/IPCG。反相器INV6的输出端连接到P型MOS晶体管QP11至QP13的栅极电极。

P型MOS晶体管QP11和QP12的源极电极都连接到电源端子VDD。P型MOS晶体管QP11和QP12的漏极电极分别连接到位线BL和/BL。P型MOS晶体管QP13的源极电极和漏极电极分别连接到位线BL和/BL。

下面说明具有这种结构的位线预充电电路300的操作。如果将H电平信号从位线预充电控制信号线/IPCG输入到反相器INV6，则P型MOS晶体管QP11至QP13的栅极电极转变为L电平。结果，P型MOS晶体管QP11至QP13导通，并且将位线BL和/BL预充电到H电平。

如果将L电平信号从位线预充电控制信号线/IPCG输入到反相器INV6，则P型MOS晶体管QP11至QP13的栅极电极转变为H电平。结果，P型MOS晶体管QP11至QP13截止，并且使位线BL和/BL处于高阻抗状态。

通常情况下，如果所有字线都无效，则将设置在半导体存储器件中的位线预充电电路控制为有效，以便将位线预充电到H电平。如果任何一个字线有效，则将位线预充电电路控制为无效，并且位线保持不受影响。因此，由位线预充电控制电路301控制的位线预充电电路300执行相似的操作，如下所述。

现在参照图14，将首先说明位线预充电控制电路301的结构。位线预充电控制电路301包括N型MOS晶体管QN7至QN10、P型MOS晶体管QP14和QP15、反相器INV7至INV10以及NAND电路NAND1和NAND2。

N型MOS晶体管QN7的漏极电极连接到存储单元电荷供应线VS，并且其源极电极接地。N型MOS晶体管QN7的栅极电极连接到NAND电路NAND1的输出端。下面将连接N型MOS晶体管QN7的栅极电极与NAND电路NAND1的输出端的节点称为“节点/VSEN”。N型MOS晶体管QN7根据从NAND电路NAND1输出的信号而将存储单元电荷供应线VS连接到地或与地断开。

N型MOS晶体管QN8的漏极电极连接到存储单元电荷供应线VS，并且其源极电极连接到位线预充电控制信号线/IPCG。N型MOS晶体管QN8的栅极电极连接到反相器INV10的输出端。下面将连接N型MOS晶体管QN8的栅极与反相器INV10的输出端的节点称为“节点VSEN”。N型MOS晶体管QN8根据从反相器INV10输出的信号而将存储单元电荷供应线VS连接到位线预充电控制信号线/IPCG或使其与位线预充电控制信号线/IPCG断开。

N型MOS晶体管QN9和QN10以及P型MOS晶体管QP14和QP15一起形成时钟反相器。下面将说明时钟反相器的结构。

N型MOS晶体管QN9的源极电极连接到N型MOS晶体管QN10的漏极电极，并且其漏极电极连接到位线预充电控制信号线/IPCG。N型MOS晶体管QN9的栅极电极连接到NAND电路NAND2的输出端。N型MOS晶体管QN10的源极电极接地，并且栅极电极经过节点/VSEN连接到NAND电路NAND1的输出端。

P型MOS晶体管QP14的源极电极连接到电源端子VDD，并且其漏极电极连接到P型MOS晶体管QP15的源极电极。P型MOS晶体管QP14的栅极电极经过节点VSEN连接到反相器INV10的输出端。P型MOS晶体管QP15的漏极电极连接到位线预充电控制信号线/IPCG上，并且其栅极电极连接到NAND电路NAND2的输出端。

具有这种结构的时钟反相器根据从NAND电路NAND2输出的信号、从NAND电路NAND1输出的信号以及从反相器INV10输出的信号而将位线预充电控制信号线/IPCG控制在H电平、L电平或处于高阻抗状态。

下面将说明反相器INV7至INV9和NAND电路NAND1和NAND2。反相器INV7至INV9串联连接。位线预充电信号/PCG输入到反相器INV7。NAND电路NAND1的一个输入端连接到反相器INV9的输出端。下面将连接反相器INV9与NAND电路NAND1的节点称为“节点B”。反相器INV7至INV9将经过节点B输入到NAND电路NAND1的信号延迟。位线预充电信号/PCG输入到NAND电路NAND1的另一输入端。

位线预充电信号/PCG输入到NAND电路NAND2的一个输入端。NAND电路NAND2的另一输入端连接到反相器INV8的输出端。下面将连接NAND电路NAND2与反相器INV8的节点称为“节点A”。

下面将说明具有这种结构的位线预充电控制电路301的操作。如果将H电平位线预充电信号/PCG输入到位线预充电控制电路301，则NAND电路NAND1经过节点B接收H电平位线预充电信号/PCG和L电平信号。这样，NAND电路NAND1将H电平信号输出到N型MOS晶体管QN7的栅极电极和反相器INV10。结果，N型MOS晶体管QN7导通，由此图12所示的N型MOS晶体管QN5的源极电极经过存储单元电荷供应线VS接地。由于反相器INV10将L电平信号输出到N型MOS晶体管QN8的栅极电极，因此N型MOS晶体管QN8截止。

NAND电路NAND2经过节点A接收H电平位线预充电信号/PCG和H电平信号。这样，NAND电路NAND2将L电平信号输出到时钟反相器。由于L电平信号从反相器INV10输出到节点VSEN，因此P型MOS晶体管QP14导通。由于L电平信号从NAND电路NAND2输出到P型MOS晶体管QP15，因此P型MOS晶体管QP15导通。这样，将H电平信号从时钟反相器提供给位线预充电控制信号线/IPCG。

如果将L电平位线预充电信号/PCG输入到位线预充电控制电路301，则NAND电路NAND1和NAND2都输出H电平信号。结果，N型MOS晶体管QN9和QN10都导通，并且位线预充电控制信号线/IPCG接地。而且在这种情况下，N型MOS晶体管QN7导通，由此N型MOS晶体管QN5的源极电极经过存储单元电荷供应线VS接地。

如上所述，如果位线预充电信号/PCG处于H电平，则位线预充电控制电路301控制提供给位线预充电控制信号线/IPCG的信号处于H电平，并且如果位线预充电信号/PCG处于L电平，则位线预充电控制电路301控制提供给位线预充电控制信号线/PCG的信号处于L电平。

如上所述，如果将H电平信号提供给位线预充电控制信号线/IPCG，则位线预充电电路300对位线BL和/BL进行预充电。如果将L电平信号提供给位线预充电控制信号线/IPCG，则位线预充电电路300不对位线BL和/BL做任何操作。因此，位线BL和/BL将处于高阻抗状态。

当所有字线都无效时，则H电平位线预充电信号/PCG输入到位线预充电控制电路301，由此本实施例的半导体存储器件使连接到位线预充电控制信号线/IPCG的所有位线预充电电路300，由此对所有位线BL1、BL2、/BL1和/BL2进行预充电。

当任何一个字线都有效时，L电平位线预充电信号/PCG输入到位线预充电控制电路301，由此本实施例的半导体存储器件使连接到位线预充电控制信号线/IPCG的所有位线预充电电路300无效，由此使所有位线BL1、BL2、/BL1和/BL2处于高阻抗状态。

如上所述，本实施例的半导体存储器件包括位线预充电控制电路301，由此位线预充电电路300按照与普通位线预充电电路相似的方式进行操作。

输入到位线预充电控制电路301的位线预充电信号/PCG是处于H电平还是处于L电平，图12所示的N型MOS晶体管QN5的源极电极经过存储单元电荷供应线VS接地，由此存储单元电源电压控制电路202按照与第一实施例的存储单元电源电压控制电路102相似的方式进行操作。因此，与第一实施例的半导体存储器件一样，本实施例的半导体存储器件提供诸如减少半导体存储器件的功耗或增加其操作速度等效果。

除了上述效果之外，本实施例的半导体存储器件还向位线预充电控制信号线/IPCG提供储存在电源线VL1(或VL2)中的电荷，由此再利用该电荷，从而进一步减少了半导体存储器件的功耗。这种效果将在下面参照图14进行说明。

例如，参照图11，考虑寻址信号AD1从H电平转变为L电平以及字线WL1从有效状态转变为无效状态的情况。当字线WL1转变为无效状态时，连接到字线WL1的所有存储单元100转变为无效状态。在这种情况下，在第一实施例的半导体存储器件中，当通过图1所示的存储单元电源电压控制电路202的控制将存储单元电源电压VDDM1从电源电压VDD转变为VTP时，储存在电源线VL1中的电荷从N型MOS晶体管QN5的源极电极放电到地端子。

相反，在本实施例的半导体存储器件中，当字线WL1转变为无效状态和位线预充电信号/PCG从L电平转变为H电平时，在由设置在位线预充电控制电路301中的反相器INV7至INV9产生的延迟期间，NAND电路NAND1的两个输入端将处于H电平。因此，在这个时间阶段，从NAND电路NAND1输出L电平信号，由此N型MOS晶体管QN7截止，和N型MOS晶体管QN8导通。

当N型MOS晶体管QN7截止和N型MOS晶体管QN8导通时，包含在存储单元电源电压控制电路202中的N型MOS晶体管QN5和位线预充电控制信号线/IPCG彼此电连接。结果，当存储单元电源电压VDDM1从电源电压VDD转变为VTP时，储存在电源线VL1中的电荷经过存储单元电荷供应线VS提供给位线预充电控制信号线/IPCG。

由于节点VSEN处于H电平并且节点/VSEN处于L电平，因此时钟反相器的输出处于高阻抗状态，并且时钟反相器不会影响位线预充电控制信号线/IPCG。

图15以时序图方式示出如上所述的操作。图15示出当字线WL从H电平转变为L电平并且位线预充电信号/PCG从L电平转变为H电平时，在输入位线预充电信号/PCG之后直到提供给节点B的信号转变为L电平的时间段t期间(即，由反相器INV7至INV9引起的延迟期间)，电荷从电源线VL1提供给位线预充电控制信号线/IPCG并且位线预充电控制信号线/IPCG的电位由于提供的电荷而逐渐增加。

如上所述，在本实施例的半导体存储器件中，当字线从有效状态转变为无效状态时，储存在电源线VL中的电荷提供给位线预充电控制信号线/IPCG，由此再利用该电荷。这进一步减少了半导体存储器件的功耗。

第六实施例

图16示出根据本发明第六实施例的半导体存储器件的结构。图16所示的半导体存储器件包括存储单元阵列110和存储单元阵列111。存储单元阵列110包括存储单元100、字线驱动器电路101、存储单元电源电压控制电路102、字线WL1和WL2、电源线VL1和VL2、N型MOS晶体管QN11、AND电路AND1和反相器INV11。存储单元阵列111与存储单元阵列110相似，除了字线WLR和电源线VLR之外。存储单元100、字线驱动器电路101和存储单元电源电压控制电路102就如在第一实施例中所述的那样，并且下面将不再进行进一步说明。

通常情况下，半导体存储器件除了规则存储单元阵列之外还包括备用存储单元阵列，以便提高生产量。在测试半导体存储器件期间，如果在规则存储单元阵列中存在有缺陷的存储单元，则用备用存储单元代替有缺陷的存储单元，从而使半导体存储器件作为整体是无缺陷的。这就是所谓的“冗余方案”。本实施例的半导体存储器件包括作为用于规则存储单元阵列110的冗余存储单元阵列的存储单元阵列111(以下将称为“冗余块”)。

下面将说明冗余块的结构。冗余块接收外部寻址信号ADR和外部冗余寻址信号RADR。冗余寻址信号分支成两个，一个输入到AND电路AND1，另一个输入到反相器INV11。冗余块由寻址信号ADR和冗余寻址信号RADR控制。现在参照图16，将说明冗余块的操作。

首先，说明不使用冗余元件的情况。在不使用冗余元件的情况下，输入到冗余块的寻址信号ADR和冗余寻址信号RADR都设置为L电平。由于输入到AND电路AND1的信号都处于L电平，因此AND电路AND1输出L电平信号。输出的L电平信号输入到字线WLR，由此使包含在冗余块中的存储单元100无效。因此，连接到字线WLR的存储单元100将不影响位线BL1、BL2、/BL1和/BL2。

冗余寻址信号RADR的另一分支通过反相器INV11转换为H电平，并且所转换的信号输入到N型MOS晶体管QN11的栅极电极。由于其栅极电极接收到H电平信号，所以N型MOS晶体管QN11导通。因此，电源线VLR接地，并且存储单元电源电压VDDMR将处于地电平。

在不使用冗余元件的情况下，输入到规则存储单元阵列的冗余寻址信号RAD1设置为H电平。因此，包含在规则存储单元阵列中的AND电路AND1输出与寻址信号AD1相同的信号。来自AND电路AND1的输出信号输入到字线驱动器电路101和存储单元电源电压控制电路102。

包含在规则存储单元中的N型MOS晶体管QN11的栅极电极接收冗余寻址信号RAD1，该寻址信号RAD1已经通过反相器INV11转换成L电平。因此，N型MOS晶体管截止，并且从存储单元电源电压控制电路102输出的存储单元电源电压VDDM1施加在电源线VL1上。

如上所述，在不使用冗余元件的情况下，冗余块不影响规则存储单元阵列110，并且规则存储单元阵列进行其正常操作。在本实施例的半导体存储器件中，用于包含在冗余块中的无效存储单元100的存储单元电源电压VDDMR由N型MOS晶体管QN11控制在地电平，由此减少了来自存储单元100的漏电流和抑制了半导体存储器件的功耗。

下面说明使用冗余元件的情况。例如，这里假设连接到字线WL1的存储单元100之一是有缺陷的，并且根据冗余方案，将连接到字线WL1的存储单元100被连接到字线WLR的冗余块中的存储单元100所代替。换言之，假设存储单元阵列112被存储单元阵列111所代替的情况。

在这种情况下，将冗余寻址信号RAD1设置为L电平并且冗余寻址信号RAD2和RADR处于H电平。而且，选择冗余寻址信号ADR，代替寻址信号AD1。寻址信号AD1设置为L电平。

输入到存储单元阵列112的冗余寻址信号RAD1和寻址信号AD1都处于L电平，由此连接到字线WL1的存储单元100将是无效的。因此，连接到字线WL1的存储单元100将不影响位线BL1、BL2、/BL1和/BL2。由于H电平信号从反相器INV11输入到N型MOS晶体管QN11的栅极，因此电源线VL1接地，并且存储单元电源电压VDDM1将处于地电平。

由于冗余寻址信号RADR处于H电平，因此包含在冗余块中的AND电路AND1输出与寻址信号ADR相同的信号。从AND电路AND1输出的信号输入到字线WLR和存储单元电源电压控制电路102。N型MOS晶体管QN11的栅极电极接收已经通过反相器INV11转换成L电平的信号。因此，N型MOS晶体管截止，并且从存储单元电源电压控制电路102输出的存储单元电源电压VDDMR施加在电源线VLR上。

如上所述，在使用冗余元件的情况下，冗余块代替规则存储单元阵列工作。在本实施例的半导体存储器件中，有缺陷的存储单元阵列的存储单元是无效的，并且用于这些存储单元的存储单元电源电压通过N型MOS晶体管QN11而处于地电平。因此，可以减少来自存储单元的漏电流并抑制半导体存储器件的功耗。

在本实施例的半导体存储器件中使用的冗余方案可以很容易地用于第一到第五实施例的半导体存储器件，并且在其它实施例中可以获得与上述相同的效果。

为了清楚起见，示出本发明的半导体存储器件只具有有限数量的以下这些器件：存储单元100、字线驱动器电路101、存储单元电源电压控制电路102或202、OR电路OR1、存储单元电源电压补偿电路106或107、存储单元保持参考电压产生电路109、位线预充电电路300、位线预充电控制电路301、反相器INV11、AND电路AND1、N型MOS晶体管QN11等，如图1、5、7、8、11和16所示。然而，这些部件中的每一个可以有更多数量。应该理解的是，这种半导体存储器件将产生与上述本发明的半导体存储器件相同的效果。

尽管已经详细说明了本发明，但是前面的说明在各方面都是示意性的而非限制性的。应该理解在不脱离本发明范围的情况下可以设计出大量其它修改和改变形式。

Claims

1、一种具有电源电压控制功能的半导体存储器件，包括：

多条字线；

多条位线；

多条电源线；

连接到所述字线、所述位线和所述电源线的多个存储单元；以及

存储单元电源电压控制电路，用于经过电源线将预定电源电压提供给连接到有效的所述字线的所述存储单元，并用于经过电源线将电压提供给连接到无效字线的存储单元，该电压比所述预定电源电压低且大于或等于使所述存储单元可以保持数据的最低可能电平。

2、根据权利要求1所述的半导体存储器件，其中：

所述存储单元电源电压控制电路包括第一到第三晶体管；

所述第一晶体管连接到向其施加所述预定电源电压的电源端子和所述第二晶体管；

所述第二晶体管以二极管型栅极连接方式连接在所述第一晶体管和所述第三晶体管之间；

所述第三晶体管连接到所述第二晶体管和地端子；以及

根据外部寻址信号控制所述第一和第三晶体管。

3、根据权利要求2所述的半导体存储器件，其中：所述第二晶体管的阈值电压的绝对值大于或等于包含在所述存储单元中的所有晶体管当中的最大阈值电压。

4、根据权利要求3所述的半导体存储器件，其中：当所述寻址信号表现为有效状态时，所述存储单元电源电压控制电路输出所述预定电源电压，而当所述寻址信号表现为无效状态时，它输出所述第二晶体管的阈值电压。

5、根据权利要求1所述的半导体存储器件，其中：在所述字线变为有效之前，所述存储单元电源电压控制电路将所述预定电源电压提供给所述存储单元。

6、根据权利要求1所述的半导体存储器件，其中：所述存储单元电源电压控制电路将相同的电源电压提供给连接到多条所述字线的多个所述存储单元。

7、根据权利要求1所述的半导体存储器件，其中：

所述电源线在包括所述存储单元的存储单元阵列中的衬底电位提供区域中延伸；

所述存储单元电源电压控制电路设置在与所述衬底电位提供区域相邻并与字线驱动器电路区域相邻的区域中。

8、根据权利要求1所述的半导体存储器件，还包括存储单元电源电压补偿电路，该补偿电路用于防止提供给所述存储单元的所述电源电压变得低于使所述存储单元可以保持数据的所述最低可能电平。

9、根据权利要求8所述的半导体存储器件，其中所述存储单元电源电压补偿电路包括连接到向其施加所述预定电源电压的电源端子和所述电源线的电荷供应元件。

10、根据权利要求8所述的半导体存储器件，其中：

所述存储单元电源电压控制电路包括第一到第三晶体管；

所述第三晶体管连接到所述第二晶体管和地端子；

根据外部寻址信号控制所述第一和第三晶体管；以及

所述第一晶体管用作所述存储单元电源电压补偿电路。

11、根据权利要求8所述的半导体存储器件，其中所述存储单元电源电压补偿电路包括：

比较器电路，用于将经过所述电源线提供给所述存储单元的电源电压与所述电源电压的参考电压进行比较；以及

开关元件，用于根据从所述比较器电路输出的信号使向其施加所述预定电源电压的电源端子与所述电源线电连接和短路在一起，

其中提供给所述存储单元的所述电源电压保持大于或等于所述参考电压。

12、根据权利要求11所述的半导体存储器件，其中当外部寻址信号表现为有效状态时，所述比较器电路和所述开关元件停止工作。

13、根据权利要求1所述的半导体存储器件，还包括：

用于承载控制信号的位线预充电控制信号线，所述控制信号用于控制是否对所述位线进行预充电；

连接到所述位线和所述位线预充电控制信号线的位线预充电电路，用于根据所述控制信号对所述位线进行预充电；以及

位线预充电控制电路，用于根据外部信号将所述控制信号输出到所述位线预充电控制信号线，

其中当所述字线从有效状态转变为无效状态时，所述位线预充电控制电路将储存在连接到该字线的所述存储单元的所述电源线中的电荷提供给所述位线预充电控制信号线。

14、根据权利要求1所述的半导体存储器件，还包括冗余块，其中：

冗余块包括可用作所述存储单元替代品的冗余存储单元，以及开关元件，用于控制提供给所述冗余存储单元的电源电压为从所述存储单元电源电压控制电路提供的电源电压或地电位；并且

所述开关元件输出包括不用作所述存储单元替代品的冗余存储单元的冗余块中的地电位。

15、根据权利要求1所述的半导体存储器件，还包括：

可用作所述存储单元替代品的冗余存储单元；以及

开关元件，用于控制提供给所述存储单元的电源电压为从所述存储单元电源电压控制电路提供的电源电压或地电位，

其中所述开关元件输出被所述冗余存储单元所代替的存储单元中的地电位。