WO2009096539A1 - 太陽電池素子および太陽電池素子の製造方法 - Google Patents

太陽電池素子および太陽電池素子の製造方法 Download PDF

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solar cell
cell element
hole
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PCT/JP2009/051608
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Koichiro Niira
Kazuaki Iwameji
Manabu Komoda
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Kyocera Corporation
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    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a solar cell element and a method for manufacturing the solar cell element.
  • the mainstream solar cell element is a bulk type crystalline silicon solar cell element using a crystalline silicon substrate.
  • This crystalline silicon solar cell element is manufactured by processing a crystalline silicon substrate in an element forming process (see, for example, Japanese Patent Laid-Open No. 8-274356 (Patent Document 1)).
  • a crystalline silicon solar cell module has a configuration in which a plurality of crystalline silicon solar cell elements are connected.
  • the crystalline silicon solar cell element has a surface electrode made of metal on the light receiving surface (mostly metal electrodes called busbars and fingers), and has no positive electrode on the light receiving surface. Both positive and negative electrodes Is a so-called BC (back contact) type solar cell element arranged on the non-light-receiving surface side (see, for example, 13th-EU-PSEC (1995), p1582 (Non-Patent Document 1)).
  • a conventional method for manufacturing a general BC type solar cell element is a complicated one including a plurality of mask formations and patterning (for example, 15th-NREL-Workshop (2005), pp. 11-22 (Non-Patent Document 2)). reference).
  • An object of the present invention is to provide a BC type solar cell element that can be simply manufactured and has excellent output characteristics, and a method for manufacturing the same.
  • a solar cell element includes a light receiving surface and a back surface of the light receiving surface, and is formed on a back surface side of the semiconductor substrate, the first through hole, An insulating layer including two through holes; a first layer formed on the insulating layer and having one conductivity type formed on the semiconductor substrate in the first through hole; And a second layer having a reverse conductivity type formed on the semiconductor substrate in the second through hole.
  • a method for manufacturing a solar cell element includes a step of preparing a semiconductor substrate having one conductivity type, including a light receiving surface and a back surface of the light receiving surface, and on the back surface side of the semiconductor substrate.
  • FIG. 4 is a sectional view taken along line XX in FIG. 3.
  • FIG. 4 is a YY sectional view of FIG. 3.
  • FIG. 6 is a schematic diagram showing a modified example related to the arrangement of the through holes 10. It is a figure for demonstrating reduction of a leakage current.
  • FIG. 1 is a figure which shows typically the arrangement
  • b) is a diagram schematically showing the arrangement relationship of each part when the insulating layer 7 is not present. It is a figure for demonstrating reduction of a leakage current.
  • (A) is a figure which shows the band structure about the location shown to Fig.7 (a).
  • (B) is a figure which shows the band structure about the location shown in FIG.7 (b). 6 is a band diagram for explaining the effect of suppressing the recombination of carriers by providing the first conductivity type thin film layer 3 on the insulating layer 7.
  • FIG. 1 is a figure which shows typically the arrangement
  • b)
  • FIG. (A) is sectional drawing of the solar cell module 30, (b) is the top view which looked at the solar cell module 30 of (a) from the surface side.
  • FIG. (A) is sectional drawing of the solar cell module 30, (b) is the top view which looked at the solar cell module 30 of (a) from the surface side.
  • FIG. (A) is sectional drawing of the solar cell module 30, (b) is the top view which looked at the solar cell module 30 of (a) from the surface side.
  • FIG 14 it is a figure which shows typically the state change which arises when heating and melting using a laser processing apparatus. It is a cross-sectional schematic diagram which partially shows the structure of the solar cell element 20B which concerns on 2nd embodiment of this invention. It is a figure which shows schematically the manufacturing procedure of the 2nd solar cell element 20B. It is a cross-sectional schematic diagram which partially shows the structure of 20 C of solar cell elements which concern on 3rd embodiment of this invention. It is a figure which shows schematically the manufacturing procedure of 3rd solar cell element 20C.
  • a solar cell element generally includes a first conductivity type thin film in which an insulating layer is formed on a semiconductor substrate exhibiting one conductivity type and exhibiting the same conductivity type as the semiconductor substrate.
  • the bonding region between the layer and the semiconductor substrate and the bonding region between the second conductivity type thin film layer having the opposite conductivity type to the semiconductor substrate and the semiconductor substrate are separated by an insulating layer.
  • aEn represents a ⁇ 10 n .
  • the solar cell element 20A is a BC type solar cell element having a light receiving region on the front side and having a positive electrode and a negative electrode on the back side.
  • the semiconductor substrate 1 of the solar cell element 20A for example, a crystalline silicon substrate such as a single crystal silicon substrate or a polycrystalline silicon substrate having a predetermined dopant element (impurity for conductivity control) and having one conductivity type is used.
  • the semiconductor substrate 1 is doped with, for example, B or Ga as a dopant element by about 1E14 to 1E17 atoms / cm 3 .
  • the thickness of such a semiconductor substrate 1 is preferably 300 ⁇ m or less, more preferably 250 ⁇ m or less, and further preferably 150 ⁇ m or less.
  • a p-type silicon substrate is used as the semiconductor substrate 1 will be described.
  • the light receiving surface side (upper surface side in FIG. 1) of the semiconductor substrate 1 of the solar cell element 20A has a texture structure (uneven structure) 1a.
  • the texture structure (uneven structure) 1a has a role of reducing the reflectance of incident light on the surface of the semiconductor substrate, and forms an uneven surface including a large number of fine protrusions 1b on the light receiving surface side of the semiconductor substrate 1.
  • the protrusion 1b preferably has a width and a height of 2 ⁇ m or less and an aspect ratio (height / width) of 0.1 or more and 2 or less.
  • the passivation layer 8 has a role of realizing a so-called surface passivation effect, and is formed on the light receiving surface side of the semiconductor substrate 1.
  • the passivation layer 8 is formed by a single layer or a stacked layer of a hydrogenated amorphous silicon (a-Si: H) film, a hydrogenated microcrystalline silicon ( ⁇ c-Si: H) film, a SiC film, a silicon nitride film, or a silicon oxide film.
  • a-Si: H hydrogenated amorphous silicon
  • ⁇ c-Si: H hydrogenated microcrystalline silicon
  • SiC silicon nitride film
  • silicon oxide film silicon oxide film.
  • the microcrystalline silicon refers to silicon in a state where the crystal grain boundaries of the crystalline silicon grains are filled with amorphous silicon.
  • the passivation layer 8 is preferably formed to a thickness of about 1 to 100 nm, and can also be used as an antireflection film.
  • the a-Si: H film and the ⁇ c-Si: H film may be formed as an i-type not doped with impurities, or may be formed as a p-type or n-type by doping impurities. is there.
  • the antireflection layer 9 has a role of reducing reflection of incident light, and is formed on the passivation layer 8.
  • the antireflection layer 9 includes a silicon nitride film (SiN x film (with a composition ratio (x) having a width centered on Si 3 N 4 stoichiometry)) or an oxide material film (TiO 2 film, MgO film, An ITO film, a SnO 2 film, a ZnO film, or a SiO x film) is preferable. If the antireflection layer 9 has a surface passivation effect, the passivation layer 8 may be omitted.
  • a first electrode 11 and a second electrode 12 as output extraction electrodes are provided as so-called comb-like electrodes on the back side of the semiconductor substrate 1 shown in FIG.
  • the first electrode 11 and the second electrode 12 are bus bar portions (first line portions) 11a, 12a to which wiring for connecting different solar cell elements 20A when the solar cell element 20A is modularized, and A plurality of finger portions (second line portions) 11b and 12b extending from the respective bus bar portions 11a and 12a are configured.
  • the first electrode 11 and the second electrode 12 are preferably those having higher solder wettability than the conductive layer 6 described later, thereby improving solder connectivity with the wiring 21 described later.
  • an intrinsic type thin film layer 2 (first intrinsic type thin film layer 2a and second intrinsic type thin film layer 2b), a first conductive type thin film layer (first layer) 3, and a second Conductive thin film layer (second layer) 4, translucent conductive layer 5 (first translucent conductive layer 5a and second translucent conductive layer 5b), conductive layer 6 (first conductive layer 6a and A second conductive layer 6b) and an insulating layer 7 are mainly provided.
  • the insulating layer 7 is provided with a plurality of through holes 10.
  • a recess that communicates with each through hole 10 is provided on the back surface of the semiconductor substrate 1, but this is not essential, and the semiconductor substrate The back surface of 1 may be kept substantially flat.
  • the depth shall be 1 micrometer or less.
  • the through holes 10 are provided at substantially equal intervals along the longitudinal directions of the finger portions 11 b and 12 b.
  • the through hole 10 is preferably provided in a dot shape having a diameter of about several tens of ⁇ m to several hundreds of ⁇ m and having a substantially circular shape when viewed from above.
  • the shape of the through-hole 10 is not limited to this, and may be formed in a linear shape, and if provided in a dot shape, the shape viewed from above may be another shape such as a rectangle.
  • the through hole 10 has a rectangular shape when viewed from the side, but may have a trapezoidal shape whose width becomes narrower toward the inside of the semiconductor substrate 1.
  • the stacked portion between the first electrode 11 (more specifically, the finger portion 11b) and the semiconductor substrate 1 is the positive electrode 13, and the second electrode 12 (more specifically, the finger portion).
  • a laminated portion between 12 b) and the semiconductor substrate 1 is defined as a negative electrode 14.
  • first through holes 10 a those provided along the finger portions 11 b of the positive electrode 13 are referred to as first through holes 10 a
  • second through holes 10 b those provided along the finger portions 12 b of the negative electrode 14 are referred to as second through holes 10 b. .
  • the distance (center distance) between the individual first through holes 10a and between the second through holes 10b is preferably about 100 ⁇ m to 1 mm, and between the first through hole 10a and the second through hole 10b.
  • the distance is preferably about 100 ⁇ m to 1 mm.
  • the through holes 10 are arranged in a plurality of rows (in the case of two rows in FIG. 6A) along the longitudinal direction of the individual finger portions 11b and 12b.
  • the first through holes 10a are arranged in two rows along the longitudinal direction of the finger portions 11b
  • the second through holes 10b are arranged in one row along the longitudinal direction of the finger portions 12b. May be arranged in
  • the first intrinsic hole 10a, the semiconductor substrate 1 exposed from the first through hole 10a, and the insulating layer 7 are first intrinsic.
  • the mold thin film layer 2a and the first conductivity type thin film layer 3 are laminated.
  • a first translucent conductive layer 5 a and a first conductive layer 6 a are further laminated on the first conductive thin film layer 3.
  • the first intrinsic type thin film layer 2a and the first translucent conductive layer 5a are not essential, and the first conductive type thin film layer 3 may be formed directly on the first through hole 10a and the insulating layer 7.
  • the first conductive layer 6 a may be formed directly on the first conductive thin film layer 3 in the positive electrode 13.
  • the second intrinsic type thin film layer is formed on the inner surface of the second through hole 10 b and the first conductive type thin film layer 3 formed around the second through hole 10 b. 2b and the 2nd conductivity type thin film layer 4 are laminated
  • a second translucent conductive layer 5 b and a second conductive layer 6 b are further stacked on the second conductive thin film layer 4.
  • the second intrinsic type thin film layer 2b and the second translucent conductive layer 5b are not essential, and the second conductive type thin film layer 4 may be formed directly on the second through hole 10b and the insulating layer 7.
  • the second conductive layer 6 b may be directly formed on the second conductive type thin film layer 4 in the negative electrode 14. As shown in FIGS. 1 and 4, the second intrinsic type thin film layer 2b and the second conductive type thin film layer 4 extend to the first conductive layer 6a.
  • the finger portion 11 b is formed on the first conductive layer 6 a, the second intrinsic thin film layer 2 b, and the second conductive thin film layer 4. Yes. Further, as shown in FIGS. 1 and 5, in the negative electrode 14, finger portions 12 b are formed on the second conductive layer 6 b.
  • the insulating layer 7 is preferably formed with a thickness of about 5 to 500 nm by an oxide film such as a SiO x film, a SiC x film, a TiO 2 film, a SiN x film, an intrinsic type a-Si: H film, or the like. is there.
  • an oxide film such as a SiO x film, a SiC x film, a TiO 2 film, a SiN x film, an intrinsic type a-Si: H film, or the like.
  • the intrinsic thin film layer 2 is made of i-type hydrogenated amorphous silicon film (a-Si: H (i) film) or i-type hydrogenated microcrystalline silicon thin film ( ⁇ c-Si: H (i) film). Is preferably about 0.5 to 10 nm.
  • the first conductivity type thin film layer (p-type silicon thin film layer) 3 is, for example, a p-type hydrogenated amorphous silicon film (a-Si: H (p) film) doped with B as a dopant or a p-type hydrogenated fine film.
  • a crystalline silicon film ( ⁇ c-Si: H (p) film) is preferably formed with a thickness of about 5 to 50 nm and a dopant concentration of about 1E18 to 1E21 atoms / cm 3 .
  • the second conductivity type thin film layer (n-type silicon thin film layer) 4 is, for example, an n-type hydrogenated amorphous silicon film (a-Si: H (n) film) doped with P (phosphorus) as a dopant or an n-type film.
  • a-Si: H (n) film n-type hydrogenated amorphous silicon film
  • P (phosphorus) phosphorus
  • ⁇ c-Si: H (n) film is preferably formed with a thickness of about 5 to 50 nm and a dopant concentration of about 1E18 to 1E21 atoms / cm 3 .
  • the translucent conductive layer 5 has a role of increasing the adhesive strength between the first conductive thin film layer 3 and the second conductive thin film layer 4 and the conductive layer 6. Further, it also has a function of reflecting a component that is transmitted through the semiconductor substrate 1 out of incident light incident from the light receiving surface side, for example, a long wavelength light having a wavelength of 900 nm or more with a higher reflectivity and re-entering the semiconductor substrate 1.
  • a long wavelength light having a wavelength of 900 nm or more with a higher reflectivity and re-entering the semiconductor substrate 1.
  • the translucent conductive layer 5 for example, an ITO film, a SnO 2 film, a ZnO film, or the like is used, and the thickness is preferably about 5 to 100 nm.
  • the conductive layer 6 is formed with, for example, Al or Ag as a main component.
  • the thicknesses of the first and second conductive layers 6a and 6b constituting the conductive layer 6 are each preferably about 0.1 to 3 ⁇ m.
  • the first conductive thin film layer 3 and the second conductive thin film layer 4 forming a heterojunction with the semiconductor substrate 1 are substantially parallel to the back surface of the semiconductor substrate 1 ( 1, 4, and 5, the resistance in the horizontal direction as viewed in the drawing is extremely high, 1E13 ⁇ / ⁇ to 1E6 ⁇ / ⁇ . Using such high resistance, electrical separation between the positive electrode 13 and the negative electrode 14 is achieved.
  • insulating layer 7 is interposed between the high-low junction region formed in first through hole 10a and the heterojunction region formed in second through hole 10b. Therefore, a configuration in which both regions are separated from each other is realized. Thereby, in the solar cell element 20A, the leakage current is reduced.
  • FIG. 7A shows the positional relationship among the semiconductor substrate 1, the first conductive thin film layer 3, the second conductive thin film layer 4, and the insulating layer 7 in the solar cell element 20A according to the present embodiment. It is a figure shown typically.
  • FIG. 7B is a diagram schematically showing the arrangement relationship of each part when the insulating layer 7 does not exist and the first conductive thin film layer 3 and the second conductive thin film layer 4 are adjacent to each other. It is.
  • FIG. 8A and FIG. 8B are diagrams showing the band structures at the locations shown in FIG. 7A and FIG. 7B, respectively.
  • the intrinsic thin film layer 2 is not shown in FIGS. 7 and 8.
  • the insulating layer 7 is interposed between the first conductive thin film layer 3 and the second conductive thin film layer 4 as shown in FIG.
  • the first space charge region 8a and the second space charge region 8b do not overlap each other, so that the leakage current due to the tunnel effect is reduced.
  • the first conductivity type thin film layer 3 is provided on the insulating layer 7 except for the portion where the through hole 10 is provided.
  • Such a structure has an effect of suppressing recombination of minority carriers.
  • band venting refers to a phenomenon in which a band bends due to charge exchange between bonded regions.
  • the provision of the first conductive thin film layer 3 on the insulating layer 7 reduces band venting in the direction in which minority carriers increase, and FIG. A band structure as shown in (b) is realized.
  • the influence of the fixed charge of the insulating layer 7 is reduced, and the recombination of minority carriers is reduced. Is less likely to occur.
  • the dark current is reduced and a larger Voc is obtained.
  • the insulating layer 7 is provided on the back surface side of the semiconductor substrate 1, so that the passivation effect can be obtained also on the back surface side. Furthermore, hydrogen is diffused by forming the intrinsic thin film layer 2, the first conductive thin film layer 3, and the second conductive thin film layer 4 which are hydrogenated amorphous silicon films on the insulating layer 7. An effect of hydrogen passivation of dangling bonds at the interface between the semiconductor substrate 1 and the insulating layer 7 can also be obtained. These effects also contribute to the realization of a highly efficient solar cell element with excellent output characteristics.
  • the solar cell element according to the present embodiment the high-low junction formed between the semiconductor substrate 1 and the first conductive thin film layer 3 in the first through hole 10a, Since the insulating layer 7 is interposed between the heterojunction formed between the semiconductor substrate 1 and the second conductive thin film layer 4 in the two through holes 10b, the insulating layer 7 suppresses recombination of minority carriers. And the saturation dark current density is reduced. In addition, the area of dark current generation itself is reduced by having a local heterostructure in which joints are partially formed only at locations where the first through hole 10a and the second through hole 10b are formed. As a result, in the solar cell element according to the present embodiment, a high open-circuit voltage can be obtained, and a solar cell element having excellent output characteristics and high power generation efficiency has been realized.
  • a semiconductor substrate 1 having a p-type conductivity is prepared (FIG. 10A).
  • the organic layer and the metal component are removed by etching the surface layer portions on the front surface side and the back surface side of the cut semiconductor substrate 1 and washing with pure water or the like.
  • the surface on the side where the silicon thin film layer is formed is terminated with hydrogen by the dilute hydrofluoric acid treatment and the pure water rinsing treatment. In such a case, a heterojunction interface with excellent quality can be more easily formed between the semiconductor substrate 1 and the silicon thin film layer.
  • the insulating layer 7 is formed on one main surface side of the semiconductor substrate 1 (FIG. 10B).
  • the insulating layer 7 is formed to a thickness of about 10 to 1000 nm using a sputtering method, a vapor deposition method, a CVD method, or the like.
  • a silicon oxide film is used as the insulating layer 7
  • the crystal quality of the semiconductor substrate 1 is deteriorated by performing a CVD method that can form the insulating layer 7 at a low temperature of room temperature (25 ° C.) to 400 ° C. Can be reduced.
  • the first through hole 10 a is formed in the insulating layer 7.
  • the first through hole 10a is provided at a position (first region) where a bonding region between the semiconductor substrate 1 and the first conductive thin film layer 3 to be formed later is formed (FIG. 10C).
  • a sand blast method, a mechanical scribe method, a laser method, or the like can be used as a method for forming and forming the first through hole 10a.
  • the laser method is used, the first through hole 10a can be processed and formed with high accuracy and high speed, and damage to the semiconductor substrate 1 can be suppressed to a low level.
  • the semiconductor substrate 1 on which the insulating layer 7 is formed is placed on the table 105 in a state where the back surface side is directed to the irradiation side of the laser beam LB in advance.
  • a laser beam LB is generated in the laser generator (light source) 101 and is incident on the first optical system 102 including a plurality of mirrors and lenses (not shown).
  • the laser beam LB is adjusted to a desired shape by the first optical system 102.
  • the laser beam LB that has passed through the first optical system 102 is reflected by the reflecting mirror 103 and then enters the second optical system 104.
  • the laser beam LB whose focus is adjusted by the second optical system 104 is irradiated to a position where the first through hole 10 a is to be formed in the semiconductor substrate 1 placed on the table 105.
  • a YAG laser can be used as the laser light source.
  • the first through hole 10a can be formed by irradiating under the conditions of more preferably 1 W to 10 W and an irradiation diameter of 10 ⁇ m to 100 ⁇ m.
  • the laser processing points can be formed in a linear shape.
  • the insulating layer 7 including the semiconductor substrate 1 is removed as shown in FIG. 10C, and the first through hole 10a communicates with the back side of the semiconductor substrate 1. It is also possible to form a recess having a depth of 1 ⁇ m or less, and it is also possible to remove only the insulating layer 7 instead.
  • the semiconductor substrate 1 can be favorably processed.
  • One through-hole 10a can be formed.
  • the first through-hole 10a After forming the first through-hole 10a, it is preferable to ensure surface flatness in the vicinity of the first through-hole 10a of the insulating layer 7 by etching a small amount with gas plasma.
  • a p-type silicon thin film layer is formed as the first conductive thin film layer 3 on the first through hole 10 a and the insulating layer 7. Specifically, an a-Si: H (p) film or a ⁇ c-Si: H (p) film is formed. This forms a heterojunction between the substrate / thin film layer.
  • the first intrinsic type thin film layer 2a which is an intrinsic type (i-type) semiconductor layer on the inner surface, the exposed surface and the insulating layer 7 of the first through hole 10a
  • a-Si: H ( i) After forming the film or the ⁇ c-Si: H (i) film, the first conductivity type thin film layer 3 is formed (FIG. 10D).
  • the silicon thin film layers formed as the first intrinsic thin film layer 2a and the first conductive thin film layer 3 are also referred to as first silicon thin film layers.
  • the substrate surface exposed in the first through hole 10a is preferably etched by several nanometers to several tens of nanometers by hydrogen radical treatment. Thereby, even if the substrate surface is damaged when the first through hole 10a is formed, the portion can be removed.
  • plasma treatment may be performed by introducing hydrogen gas into the vacuum chamber.
  • the semiconductor substrate 1 can be processed without being exposed to a plasma atmosphere.
  • a CVD method in particular, a plasma CVD (PECVD) method or a Cat-CVD method can be suitably used.
  • PECVD plasma CVD
  • Cat-PECVD method it is possible to form an extremely high quality first silicon thin film layer, so that the quality of the heterojunction formed between the semiconductor substrate 1 and the silicon thin film layer is improved. . Thereby, it becomes easier to realize the high characteristics and the high yield of the solar cell element 20A.
  • the Cat-PECVD method is a plasma CVD apparatus in which a thermal catalyst made of tungsten or tantalum is disposed in a gas path upstream of the plasma generation region, or a different thermal catalyst is used for each gas path. In this method, the thermal catalyst is disposed only in a certain gas path, and the gas is mixed on the downstream side of the shower electrode.
  • silane and hydrogen are used as source gases for the first intrinsic thin film layer 2a, and B is added as a dopant in addition to silane and hydrogen for the first conductive thin film layer 3. Therefore, diborane may be used as the source gas.
  • the substrate temperature is 100 ° C. to 300 ° C. (for example, about 200 ° C.)
  • the gas pressure is 10 Pa to 500 Pa
  • the temperature of the thermal catalyst is 1500 ° C. to 2000 ° C.
  • power density is 0.01 W / cm 2 to 1 W / cm 2
  • these are adjusted to obtain desired film forming conditions.
  • the first conductive layer 6a (the first portion of the first conductive portion) is formed.
  • the first translucent conductive layer 5a can be formed using a sputtering method, a vapor deposition method, an ion plating method, a sol-gel method, a method of spraying and heating a liquid material, an ink jet method, or the like. For example, if the ITO film or the ZnO film as the first light-transmissive conductive layer 5a is formed by sputtering, the first conductive type thin film layer 3 other than the formation region of the first light-transmissive conductive layer 5a is formed.
  • ITO target doped with SnO 2 by 0.5 wt% to 4 wt% or a ZnO target doped with Al by 0.5 wt% to 4 wt% A preferred example is that sputtering is performed under conditions of flowing gas, substrate temperature of 25 ° C. to 250 ° C., gas pressure of 0.1 to 1.5 Pa, and power of 0.01 kW to 2 kW.
  • the first conductive layer 6a can be formed using a sputtering method, a vapor deposition method, an ion plating method, an inkjet method, or the like.
  • a sputtering method from the viewpoint that the heating temperature can be kept low, the heating time can be shortened, and the adhesive strength is high.
  • the substrate temperature is 25 ° C.
  • the first conductive layer 6a may be formed by forming an electrode pattern made of a metal paste in which a metal powder such as Ag or Al and an organic component are mixed by a coating method such as a printing method, and then firing.
  • a resin binder that cures at around 200 ° C. is used.
  • a resin binder one or more of epoxy resin, phenol resin, urethane resin, and polyester resin can be used. Firing may be performed for about 1 hour.
  • a second through hole 10 b is formed by providing a through hole that penetrates the first silicon thin film layer and the insulating layer 7.
  • the second through hole 10b is provided at a position (second region) where a bonding region between the semiconductor substrate 1 and the second conductive thin film layer 4 to be formed later is formed (FIG. 10F).
  • the same method as that for the first through hole 10a can be used. Therefore, when the laser method is used, the second through hole 10b can be processed with high accuracy and at high speed, and damage to the semiconductor substrate can be suppressed to a low level. Further, as in the case of forming the first through hole 10a, the insulating layer 7 including the semiconductor substrate 1 is removed as shown in FIG. A recess having a depth of 1 ⁇ m or less that communicates with the second through-hole 10b can be formed on the back surface side, or only the insulating layer 7 can be removed instead.
  • the second through-hole can be satisfactorily penetrated into the semiconductor substrate 1.
  • the hole 10b can be formed.
  • the second through-hole 10b After forming the second through-hole 10b, it is preferable to ensure surface flatness in the vicinity of the second through-hole 10b of the first silicon thin film layer by etching a small amount with gas plasma.
  • an n-type silicon thin film layer is formed as the second conductive thin film layer 4 on the semiconductor substrate exposed from the first through hole 10 a, on the first conductive layer 6 a and the first conductive thin film layer 3. Specifically, an a-Si: H (n) film or a ⁇ c-Si: H (n) film is formed.
  • the second intrinsic thin film layer which is a semiconductor layer having an intrinsic type (i-type).
  • an a-Si: H (i) film or a ⁇ c-Si: H (i) film is preferably formed, and then the second conductivity type thin film layer 4 is preferably formed (FIG. 10 (g)).
  • the silicon thin film layers formed as the second intrinsic thin film layer 2b and the second conductive thin film layer 4 are also referred to as second silicon thin film layers.
  • the substrate in the second through-hole 10b may be removed by etching by several nanometers to several tens of nanometers by hydrogen radical treatment in the same manner as before forming the first silicon thin film layer. preferable.
  • the second silicon thin film layer can be formed by applying the same formation method as the first conductivity type thin film layer 3 under the same conditions.
  • the second conductive layer 6b (first portion of the second conductive portion) is formed.
  • the second translucent conductive layer 5b and the second conductive layer 6b can be formed by the same method and the same conditions as the first translucent conductive layer 5a and the first conductive layer 6a, respectively.
  • the second silicon thin film layer formed on the first conductive layer 6a in the positive electrode 13 is removed to expose the first conductive layer 6a (FIG. 10 (i)).
  • the removal of the second silicon thin film layer can be performed using a sandblast method, a mechanical scribe method, a laser method, or the like.
  • it is preferable to use the laser method because the very thin second silicon thin film layer can be removed with high accuracy and at a high speed, and damage to the heterojunction portion can be suppressed to a low level.
  • a YAG laser device can be used.
  • the second silicon thin film layer is removed by irradiating laser light having a wavelength of 0.532 ⁇ m, a frequency of 1 kHz to 100 kHz, and a pulse width of 10 nsec to 50 nsec under the conditions of an output of 10 W to 50 W and an irradiation diameter of 10 ⁇ m to 100 ⁇ m. be able to.
  • the second conductive type thin film layer is removed at the position corresponding to the finger portion 11b, but the removal is not performed at the position corresponding to the finger portion 11b.
  • the second conductive thin film layer may be removed only at a position corresponding to the bus bar portion 11a.
  • Textture structure forming process Next, as shown in FIG. 10J, it is preferable to form a texture structure 1a on the surface (light receiving surface) side of the semiconductor substrate 1 by an etching method.
  • a wet etching method using an alkaline aqueous solution or a dry etching method using an etching gas can be used.
  • the wet etching method it is preferable to perform it before forming the thin film layer.
  • the fine texture structure 1a can be formed only on the processing surface side (light receiving surface side).
  • a texture structure is formed only on the light receiving surface side of the semiconductor substrate 1 by using a dry etching method, n / p or p / Since no texture structure is formed at the location where the p + junction is formed, the current density of the diode current resulting from these junctions ( ⁇ dark current density) and the current density of the diode current originating from the conductive layer interface are small. Thus, a solar cell element with more excellent characteristics can be obtained.
  • etching may be performed after a mask is formed on the back surface side.
  • RIE reactiveReIon Eching method
  • a fine texture structure 1a that can be suppressed to an extremely low light reflectance over a wide wavelength range is wide. It can be formed in a short time over the area.
  • the formation of the texture structure 1a is not essential at this stage. For example, it may be performed before the formation of the first silicon thin film layer or after the formation of the second conductive layer 6b. When the wet etching method is used, the texture structure 1a can be formed in succession to the process for removing the damaged layer on the substrate surface described above.
  • the passivation layer 8 can be formed by a method similar to that for the insulating layer 7. If necessary, the substrate surface on which the passivation layer 8 is formed may be treated with a cleaning gas. For example, if the formation surface on the substrate is subjected to a small amount of etching treatment with gas plasma such as CF 4 or SF 6 , the surface can be suitably cleaned.
  • the antireflection layer 9 can be formed using PECVD, vapor deposition, sputtering, or the like.
  • the film forming temperature is 400 ° C. or lower, more preferably 300 ° C. or lower.
  • the passivation layer 8 may also serve as the antireflection layer 9. In this case, the film thickness d and the reflectance n of the passivation layer 8 are adjusted according to the following equations.
  • These output extraction electrodes are formed by forming an electrode pattern made of a metal paste in which a metal powder and an organic component are mixed by a coating method such as a printing method, and then firing.
  • a resin binder that cures at around 200 ° C. is used so as not to damage the silicon thin film layer.
  • a resin binder one or more of epoxy resin, phenol resin, urethane resin, and polyester resin can be used. Firing may be performed for about 1 hour.
  • solder formation process If necessary, a solder region may be formed on the first electrode 11 and the second electrode 12 by a solder dipping process.
  • the solar cell element 20A is manufactured by the procedure as described above. According to such a manufacturing method, the semiconductor substrate 1 and the first conductive thin film can be formed at a very low temperature of about 200 ° C. by using a thin film forming method such as a Cat-PECVD method for forming the first and second silicon thin film layers. A very high quality high-low heterojunction is formed between the layer 3 and a very high quality heterojunction between the semiconductor substrate 1 and the second conductivity type thin film layer 4. Since a BC type solar cell element can be formed without using a high-temperature process of 500 ° C. or higher, energy saving in the manufacturing process can be achieved.
  • a thin film forming method such as a Cat-PECVD method for forming the first and second silicon thin film layers.
  • a very high quality high-low heterojunction is formed between the layer 3 and a very high quality heterojunction between the semiconductor substrate 1 and the second conductivity type thin film layer 4. Since a BC type solar cell element can be formed without using a high-temperature process of
  • the first silicon thin film layer is formed, and then the second through-hole 10b is formed. Since the two-silicon thin film layer can be formed, complicated processes such as formation of a mask and removal of the first silicon thin-film layer by wet etching are not necessary when forming the second silicon thin-film layer. In addition, even when the first conductive layer 6a is exposed, formation of a mask and wet etching are not essential. That is, a solar cell element that is BC type and has a local heterostructure in which a junction is partially formed only at a through-hole formation portion, thereby realizing a high conversion efficiency, is an extremely simple element fabrication. Can be created by the process.
  • the manufacturing method according to the present embodiment does not require wet etching, the amount of chemical used in the manufacturing process is greatly reduced, and the environmental load and manufacturing cost are reduced.
  • the solar cell module is configured by connecting a plurality of solar cell elements in series and in parallel.
  • the solar cell module 30 includes, for example, a translucent member 22 such as glass, a front side filler 24 made of a translucent ethylene vinyl acetate copolymer (EVA), and the like.
  • EVA translucent ethylene vinyl acetate copolymer
  • the front-side filler 24 and the back-side filler 25 preferably contain an acid acceptor, and the acid acceptor used is a metal oxide such as magnesium oxide (MgO) or lead oxide (Pb 3 O 4 ).
  • Metal hydroxides such as magnesium hydroxide (Mg (OH) 2 ) and calcium oxide (Ca (OH) 2 ), metal carbonates such as calcium carbonate (CaCO 3 ), and mixtures thereof can be used.
  • a wiring 21 in which the entire surface of a copper foil having a thickness of about 0.1 to 0.2 mm and a width of about 2 mm is covered with a solder material is used.
  • the solar cell module 30 of this embodiment is provided with the frames 28, such as aluminum.
  • the solar cell module 30 of the present embodiment is configured using the solar cell element 20A, and thus becomes a photoelectric conversion element and a photoelectric conversion module that are lower in cost and higher in efficiency than conventional ones.
  • the manufacturing procedure of the solar cell element 20A is not limited to that shown in FIG.
  • the first translucent conductive layer 5a and the first conductive layer 6a In the procedure shown in FIG. 10, after the formation of the second translucent conductive layer 5b and the second conductive layer 6b (FIG. 10 (h)), the first translucent conductive layer 5a and the first conductive layer 6a.
  • the second silicon thin film layer (the second intrinsic type thin film layer 2b and the second conductive type thin film layer 4) is removed (FIG. 10 (i)) at the formation position of FIG.
  • the second silicon thin film layer may be removed before forming the second light-transmissive conductive layer 5b and the second conductive layer 6b.
  • the first electrode 11 may be formed on the first conductive layer 6a simultaneously with the formation of the second conductive layer 6b.
  • the second silicon thin film layer (the second intrinsic type thin film layer 2b and the second conductive type thin film layer) at the positions where the first light transmissive conductive layer 5a and the first conductive layer 6a are formed.
  • the second conductivity provided on the positive electrode 13 as well as the negative electrode 14 is provided.
  • the second conductive layer 6b formed on the positive electrode 13 is formed as shown in FIG.
  • the first electrode 11 may be connected to the first conductive layer 6a by conducting with the first conductive layer 6a. Specifically, the second conductive layer 6b of the positive electrode 13 is heated and melted to penetrate the second silicon thin film layer and the second translucent conductive layer 5b, and the first conductive layer 6a and the second conductive layer 6a. Are electrically short-circuited.
  • the heating and melting is preferably performed by laser irradiation.
  • a pulse laser beam having a wavelength of 1.064 ⁇ m and a pulse width of 125 nsec is irradiated at a power density of about 0.0001 to 0.01 J per pulse with an irradiation diameter of 40 ⁇ m.
  • the first conductive layer 6a and the second conductive layer 6b can be electrically short-circuited.
  • the metal forming the second conductive layer 6b is melted by irradiating the laser beam LB, as shown in FIG. 15 (a), the second light-transmissive conductive layer 5b and the second conductive layer formed to be extremely thin, respectively.
  • the mold thin film layer 4 and the second intrinsic mold thin film layer 2b are sequentially and easily eroded by the molten metal 6m.
  • the molten metal 6m also melts a partial region of the first conductive layer 6a.
  • the molten metal 6m is cooled and solidified.
  • the first conductive layer 6a and the second conductive layer 6b are in contact, and the first electrode 11 is connected to the first conductive layer 6a.
  • the thickness of the second conductive layer 6b is about 0.1 to 3 ⁇ m as described above, and usually the second light-transmissive conductive layer 5, the second intrinsic thin film layer 2b, and the second conductive thin film. Since the total thickness of the layer 4 is sufficiently large, the thickness of the second conductive layer 6b itself after cooling and solidification of the molten metal 6m may be considered to be almost the same as that before heating and melting.
  • the prevention film may be formed prior to these, and then a thin film layer and a conductive layer may be formed on the back surface side.
  • the first conductive layer 6 a and the second conductive layer 6 b connect the first through holes 10 a or the second through holes 10 b in the positive electrode 13 or the negative electrode 14.
  • the first conductive layer 6a and the second conductive layer 6b are provided only in the individual through holes 10, and the first conductive layers 6a provided in each through hole 10 and the first conductive layers 6a and 6
  • a separate conductive layer may be provided by, for example, applying and baking a metal paste so as to connect the two conductive layers 6b.
  • the first conductive layer 6a and the second conductive layer 6b may be used as external electrodes without providing the first electrode 11 and the second electrode 12.
  • solder region (not shown) may be formed on the first electrode 11 and the second electrode 12 as necessary.
  • Solar cell element 20B is a BC type solar cell element having a positive electrode and a negative electrode on the back side.
  • the illustration of the texture structure 1a, the passivation layer 8, and the antireflection layer 9 is omitted for the sake of simplicity, but these are also provided on the light receiving surface side in the solar cell element 20B. You may prepare.
  • the intrinsic thin film layer 2, the first conductive thin film layer 3, and the translucent conductive layer 5 are formed on the back surface side of the semiconductor substrate 1.
  • the translucent conductive layer 5b), the conductive layer 6 (the first conductive layer 6a and the second conductive layer 6b), the insulating layer 7, and the conductive diffusion layer 15 are mainly provided.
  • a plurality of through holes 10 are provided in the insulating layer 7.
  • the shape and arrangement of the through hole 10 are the same as those in the first embodiment.
  • the recessed part of the back surface of the semiconductor substrate 1 in the solar cell element 20B shown in FIG. 16 is not essential.
  • those provided along the finger portions 11b are referred to as first through holes 10a
  • those provided along the finger portions 12b are referred to as second through holes 10b. To do.
  • an intrinsic type thin film layer on the semiconductor substrate 1 exposed from the first through hole 10a and on the insulating layer 7 (except for the vicinity of the second through hole 10b). 2 and the first conductivity type thin film layer 3 are laminated.
  • a first translucent conductive layer 5 a and a first conductive layer 6 a are further laminated on the first conductive thin film layer 3.
  • the intrinsic type thin film layer 2 and the first translucent conductive layer 5a are not essential, and the first conductive type thin film layer 3 may be formed directly on the first through hole 10a and the insulating layer 7,
  • the first conductive layer 6 a may be directly formed on the first conductive thin film layer 3 in the positive electrode 13.
  • a second translucent conductive layer 5b and a second conductive layer 6b are laminated on the inner surface of the second through hole 10b and the insulating layer 7 formed around the second through hole 10b.
  • the second translucent conductive layer 5b is not essential, and the second conductive layer 6b may be formed directly.
  • a conductive diffusion layer 15 exhibiting n-type conductivity is formed in the vicinity of the surface of the semiconductor substrate 1 (near the bonding interface with the second light-transmissive conductive layer 5b).
  • the conductive diffusion layer 15 is a semiconductor region having a conductivity type opposite to the conductivity type exhibited by the semiconductor substrate 1.
  • the conductive diffusion layer 15 is formed so as to have an n-type if the semiconductor substrate 1 is p-type and to have a p-type if the semiconductor substrate 1 is n-type by diffusing a predetermined dopant. .
  • the resistance in the direction substantially parallel to the back surface of the semiconductor substrate 1 of the first conductive thin film layer 3 forming a heterojunction with the semiconductor substrate 1 is extremely high.
  • electrical separation between the positive electrode 13 and the negative electrode 14 is achieved.
  • the p / i / p + junction region in which the semiconductor substrate 1 and the first conductive thin film layer 3 sandwich the first intrinsic thin film layer 2a is respectively It is formed only in the first through hole 10a.
  • a PN junction region between the bulk region of the semiconductor substrate 1 exhibiting p-type and the conductive diffusion layer 15 exhibiting n-type conductivity is formed only in each second through hole 10b.
  • the plurality of first through holes 10a and second through holes 10b are formed in a dot shape, so that each joining region is also in a dot shape.
  • the high-low junction region formed in the first through hole 10a and the second through hole 10b are formed.
  • the insulating layer 7 between the PN junction region By interposing the insulating layer 7 between the PN junction region, a state in which both regions are separated from each other is realized, thereby reducing the leakage current.
  • the first conductive thin film layer 3 is provided on the insulating layer 7 except for the places where the through holes 10 are provided, the effect of suppressing recombination of minority carriers can be obtained.
  • a semiconductor substrate 1 having a p-type conductivity is prepared (FIG. 17A), and an insulating layer 7 is formed on one main surface side of the semiconductor substrate 1 as in the first embodiment (FIG. 17 ( b)).
  • the second through hole 10 b is formed in the insulating layer 7.
  • the second through hole 10b is provided at a position (second region) where a bonding region between the semiconductor substrate 1 and the conductive diffusion layer 15 to be formed later is formed (FIG. 17C).
  • a sand blast method, a mechanical scribe method, a laser method, or the like can be used as a method for forming the second through hole 10b.
  • the conductive diffusion layer 15 is formed in the second through hole 10b where the semiconductor substrate 1 is exposed (FIG. 17D).
  • the conductive diffusion layer 15 is formed by placing the semiconductor substrate 1 on which a mask is formed at a position other than the formation target position in a predetermined reaction vessel, and heating the semiconductor substrate 1 as an oxydization source.
  • a preferred example is to form by using a vapor phase diffusion method in which phosphorus chloride (POCl 3 ) is allowed to flow and phosphorus (P), which is an n-type dopant, is thermally diffused to the surface of the semiconductor substrate 1.
  • a PN junction is formed in the second through hole 10b.
  • the second conductive layer 6b is formed in the negative electrode 14 by subsequently closing the second through hole 10b. In this case, it is more preferable to form the second conductive layer 6b after forming the second translucent conductive layer 5b (FIG. 17E).
  • the second translucent conductive layer 5b and the second conductive layer 6b can be formed by the same method and the same conditions as in the first embodiment, respectively.
  • the first through hole 10a is subsequently formed by providing a plurality of through holes in the insulating layer 7.
  • the first through hole 10a is provided at a position (first region) where a bonding region between the semiconductor substrate 1 and the first conductive thin film layer 3 to be formed later is formed (FIG. 17F).
  • a sand blast method, a mechanical scribe method, a laser method, or the like can be used as in the first embodiment.
  • a p-type silicon thin film is formed as the first conductive thin film layer 3 on the inner surface of the first through hole 10a, the semiconductor substrate 1 exposed from the first through hole 10a, the insulating layer 7 and the second conductive layer 6b. Form a layer.
  • a high-low heterojunction is formed in the first through hole 10a.
  • the first conductivity type thin film layer 3 is formed (FIG. 17G).
  • intrinsic thin film layer 2 and first conductive thin film layer 3 are also simply referred to as silicon thin film layers.
  • the silicon thin film layer is formed by the same method as the first silicon thin film layer in the first embodiment.
  • the first conductive layer 6 a is formed on the positive electrode 13.
  • the silicon thin film layer formed on the second conductive layer 6b in the negative electrode 14 is then removed to expose the second conductive layer 6b (FIG. 17 (i)).
  • Such a silicon thin film layer can be removed by a sandblasting method, a mechanical scribing method, a laser method, or the like.
  • the silicon thin film layer is removed at the position corresponding to the finger portion 12b.
  • the silicon thin film layer is not removed at the position corresponding to the finger portion 12b, but only at the position corresponding to the bus bar portion 12a. Removal may be performed.
  • first electrode 11 and the second electrode 12 as output extraction electrodes are formed by the same method as in the first embodiment (FIG. 17 (j)).
  • the solar cell element 20B is manufactured by the above procedure. Even in such a procedure, by using a thin film forming method such as a Cat-PECVD method for forming the silicon thin film layer, the semiconductor substrate 1 and the first conductive thin film layer 3 are extremely low at a temperature as low as about 200 ° C. Since a high-quality high-low heterojunction is formed, energy saving in the manufacturing process is realized.
  • a thin film forming method such as a Cat-PECVD method for forming the silicon thin film layer
  • the formation of the mask or the like is only required if the first through hole 10a is formed.
  • the silicon thin film layer can be formed without performing a complicated process such as removal of the first silicon thin film layer by wet etching.
  • formation of a mask and wet etching are not essential when removing the silicon thin film layer for exposing the second conductive layer 6b. That is, a solar cell element that is BC type and has a local heterostructure in which a junction is partially formed only at a through-hole formation portion, thereby realizing a high conversion efficiency, is an extremely simple element fabrication. Can be created by the process.
  • a solar cell element 20C according to a third embodiment of the present invention will be described with reference to FIG.
  • constituent elements of the solar cell element 20C those that exhibit the same operational effects as the constituent elements of the solar cell element 20A according to the first embodiment and the solar cell element 20B according to the second embodiment.
  • the same reference numerals are given and the description thereof is omitted.
  • the solar cell element 20C is a BC type solar cell element having a positive electrode and a negative electrode on the back surface side.
  • the texture structure 1a, the passivation layer 8, and the antireflection layer 9 are not shown, but also in the solar cell element 20C, these are arranged on the light receiving surface side. You may prepare.
  • the intrinsic thin film layer 2, the first conductive thin film layer 3, and the light-transmitting layer are formed on the back surface side of the semiconductor substrate 1.
  • Conductive layer 5 first translucent conductive layer 5a and second translucent conductive layer 5b
  • conductive layer 6 first conductive layer 6a and second conductive layer 6b
  • insulating layer 7 conductive A diffusion layer 15 is mainly provided.
  • a plurality of through holes 10 are provided in the insulating layer 7.
  • the shape and arrangement of the through hole 10 are the same as those in the first and second embodiments.
  • the recessed part of the back surface of the semiconductor substrate 1 in the solar cell element 20C shown in FIG. 18 is not essential.
  • what was provided along the finger part 11b among the through-holes 10 is made into the 1st through-hole 10a, and what was provided along the finger part 12b is made into the 2nd through-hole 10b. .
  • the solar cell element 20C is the second embodiment in that the intrinsic thin film layer 2 and the first conductive thin film layer 3 are also laminated on the second through hole 10b. It is different from the solar cell element 20B according to the embodiment.
  • a first translucent conductive layer 5 a and a first conductive layer 6 a are further laminated on the first conductive thin film layer 3.
  • the intrinsic thin film layer 2 and the first translucent conductive layer 5a are not essential, and the first conductive thin film layer 3 may be formed directly on the first through-hole 10a and the insulating layer 7, or the positive electrode 13, the first conductive layer 6 a may be formed directly on the first conductive type thin film layer 3.
  • the second translucent conductive layer 5b and the second conductive layer 6b are laminated on the first conductive thin film layer 3 formed as described above.
  • the second translucent conductive layer 5b is not essential, and the second conductive layer 6b may be directly formed.
  • the first conductive thin film layer 3 exhibiting the p-type conductivity type is interposed between the conductive diffusion layer 15 exhibiting the n-type conductivity type and the second conductive layer 6b.
  • the first conductive thin film layer 3 is formed to a thickness of about 5 to 50 nm, carriers traveling from the semiconductor substrate 1 to the second conductive layer 6b tunnel the first conductive thin film layer 3. Then, it is taken out at the second electrode 12.
  • the resistance in the in-layer direction of the first conductivity type thin film layer 3 that forms a heterojunction with the semiconductor substrate 1 is extremely high, and the positive electrode 13 and the negative electrode 14 are electrically separated. Is planned.
  • the p / i / p + junction region in which the semiconductor substrate 1 and the first conductive type thin film layer 3 sandwich the first intrinsic type thin film layer 2a is the respective first. It is formed only in one through hole 10a.
  • a PN junction region between the bulk region of the semiconductor substrate 1 exhibiting p-type and the conductive diffusion layer 15 exhibiting n-type conductivity is formed only in each second through hole 10b.
  • the plurality of first through holes 10a and the second through holes 10b are formed in a dot shape, the respective joining regions are also formed in a dot shape. Thereby, as for the solar cell element 20C, dark current is reduced and a larger Voc is obtained.
  • the High-Low junction region formed in the first through hole 10a and the PN junction formed in the second through hole 10b By interposing the insulating layer 7 between the two regions, a state in which both regions are separated from each other is realized, thereby reducing the leakage current. Furthermore, since the first conductive thin film layer 3 is provided on the insulating layer 7 except for the places where the through holes 10 are provided, the effect of suppressing recombination of minority carriers can be obtained.
  • a semiconductor substrate 1 having a p-type conductivity is prepared (FIG. 19A), an insulating layer 7 is formed (FIG. 19B), and a second through hole 10b is formed (FIG. 19C).
  • the process up to the formation of the conductive diffusion layer 15 (FIG. 19D) is performed in the same manner as in the second embodiment.
  • the first through hole 10 a is formed by providing a plurality of through holes in the insulating layer 7.
  • the first through hole 10a is provided at a position (first region) where a bonding region between the semiconductor substrate 1 and the first conductive thin film layer 3 to be formed later is formed (FIG. 19D).
  • the first conductivity type A p-type silicon thin film layer is formed as the thin film layer 3.
  • the first conductivity type A p-type silicon thin film layer is formed as the thin film layer 3.
  • the first conductive thin film layer 3 is formed (FIG. 19E).
  • the intrinsic thin film layer 2 and the first conductive thin film layer 3 are also simply referred to as silicon thin film layers.
  • the silicon thin film layer is formed by the same method as the silicon thin film layer in the second embodiment.
  • the first conductive layer 6a is formed by closing the first through hole 10a in the positive electrode 13, and the second conductive layer 6b is formed by closing the second through hole 10b in the negative electrode 14.
  • the translucent conductive layer 5 (first translucent conductive layer 5a and second translucent conductive layer 5b) and conductive layer 6 (first conductive layer 6a and second conductive layer 6b) are respectively first and second. It can be formed by the same method and the same formation conditions as in the above embodiment.
  • the first electrode 11 and the second electrode 12 as output extraction electrodes are formed by the same method as in the first embodiment ( FIG. 19 (g)).
  • the solar cell element 20C is manufactured by the procedure as described above.
  • a thin film forming method such as a Cat-PECVD method for forming the silicon thin film layer
  • the high-quality High- between the semiconductor substrate 1 and the first conductive type thin film layer 3 at an extremely low temperature of about 200 ° C. Since a low heterojunction is formed, energy saving in the manufacturing process is realized.
  • the formation of the mask or the like is only required if the first through hole 10a is formed.
  • the silicon thin film layer can be formed without performing a complicated process such as removal of the first silicon thin film layer by wet etching.
  • the silicon thin film layer removal step is unnecessary.
  • a solar cell element that is BC type and has a local heterostructure in which a junction is partially formed only in a through-hole formation portion, thereby realizing a high conversion efficiency, a simple element manufacturing process. can be created.
  • silicon is described as an example of the constituent material of the semiconductor substrate 1 and the thin film layer.
  • the material of the semiconductor substrate 1 and the thin film layer is not limited to this.
  • the present invention can also be applied to the case of using other semiconductor materials such as SiC, SiGe, and Ge.

Abstract

　簡易に作製可能で高効率の太陽電池素子及びその製造方法を提供する。一導電型を有する半導体基板の裏面側に絶縁層を形成する。絶縁層の一部を除去することにより半導体基板を露出させて複数の第一貫通孔を形成する。絶縁層の上と、複数の第一貫通孔において露出している半導体基板上とに、一導電型の第一の層を形成して、第一接合領域を形成する。第一の層と絶縁層との一部を除去することにより半導体基板を露出させて複数の第二貫通孔を形成する。第一の層の上と、複数の第二貫通孔において露出している半導体基板上とに、逆導電型の第二の層を形成して、第二接合領域を形成する。第一の層上に、複数の第一接合領域同士を接続する第一導電部を形成する。第二の層上に、複数の第二接合領域同士を接続する第二導電部を形成する。複数の第一貫通孔および複数の第二貫通孔は、レーザー光照射により形成する。

Description

太陽電池素子および太陽電池素子の製造方法
　本発明は太陽電池素子および太陽電池素子の製造方法に関する。
　現在、太陽電池素子の主流製品は、結晶シリコン基板を用いたバルク型の結晶シリコン太陽電池素子である。この結晶シリコン太陽電池素子は、結晶シリコン基板が素子化工程により加工されることで作製される（例えば、特開平８－２７４３５６号公報（特許文献１）参照）。この結晶シリコン太陽電池素子を複数個接続した構成を有するのが、結晶シリコン太陽電池モジュールである。
　結晶シリコン太陽電池素子には、受光面に金属からなる表電極（多くはバスバー及びフィンガーと呼ばれる金属電極からなる）を有するタイプのほか、受光面には電極を設けず、正・負の両電極を非受光面側に配置したいわゆるＢＣ（バックコンタクト）型太陽電池素子がある（例えば、13th-EU-PSEC(1995), p1582（非特許文献１）参照）。
　従来の一般的なＢＣ型太陽電池素子の製造方法は、複数のマスク形成やパターニングを含む複雑なものであった（例えば、15th-NREL-Workshop(2005), p11～22（非特許文献２）参照）。
　本発明は、簡略に作製することが可能で、出力特性の優れたＢＣ型の太陽電池素子及びその製造方法を提供することを目的とする。
　本発明の一形態にかかる太陽電池素子は、受光面と前記受光面の裏面とを含み、一導電型を有する半導体基板と、前記半導体基板の前記裏面側に形成され、第一貫通孔と第二貫通孔とを含む絶縁層と、前記絶縁層上に形成されるとともに、前記第一貫通孔内の前記半導体基板上において形成された一導電型を有する第一の層と、前記第一の層上に形成されるとともに、前記第二貫通孔内の前記半導体基板上において形成された逆導電型を有する第二の層と、を有する。
　また、本発明の一形態にかかる太陽電池素子の製造方法は、受光面と前記受光面の裏面とを含み、一導電型を有する半導体基板を準備する工程と、前記半導体基板の前記裏面側に絶縁層を形成する工程と、前記絶縁層に第一貫通孔を形成するため、前記絶縁層の第一領域を除去する工程と、前記絶縁層の上と、前記第一貫通孔より露出している前記半導体基板上とに、一導電型の第一の層を形成する工程と、前記絶縁層に第二貫通孔を形成するため、前記第一の層と前記絶縁層の第二領域を除去する工程と、前記第一の層の上と、前記第二貫通孔より露出している前記半導体基板上とに、逆導電型の第二の層を形成する工程と、有する。
本発明の第一の実施形態に係る太陽電池素子２０Ａの構造を部分的に示す断面模式図である。 太陽電池素子２０Ａの外観を示す図である。（ａ）は太陽電池素子２０Ａを表面側から見た図であり、（ｂ）は太陽電池素子２０Ａを裏側から見た図である。 図２の領域Ｒを拡大した模式図である。 図３のＸ－Ｘ断面図である。 図３のＹ－Ｙ断面図である。 貫通孔１０の配置に係る変形例を示す模式図である。 リーク電流の低減について説明するための図である。（ａ）は太陽電池素子２０Ａにおける、半導体基板１と、第一導電型薄膜層３と、第二導電型薄膜層４と、絶縁層７との配置関係を模式的に示す図であり、（ｂ）は、絶縁層７が存在しない場合の、各部の配置関係を模式的に示す図である。 リーク電流の低減について説明するための図である。（ａ）は、図７（ａ）に示した箇所についてのバンド構造を示す図である。（ｂ）は、図７（ｂ）に示した箇所についてのバンド構造を示す図である。 絶縁層７の上に第一導電型薄膜層３を設けることによるキャリアの再結合抑制効果について説明するためのバンド図である。 第一の実施の形態に係る太陽電池素子２０Ａの製造工程を概略的に示す図である。 レーザー法に用いるレーザー加工装置１００の構成を概念的に示す模式図である。 太陽電池モジュール３０の構成を概略的に示す図である。（ａ）は太陽電池モジュール３０の断面図であり、（ｂ）は（ａ）の太陽電池モジュール３０を表面側から見た平面図である。 第一の実施の形態とは異なる作製手順で太陽電池素子２０Ａを作製する場合の、作製途中の様子を示す図である。 第一の実施の形態とは異なる作製手順で太陽電池素子２０Ａを作製する場合の、作製途中の様子を示す図である。 図１４に示す変形例において、レーザー加工装置を用いて加熱溶融を行う場合に生じる状態変化を、模式的に示す図である。 本発明の第二の実施形態に係る太陽電池素子２０Ｂの構造を部分的に示す断面模式図である。 第二の太陽電池素子２０Ｂの製造手順を概略的に示す図である。 本発明の第三の実施形態に係る太陽電池素子２０Ｃの構造を部分的に示す断面模式図である。 第三の太陽電池素子２０Ｃの製造手順を概略的に示す図である。
　　＜第一の実施の形態＞
　本発明の実施の形態にかかる太陽電池素子は、概略的には、一導電型を呈する半導体基板上に絶縁層が形成されており、かつ、半導体基板と同じ導電型を呈する第一導電型薄膜層と半導体基板との接合領域と、半導体基板とは逆の導電型を呈する第二導電型薄膜層と半導体基板との接合領域とが、絶縁層により隔離された構成を有する。
　なお、以下では、ａＥｎという表記は、ａ×１０nを表すものとする。
　　≪太陽電池素子の構造≫
　図２（ａ）に示すように、太陽電池素子２０Ａは、表面側は受光領域とされており、裏面側に正電極および負電極を有するＢＣ型太陽電池素子である。
　太陽電池素子２０Ａの半導体基板１は、例えば所定のドーパント元素（導電型制御用の不純物）を有して一導電型を有する単結晶シリコン基板や多結晶シリコン基板等の結晶シリコン基板が用いられる。ｐ型の結晶シリコン基板が用いられる場合、半導体基板１は例えばドーパント元素としてＢあるいはＧａが１Ｅ１４～１Ｅ１７ａｔｏｍｓ／ｃｍ3程度ドープされて成る。このような半導体基板１の厚みは、３００μｍ以下であるのが好ましく、２５０μｍ以下であるのがより好ましく、１５０μｍ以下であるのがさらに好ましい。以下、本実施の形態においては、半導体基板１としてｐ型シリコン基板が用いられる場合を対象に説明を行う。
　太陽電池素子２０Ａの半導体基板１の受光面側（図１においては上面側）は、テクスチャ構造（凹凸構造）１ａとされている。
　テクスチャ構造（凹凸構造）１ａは、半導体基板の表面において入射光の反射率を低減する役割を有しており、半導体基板１の受光面側に多数の微細な突起１ｂからなる凹凸面を構成する。係る突起１ｂは、幅と高さがそれぞれ２μｍ以下であり、かつアスペクト比（高さ／幅）が０．１以上２以下であるのが好適である。
　パッシベーション層８は、所謂表面パッシベーション効果を実現する役割を有するものであり、半導体基板１の受光面側に形成されている。パッシベーション層８は、水素化アモルファスシリコン（ａ－Ｓｉ：Ｈ）膜あるいは水素化微結晶シリコン（μｃ－Ｓｉ：Ｈ）膜、ＳｉＣ膜、窒化シリコン膜、酸化シリコン膜の単層または積層によって形成されるのが好適である。ここで、微結晶シリコンとは、結晶シリコン粒の結晶粒界をアモルファスシリコンが埋めている状態のシリコンを指し示すものとする。パッシベーション層８は、１～１００ｎｍ程度の厚みに形成されるのが好適であり、反射防止膜として用いることもできる。なお、ａ－Ｓｉ：Ｈ膜やμｃ－Ｓｉ：Ｈ膜は、不純物をドープしていないｉ型として形成される場合と、不純物のドープを行ってｐ型あるいはｎ型として形成される場合とがある。
　反射防止層９は、入射光の反射を低減する役割を有するものであり、パッシベーション層８上に形成されている。反射防止層９は、窒化珪素膜（ＳｉＮx膜（Ｓｉ3Ｎ4ストイキオメトリを中心にして組成比（ｘ）には幅がある））あるいは酸化物材料膜（ＴｉＯ2膜、ＭｇＯ膜、ＩＴＯ膜、ＳｎＯ2膜、ＺｎＯ膜、またはＳｉＯx膜）などによって形成されるのが好適である。なお、反射防止層９に表面パッシベーション効果がある場合は、パッシベーション層８を省略してもよい。
　次に、太陽電池素子２０Ａの裏面側にあたる、半導体基板１の裏面側（図１においては下面側）について詳細に説明する。
　図２（ｂ）に示す半導体基板１の裏面側には、出力取出電極としての第一電極１１と第二電極１２とがいわゆる櫛歯状電極として設けられている。第一電極１１および第二電極１２は、太陽電池素子２０Ａをモジュール化する際に異なる太陽電池素子２０Ａと接続するための配線が接続されるバスバー部（第一の線部）１１ａ、１２ａと、それぞれのバスバー部１１ａ、１２ａから延在される複数のフィンガー部（第二の線部）１１ｂ、１２ｂとを含んで構成される。これら第一電極１１及び第二電極１２は、後述する導電層６よりも半田濡れ性の高いものであることが好ましく、それによって後述する配線２１と半田接続性を向上させることができる。
　半導体基板１の裏面側には、真性型薄膜層２（第一真性型薄膜層２ａおよび第二真性型薄膜層２ｂ）と、第一導電型薄膜層（第一の層）３と、第二導電型薄膜層（第二の層）４と、透光性導電層５（第一透光性導電層５ａおよび第二透光性導電層５ｂ）と、導電層６（第一導電層６ａおよび第二導電層６ｂ）と、絶縁層７とが主に備わっている。
　図１、図４、および図５に示すように、絶縁層７には、複数の貫通孔１０が設けられている。なお、図１、図４、および図５に示す太陽電池素子２０Ａにおいては、半導体基板１の裏面に、各貫通孔１０と連通する凹部が設けられているが、これは必須ではなく、半導体基板１の裏面は略平坦に保たれていてもよい。なお、凹部を設ける場合、その深さは１μｍ以下とするのが好適である。
　貫通孔１０は、図３、図４、および図５に示すように、フィンガー部１１ｂ、１２ｂのそれぞれの長手方向に沿って、略等間隔に設けられてなる。貫通孔１０は、図３に示すように、数十μｍ～数百μｍ程度の径を有する上面視略円形のドット状に設けられるのが好適である。ただし、貫通孔１０の形状はこれに限定されるものではなく、線状に形成されてもよく、ドット状に設けられるのであれば、上面視した形状が矩形など他の形状であってもよい。また、図１、図４、および図５においては、貫通孔１０は側断面視した形状が矩形であるが、半導体基板１の内部に向かうほど幅が狭くなる台形形状であってもよい。
　本実施の形態においては、第一電極１１（より具体的にはそのフィンガー部１１ｂ）と半導体基板１との間の積層部分を正極１３とし、第二電極１２（より具体的にはそのフィンガー部１２ｂ）と半導体基板１との間の積層部分を負極１４とする。また、貫通孔１０のうち、正極１３のフィンガー部１１ｂに沿って設けられたものを第一貫通孔１０ａとし、負極１４のフィンガー部１２ｂに沿って設けられたものを第二貫通孔１０ｂとする。
　個々の第一貫通孔１０ａ同士、および第二貫通孔１０ｂ同士の距離（中心間距離）は、１００μｍ～１ｍｍ程度であるのが好適であり、第一貫通孔１０ａと第二貫通孔１０ｂの間の距離も１００μｍ～１ｍｍ程度とされるのが好適である。
　貫通孔１０は、例えば、図６（ａ）に示すように、個々のフィンガー部１１ｂ、１２ｂの長手方向に沿って、複数列（図６（ａ）では２列の場合を例示）に配列させてもよい。また、図６（ｂ）に示すように、フィンガー部１１ｂの長手方向に沿って第一貫通孔１０ａを二列に配列し、フィンガー部１２ｂの長手方向に沿って第二貫通孔１０ｂを１列に配列させてもよい。
　図１および図４に示すように、太陽電池素子２０Ａにおいては、第一貫通孔１０ａと、第一貫通孔１０ａより露出する半導体基板１の上と、絶縁層７の上とに、第一真性型薄膜層２ａと、第一導電型薄膜層３とが積層されている。正極１３においてはさらに、第一導電型薄膜層３の上に、第一透光性導電層５ａと、第一導電層６ａとが積層されている。なお、第一真性型薄膜層２ａおよび第一透光性導電層５ａは必須ではなく、第一導電型薄膜層３が第一貫通孔１０ａと絶縁層７の上に直接に形成されてもよいし、正極１３において第一導電型薄膜層３の上に第一導電層６ａが直接に形成されてもよい。
　一方、図１および図５に示すように、第二貫通孔１０ｂの内面と、第二貫通孔１０ｂの周囲に形成された第一導電型薄膜層３の上には、第二真性型薄膜層２ｂと、第二導電型薄膜層４とが積層されている。負極１４においてはさらに、第二導電型薄膜層４の上に、第二透光性導電層５ｂと、第二導電層６ｂとが積層されている。ただし、第二真性型薄膜層２ｂおよび第二透光性導電層５ｂは必須ではなく、第二導電型薄膜層４が第二貫通孔１０ｂと絶縁層７の上に直接に形成されてもよいし、負極１４において第二導電型薄膜層４の上に第二導電層６ｂが直接に形成されてもよい。なお、図１および図４に示すように、第二真性型薄膜層２ｂと第二導電型薄膜層４は、第一導電層６ａの上にまで延在してなる。
　そして、図１および図４に示すように、正極１３においては、第一導電層６ａ、第二真性型薄膜層２ｂ、および第二導電型薄膜層４の上に、フィンガー部１１ｂが形成されている。また、図１および図５に示すように、負極１４においては、第二導電層６ｂの上に、フィンガー部１２ｂが形成されている。
　絶縁層７は、ＳｉＯx膜、ＳｉＣx膜、ＴｉＯ2膜などの酸化膜やＳｉＮx膜、真性型のａ－Ｓｉ：Ｈ膜などによって、厚み５～５００ｎｍ程度で形成されるのが好適である。特に酸化シリコン膜及び、ａ－Ｓｉ膜は固定電荷の量が比較的少なくできるため、絶縁層７の固定電荷の影響を緩和することができる。また、絶縁層７として酸化シリコン膜が用いられた場合、反射率が向上する。
　真性型薄膜層２は、ｉ型の水素化アモルファスシリコン膜（ａ－Ｓｉ：Ｈ（ｉ）膜）あるいはｉ型の水素化微結晶シリコン薄膜（μｃ－Ｓｉ：Ｈ（ｉ）膜）によって、厚みが０．５～１０ｎｍ程度で形成されるのが好適である。
　第一導電型薄膜層（ｐ型シリコン薄膜層）３は、例えばドーパントとしてＢがドープされたｐ型の水素化アモルファスシリコン膜（ａ－Ｓｉ：Ｈ（ｐ）膜）あるいはｐ型の水素化微結晶シリコン膜（μｃ－Ｓｉ：Ｈ（ｐ）膜）によって、厚みが５～５０ｎｍ程度、ドーパント濃度が１Ｅ１８～１Ｅ２１ａｔｏｍｓ／ｃｍ3程度で形成されるのが好適である。
　第二導電型薄膜層（ｎ型シリコン薄膜層）４は、例えばドーパントとしてＰ（リン）がドープされたｎ型の水素化アモルファスシリコン膜（ａ－Ｓｉ：Ｈ（ｎ）膜）あるいはｎ型の水素化微結晶シリコン膜（μｃ－Ｓｉ：Ｈ（ｎ）膜）によって、厚みが５～５０ｎｍ程度、ドーパント濃度が１Ｅ１８～１Ｅ２１ａｔｏｍｓ／ｃｍ3程度で形成されるのが好適である。
　透光性導電層５は、第一導電型薄膜層３および第二導電型薄膜層４と、導電層６との接着強度を高める役割を有する。さらに、受光面側から入射する入射光のうち半導体基板１を透過する成分、例えば９００ｎｍ以上の長波長光をより高い反射率で反射させて、半導体基板１に再入射させる役割も有する。透光性導電層５として、例えば、ＩＴＯ膜、ＳｎＯ2膜、ＺｎＯ膜などが用いられ、その厚みは５～１００ｎｍ程度であるのが好適である。
　導電層６は、例えば、ＡｌまたはＡｇを主成分として形成される。導電層６を構成する第一、第二の導電層６ａ、６ｂの厚みは、それぞれ０．１～３μｍ程度であるのが好適である。
　本実施形態の太陽電池素子２０Ａにおいては、半導体基板１とヘテロ接合を形成している第一導電型薄膜層３および第二導電型薄膜層４は、半導体基板１の裏面に略平行な方向（図１、図４、図５の場合であれば図面視水平方向）における抵抗が、１Ｅ１３Ω／□～１Ｅ６Ω／□と極めて高い。係る高抵抗を利用して、正極１３と負極１４との電気的分離が図られている。
　　≪素子構造と素子特性との関係≫
　以上のような構造を有する太陽電池素子２０Ａにおいては、半導体基板１と第一導電型薄膜層３とが第一真性型薄膜層２ａを挟むｐ／ｉ／ｐ+接合領域（Ｈｉｇｈ－Ｌｏｗ接合領域）が、それぞれの第一貫通孔１０ａにおいてのみ形成されている。そして、半導体基板１と第二導電型薄膜層４とが第二真性型薄膜層２ｂを挟むｐ／ｉ／ｎ接合領域（ヘテロ接合領域）が、それぞれの第二貫通孔１０ｂにおいてのみ形成されている。しかも、複数の第一貫通孔１０ａおよび第二貫通孔１０ｂがドット状に形成されていることで、それぞれの接合領域もドット状となっている。これにより、太陽電池素子２０Ａは、フィンガー部１１ｂ、１２ｂの全面に接してそれぞれの接合領域が設けられる太陽電池素子に比して、それぞれの接合領域の面積が小さくなっているので、暗電流が低減され、より大きなＶｏｃが得られる。
　また、太陽電池素子２０Ａにおいては、第一貫通孔１０ａにおいて形成されたＨｉｇｈ－Ｌｏｗ接合領域と、第二貫通孔１０ｂにおいて形成されたヘテロ接合領域との間に、絶縁層７が介在しているので、両領域が離間した構成が実現されている。これにより、太陽電池素子２０Ａにおいては、リーク電流が低減されている。
　図７（ａ）は、本実施の形態に係る太陽電池素子２０Ａにおける、半導体基板１と、第一導電型薄膜層３と、第二導電型薄膜層４と、絶縁層７との配置関係を模式的に示す図である。図７（ｂ）は、仮に、絶縁層７が存在せず、第一導電型薄膜層３と第二導電型薄膜層４とが隣接するとした場合の、各部の配置関係を模式的に示す図である。図８（ａ）、図８（ｂ）はそれぞれ、図７（ａ）および図７（ｂ）に示した箇所についてのバンド構造を示す図である。ただし、説明の簡単のため、図７および図８においては、真性型薄膜層２の図示は省略している。
　図７（ｂ）に示すように、第一導電型薄膜層３と第二導電型薄膜層４とが隣接する場合、半導体基板１と第一導電型薄膜層３との接合領域において半導体基板１の側に広がる第一空間電荷領域８ａと、半導体基板１と第二導電型薄膜層４との接合領域において半導体基板１の側に広がる第二空間電荷領域８ｂとが重なる。そのため、図８（ｂ）に示すように、第一導電型薄膜層３側のバンドとｎ型シリコン薄膜層４側のバンドとの間において、トンネル効果により、矢印で示されるようなリーク電流が流れる。しかしながら、本実施形態に係る太陽電池素子２０Ａの場合には、図７（ａ）に示すように絶縁層７が第一導電型薄膜層３と第二導電型薄膜層４との間に介在することによって、第一空間電荷領域８ａと、第二空間電荷領域８ｂとが重ならないので、トンネル効果に起因したリーク電流は低減されている。
　また、本実施の形態に係る太陽電池素子２０Ａにおいては、貫通孔１０が設けられた箇所を除いて、絶縁層７の上に第一導電型薄膜層３が設けられている。係る構造は、少数キャリアの再結合を抑制する効果がある。
　一般に、ｐ型の導電型を呈する半導体基板の表面に絶縁層が形成されると、絶縁層がもつ正の固定電荷の影響によって、半導体基板と絶縁層との界面近傍に、半導体の極性を反転させた反転層、または空乏層が形成される可能性がある。このとき、図９（ａ）に示すように、半導体基板と絶縁層との界面において少数キャリアが増大する方向にバンドベンティングが生じ、これに伴って、少数キャリアの再結合が増大する問題が生じる。なお、本実施の形態において、「バンドベンティング」とは、接合された領域間の電荷のやりとりによってバンドが曲がる現象のことをいう。
　しかしながら、本実施形態に係る太陽電池素子２０Ａにおいては、絶縁層７の上に第一導電型薄膜層３が設けられることによって、少数キャリアが増大する方向へのバンドベンティングが低減され、図９（ｂ）に示すようなバンド構造が実現される。これにより、絶縁層７上に半導体基板１と逆の導電型を有する第二導電型薄膜層４を設けた場合と比べて、絶縁層７の固定電荷の影響が低減され、少数キャリアの再結合が生じにくくなっている。その結果、太陽電池素子２０Ａにおいては、暗電流が低減され、より大きなＶｏｃが得られる。半導体基板がｎ型の導電型を呈する場合には、絶縁層にｎ型の導電型を呈するシリコン薄膜層を隣接形成すれば、同様の効果を得ることができる。
　また、太陽電池素子２０Ａにおいては、半導体基板１の裏面側に絶縁層７が設けられることで、該裏面側においても、パッシベーション効果が得られる。さらに、絶縁層７の上に、水素化アモルファスシリコン膜である真性型薄膜層２、第一導電型薄膜層３、および第二導電型薄膜層４が形成されることによって、水素が拡散し、半導体基板１と絶縁層７との界面のダングリングボンドを水素パッシベーションする効果も得られる。これらの効果も、出力特性の優れた高効率な太陽電池素子の実現に寄与する。
　以上、説明したように、本実施の形態に係る太陽電池素子においては、第一貫通孔１０ａにおいて半導体基板１と第一導電型薄膜層３との間に形成されたｈｉｇｈ－ｌｏｗ接合と、第二貫通孔１０ｂにおいて半導体基板１と第二導電型薄膜層４との間に形成されたヘテロ接合との間に、絶縁層７が介在するので、該絶縁層７が少数キャリアの再結合を抑制するポテンシャル障壁となって、飽和暗電流密度が低減される。加えて、第一貫通孔１０ａおよび第二貫通孔１０ｂの形成箇所のみに部分的に接合部が形成されたローカルへテロ構造を有することにより、暗電流の発生面積自体が低減されている。これらにより、本実施の形態に係る太陽電池素子においては、高い開放電圧を得ることができ、出力特性に優れた、高い発電効率を有する太陽電池素子が実現されている。
　　≪太陽電池素子の製造方法≫
　以下、太陽電池素子２０Ａの製造方法について、図１０に基づき工程ごとに詳細に説明する。本実施の形態においては、半導体基板１として、ｐ型の導電型を有する結晶シリコン基板を用いる場合を例として説明する。
　　＜半導体基板の準備工程＞
　まずｐ型の導電型を有する半導体基板１を準備する（図１０（ａ））。
　インゴットを切り出して半導体基板１とする場合、切り出した半導体基板１の表面側及び裏面側の表層部をエッチングし、純水などで洗浄することで、有機成分や金属成分を除去しておく。加えて、希フッ酸処理と純水リンス処理によって、次述する工程でシリコン薄膜層が形成される側の面を水素で終端させておくことが好ましい。係る場合、半導体基板１とシリコン薄膜層との間に、品質の優れたヘテロ接合界面をより容易に形成することができる。
　　＜絶縁層の形成＞
　次に、半導体基板１の一主面側に、絶縁層７を形成する（図１０（ｂ））。
　絶縁層７は、スパッタ法、蒸着法、ＣＶＤ法などを用いて、膜を１０～１０００ｎｍ程度の厚みとして形成する。なお、絶縁層７として酸化シリコン膜を用いる場合、室温（２５℃）～４００℃程度の低温で絶縁層７を形成することができるＣＶＤ法を行うことで、半導体基板１の結晶品質の劣化を低減することができる。
　　＜第一貫通孔の形成工程＞
　次に、絶縁層７に第一貫通孔１０ａを形成する。第一貫通孔１０ａは、半導体基板１と後に形成する第一導電型薄膜層３との接合領域を形成する位置（第一領域）に設けられる（図１０（ｃ））。
　第一貫通孔１０ａの加工形成法としては、サンドブラスト法やメカニカルスクライブ法、さらにはレーザー法などを用いることができる。特に、レーザー法を用いれば第一貫通孔１０ａを精度よく高速に加工形成でき、また半導体基板１へのダメージも低く抑えることができる。
　レーザー加工装置１００を用いる場合、まず、テーブル１０５の上に、あらかじめ裏面側をレーザー光ＬＢの照射側に向けた状態で、絶縁層７が形成された半導体基板１を載置する。この状態で、レーザー発生部（光源）１０１においてレーザー光ＬＢを発生させ、図示しない複数のミラーとレンズを含む第一光学系１０２に入射させる。レーザー光ＬＢは、第一光学系１０２にて所望の形状に調節される。第一光学系１０２を通過したレーザー光ＬＢは、反射鏡１０３にて反射された後、第二光学系１０４に入射する。第二光学系１０４にてその焦点を調節されたレーザー光ＬＢは、テーブル１０５の上に載置された半導体基板１における第一貫通孔１０ａの形成予定位置に照射される。レーザー光源としては、ＹＡＧレーザーを用いることができる。例えば、波長０．５３２μｍ（第２次高調波）または０．３５５μｍ（第３次高調波）、周波数が１ｋＨｚ～５００ｋＨｚ、パルス幅が１ｎｓｅｃ以下、より好ましくは１０ｐｓｅｃ～１００ｐｓｅｃのレーザー光を、出力５０Ｗ以下、より好ましくは１Ｗ～１０Ｗ、照射径１０μｍ～１００μｍという条件で照射することによって、第一貫通孔１０ａを形成することができる。また、パルス周波数とスキャン速度との組み合わせを適宜に調整することにより、第一貫通孔１０ａとなるレーザー加工点を１００μｍ～１ｍｍの間隔でドット（ポイント状）に形成することが可能である。あるいは、レーザー加工点を線状に形成することも可能である。また、レーザー装置の出力等を調整することにより、図１０（ｃ）に示すように半導体基板１も含めて絶縁層７を除去し、半導体基板１の裏面側に、第一貫通孔１０ａと連通する１μｍ以下の深さの凹部を形成することも可能であるし、これに代わり、絶縁層７のみを除去することも可能である。
　このように、ｎ（ｎは自然数）が２以上の第ｎ次高調波である短波長、および１ｎｓｅｃ以下の短パルス幅という条件をみたすレーザー光を用いることにより、半導体基板１に対し良好に第一貫通孔１０ａを形成することができる。
　第一貫通孔１０ａを形成した後は、ガスプラズマで微量にエッチングすることにより、絶縁層７の第一貫通孔１０ａ近傍における表面平坦性を確保しておくのが好ましい。
　　＜第一導電型薄膜層の形成工程＞
　次に、第一貫通孔１０ａおよび絶縁層７の上に、第一導電型薄膜層３としてｐ型シリコン薄膜層を形成する。具体的には、ａ－Ｓｉ：Ｈ（ｐ）膜あるいはμｃ－Ｓｉ：Ｈ（ｐ）膜を形成する。これによって基板／薄膜層間にヘテロ接合が形成される。
　好ましくは、第一貫通孔１０ａの内面、露出面および絶縁層７の上に、真性型（ｉ型）を有する半導体層である第一真性型薄膜層２ａとして、例えば、ａ－Ｓｉ：Ｈ（ｉ）膜あるいはμｃ－Ｓｉ：Ｈ（ｉ）膜を形成した上で、第一導電型薄膜層３を形成する（図１０（ｄ））。なお、以下においては、第一真性型薄膜層２ａおよび第一導電型薄膜層３として形成されたシリコン薄膜層を、第一シリコン薄膜層とも称する。
　第一シリコン薄膜層を形成する前には、水素ラジカル処理により、第一貫通孔１０ａ内において露出している基板面を、数ｎｍ～数１０ｎｍ程度エッチングすることが好ましい。これによって第一貫通孔１０ａを形成した時に該基板面にダメージが生じていてもその箇所を除去することができる。水素ラジカル処理としては、真空チャンバ内に水素ガスを導入してプラズマ処理をすればよい。特に、リモートプラズマ装置を用いることにより、半導体基板１をプラズマ雰囲気に曝すことなく処理することができる。さらには、Ｃａｔ－ＣＶＤ法で用いられる熱触媒体で水素ガスを活性化すると、プラズマを使わずに効果的に水素ラジカルを形成できるので好ましい。
　第一シリコン薄膜層の形成方法としては、ＣＶＤ法、特に、プラズマＣＶＤ（ＰＥＣＶＤ）法やＣａｔ－ＣＶＤ法などを好適に用いることができる。特に、Ｃａｔ－ＰＥＣＶＤ法を用いれば、極めて品質の高い第一シリコン薄膜層を形成することが可能であるので、半導体基板１とシリコン薄膜層との間に形成されるヘテロ接合の品質が向上する。これにより、太陽電池素子２０Ａの高特性・高歩留まりをより実現し易くなる。ここで、Ｃａｔ－ＰＥＣＶＤ法とは、プラズマＣＶＤ装置において、プラズマの発生領域よりも上流側のガス経路にタングステンまたはタンタルからなる熱触媒体を配設したり、ガス経路ごとに異なる熱触媒体を配設したり、あるいはあるガス経路のみに熱触媒体を配設して、シャワー電極の下流側でガスを混合する方法である。
　これらＣＶＤ法を用いる場合、第一真性型薄膜層２ａについてはシランと水素とを原料ガスとして用い、第一導電型薄膜層３については、シランと水素とに加えて、ドーパントとしてＢを添加するためにジボランを原料ガスとして用いればよい。
　また、成膜条件としては、基板温度を１００℃～３００℃（例えば２００℃程度）、ガス圧力を１０Ｐａ～５００Ｐａ、熱触媒体としてタングステン等を使用する場合、熱触媒体の温度を１５００℃～２０００℃、電力密度を０．０１Ｗ／ｃｍ2～１Ｗ／ｃｍ2とし、これらを調整することによって、所望の成膜条件とする。これにより、極めて品質の高いシリコン薄膜層を２００℃程度という比較的低温かつ短時間で形成することができる。
　　＜第一導電層の形成工程＞
　次に、正極１３において、第一導電層６ａ（第一導電部の第一の部分）を形成する。この場合、第一導電型薄膜層３の上に第一透光性導電層５ａを形成した上で第一導電層６ａを形成すると、光学的反射率が向上するので好ましい（図１０（e））。
　第一透光性導電層５ａは、スパッタ法、蒸着法、イオンプレーティング法、ゾルゲル法、あるいは液状にした原料を噴霧加熱する方法やインクジェット法などを用いて形成することができる。例えば、第一透光性導電層５ａとしてのＩＴＯ膜、またはＺｎＯ膜をスパッタ法により形成する場合であれば、第一透光性導電層５ａの形成領域以外の第一導電型薄膜層３を覆うメタルマスクを設け、ＳｎＯ2を０．５ｗｔ％～４ｗｔ％ドープしたＩＴＯターゲット、またはＡｌを０．５ｗｔ％～４ｗｔ％ドープしたＺｎＯターゲットを用いて、ＡｒガスまたはＡｒガスとＯ2ガスの混合ガスを流し、基板温度が２５℃～２５０℃、ガス圧力が０．１～１．５Ｐａ、電力が０．０１ｋＷ～２ｋＷという条件でスパッタ処理を行うのが好適な一例である。
　第一導電層６ａは、スパッタ法、蒸着法、イオンプレーティング法、インクジェット法等を用いて形成することができる。特に、加熱温度を低く抑えることができ、また、加熱時間を短くでき、接着力が高いという観点から、スパッタ法を用いることが好ましい。例えば、第一導電層６ａとしてのＡｇ膜、またはＡｌ膜をスパッタ法により形成する場合、第一導電層６ａの形成領域以外の第一導電型薄膜層３を覆うメタルマスクを設け、それぞれＡｇまたはＡｌのターゲットを用いて、ＡｒガスまたはＡｒガスとＯ2ガスの混合ガスを流し、基板温度が２５℃～２５０℃、ガス圧力が０．１～１．５Ｐａ、電力が０．０１ｋＷ～２ｋＷという条件でスパッタ処理を行うのが好適な一例である。または、印刷法などの塗布法によってＡｇやＡｌ等の金属粉末と有機成分とを混成した金属ペーストからなる電極パターンを形成し、その後焼成することによって第一導電層６ａを形成してもよい。このときシリコン薄膜層にダメージを与えないために、２００℃近傍で硬化する樹脂系のバインダを使用する。このような樹脂系のバインダとしては、エポキシ樹脂，フェノール樹脂，ウレタン樹脂，ポリエステル樹脂の中の一つまたは複数のものを使用できる。焼成は約１時間程度行えばよい。
　　＜第二貫通孔の形成工程＞
　次に、第一シリコン薄膜層と絶縁層７を貫通する貫通穴を設けることによって第二貫通孔１０ｂを形成する。第二貫通孔１０ｂは、半導体基板１と後に形成する第二導電型薄膜層４との接合領域を形成する位置（第二領域）に設けられる（図１０（ｆ））。
　第二貫通孔１０ｂの加工形成法としては、第一貫通孔１０ａと同様の手法を用いることができる。従って、レーザー法を用いた場合には、第二貫通孔１０ｂを精度よく高速に加工でき、また半導体基板へのダメージも低く抑えることができる。また、第一貫通孔１０ａ形成する場合と同様に、レーザー装置の出力等を調整することにより、図１０（ｆ）に示すように半導体基板１も含めて絶縁層７を除去し、半導体基板１の裏面側に、第二貫通孔１０ｂと連通する１μｍ以下の深さの凹部を形成することも可能であるし、これに代わり、絶縁層７のみを除去することも可能である。また、ｎ（ｎは自然数）が２以上の第ｎ次高調波である短波長、および１ｎｓｅｃ以下の短パルス幅という条件をみたすレーザー光を用いることにより、半導体基板１に対し良好に第二貫通孔１０ｂを形成することができる。
　第二貫通孔１０ｂを形成した後は、ガスプラズマで微量にエッチングすることにより、第一シリコン薄膜層の第二貫通孔１０ｂ近傍における表面平坦性を確保するのが好ましい。
　　＜第二導電型薄膜層の形成工程＞
　次に、第一貫通孔１０ａより露出する半導体基板上、第一導電層６ａおよび第一導電型薄膜層３の上に、第二導電型薄膜層４としてｎ型シリコン薄膜層を形成する。具体的には、ａ－Ｓｉ：Ｈ（ｎ）膜あるいはμｃ－Ｓｉ：Ｈ（ｎ）膜を形成する。
　好ましくは、第二貫通孔１０ｂより露出する半導体基板上、第一導電層６ａおよび第一導電型薄膜層３の上に、真性型（ｉ型）を有する半導体層である第二真性型薄膜層２ｂとして、例えば、ａ－Ｓｉ：Ｈ（ｉ）膜あるいはμｃ－Ｓｉ：Ｈ（ｉ）膜を形成した上で、第二導電型薄膜層４を形成するのが好ましい（図１０（ｇ））。なお、以下においては、第二真性型薄膜層２ｂと第二導電型薄膜層４として形成されたシリコン薄膜層を、第二シリコン薄膜層とも称する。
　第二シリコン薄膜層を形成する前には、第一シリコン薄膜層を形成する前と同様に、水素ラジカル処理によって、第二貫通孔１０ｂ内の基板を数ｎｍ～数１０ｎｍ程度エッチング除去することが好ましい。
　第二シリコン薄膜層は、第一導電型薄膜層３と同様の形成手法を、同様の条件で適用することにより、形成することができる。
　　＜第二導電層の形成工程＞
　次に、負極１４において、第二導電層６ｂ（第二導電部の第一の部分）を形成する。この場合、第二導電型薄膜層４の上に第二透光性導電層５ｂを形成した上で第二導電層６ｂを形成するのがより好ましい（図１０（ｈ））。
　第二透光性導電層５ｂおよび第二導電層６ｂはそれぞれ、第一透光性導電層５ａおよび第一導電層６ａと同様の手法および同様の条件によって形成することができる。なお、スパッタ法や蒸着法を用いる際には、第二透光性導電層５ｂおよび第二導電層６ｂの形成領域以外の領域を覆うメタルマスクを設けるのが好適である。
　　＜第二導電型薄膜層の除去工程＞
　次に、正極１３において第一導電層６ａの上に形成された第二シリコン薄膜層を除去し、第一導電層６ａを露出させる（図１０（ｉ））。第二シリコン薄膜層の除去は、サンドブラスト法やメカニカルスクライブ法、さらにはレーザー法などを用いて行うことができる。特に、レーザー法を用いれば、非常に厚みの薄い第二シリコン薄膜層を精度よく高速に除去することができ、またヘテロ接合部へのダメージも低く抑えることができるため好ましい。レーザー法の場合は、ＹＡＧレーザー装置を用いることができる。例えば、波長０．５３２μｍ、周波数が１ｋＨｚ～１００ｋＨｚ、パルス幅が１０ｎｓｅｃ～５０ｎｓｅｃのレーザー光を、出力１０Ｗ～５０Ｗ、照射径１０μｍ～１００μｍという条件で照射することによって、第二シリコン薄膜層を除去することができる。なお、図１０（ｉ）においてはフィンガー部１１ｂに対応した位置において第二導電型薄膜層の除去を行う様子を図示しているが、フィンガー部１１ｂに対応した位置においては除去を行わずに、バスバー部１１ａに対応した位置においてのみ第二導電型薄膜層の除去を行っても構わない。
　　＜テクスチャ構造の形成工程＞
　次に、図１０（ｊ）に示すように、半導体基板１の表面（受光面）側に、エッチング法によりテクスチャ構造１ａを形成することが好ましい。
　テクスチャ構造１ａの形成方法としては、アルカリ水溶液によるウェットエッチング法や、エッチングガスを用いるドライエッチング法を用いることができる。なお、ウェットエッチング法の場合は、上記薄膜層を形成する前に行う方が好ましい。
　ドライエッチング法を用いる場合は、処理面側（受光面側）にだけ微細なテクスチャ構造１ａを形成することができる。本実施の形態に係る太陽電池素子２０ＡのようなＢＣ型太陽電池素子の場合、ドライエッチング法を用いることによって半導体基板１の受光面側にのみテクスチャ構造を形成すれば、ｎ／ｐあるいはｐ／ｐ+接合の形成箇所にテクスチャ構造が形成されることはないので、これらの接合部に起因するダイオード電流の電流密度（≒暗電流密度）や、導電層界面起源のダイオード電流の電流密度が小さい、より特性の優れた太陽電池素子を得ることができる。また、ウェットエッチング法を用いる場合、裏面側にマスクを形成した後、エッチングを行っても良い。
　ここで、ドライエッチング法には様々な手法があるが、特に、ＲＩＥ法（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法）を用いると、広い波長域に渡って極めて低い光反射率に抑えられる微細なテクスチャ構造１ａを広い面積に渡って短時間で形成することができる。
　なお、テクスチャ構造１ａの形成をこの段階で行うことは必須ではなく、例えば、第一シリコン薄膜層の形成前に行ってもよいし、第二導電層６ｂを形成した後に行っても構わない。なお、ウェットエッチング法を用いる場合は、先に述べた基板表層のダメージ層を除去するプロセスに連続してテクスチャ構造１ａを形成することができる。
　　＜パッシベーション層および反射防止層の形成工程＞
　次に、図１０（ｋ）に示すように、半導体基板１の受光面側にパッシベーション層８および反射防止層９を形成する。
　パッシベーション層８は、絶縁層７と同様の方法で形成することができる。なお、必要に応じて、パッシベーション層８が形成される基板面をクリーニングガスで処理してもよい。例えば、ＣＦ4、ＳＦ6等のガスプラズマで基板上の該形成面を微量エッチング処理すると、表面を好適に清浄化することができる。
　反射防止層９は、ＰＥＣＶＤ法、蒸着法、スパッタ法などを用いて形成することができる。反射防止層９を形成する場合、成膜温度は、４００℃以下、より好ましくは３００℃以下とする。なお、パッシベーション層８が反射防止層９を兼用してもよい。この場合はパッシベーション層８の膜厚ｄと反射率ｎを次の式に従って調整する。
ｄ＝（１／４）*（λ／ｎ）
　　＜出力取出電極の形成工程＞
　次に、図１０（ｌ）に示すように、出力取出電極としての第一電極１１（第一導電部の第二の部分）と第二電極１２（第二導電部の第二の部分）を形成する。
　これらの出力取出電極は、印刷法などの塗布法によって金属粉末と有機成分とを混成した金属ペーストからなる電極パターンを形成し、その後焼成することによって形成する。金属ペーストには、シリコン薄膜層にダメージを与えないために、２００℃近傍で硬化する樹脂系のバインダを使用する。このような樹脂系のバインダとしては、エポキシ樹脂，フェノール樹脂，ウレタン樹脂，ポリエステル樹脂の中の一つまたは複数のものを使用できる。焼成は約１時間程度行えばよい。
　　＜半田の形成工程＞
　必要であれば、さらに、半田ディップ処理によって、第一電極１１及び第二電極１２上に半田領域を形成してもよい。
　以上のような手順によって、太陽電池素子２０Ａが作製される。係る製造方法によれば、第一および第二シリコン薄膜層の形成にＣａｔ－ＰＥＣＶＤ法などの薄膜形成法を用いることで、２００℃程度の極めて低い温度で、半導体基板１と第一導電型薄膜層３との間に極めて品質の高いＨｉｇｈ－ｌｏｗヘテロ接合が形成されるとともに、半導体基板１と第二導電型薄膜層４との間に極めて品質の高いヘテロ接合が形成される。５００℃以上の高温プロセスを用いることなくＢＣ型の太陽電池素子を形成することができるので、製造工程の省エネルギー化を図ることができる。
　また、本実施の形態に係る製造方法の場合、第一貫通孔１０ａの形成に続いて第一シリコン薄膜層を形成した後、第二貫通孔１０ｂの形成を行いさえすれば逆導電型の第二シリコン薄膜層が形成できるので、第二シリコン薄膜層の形成に際して、マスクの形成や第一シリコン薄膜層のウェットエッチングによる除去といった煩雑な処理が不要となっている。加えて、第一導電層６ａを露出させる際においても、マスクの形成やウェットエッチングは必須ではない。すなわち、ＢＣ型であって、しかも貫通孔の形成箇所のみに部分的に接合部が形成されたローカルへテロ構造を有することにより高い変換効率を実現する太陽電池素子を、極めて簡略的な素子作製プロセスによって作成することができる。
　しかも、本実施の形態に係る製造方法はウェットエッチングを必須としないので、製造プロセスにおける薬液使用量が大幅に削減され、環境負荷および製造コストが低減される。
　　≪太陽電池モジュール≫
　太陽電池モジュールは、複数の太陽電池素子を直列および並列に接続することで構成される。
　図１２（ａ）に示すように、太陽電池モジュール３０は、例えば、ガラスなどの透光性部材２２と、透光性のエチレンビニルアセテート共重合体（ＥＶＡ）などからなる表側充填材２４と、配線２１によって隣接する太陽電池素子の第一電極１１と第二電極１２とを交互に接続して成る複数の太陽電池素子２０Ａと、ＥＶＡなどからなる裏側充填材２５と、ポリエチレンテレフタレート（ＰＥＴ）や金属箔をポリフッ化ビニル樹脂（ＰＶＦ）で挟みこんだ裏面保護材２３と、を主として備える。なお、表側充填材２４および裏側充填材２５は受酸剤を含んでいることが好ましく、使用する受酸剤としては、酸化マグネシウム（ＭｇＯ）や酸化鉛（Ｐｂ3Ｏ4）などの金属酸化物、水酸化マグネシウム（Ｍｇ（ＯＨ）2）や酸化カルシウム（Ｃａ（ＯＨ）2）などの金属水酸化物、炭酸カルシウム（ＣａＣＯ3）などの金属炭酸化物やこれらの混合物が使用可能である。隣接する太陽電池素子２０Ａ同士は、例えば、厚さ０．１～０．２ｍｍ程度、幅２ｍｍ程度の銅箔の全面を半田材料によって被覆された配線２１が用いられる。
　また、直列接続された複数の太陽電池素子２０Ａのうち、最初の太陽電池素子２０Ａと最後の太陽電池素子２０Ａの電極の一端は、出力取出部である端子ボックス２７に、出力取出配線２６によって接続される。また、図１２（ｂ）に示すように、本実施形態の太陽電池モジュール３０は、アルミニウムなどの枠２８を備える。
　本実施形態の太陽電池モジュール３０は、太陽電池素子２０Ａを用いて構成されることで、従来よりも低コストかつ高効率な光電変換素子及び光電変換モジュールとなる。
　　＜第一の実施の形態の変形例＞
　太陽電池素子２０Ａの作製手順は図１０に示したものに限定されない。
　図１０に示した手順では、第二透光性導電層５ｂおよび第二導電層６ｂの形成（図１０（ｈ））を行った後に、第一透光性導電層５ａおよび第一導電層６ａの形成位置における第二シリコン薄膜層（第二真性型薄膜層２ｂおよび第二導電型薄膜層４）の除去（図１０（ｉ））を行っているが、これに代わり、図１３（ａ）に示すように、第二シリコン薄膜層の除去を、第二透光性導電層５ｂおよび第二導電層６ｂを形成する前に行ってもよい。その際には、図１３（ｂ）に示すように、第二導電層６ｂの形成と同時に、第一導電層６ａの上に第一電極１１を形成してもよい。
　あるいは、図１４（ａ）に示すように、第一透光性導電層５ａおよび第一導電層６ａの形成位置における第二シリコン薄膜層（第二真性型薄膜層２ｂおよび第二導電型薄膜層４）の除去（図１０（ｉ））を行うことなく第二透光性導電層５ｂおよび第二導電層６ｂを形成することで、負極１４のみならず正極１３に設けられてなる第二導電型薄膜層４の上にも第二透光性導電層５ｂおよび第二導電層６ｂをいったん形成した後、図１４（ｂ）に示すように、正極１３に形成された第二導電層６ｂを第一導電層６ａと導通させることによって、第一導電層６ａに第一電極１１を接続してもよい。具体的には、正極１３の第二導電層６ｂを加熱溶融させることによって、第二シリコン薄膜層および第二透光性導電層５ｂを貫通させて、第一導電層６ａと第二導電層６ａとを電気的に短絡させる。
　加熱溶融は、レーザー照射により行うのが好適である。ＹＡＧレーザー装置を用いる場合であれば、例えば、波長１．０６４μｍ、パルス幅が１２５ｎｓｅｃのパルスレーザー光を、１パルス当り０．０００１～０．０１Ｊ程度のパワー密度で、照射径４０μｍとして照射することにより、第一導電層６ａと第二導電層６ｂとを電気的に短絡できる。
　レーザー光ＬＢを照射して第二導電層６ｂを形成する金属を溶融させると、図１５（ａ）に示すように、それぞれ極薄に形成された第二透光性導電層５ｂ、第二導電型薄膜層４および第二真性型薄膜層２ｂは、順次かつ容易に溶融金属６ｍに侵食される。さらに、溶融金属６ｍは、図１５（ｂ）に示すように、第一導電層６ａの一部領域も溶融する。
　その後、レーザー照射を終了すると、溶融金属６ｍは冷却固化する。その結果、図１５（ｃ）に示すように、第一導電層６ａと第二導電層６ｂがコンタクトし、第一導電層６ａに第一電極１１が接続される。
　なお、第二導電層６ｂの厚みは上述したように０．１～３μm程度であって、通常は、第二透光性導電層５、第二真性型薄膜層２ｂ、および第二導電型薄膜層４の厚みの総和に比べて十分大きいので、溶融金属６ｍの冷却固化後の第二導電層６ｂ自体の厚みは加熱溶融前とほとんど同じであると考えてよい。
　あるいはさらに、図１０に示した手順においては、半導体基板の裏面側への薄膜層および導電層の形成後に行っていた、半導体基板１の受光面側へのテクスチャ構造の形成と、パッシベーション膜および反射防止膜の形成とをこれらに先立って行い、その後に、裏面側への薄膜層および導電層の形成を行っても構わない。
　なお、図４および図５に示す構成においては、第一導電層６ａおよび第二導電層６ｂが、正極１３あるいは負極１４において第一貫通孔１０ａ同士、あるいは第二貫通孔１０ｂ同士の間をつなぐライン状に形成されているが、これに代わり、第一導電層６ａおよび第二導電層６ｂを個々の貫通孔１０にのみ設け、各貫通孔１０に設けられた第一導電層６ａ同士および第二導電層６ｂ同士をつなぐように、金属ペーストを塗布・焼成する等によって別途導電層を設けてもよい。係る場合、第一電極１１および第二電極１２を設けずに、第一導電層６ａおよび第二導電層６ｂを外部電極として用いてもよい。
　あるいは、必要に応じて、第一電極１１及び第二電極１２の上に、図示しない半田領域が形成されてもよい。
　　＜第二の実施の形態＞
　　≪太陽電池素子の構造≫
　本発明の第二の実施形態に係る太陽電池素子２０Ｂについて図１６を用いて説明する。なお、太陽電池素子２０Ｂの構成要素のうち、第一の実施の形態に係る太陽電池素子２０Ａの構成要素と同様の作用効果を奏するものについては、同一の符号を付してその説明を省略する。
　太陽電池素子２０Ｂは、裏面側に正電極および負電極を有するＢＣ型太陽電池素子である。なお、本実施の形態においては、説明の簡単のため、テクスチャ構造１ａ、パッシベーション層８および反射防止層９については図示を省略しているが、太陽電池素子２０Ｂにおいても、受光面側にこれらを備えてもよい。
　係る太陽電池素子２０Ｂにおいては、半導体基板１の裏面側に、真性型薄膜層２と、第一導電型薄膜層３と、透光性導電層５（第一透光性導電層５ａおよび第二透光性導電層５ｂ）と、導電層６（第一導電層６ａおよび第二導電層６ｂ）と、絶縁層７と、導電性拡散層１５とが主に備わっている。
　また、太陽電池素子２０Ｂにおいても、絶縁層７に複数の貫通孔１０が設けられている。貫通孔１０の形状、配置などは、第一の実施の形態と同様である。なお、図１６に示す太陽電池素子２０Ｂにおける半導体基板１の裏面の凹部は必須ではない。また、本実施の形態においても、貫通孔１０のうち、フィンガー部１１ｂに沿って設けられたものを第一貫通孔１０ａとし、フィンガー部１２ｂに沿って設けられたものを第二貫通孔１０ｂとする。
　図１６に示すように、太陽電池素子２０Ｂにおいては、第一貫通孔１０ａより露出する半導体基板１上と絶縁層７（ただし第二貫通孔１０ｂの近傍を除く）の上に、真性型薄膜層２と、第一導電型薄膜層３とが積層されている。正極１３においてはさらに、第一導電型薄膜層３の上に、第一透光性導電層５ａと、第一導電層６ａとが積層されてなる。ただし、真性型薄膜層２および第一透光性導電層５ａは必須ではなく、第一導電型薄膜層３が第一貫通孔１０ａと絶縁層７の上に直接に形成されてもよいし、正極１３において第一導電型薄膜層３の上に第一導電層６ａが直接に形成されてもよい。
　一方、第二貫通孔１０ｂの内面と第二貫通孔１０ｂの周囲に形成された絶縁層７の上には、第二透光性導電層５ｂと、第二導電層６ｂとが積層されている。ただし、第二透光性導電層５ｂは必須ではなく、第二導電層６ｂが直接に形成されてもよい。
　第二貫通孔１０ｂにおいては、さらに、半導体基板１の表面近傍（第二透光性導電層５ｂとの接合界面近傍）に、ｎ型の導電型を呈する導電性拡散層１５が形成されている。
　導電性拡散層１５は、半導体基板１が呈する導電型とは逆の導電型を呈する半導体領域である。導電性拡散層１５は、所定のドーパントを拡散させることによって、半導体基板１がｐ型であればｎ型を有し、半導体基板１がｎ型であればｐ型を有するように形成されている。
　係る構成を有する太陽電池素子２０Ｂにおいては、半導体基板１とヘテロ接合を形成している第一導電型薄膜層３の半導体基板１の裏面に略平行な方向における抵抗が、極めて高いものとなっており、正極１３と負極１４との電気的分離が図られている。
　また、太陽電池素子２０Ｂにおいては、半導体基板１と第一導電型薄膜層３とが第一真性型薄膜層２ａを挟むｐ／ｉ／ｐ+接合領域（Ｈｉｇｈ－Ｌｏｗ接合領域）が、それぞれの第一貫通孔１０ａにおいてのみ形成されている。そして、ｐ型を呈する半導体基板１のバルク領域とｎ型の導電型を呈する導電性拡散層１５とのＰＮ接合領域が、それぞれの第二貫通孔１０ｂにおいてのみ形成されている。しかも、第一の実施の形態と同様に、複数の第一貫通孔１０ａおよび第二貫通孔１０ｂがドット状に形成されることで、それぞれの接合領域もドット状となっている。これにより、太陽電池素子２０Ｂは、暗電流が低減され、より大きなＶｏｃが得られる。
　さらには、太陽電池素子２０Ｂにおいても、第一の実施の形態に係る太陽電池素子２０Ａと同様に、第一貫通孔１０ａにおいて形成されたＨｉｇｈ－Ｌｏｗ接合領域と、第二貫通孔１０ｂにおいて形成されたＰＮ接合領域との間に、絶縁層７を介在させることで、両領域が離間した状態が実現されており、これによりリーク電流の低減が図られている。さらには、貫通孔１０が設けられた箇所を除いて、絶縁層７の上に第一導電型薄膜層３が設けられているので、少数キャリアの再結合を抑制する効果が得られる。
　　≪太陽電池素子の製造方法≫
　以下、太陽電池素子２０Ｂの製造方法について、図１７に基づき説明する。ただし、第一の実施の形態に係る太陽電池素子２０Ａの製造方法と内容が共通する工程については、その詳細についての説明を省略する。本実施の形態においては、半導体基板１として、ｐ型の導電型を有する結晶シリコン基板を用いる場合を例として説明する。
　まずｐ型の導電型を有する半導体基板１を準備（図１７（ａ））し、半導体基板１の一主面側に、第一の実施形態と同様に絶縁層７を形成する（図１７（ｂ））。
　次に、本実施の形態においては、絶縁層７に第二貫通孔１０ｂを形成する。第二貫通孔１０ｂは、半導体基板１と後に形成する導電性拡散層１５との接合領域を形成する位置（第二領域）に設けられる（図１７（ｃ））。第二貫通孔１０ｂの形成法としては、サンドブラスト法やメカニカルスクライブ法、さらにはレーザー法などを用いることができる。
　第二貫通孔１０ｂが形成されると、第二貫通孔１０ｂにおいて半導体基板１が露出した箇所に、導電性拡散層１５を形成する（図１７（ｄ））。導電性拡散層１５は、第二貫通孔１０ｂを形成後、形成対象位置以外にマスクを形成した半導体基板１を所定の反応容器内に設置し、半導体基板１を加熱しながら拡散源となるオキシ塩化リン（ＰＯＣｌ3）を流してｎ型のドーパントであるリン（Ｐ）を半導体基板１の表面へと熱拡散させる気相拡散法を用いて形成するのが、好適な一例である。導電性拡散層１５が形成されることにより、第二貫通孔１０ｂにおいてＰＮ接合が形成されたことになる。
　導電性拡散層１５が形成されると、負極１４において、続いて第二貫通孔１０ｂを塞いで第二導電層６ｂを形成する。この場合、第二透光性導電層５ｂを形成した上で第二導電層６ｂを形成するのがより好ましい（図１７（ｅ））。第二透光性導電層５ｂおよび第二導電層６ｂはそれぞれ、第一の実施の形態と同様の手法および同様の条件によって形成することができる。
　第二導電層６ｂが形成されると、続いて、絶縁層７に複数の貫通穴を設けることによって第一貫通孔１０ａを形成する。第一貫通孔１０ａは、半導体基板１と後に形成する第一導電型薄膜層３との接合領域を形成する位置（第一領域）に設けられる（図１７（ｆ））。第一貫通孔１０ａの形成法としては、第一の実施の形態と同様に、サンドブラスト法やメカニカルスクライブ法、さらにはレーザー法などを用いることができる。
　次に、第一貫通孔１０ａの内面、第一貫通孔１０ａより露出する半導体基板１上、絶縁層７、および第二導電層６ｂの上に、第一導電型薄膜層３としてｐ型シリコン薄膜層を形成する。これによって第一貫通孔１０ａにおいてＨｉｇｈ－ｌｏｗヘテロ接合が形成される。好ましくは、真性型（ｉ型）を有する半導体層である真性型薄膜層２を形成した上で、第一導電型薄膜層３を形成する（図１７（ｇ））。なお、以下においては、真性型薄膜層２および第一導電型薄膜層３を、単にシリコン薄膜層とも称する。シリコン薄膜層は、第一の実施の形態における第一シリコン薄膜層と同様の手法により形成する。
　次に、正極１３において、第一導電層６ａを形成する。この場合、第一導電型薄膜層３の上に第一透光性導電層５ａを形成した上で第一導電層６ａを形成すると、光学的反射率が向上するので好ましい（図１７（ｈ））。
　第一導電層６ａが形成されると、次に、負極１４において第二導電層６ｂの上に形成されているシリコン薄膜層を除去し、第二導電層６ｂを露出させる（図１７（ｉ））。係るシリコン薄膜層の除去は、サンドブラスト法やメカニカルスクライブ法、さらにはレーザー法などで行うことができる。なお、ここではフィンガー部１２ｂに対応した位置においてシリコン薄膜層の除去を行っているが、フィンガー部１２ｂに対応した位置においては除去せずに、バスバー部１２ａに対応した位置においてのみシリコン薄膜層の除去を行っても構わない。
　最後に、出力取出電極としての第一電極１１と第二電極１２を、第一の実施の形態と同様の手法で形成する（図１７（ｊ））。
　以上のような手順によって、太陽電池素子２０Ｂが作製される。係る手順においても、シリコン薄膜層の形成にＣａｔ－ＰＥＣＶＤ法などの薄膜形成法を用いることにより、２００℃程度の極めて低い温度で、半導体基板１と第一導電型薄膜層３との間に極めて品質の高いＨｉｇｈ－ｌｏｗヘテロ接合が形成されるので、製造工程の省エネルギー化が実現される。
　また、本実施の形態に係る製造方法の場合、第二貫通孔１０ｂの形成に続いて導電性拡散層１５を形成した後、第一貫通孔１０ａの形成を行いさえすれば、マスクの形成や第一シリコン薄膜層のウェットエッチングによる除去といった煩雑な処理を行うことなくシリコン薄膜層を形成できる。加えて、第二導電層６ｂを露出させるためのシリコン薄膜層の除去に際しても、マスクの形成やウェットエッチングは必須ではない。すなわち、ＢＣ型であって、しかも貫通孔の形成箇所のみに部分的に接合部が形成されたローカルへテロ構造を有することにより高い変換効率を実現する太陽電池素子を、極めて簡略的な素子作製プロセスによって作成することができる。
　本実施の形態に係る製造方法においても、ウェットエッチングを必須としないので、第一の実施の形態に係る製造方法を用いる場合と同様に、製造プロセスにおける薬液使用量が大幅に削減され、環境負荷および製造コストが低減される。
　　＜第三の実施の形態＞
　　≪太陽電池素子の構造≫
　本発明の第三の実施形態に係る太陽電池素子２０Ｃについて図１８を用いて説明する。なお、太陽電池素子２０Ｃの構成要素のうち、第一の実施の形態に係る太陽電池素子２０Ａおよび第二の実施の形態に係る太陽電池素子２０Ｂの構成要素と同様の作用効果を奏するものについては、同一の符号を付してその説明を省略する。
　太陽電池素子２０Ｃは、裏面側に正電極および負電極を有するＢＣ型太陽電池素子である。なお、本実施の形態においては、説明の簡単のため、テクスチャ構造１ａ、パッシベーション層８および反射防止層９については図示を省略しているが、太陽電池素子２０Ｃにおいても、受光面側にこれらを備えてもよい。
　係る太陽電池素子２０Ｃにおいても、第二の実施の形態に係る太陽電池素子２０Ｂと同様に、半導体基板１の裏面側に、真性型薄膜層２と、第一導電型薄膜層３と、透光性導電層５（第一透光性導電層５ａおよび第二透光性導電層５ｂ）と、導電層６（第一導電層６ａおよび第二導電層６ｂ）と、絶縁層７と、導電性拡散層１５とが主に備わっている。
　また、太陽電池素子２０Ｃにおいても、絶縁層７に複数の貫通孔１０が設けられている。貫通孔１０の形状、配置などは、第一および第二の　実施の形態と同様である。なお、図１８に示す太陽電池素子２０Ｃにおける半導体基板１の裏面の凹部は必須ではない。また、本実施の形態において、貫通孔１０のうち、フィンガー部１１ｂに沿って設けられたものを第一貫通孔１０ａとし、フィンガー部１２ｂに沿って設けられたものを第二貫通孔１０ｂとする。
　図１８に示すように、太陽電池素子２０Ｃは、第二貫通孔１０ｂの上にも真性型薄膜層２と、第一導電型薄膜層３とが積層されている点で、第二の実施の形態に係る太陽電池素子２０Ｂと相違する。
　正極１３においてはさらに、第一導電型薄膜層３の上に、第一透光性導電層５ａと、第一導電層６ａとが積層されている。ただし、真性型薄膜層２および第一透光性導電層５ａは必須ではなく、第一導電型薄膜層３が第一貫通孔１０ａと絶縁層７の上に直接形成されてもよいし、正極１３において第一導電型薄膜層３の上に第一導電層６ａが直接に形成されてもよい。
　また、負極１４においては、上述のように形成された第一導電型薄膜層３の上に、第二透光性導電層５ｂと、第二導電層６ｂとが積層されている。ただし、第二透光性導電層５ｂは必須ではなく、第二導電層６ｂが直接形成されてもよい。
　なお、太陽電池素子２０Ｃの場合、負極１４において、ｎ型の導電型を呈する導電性拡散層１５と第二導電層６ｂとの間に、ｐ型の導電型を呈する第一導電性薄膜層３が介在してなるが、第一導電性薄膜層３は５～５０ｎｍ程度の厚みに形成されるので、半導体基板１から第二導電層６ｂへと向かうキャリアは第一導電性薄膜層３をトンネリングして第二電極１２において取り出される。
　係る構成を有する太陽電池素子２０Ｃにおいても、半導体基板１とヘテロ接合を形成している第一導電型薄膜層３の層内方向における抵抗が、極めて高く、正極１３と負極１４との電気的分離が図られている。
　また、太陽電池素子２０Ｃにおいて、半導体基板１と第一導電型薄膜層３とが第一真性型薄膜層２ａを挟むｐ／ｉ／ｐ+接合領域（Ｈｉｇｈ－Ｌｏｗ接合領域）が、それぞれの第一貫通孔１０ａにおいてのみ形成されている。そして、ｐ型を呈する半導体基板１のバルク領域とｎ型の導電型を呈する導電性拡散層１５とのＰＮ接合領域が、それぞれの第二貫通孔１０ｂにおいてのみ形成されている。また、複数の第一貫通孔１０ａおよび第二貫通孔１０ｂがドット状に形成されていることで、それぞれの接合領域もドット状となっている。これにより、太陽電池素子２０Ｃは、暗電流が低減され、より大きなＶｏｃが得られる。
　加えて、太陽電池素子２０Ｃにおいても、太陽電池素子２０Ａおよび太陽電池素子２０Ｃと同様に、第一貫通孔１０ａにおいて形成されたＨｉｇｈ－Ｌｏｗ接合領域と、第二貫通孔１０ｂにおいて形成されたＰＮ接合領域との間に、絶縁層７を介在させることで、両領域が離間した状態が実現されており、これによりリーク電流の低減が図られている。さらには、貫通孔１０が設けられた箇所を除いて、絶縁層７の上に第一導電型薄膜層３が設けられているので、少数キャリアの再結合を抑制する効果が得られる。
　　≪太陽電池素子の製造方法≫
　以下、太陽電池素子２０Ｃの製造方法について、図１９に基づき説明する。ただし、第一の実施の形態に係る太陽電池素子２０Ａおよび第二の実施の形態に係る太陽電池素子２０Ｂの製造方法と内容が共通する工程については、その詳細についての説明を省略する。本実施の形態においては、半導体基板１として、ｐ型の導電型を有する結晶シリコン基板を用いる場合を例として説明する。
　まず、ｐ型の導電型を有する半導体基板１を準備（図１９（ａ））し、絶縁層７を形成（図１９（ｂ））し、第二貫通孔１０ｂを形成（図１９（ｃ））、導電性拡散層１５を形成する（図１９（ｄ））ところまでは、第二の実施の形態と同様に行う。
　導電性拡散層１５の形成後、本実施の形態においては、絶縁層７に複数の貫通穴を設けることによって第一貫通孔１０ａを形成する。第一貫通孔１０ａは、半導体基板１と後に形成する第一導電型薄膜層３との接合領域を形成する位置（第一領域）に設けられる（図１９（ｄ））。
　次に、第一貫通孔１０ａの内面、第一貫通孔１０ａより露出した半導体基板１、絶縁層７、および第二貫通孔１０ｂの上に（つまりは裏面側の全面に）、第一導電型薄膜層３としてｐ型シリコン薄膜層を形成する。これによって第一貫通孔１０ａにおいてＨｉｇｈ－ｌｏｗヘテロ接合が形成される。好ましくは、真性型（ｉ型）の半導体層である真性型薄膜層２を形成した上で、第一導電型薄膜層３を形成する（図１９（ｅ））。なお、本実施の形態においても、真性型薄膜層２および第一導電型薄膜層３を、単にシリコン薄膜層とも称する。シリコン薄膜層は、第二の実施の形態におけるシリコン薄膜層と同様の手法により形成する。
　続いて、正極１３において第一貫通孔１０ａを塞いで第一導電層６ａを形成し、負極１４において第二貫通孔１０ｂを塞いで第二導電層６ｂを形成する。この場合、第一透光性導電層５ａおよび第二透光性導電層５ｂをそれぞれ正極１３および負極１４に形成した上で第一導電層６ａおよび第二導電層６ｂをそれぞれ形成するのがより好ましい（図１９（ｆ））。透光性導電層５（第一透光性導電層５ａおよび第二透光性導電層５ｂ）および導電層６（第一導電層６ａおよび第二導電層６ｂ）はそれぞれ、第一および第二の実施の形態と同様の手法および同様の形成条件によって形成することができる。
　第一導電層６ａおよび第二導電層６ｂが形成されると、最後に、出力取出電極としての第一電極１１と第二電極１２を、第一の実施の形態と同様の手法で形成する（図１９（ｇ））。
　以上のような手順によって、太陽電池素子２０Ｃが作製される。シリコン薄膜層の形成にＣａｔ－ＰＥＣＶＤ法などの薄膜形成法を用いることにより、２００℃程度の極めて低い温度で、半導体基板１と第一導電型薄膜層３との間に極めて品質の高いＨｉｇｈ－ｌｏｗヘテロ接合が形成されるので、製造工程の省エネルギー化が実現される。
　また、本実施の形態に係る製造方法の場合、第二貫通孔１０ｂの形成に続いて導電性拡散層１５を形成した後、第一貫通孔１０ａの形成を行いさえすれば、マスクの形成や第一シリコン薄膜層のウェットエッチングによる除去といった煩雑な処理を行うことなくシリコン薄膜層を形成できる。加えて、第二導電層６ｂを露出させることがないので、シリコン薄膜層の除去工程が不要である。すなわち、ＢＣ型であって、しかも貫通孔の形成箇所のみに部分的に接合部が形成されたローカルへテロ構造を有することにより高い変換効率を実現する太陽電池素子を、簡略的な素子作製プロセスによって作成することができる。
　本実施の形態に係る製造方法においても、ウェットエッチングを必須としないので、第一および第二の実施の形態に係る製造方法を用いる場合と同様に、製造プロセスにおける薬液使用量が大幅に削減され、環境負荷および製造コストが低減される。
　　＜その他の変形例＞
　本発明は上述の実施形態およびその変形例に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。
　たとえば、上述の各実施形態においては、ｐ型の導電型を有する半導体基板を用いた場合について説明しているが、これに代えてｎ型の導電型を有する半導体基板を用いることもできる。この場合、各層の極性を逆にすれば、上述の実施形態と同様の工程で、同様の作用効果を奏する太陽電池素子を得ることができる。
　また、上述の実施形態においては、半導体基板１および薄膜層の構成材料としてシリコンを例に挙げて説明しているが、本発明において半導体基板１および薄膜層の材料はこれに限定されるわけではなく、ＳｉＣ、ＳｉＧｅ、Ｇｅなどの他の半導体材料を用いる場合についても、本発明を適用することができる。

Claims (15)

  1. 　受光面と前記受光面の裏面とを含み、一導電型を有する半導体基板と、
    　前記半導体基板の前記裏面側に形成され、第一貫通孔と第二貫通孔とを含む絶縁層と、
    　前記絶縁層上に形成されるとともに、前記第一貫通孔内の前記半導体基板上において形成された一導電型を有する第一の層と、
    　前記第一の層上に形成されるとともに、前記第二貫通孔内の前記半導体基板上において形成された逆導電型を有する第二の層と、
    を有することを特徴とする太陽電池素子。
  2. 　請求項１に記載の太陽電池素子であって、
    　前記第一貫通孔と前記第二貫通孔とは複数形成されており、
    　前記複数の第一貫通孔のそれぞれに形成され、前記半導体基板と前記第一の層との界面に形成された複数の第一接合領域と、前記複数の第一接合領域同士を接続する第一導電部と、
    　前記複数の第二貫通孔のそれぞれに形成され、前記半導体基板と前記第二の層との界面に形成された複数の第二接合領域同士と、前記複数の第二接合領域同士を接続する第二導電部と、
    を備えることを特徴とする太陽電池素子。
  3. 　受光面と前記受光面の裏面とを含み、一導電型を有する半導体基板と、
    　前記半導体基板の前記裏面側に形成され、第一貫通孔と第二貫通孔とを含む絶縁層と、
    　前記絶縁層上に形成されてなるとともに、前記第一貫通孔内の前記半導体基板上において形成された一導電型を有する第一の層と、
    　前記第二貫通孔において前記半導体基板の前記裏面近傍に形成されてなる、逆導電型を有する拡散層と、
    を有することを特徴とする太陽電池素子。
  4. 　請求項３に記載の太陽電池素子であって、
    　前記第一貫通孔と前記第二貫通孔とは複数形成されており、
    　前記複数の第一貫通孔内のそれぞれに形成され、前記半導体基板と前記第一の層との界面に形成された複数の第一接合領域と、前記複数の第一接合領域同士を接続する第一導電部と、
    　前記複数の第二貫通孔内のそれぞれに形成され、前記半導体基板と前記拡散層との界面に形成された複数の第二接合領域と、前記複数の第二接合領域同士を接続する第二導電部と、
    を備えることを特徴とする太陽電池素子。
  5. 　請求項３または請求項４に記載の太陽電池素子であって、
    　前記第一の層が、前記第一貫通孔内と前記第二貫通孔内とに共通に形成されていることを特徴とする太陽電池素子。
  6. 　請求項２または請求項４に記載の太陽電池素子であって、
    　前記第一導電部と前記第二導電部とがそれぞれ、前記半導体基板の前記裏面側に複数の電極指を有する櫛歯状電極を備え、
    　前記複数の第一貫通孔が、前記第一導電部の前記複数の電極指のそれぞれに沿って配列され、
    　前記複数の第二貫通孔が、前記第二導電部の前記複数の電極指のそれぞれに沿って配列されている、
    ことを特徴とする太陽電池素子。
  7. 　請求項１ないし請求項６のいずれかに記載の太陽電池素子であって、
    　前記半導体基板が、平面透視で前記絶縁層の前記第一貫通孔および前記第二貫通孔の形成された位置に凹部を有する、
    ことを特徴とする太陽電池素子。
  8. 　受光面と前記受光面の裏面とを含み、一導電型を有する半導体基板を準備する工程と、
    　前記半導体基板の前記裏面側に絶縁層を形成する工程と、
    　前記絶縁層に第一貫通孔を形成するため、前記絶縁層の第一領域を除去する工程と、
    　前記絶縁層の上と、前記第一貫通孔より露出している前記半導体基板上とに、一導電型の第一の層を形成する工程と、
    　前記絶縁層に第二貫通孔を形成するため、前記第一の層と前記絶縁層の第二領域を除去する工程と、
    　前記第一の層の上と、前記第二貫通孔より露出している前記半導体基板上とに、逆導電型の第二の層を形成する工程と、
    を有することを特徴とする太陽電池素子の製造方法。
  9. 　請求項８に記載の太陽電池素子の製造方法であって、
    　前記絶縁層の前記第一領域を除去する工程は、レーザー光を前記第一領域に照射して前記第一領域を除去する工程を含む、
    ことを特徴とする太陽電池素子の製造方法。
  10. 　請求項９に記載の太陽電池素子の製造方法であって、
    　前記第一貫通孔に連通する凹部を前記半導体基板に形成するため、前記半導体基板の一部を除去する工程をさらに含むことを特徴とする太陽電池素子の製造方法。
  11. 　請求項８ないし請求項１０のいずれかに記載の太陽電池素子の製造方法であって、
    　前記第一の層と前記絶縁層の第二領域を除去する工程は、レーザー光を第一の層と前記絶縁層の第二領域に照射して前記第一の層と前記絶縁層の第二領域を除去する工程を含む、
    ことを特徴とする太陽電池素子の製造方法。
  12. 　請求項１１に記載の太陽電池素子の製造方法であって、
    　前記第二貫通孔に連通する凹部を前記半導体基板に形成するため、前記半導体基板の一部を除去する工程をさらに含むことを特徴とする太陽電池素子の製造方法。
  13. 　請求項８ないし請求項１２のいずれかに記載の太陽電池素子の製造方法であって、
    　前記第一及び第二貫通孔は、それぞれ複数形成され、
    　前記複数の第一貫通孔のそれぞれに形成されてなる前記半導体基板と前記第一の層との第一接合領域同士を接続する第一導電部を前記第一の層上に形成する工程と、
    　前記複数の第二貫通孔のそれぞれに形成されてなる前記半導体基板と前記第二の層との第二接合領域同士を接続する第二導電部を前記第二の層上に形成する工程と、
    をさらに有することを特徴とする太陽電池素子の製造方法。
  14. 　請求項１３に記載の太陽電池素子の製造方法であって、
    　前記第一導電部を形成する工程と前記第二導電部を形成する工程とがそれぞれ、前記半導体基板の前記裏面側に複数の電極指を有する櫛歯状電極を形成する工程を有し、
    　前記複数の第一貫通孔が、前記第一導電部の前記複数の電極指のそれぞれに沿って配列され、
    　前記複数の第二貫通孔が、前記第二導電部の前記複数の電極指のそれぞれに沿って配列される、
    ことを特徴とする太陽電池素子の製造方法。
  15. 　受光面と前記受光面の裏面とを含み、一導電型を有する半導体基板を準備する工程と、
    　前記半導体基板の前記裏面側に絶縁層を形成する工程と、
    　前記絶縁層に第一貫通孔を形成するため、前記絶縁層の第一領域を除去する工程と、
    　前記絶縁層に複数の第二貫通孔を形成するため、前記絶縁層の第二領域を除去する工程と、
    　前記複数の第二貫通孔より露出している前記半導体基板の前記裏面近傍に逆導電性を有する拡散層を形成する工程と、
    　前記絶縁層の上と、前記複数の第一貫通孔より露出している前記半導体基板上とに、一導電型の第一の層を形成する工程と、
    を有することを特徴とする太陽電池素子の製造方法。
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