KR101897722B1 - 광전소자 - Google Patents

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Abstract

본 발명에서는 광전소자가 개시된다. 상기 광전소자는 상기 광전소자는, 반도체 기판 상에 형성되고, 서로 반대 도전형을 갖는 제1, 제2 반도체 구조와, 제1, 제2 반도체 구조 상에 각각 형성된 제1, 제2 전극과, 제2 반도체 구조와 인접하게 형성되어, 제1 반도체 구조와 제2 반도체 구조를 격리하며, 제1 반도체 구조와 제2 전극을 격리하는 층간 절연 구조를 포함한다
본 발명에 의하면, 광 생성된 캐리어의 수집 효율을 높이면서, 광 전류 패스의 직렬 저항을 낮출 수 있는 광전소자가 제공된다.

Description

광전소자{Photoelectric device}
본 발명은 광전소자에 관한 것이다.
최근, 에너지 자원의 고갈 문제와 지구 환경 문제 등으로 인하여, 클린 에너지의 개발이 가속화되고 있다. 클린(clean) 에너지로서, 태양전지를 이용한 태양광 발전은, 태양광을 직접 전기로 변환하기 때문에, 새로운 에너지의 원천으로 기대되고 있다.
그러나, 현재 공업적으로 생산되고 있는 태양전지의 발전 비용은 화력 발전과 비교할 때 아직 높은 편이고, 태양전지의 광범위한 분야의 응용을 위해서는 태양전지의 발전 효율을 높이는 것이 필요하다. 발전 효율을 높이기 위해서는 광 손실 및 표면 재결합 손실을 낮추고, 태양전지로부터 생성되는 광 전류의 직렬 저항을 낮추는 것이 바람직하다.
본 발명의 일 실시형태에 의하면, 광 생성된 캐리어의 수집 효율을 높이면서, 광 전류 패스의 직렬 저항을 낮출 수 있는 광전소자가 제공된다.
상기와 같은 과제 및 그 밖의 과제를 해결하기 위하여, 본 발명의 광전소자는,
반도체 기판 상에 형성되고, 서로 반대 도전형을 갖는 제1, 제2 반도체 구조;
상기 제1, 제2 반도체 구조 상에 각각 형성된 제1, 제2 전극; 및
상기 제2 반도체 구조와 인접하게 형성되어, 제1 반도체 구조와 제2 반도체 구조를 격리하며, 제1 반도체 구조와 제2 전극을 격리하는 층간 절연 구조;를 포함할 수 있다.
예를 들어, 상기 제1 반도체 구조가 반도체 기판 상으로 투영된 제1 반도체 영역은, 상기 제2 반도체 구조가 반도체 기판 상으로 투영된 제2 반도체 영역 보다 넓게 형성될 수 있다.
예를 들어, 제2 반도체 구조는 제1 반도체 구조에 의해 둘러싸인 아일랜드 형태로 형성될 수 있다.
예를 들어, 상기 제1 전극과 제2 전극은 동일한 선폭으로 형성될 수 있다.
예를 들어, 상기 제2 전극은 제1 반도체 구조와 제2 반도체 구조 상에 걸쳐 형성될 수 있다.
예를 들어, 상기 층간 절연 구조에는 비아 홀이 형성되고, 상기 층간 절연 구조의 비아 홀을 통하여 제2 전극이 제2 반도체 구조와 연결될 수 있다.
예를 들어, 상기 층간 절연 구조는, 제1 반도체 구조와 제2 반도체 구조 사이의 제1 부분을 포함할 수 있다.
예를 들어, 상기 층간 절연 구조의 제1 부분은, 제2 반도체 구조를 둘러싸도록 형성될 수 있다.
예를 들어, 상기 층간 절연 구조의 제1 부분은, 제2 반도체 구조를 완전히 둘러싸도록 형성될 수 있다.
예를 들어, 상기 층간 절연 구조는, 제1 반도체 구조와 제2 전극 간의 제2 부분을 더 포함할 수 있다.
예를 들어, 상기 층간 절연 구조의 제1, 제2 부분은 일체적으로 형성될 수 있다.
예를 들어, 상기 층간 절연 구조의 제2 부분의 폭은, 제2 전극의 선폭 보다 넓게 형성될 수 있다.
예를 들어, 상기 광전소자는, 상기 제2 반도체 구조를 둘러싸는 갭 절연막을 더 포함하고,
상기 갭 절연막 상에, 상기 층간 절연 구조가 형성될 수 있다.
예를 들어, 상기 제2 전극 상면의 높이는, 상기 제1 전극 상면의 높이 보다 높은 위치에 형성될 수 있다.
예를 들어, 상기 층간 절연 구조와 제1 전극은 서로 같은 높이 레벨에 형성될 수 있다.
예를 들어, 상기 광전소자는,
상기 반도체 기판의 제1, 제2 반도체 구조의 반대 면에 형성된 패시베이션; 및
상기 패시베이션 막 상의 반사 방지층;을 더 포함할 수 있다.
예를 들어, 상기 제1 반도체 구조는,
상기 반도체 기판 상의 제1 진성 반도체층;
상기 제1 진성 반도체층 상의 제1 도전형 반도체층; 및
상기 제1 진성 반도체층과 제1 도전형 반도체층 상의 제1 투명 도전막;을 포함할 수 있다.
예를 들어, 상기 제1 투명 도전막은, 제1 진성 반도체층 및 제1 도전형 반도체층의 측면들과, 제1 도전형 반도체층의 상면을 덮도록 형성될 수 있다.
예를 들어, 상기 제2 반도체 구조는,
상기 반도체 기판 상의 제2 진성 반도체층;
상기 제2 진성 반도체층 상의 제2 도전형 반도체층; 및
상기 제2 진성 반도체층 및 제2 도전형 반도체층 상의 제2 투명 도전막;을 포함하고,
상기 제2 도전형 반도체층은, 상기 제1 도전형 반도체층과 반대 도전형을 가질 수 있다.
예를 들어, 상기 제2 투명 도전막은, 상기 제2 진성 반도체층 및 제2 도전형 반도체층의 측면들과, 상기 제2 도전형 반도체층의 상면을 덮도록 형성될 수 있다.
본 발명에 의하면, 광 생성된 캐리어의 수집 효율을 높이면서, 광 전류 패스의 직렬 저항을 낮출 수 있는 광전소자가 제공된다.
도 1은 본 발명의 일 실시형태에 따른 광전소자를 모식적으로 도시한 사시도이다.
도 2는 도 1의 II-II 선을 따라 취한 단면도이다.
도 3a는 제1, 제2 반도체 구조의 배치관계를 모식적으로 도시한 평면도이다.
도 3b는 제1, 제2 반도체 구조와, 제1, 제2 전극 간의 배치관계를 모식적으로 도시한 평면도이다.
도 3c는 층간 절연 구조의 배치를 모식적으로 도시한 평면도이다.
도 4는 본 발명의 다른 실시형태에 따른 광전소자를 모식적으로 도시한 사시도이다.
도 5는 도 4의 V-V 선을 따라 취한 단면도이다.
도 6a 내지 도 6v는 본 발명의 일 실시형태에 따른 광전소자의 제조방법을 공정 단계별로 도시한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시형태에 관한 광전소자에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시형태에 따른 광전소자를 모식적으로 도시한 사시도이다. 도 2는 도 1의 II-II 선을 따라 취한 단면도이다.
도면들을 참조하면, 상기 광전소자는, 반도체 기판(100)과, 상기 반도체 기판(100) 상에 형성된 제1 도전형의 제1 반도체 구조(110)와 제2 도전형의 제2 반도체 구조(120)와, 상기 제1, 제2 반도체 구조(110,120)상에 전기 접속된 제1, 제2 전극(131,132)과, 상기 제2 전극(132)과 제1 반도체 구조(110) 사이에 형성된 층간 절연 구조(150)를 포함한다.
도시된 실시형태에서, 상기 제1 반도체 구조(110)는 상대적으로 넓은 영역에 걸쳐 형성되며, 도트 또는 아일랜드 타입으로 형성된 제2 반도체 구조(120)를 포위하도록 형성될 수 있다. 그리고, 서로 반대 도전형의 제1, 제2 반도체 구조(110,120)는 공간적으로 이격되어 전기적으로 절연될 수 있으며, 예를 들어, 일 방향(-y 방향)을 따라 연장되어 제1, 제2 반도체 구조(110,120) 사이로 확장되는 층간 절연 구조(150)에 의해 절연될 수 있다.
상기 층간 절연 구조(150)는 제1 반도체 구조(110)와, 반대 도전형의 제2 반도체 구조(120)에 접속되는 제2 전극(132) 간의 전기적인 단락을 방지하는 기능을 한다.
도 2를 참조하면, 상기 반도체 기판(100)은 제1 면(100a)과, 상기 제1 면(100a)과 반대되는 제2 면(100b)을 가질 수 있다. 예를 들어, 상기 제1 면(100a) 상에 이미터와 베이스의 전극(제1, 제2 전극 131, 132)이 모두 형성되는 후면 접촉(back-contact)을 형성할 수 있으며, 전극구조가 배제된 제2 면(100b)이 수광면으로 기능함으로써 유효 입사광을 늘리고, 광 손실을 줄일 수 있다. 예를 들어, 반도체 기판(100)의 수광면(100b) 측에 전극을 형성하지 않는 후면 접촉(back-contact)을 형성함으로써 전극으로 인한 광 손실을 줄이고, 수광면(100b)에 전극을 형성하는 종래의 태양전지와 비교할 때, 높은 출력을 얻을 수 있다.
예를 들어, 상기 반도체 기판(100)은 제2 면(100b)을 통한 수광에 따라 광 생성 캐리어를 생성할 수 있다. 상기 광 생성 캐리어(이하 캐리어)는 반도체 기판(100)에 흡수되어 생성된 전공과 전자를 의미한다. 반도체 기판(100)은 n형 또는 p형의 도전형을 갖는 단결정 실리콘 기판, 다결정 실리콘 기판 등으로 형성될 수 있다. 예를 들어, 본 발명의 일 실시형태에서, 상기 반도체 기판(100)은 n형 단결정 실리콘 기판으로 형성될 수 있다. 상기 반도체 기판(100)의 제2 면(100b)에는 요철 패턴을 포함하는 텍스처(texture) 구조(R)가 형성될 수 있다. 상기 텍스처 구조(R)는 입사광의 반사율을 감소시키는 역할을 하고, 다수의 미세한 돌기를 포함하는 요철면을 형성할 수 있다.
상기 반도체 기판(100)의 제2 면(100b) 상에는 패시베이션 막(101)이 형성될 수 있다. 상기 패시베이션 막(101)은 반도체 기판(100)에서 생성된 캐리어의 표면 재결합을 방지하여 캐리어의 수집 효율을 향상시킬 수 있다. 예를 들어, 상기 패시베이션 막(101)은 기판(100) 표면의 결함에 따른 표면 재결합 손실을 줄이고 캐리어의 수집 효율을 향상시킬 수 있다. 예를 들어, 상기 패시베이션 막(101)은 진성 반도체층, 도핑된 반도체층, 실리콘 산화막(SiOx), 또는 실리콘 질화막(SiNx) 등으로 형성될 수 있다. 상기 진성 반도체층이나 도핑된 반도체층은 반도체 기판(100)상에 증착된 비정질 실리콘으로 형성될 수 있다.
예를 들어, 상기 패시베이션 막(101)은 반도체 기판(100)과 동일한 도전형으로 도핑된 비정질 실리콘(a-Si)으로 형성될 수 있으며, 반도체 기판(100)보다 고 농도로 도핑되어 캐리어의 표면 재결합을 방지하는 표면 전계를 형성할 수 있다.
상기 패시베이션 막(101) 상에는 반사 방지막(102)이 형성될 수 있다. 상기 반사 방지막(102)은 실리콘 산화막(SiOx)이나 실리콘 질화막(SiNx)으로 형성될 수 있다. 예를 들어, 상기 반사 방지막(102)은, 실리콘 산화막의 단일층으로 형성되거나 또는 서로 굴절율이 다른 실리콘 산화막과 실리콘 질화막의 복합층으로 형성될 수도 있다.
본 발명의 일 실시형태에서는 패시베이션 막(101)과 반사 방지막(102)을 별개의 층 구조로 형성하고 있으나, 다른 실시형태에서, 상기 패시베이션 막(101)과 반사 방지막(102)은 하나의 층 구조로 형성될 수 있으며, 예를 들어, 수소화된 실리콘 질화막(SiN:H)을 형성하여 패시베이션과 반사 방지의 효과를 얻을 수 있다.
상기 반도체 기판(100)의 제1 면(100a)에는 서로 역 도전형을 갖는 제1, 제2 반도체 구조(110,120)가 형성될 수 있다. 상기 제1, 제2 반도체 구조(110,120)는 반도체 기판(100)으로부터 생성된 캐리어를 분리 수집하는 이미터와 베이스를 형성할 수 있다.
상기 제1 반도체 구조(110)는, 반도체 기판(100)상에 순차적으로 적층되는 제1 진성 반도체층(111)과 제1 도전형 반도체층(113)을 포함할 수 있다. 상기 제1 진성 반도체층(111)과 제1 도전형 반도체층(113)은, 비정질 실리콘(a-Si)이나 미세결정 실리콘(μc-Si)으로 형성될 수 있다.
상기 제1 진성 반도체층(111)은 도펀트(dopant)를 첨가하지 않거나 또는 미량의 도펀트(dopant)를 첨가하는 것에 의해 형성될 수 있다. 예를 들어, 상기 제1 진성 반도체층(111)은, 반도체 기판(100)에서 생성된 캐리어의 재결합을 방지하도록 기판(100) 표면을 패시베이션하며, 결정질 실리콘의 반도체 기판(100)과, 비정질 실리콘의 제1 도전형 반도체층(113) 사이에서 계면 특성을 향상시킬 수 있다.
상기 제1 도전형 반도체층(113)은 p형 또는 n형 도펀트를 첨가하는 것에 의해 형성될 수 있다. 예를 들어, 상기 제1 도전형 반도체층(113)은 n형 반도체 기판(100)과 역 도전형인 p형으로 도핑될 수 있으며, n형 반도체 기판(100)으로부터 소수 캐리어(ex. 정공)를 수집하는 이미터를 형성할 수 있다.
상기 제1 반도체 구조(110)는, 제1 도전형 반도체층(113) 상에 형성된 제1 투명 도전막(115)을 포함할 수 있다. 상기 제1 투명 도전막(115)은, 전기적으로 도전성을 갖고, 광학적으로 투명한 물질을 포함할 수 있다. 예를 들어, 상기 제1 투명 도전막(115)은, 인듐틴옥사이드(ITO), 징크옥사이드(ZnO) 등의 TCO(Transparent Conducting Oxide)로 형성될 수 있다.
예를 들어, 상기 제1 투명 도전막(115)은 제1 도전형 반도체층(113)과 제1 진성 반도체층(111)의 외면을 따라 형성될 수 있으며, 넓은 영역에서 전기 접촉을 형성함으로써 접촉 저항을 줄일 수 있고, 제1 반도체 구조(110)와 제1 전극(131) 간의 접속을 매개할 수 있다. 예를 들어, 상기 제1 투명 도전막(115)은, 제1 진성 반도체층(111)의 측면과, 제1 도전형 반도체층(113)의 측면과, 제1 도전형 반도체층(113)의 상면을 덮도록 형성될 수 있다.
상기 제2 반도체 구조(120)는, 반도체 기판(100)상에 순차적으로 적층되는 제2 진성 반도체층(121)과 제2 도전형 반도체층(123)을 포함할 수 있다. 상기 제2 진성 반도체층(121)과 제2 도전형 반도체층(123)은, 비정질 실리콘(a-Si), 미세결정 실리콘층(μc-Si)으로 형성될 수 있다.
상기 제2 진성 반도체층(121)은, 도펀트를 첨가하지 않거나 또는 미량의 도펀트를 첨가하는 것에 의해 형성될 수 있다. 예를 들어, 상기 제2 진성 반도체층(121)은, 반도체 기판(100)에서 생성된 캐리어의 재결합을 방지하도록 기판(100) 표면을 패시베이션하며, 결정질 실리콘의 반도체 기판(100)과, 비정질 실리콘의 제2 도전형 반도체층(123) 사이에서 계면 특성을 향상시킬 수 있다.
상기 제2 도전형 반도체층(123)은 n형 또는 p형 도펀트를 첨가하는 것에 의해 형성될 수 있다. 예를 들어, 상기 제2 도전형 반도체층(121)은 n형 반도체 기판(100)과 같은 도전형인 n형으로 도핑될 수 있으며, n형 반도체 기판(100)으로부터 다수 캐리어(ex. 전자)를 수집하는 베이스를 형성할 수 있다.
상기 제2 반도체 구조(120)는, 제2 도전형 반도체층(123) 상에 형성된 제2 투명 도전막(125)을 포함할 수 있다. 상기 제2 투명 도전막(125)은, 전기적으로 도전성을 갖고, 광학적으로 투명한 물질을 포함할 수 있다. 예를 들어, 상기 제2 투명 도전막(125)은, 인듐틴옥사이드(ITO), 징크옥사이드(ZnO) 등의 TCO(Transparent Conducting Oxide)로 형성될 수 있다.
예를 들어, 상기 제2 투명 도전막(125)은 제2 도전형 반도체(123)와 제2 진성 반도체층(121)의 외면을 따라 형성될 수 있으며, 넓은 영역에서 전기적 접촉을 형성함으로써 접촉 저항을 줄일 수 있고, 제2 반도체 구조(120)와 제2 전극(132) 간의 접속을 매개할 수 있다. 예를 들어, 상기 제2 투명 도전막(125)은, 제2 진성 반도체층(121)의 측면과, 제2 도전형 반도체층(123)의 측면과, 제2 도전형 반도체층(123)의 상면을 덮도록 형성될 수 있다.
도 1의 실시형태에서, 제1, 제2 반도체 구조(110, 120)는 각각 하나씩 도시되어 있으나, 상기 제1, 제2 반도체층(110,120)은 반도체 기판(100)의 제1 면(100a)을 따라 다수로 형성될 수 있다.
도 2의 실시형태에서, 이미터와 베이스를 형성하는 제1, 제2 반도체 구조(110,120)는 각각 제1, 제2 진성 반도체층(111,121)과 제1, 제2 도전형 반도체층(113,123)을 포함하지만, 다른 실시형태에서, 상기 제1, 제2 반도체 구조(110,120)는 진성 반도체층(111,121)을 포함하지 않고 제1, 제2 도전형 반도체층(113,123)만을 포함할 수도 있다.
도 2의 실시형태에서, 제1, 제2 반도체 구조(110,120)는 제1, 제2 전극(131,132)과의 전기 접속을 매개하는 제1, 제2 투명 도전막(115,125)을 갖지만, 다른 실시형태에서, 상기 제1, 제2 투명 도전막(115,125)은 형성되지 않을 수 있고, 예를 들어, 제1, 제2 투명 도전막(115,125)이 배제된 제1, 제2 반도체 구조(110,120) 상에 직접 제1, 제2 전극(131,132)이 형성될 수도 있다.
제1, 제2 반도체 구조(110,120)가 반도체 기판(100)상으로 투영된 제1, 제2 반도체 영역(A1,A2)은, 서로 다른 면적으로 형성될 수 있다. 후술하는 바와 같이, 소수 캐리어의 수집 효율을 높이기 위해 소수 캐리어를 수집하는 에미터 측 제1 반도체 영역(A1)을 상대적으로 증대시킨 구조이다.
도 3a는 제1, 제2 반도체 구조(110,120)의 배치관계를 모식적으로 도시한 평면도이다. 도면을 참조하면, 상기 제1, 제2 반도체 구조(110,120)는 반도체 기판(100) 상에서 서로 다른 면적으로 형성될 수 있다. 예를 들어, 반도체 기판(100)의 소수 캐리어를 수집하는 제1 반도체 구조(110)는, 상대적으로 넓은 면적으로 형성됨으로써 캐리어의 수집 효율을 향상시킬 수 있다. 이에 반하여 반도체 기판(100)의 다수 캐리어를 수집하는 제2 반도체 구조(120)는, 상대적으로 협소한 면적으로 형성되어도 캐리어의 수집 효율이 저하되지 않는다. 즉, 제1 반도체 구조(110)의 면적을 상대적으로 넓게 형성함으로써 캐리어의 수집 효율을 향상시킬 수 있다.
환언하면, 제1, 제2 반도체 구조(110,120)가 반도체 기판(100)상으로 투영된 제1, 제2 반도체 영역(A1,A2)의 면적을 비교하면, 제1 반도체 영역(A1)의 면적은 제2 반도체 영역(A2)의 면적보다 상대적으로 더 넓게 형성될 수 있다. 보다 구체적으로, 상기 제2 반도체 구조(120)는 도트 또는 아일랜드 타입으로 형성될 수 있으며, 상기 제1 반도체 구조(110)는 제2 반도체 구조(120)를 포위하는 형태로 형성될 수 있다.
상기 제2 반도체 구조(120)는 고립된 형태로 형성될 수 있으며, 고립된 형태의 제2 반도체 구조(120)를 둘러싸는 대면적으로 제1 반도체 구조(110)를 형성함으로써 상대적으로 제1 반도체 구조(110)의 면적을 늘릴 수 있고, 광 생성 캐리어의 수집 효율을 향상시킬 수 있다. 즉, 제한된 면적의 반도체 기판(100)상에서 제1 반도체 구조(110)의 면적을 늘리기 위해 제2 반도체 구조(120)는 고립된 형태로 형성될 수 있고, 제2 반도체 구조(120)를 포위하는 대면적의 제1 반도체 구조(110)를 형성할 수 있다.
도 3b는 제1, 제2 반도체 구조(110,120)와, 제1, 제2 전극(131,132) 간의 배치관계를 모식적으로 도시한 평면도이다. 도면을 참조하면, 상기 제1, 제2 반도체 구조(110,120)상에는 제1, 제2 전극(131,132)이 형성될 수 있다. 상기 제1, 제2 전극(131,132)은 제1, 제2 반도체 구조(110,120)에 접속되어 광 생성된 캐리어를 외부로 인출할 수 있다.
상기 제1, 제2 전극(131,132)은, 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 등의 금속소재를 포함할 수 있다. 도 3b에서는 이해의 편의를 위해, 제1, 제2 전극(131,132)의 형태가 폭 방향(x 방향)으로 넓게 도시되어 있으나, 이와 달리, 상기 제1, 제2 전극(131,132)은 전류의 인출방향(z 방향)을 따라 스트라이프 패턴으로 형성될 수 있다.
상기 제1, 제2 전극(131,132)은, 광 전류의 전류패스를 제공하며, 전류패스의 직렬 저항을 줄이기 위해, 상기 제1, 제2 전극(131,132)은 동일하거나 유사한 전극 면적을 가질 수 있다. 예를 들어, 상기 제1, 제2 전극(131,132) 중에서 어느 하나의 전극(131,132)이 상대적으로 협소한 면적으로 형성되면, 협소한 면적의 전극(131,132)은 전류패스의 전도도를 제한하는 제한 요소로 작용할 수 있다. 따라서, 제1, 제2 전극(131,132)의 면적을 대등한 수준으로 균형있게 설계함으로써 전류패스의 직렬 저항을 줄일 수 있다.
도 3b를 참조하면, 상기 제1, 제2 전극(131,132)의 선폭(W1,W2)은 균형을 이루기 위해 서로 대등한 수준으로 설계될 수 있으며, 실질적으로 동일한 선폭(W1,W2)으로 형성될 수 있다. 이때, 상기 제2 전극(132)은 자신과 전기 접속된 제2 반도체 구조(120)보다 넓게 형성됨으로써 제1 전극(131)과 균형을 이룰 수 있다. 상기 제2 전극(132)은 자신의 도전형(제2 반도체 영역 A2)에서 벗어나 반대 도전형의 반도체 영역(제1 반도체 영역 A1)까지 확장되며, 제1, 제2 반도체 영역(A1,A2) 모두에 걸쳐서 형성된다. 따라서, 도 3c에 도시된 바와 같이, 서로 도전형이 다른 제2 전극(132)과 제1 반도체 구조(110) 사이에는 층간 절연 구조(150)가 형성되어 전기적인 단락을 방지할 수 있다.
본 발명의 일 실시형태에서는 제1, 제2 반도체 구조(110,120)를 서로 차별화된 면적으로 설계하여 캐리어의 수집 효율을 높이면서도, 제1, 제2 전극(131,132)의 면적은 서로 대등한 면적으로 균형있게 설계하여 직렬 저항을 낮추도록 한다. 이에 따라, 상기 제2 전극(132)은 상대적으로 협소한 면적의 제2 반도체 영역(A2)에 국한되지 않고, 반대 도전형의 제1 반도체 영역(A1)으로 확장될 수 있고, 이에 따라 제1 전극(131)의 면적과 균형을 이룰 수 있다.
상기 제2 전극(132)과 제1 반도체 구조(110) 사이에는 층간 절연 구조(150)가 형성된다. 상기 층간 절연 구조(150)는 제2 전극(132)이 반대 도전형(제1 반도체 영역 A1)으로 확장됨에 따라 제2 전극(132)과 제1 반도체 구조(110)의 겹치는 영역에 형성되어 제2 전극(132)과 제1 반도체 구조(110) 간의 전기적인 단락을 방지한다.
도 2를 참조하면, 상기 층간 절연 구조(150)는, 제1 반도체 구조(110)상의 일부, 보다 구체적으로, 제2 전극(132)과 겹쳐지는 제1 반도체 구조(110)상에 형성될 수 있다. 도면에 도시된 바와 같이, 상기 층간 절연 구조(150)는 제1 반도체 구조(110)뿐만 아니라, 제2 반도체 구조(120)상에 걸쳐서 일괄적으로 형성될 수 있으며, 제1, 제2 반도체 구조(110,120) 사이를 매립하여 평탄화시키도록 충분한 두께로 형성될 수 있다. 층간 절연 구조(150)의 평탄화된 면 상으로 제2 전극(132)이 형성될 수 있다. 상기 층간 절연 구조(150)는 비아 홀(150`)을 통하여 제2 전극(132)과 제2 반도체 구조(120)를 접촉시킬 수 있으며, 제2 전극(132)과 제2 반도체 구조(120)는 비아 홀(150`)을 통하여 안정적으로 접속될 수 있다. 상기 제2 전극(132)은 비아 홀(150`) 내에 형성되는 돌출부(132a)를 포함할 수 있다.
상기 층간 절연 구조(150)는, 제1 반도체 구조(110)와 제2 반도체 구조(120) 사이에 형성되어, 서로 반대 도전형을 갖는 제1, 제2 반도체 구조(110,120)를 서로 격리시키는 제1 부분(150a)을 포함할 수 있다. 상기 층간 절연 구조(150)의 제1 부분(150a)은 제2 반도체 구조(120)를 둘러싸도록 형성될 수 있다. 예를 들어, 상기 층간 절연 구조(150)의 제1 부분(150a)은, 제2 반도체 구조(120)를 완전히 둘러싸도록 형성될 수 있다.
상기 층간 절연 구조(150)는, 제1 반도체 구조(110)와 제2 전극(132) 사이에 형성되어, 제1 반도체 구조(110)와 제2 전극(132)을 서로 격리시키는 제2 부분(150b)을 포함할 수 있다. 이를 위해, 상기 제2 부분(150b)은, 제2 전극(132)의 선폭(W2) 보다 넓게 형성되어, 제2 전극(132)이 제1 반도체 구조(110)와 맞닿지 않도록 할 수 있다. 즉, 상기 층간 절연 구조(150)의 제2 부분(150b)의 폭은, 제2 전극(132)의 선폭(W2) 보다 넓게 형성될 수 있다. 한편, 상기 층간 절연 구조(150)의 제1, 제2 부분(150a,150b)은 서로 일체적으로 형성될 수 있다.
한편, 도 2의 도면 번호 160은 갭 절연막을 나타낸다. 상기 갭 절연막(160)은 제1 반도체 영역(A1)과 제2 반도체 영역(A2) 사이를 커버할 수 있으며, 제1, 제2 반도체 영역(A1,A2) 사이에 노출된 기판(100) 표면을 패시베이션 하고, 제1, 제2 반도체 영역(A1,A2) 간의 절연 확보를 위해 형성될 수 있다. 예를 들어, 상기 갭 절연막(160)은 상기 제2 반도체 구조(120)를 둘러싸도록 형성될 수 있다. 상기 갭 절연막(160)은 산화막(SiOx)이나 질화막(SiNx)으로 형성될 수 있다.
예를 들어, 질화막을 포함하는 갭 절연막(160)은, 음의 고정전하(negative fixed charge)를 가질 수 있고, 갭 절연막(160)이 형성된 기판(100) 표면으로 전자의 이동을 억제하여 캐리어의 표면 재결합 손실을 줄일 수 있다. 한편, 상기 갭 절연막(160) 상에는 층간 절연 구조(150)가 형성될 수 있다.
상기 층간 절연 구조(150)는 제1 전극(131)과 같은 높이 레벨에 형성될 수 있다. 상기 높이 레벨은, 반도체 기판(100) 상으로부터 반도체 구조(110,120)가 적층된 수직 방향으로 측정될 수 있으며, 상기 층간 절연 구조(150)와 제1 전극(131)은 상기 반도체 기판(100) 상으로부터 사실상 동일한 높이 레벨에 형성될 수 있다. 그리고, 상기 층간 절연 구조(150) 상에 형성되는 제2 전극(132)은 제1 전극(131) 보다 높은 높이에 형성될 수 있다. 예를 들어, 상기 제2 전극(132) 상면의 높이는, 제1 전극(131) 상면의 높이 보다 높은 위치에 형성될 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 광전소자를 모식적으로 도시한 사시도이다. 도 5는 도 4의 V-V 선을 따라 취한 단면도이다.
도면들을 참조하면, 상기 광전소자는, 반도체 기판(200)과, 상기 반도체 기판(200) 상에 형성된 제1 도전형의 제1 반도체 구조(210)와 제2 도전형의 제2 반도체 구조(220)와, 상기 제1, 제2 반도체 구조(210,220) 상에 전기 접속된 제1, 제2 전극(231,232)과, 상기 제2 전극(232)과 제1 반도체 구조(210) 사이에 형성된 층간 절연 구조(250)를 포함한다.
도면들에서 도면 번호 A1, A2는 제1, 제2 반도체 구조(210,220)가 반도체 기판(200) 상으로 투영된 제1, 제2 반도체 영역을 나타낸다. 다만, 이하에서는 제1, 제2 반도체 구조(210,220)의 폭을 표시하기 위해 사용될 수 있다.
상기 반도체 기판(200) 상에는 제1, 제2 반도체 구조(210,220)가 서로 교번되게 배열될 수 있으며, 도 4 및 도 5는, 교번되게 배열된 다수의 제1, 제2 반도체 구조(210,200) 일부를 도시한 것이다. 상기 도면들은 제2 반도체 구조(220)의 양쪽으로 제1 반도체 구조(210)가 배치된 형상을 보여준다. 양쪽의 제1 반도체 구조(210)는 실질적으로 동일한 구조를 가질 수 있으며, 동일한 도면 부호가 부여되었으나, 이들은 서로 이격되게 형성될 수 있다.
도시된 실시형태에서, 상기 제1 반도체 구조(210)는 상대적으로 넓은 영역에 걸쳐 형성되며, 일 방향(z 방향)을 따르는 라인 형상의 제2 반도체 구조(220)와 나란하게 연장될 수 있다. 그리고, 서로 반대 도전형의 제1, 제2 반도체 구조(210,220)는 공간적으로 이격되어 전기적으로 절연될 수 있으며, 예를 들어, 일 방향(-y 방향)을 따라 연장되어 제1, 제2 반도체 구조(210,220) 사이로 확장되는 층간 절연 구조(250)에 의해 절연될 수 있다.
상기 층간 절연 구조(250)는, 제1 반도체 구조(210)와, 반대 도전형의 제2 반도체 구조(220)에 접속되는 제2 전극(232) 간의 단락을 방지하는 기능을 한다. 예를 들어, 상기 층간 절연 구조(250)는, 양쪽의 제1 반도체 구조(210) 상에 걸쳐 형성될 수 있으며, 양쪽의 제1 반도체 구조(210) 상에서 제2 전극(232)을 절연상태로 지지할 수 있다.
상기 제1, 제2 반도체 구조(210,220)는, 광 생성된 캐리어를 분리 수집하는 에미터 및 베이스를 형성할 수 있다. 상기 제1 반도체 구조(210)와 제2 반도체 구조(220)는 서로 다른 폭(A1,A2)으로 나란하게 연장될 수 있다. 예를 들어, 상기 제1 반도체 구조(210)는 일 방향(Z 방향)으로 연장되는 제2 반도체 구조(220)와 나란하게 연장될 수 있다. 그리고, 상기 제1 반도체 구조(210)의 폭(A1)과, 제2 반도체 구조(220)의 폭(A2)은 서로 상이하게 설계될 수 있다. 이것은 캐리어의 수집 효율을 높이기 위한 것으로, 반도체 기판(200)으로부터 소수 캐리어를 수집하는 제1 반도체 구조(210)는 상대적으로 넓은 폭(A1)으로 형성되는 한편으로, 반도체 기판(200)으로부터 다수 캐리어를 수집하는 제2 반도체 구조(220)는 상대적으로 좁은 폭(A2)으로 형성된다.
상기 제1, 제2 반도체 구조(210,220)상에는 수집된 캐리어를 외부로 인출하기 위한 제1, 제2 전극(231,232)이 각각 형성된다. 도 4에서는 이해의 편의를 위해, 제1, 제2 전극(231,232)의 형태가 폭 방향(x 방향)으로 넓게 도시되어 있으나, 이와 달리, 상기 제1, 제2 전극(231,232)은 전류의 인출방향(z 방향)을 따라 스트라이프 패턴으로 형성될 수 있다. 직렬 저항을 줄이기 위해, 상기 제1, 제2 전극(231,232)은 서로 균형을 이루는 대등한 면적을 가질 수 있으며, 예를 들어, 실질적으로 동일한 선폭(W1,W2)으로 형성될 수 있다.
상기 제2 전극(232)은, 자신과 전기 접속된 제2 반도체 영역(A2)에서 벗어나 반대 도전형의 제1 반도체 영역(A1)으로 확장된다. 예를 들어, 상기 제2 전극(232)은 양편의 제1 반도체 영역(A1)으로 확장될 수 있다. 제2 전극(232)의 선폭(W2)은, 자신과 전기 접속된 제2 반도체 구조(220)의 폭(A2)보다 넓게 형성됨으로써 제1 전극(231)의 선폭(W1)과 균형을 이룰 수 있으며, 직렬 저항을 줄일 수 있다.
도 5를 참조하면, 상기 제1 반도체 구조(210)는, 제1 진성 반도체층(211)과, 제1 도전형 반도체층(213)과, 제1 투명 도전막(215)을 포함할 수 있다. 다만, 구체적인 구조에 따라 상기 제1 진성 반도체층(211)과 제1 투명 도전막(215)은 생략될 수도 있다.
상기 제2 반도체 구조(220)는 제2 진성 반도체층(221)과, 제2 도전형 반도체층(223)과, 제2 투명 도전막(225)을 포함할 수 있다. 다만, 구체적인 구조에 따라 제2 진성 반도체층(221)과 제2 투명 도전막(225)은 생략될 수도 있다.
상기 제2 전극(232)과 제1 반도체 구조(210) 사이에는 절연 확보를 위한 층간 절연 구조(250)가 형성된다. 상기 층간 절연 구조(250)는, 제1 반도체 구조(210)상의 일부, 보다 구체적으로, 제2 전극(232)과 겹쳐지는 제1 반도체 구조(210)상에 형성될 수 있다. 상기 층간 절연 구조(250)는 양편의 제1 반도체 구조(210) 상에 걸쳐서 형성될 수 있으며, 제2 반도체 구조(220) 위에도 일괄적으로 형성될 수 있다.
상기 층간 절연 구조(250)는 제1, 제2 반도체 구조(210,220) 사이를 매립하여 평탄화시키도록 충분한 두께로 형성될 수 있다. 층간 절연 구조(250)의 평탄화된 면 상으로 제2 전극(232)이 안정적으로 형성될 수 있다. 상기 층간 절연 구조(250)는 비아 홀(250`)을 통하여 제2 전극(232)과 제2 반도체 구조(220)를 접촉시킬 수 있다.
상기 층간 절연 구조(250)는, 제1 반도체 구조(210)와 제2 반도체 구조(220) 사이에 형성되어, 서로 반대 도전형을 갖는 제1, 제2 반도체 구조(210,220)를 서로 격리시키는 제1 부분(250a)을 포함할 수 있다. 상기 층간 절연 구조(250)의 제1 부분(250a)은 제2 반도체 구조(220) 일부를 감싸도록 형성될 수 있다.
상기 층간 절연 구조(250)는, 제1 반도체 구조(210)와 제2 전극(232) 사이에 형성되어, 제1 반도체 구조(210)와 제2 전극(232)을 서로 격리시키는 제2 부분(250b)을 포함할 수 있다. 이를 위해, 상기 제2 부분(250b)은, 제2 전극(232)의 선폭(W2) 보다 넓게 형성되어, 제2 전극(232)이 제1 반도체 구조(210)와 맞닿지 않도록 할 수 있다. 즉, 상기 층간 절연 구조(250)의 제2 부분(250b)의 폭은, 제2 전극(232)의 선폭(W2) 보다 넓게 형성될 수 있다. 한편, 상기 층간 절연 구조(250)의 제1, 제2 부분(250a,250b)은 서로 일체적으로 형성될 수 있다.
제1, 제2 반도체 영역(A1,A2) 사이에는 갭 절연막(260)이 형성될 수 있다. 상기 갭 절연막(260)은, 제1, 제2 반도체 영역(A1,A2) 사이에 노출된 기판(200) 표면을 패시베이션 하고, 제1, 제2 반도체 영역(A1,A2) 간의 절연 확보를 위해 형성될 수 있다. 예를 들어, 상기 갭 절연막(260)은 상기 제2 반도체 구조(220)를 둘러싸도록 형성될 수 있다. 상기 갭 절연막(260)은 산화막(SiOx)이나 질화막(SiNx)으로 형성될 수 있다. 한편, 상기 갭 절연막(260) 상에는 층간 절연 구조(250)가 형성될 수 있다.
상기 층간 절연 구조(250)는 제1 전극(231)과 같은 높이 레벨에 형성될 수 있다. 상기 높이 레벨은, 반도체 기판(200) 상으로부터 반도체 구조(210,220)가 적층된 수직 방향으로 측정될 수 있으며, 상기 층간 절연 구조(250)와 제1 전극(231)은 상기 반도체 기판(200) 상으로부터 사실상 동일한 높이 레벨에 형성될 수 있다. 그리고, 상기 층간 절연 구조(250) 상에 형성되는 제2 전극(232)은 제1 전극(231) 보다 높은 높이에 형성될 수 있다. 예를 들어, 상기 제2 전극(232) 상면의 높이는, 제1 전극(231) 상면의 높이 보다 높은 위치에 형성될 수 있다.
도 5에서 미 설명된 도면 부호 201, 202는 각각 반도체 기판(200)의 수광면 측에 형성된 패시베이션 막과 반사 방지막을 나타내며, 상기 패시베이션 막(201)과 반사 방지막(202)은, 요철 패턴으로 형성된 텍스처 구조(R)상에 형성될 수 있다.
본 발명의 실시형태들에서는, 캐리어의 수집 효율을 높이기 위해, 제1 반도체 구조(110)가, 도트 또는 아일랜드의 고립 형태로 형성된 제2 반도체 구조(120)를 포위하는 대면적으로 형성되거나(도 1), 또는 제1 반도체 구조(210)가, 상대적으로 협폭으로 형성된 제2 반도체 구조(220)와 나란하게 광폭으로 연장되는 형태(도 4)를 예시하였다. 그러나, 본 발명은 이에 한정되지 않고, 에미터 또는 베이스 측 중 어느 일 편의 전극(131,132,231,232)이, 자신의 도전형에서 벗어나 반대 도전형으로 확장되는 구조라면, 예를 들어, 상기 전극(131,132,231,232)이 자신의 도전형 반도체 영역(A1,A2) 보다 넓게 확장되어 직렬 저항을 낮추는 구조라면, 상기 전극(131,132,231,232)과 반대 도전형 간의 전기적인 단락을 방지하기 위해 층간 절연 구조(150,250)가 개재될 수 있으며, 이러한 관점에서 본 발명은 예시된 이외에 여러 다양한 실시형태를 가질 수 있다.
이하, 도 6a 내지 도 6v를 참조하여, 본 발명의 일 실시형태에 따른 광전소자의 제조방법에 대해 설명하기로 한다.
먼저, 반도체 기판(300)을 준비한다(도 6a). 예를 들어, 상기 반도체 기판(300)은 n형 결정질 실리콘 웨이퍼로 마련될 수 있다. 예를 들어, 상기 반도체 기판(300)의 표면에 부착된 물리적, 화학적 불순물들을 제거하기 위해 산이나 알칼리 용액을 적용하는 세정 공정이 수행될 수 있다.
다음에, 상기 반도체 기판(300) 상에 절연층(360`)을 형성한다(도 6b). 상기 절연층(360`)은 기판(300) 표면에 요철패턴을 형성하는 텍스처링시 식각 마스크의 기능을 하며, 텍스처링 에천트에 대해 내성을 갖는 소재로 형성될 수 있다. 또한, 후술하는 패터닝을 통하여, 잔존의 절연층(360`) 부분은 제1 반도체 영역(A1)과 제2 반도체 영역(A2) 사이를 커버할 수 있으며, 제1, 제2 반도체 영역(A1,A2) 사이에 노출된 기판(300) 표면을 패시베이션 하고, 제1, 제2 반도체 영역(A1,A2) 간의 절연을 확보할 수 있다.
예를 들어, 상기 절연층(360`)은, 산화막(SiOx)이나 질화막(SiNx)으로 형성될 수 있으며, 산화막 및 질화막의 복합층으로 형성될 수도 있다. 이러한 절연층(360`)은 열 산화에 의해 산화막을 성장시키거나 화학기상증착(CVD)에 의해 산화막이나 질화막을 증착함으로써 형성될 수 있다.
다음에, 상기 절연층(360`)의 일부 영역 상에 식각 방지막(M1)을 형성하고, 절연층(360`)을 식각대상으로 하여 식각을 수행한다(도 6c, 도 6d). 상기 식각 방지막(M1)은 반도체 기판(300)의 제1 면(300a) 상을 덮도록 형성될 수 있고, 반도체 기판(300)의 제2 면(300b) 및 측면의 절연층(360`)은 식각 제거될 수 있다. 예를 들어, 에천트로는 절연층(360`)에 대한 식각 특성을 갖는 불산(HF), 인산(H3PO4) 등의 산 용액이 적용될 수 있다. 식각이 완료되면, 효용이 다한 식각 방지막(M1)을 제거한다.
다음에, 반도체 기판(300)의 제2 면(300b)에 텍스처링(texturing)을 수행한다(도 6e). 반도체 기판(300) 상의 절연층(360`)을 식각 마스크로 하고, 반도체 기판(300)의 제2 면(300b)을 식각대상으로 하여 식각을 수행한다. 예를 들어, 상기 반도체 기판(300)에 대해, KOH, NaOH와 같은 알칼리 용액을 적용하여 이방성 식각을 수행하여 기판(300) 표면에 요철 패턴의 텍스처 구조(R)를 형성할 수 있다.
다음에, 절연층(360`)을 패터닝하여 갭 절연막(360)을 형성한다(도 6f ~ 도 6h). 즉, 제1, 제2 반도체 영역(A1,A2) 사이를 남기고, 다른 부분의 절연층(360`) 부분을 제거하여 갭 절연막(360)을 형성한다. 예를 들어, 상기 절연층(360`)의 일부 영역 상에 식각 방지막(M2)을 형성하고 에천트를 적용하여, 식각 방지막(M2)에 의해 보호되는 부분을 제외한 나머지 부분의 절연층(360`)을 식각 제거한다. 이때, 에천트로는 절연층(360`)에 대한 식각 특성을 갖는 불산(HF), 인산(H3PO4) 등의 산 용액이 적용될 수 있다. 식각이 완료되면, 효용이 다한 식각 방지막(M2)을 제거한다.
후술하는 바와 같이, 반도체 기판(200)의 제2 면(300b) 상에 패시베이션 막(301)을 형성하는데, 그 전에 효과적인 패시베이션을 위해 반도체 기판(300)의 세정이 수행될 수 있다.
다음에, 반도체 기판(300)의 텍스처링된 제2 면(300b) 상에 패시베이션 막(301)을 형성한다(도 6i). 상기 패시베이션 막(301)은 반도체 기판(300)에서 생성된 캐리어의 재결합을 방지하여 캐리어의 수집 효율을 향상시킬 수 있다.
예를 들어, 상기 패시베이션 막(301)은, 진성 비정질 실리콘 또는 도핑된 비정질 실리콘으로 형성될 수 있다. 예를 들어, 상기 패시베이션 막(301)은, 반도체 기판(300)과 동일 도전형으로 도핑하여 형성될 수 있다. 예를 들어, 상기 패시베이션 막(301)은, n형 반도체 기판(300)의 표면에 고 농도의 n+ 층으로 형성될 수 있으며, 표면 재결합 손실을 줄이기 위한 전면 전계(FSF, Front Surface Field)를 형성할 수 있다. 다만, 상기 패시베이션 막(301)은, 실리콘 산화막, 실리콘 질화막으로 형성될 수도 있다.
상기 패시베이션 막(301)은 화학기상증착(CVD)으로 형성될 수 있으며, 예를 들어, 실리콘 함유 기체인 실란(SiH4)을 이용하는 화학기상증착(chemical vapor deposition, CVD)을 통하여 형성될 수 있다.
상기 패시베이션 막(301)은, 반도체 기판(300)의 제2 면(300b, 수광면) 측에 형성되므로, 광 흡수를 줄이기 위해 밴드 갭이 조정될 수 있으며, 예를 들어, 첨가물을 추가하여 밴드 갭을 증가시킴으로써 광 흡수를 줄이고, 입사광이 반도체 기판(300) 내부로 흡수되도록 할 수 있다.
다음에, 상기 패시베이션 막(301) 상에 반사 방지막(302)을 형성할 수 있다(도 6j). 상기 반사 방지막(302)은, 실리콘 산화막이나 실리콘 질화막으로 형성될 수 있다. 예를 들어, 상기 반사 방지막(302)은, 실리콘 산화막의 단일층으로 형성되거나, 또는 서로 굴절율이 다른 실리콘 산화막과 실리콘 질화막의 복합층으로 형성될 수도 있다.
본 발명의 일 실시형태에서는, 패시베이션 막(301)과 반사 방지막(302)을 별개의 층 구조로 형성하고 있으나, 다른 실시형태에서, 상기 패시베이션 막(301)과 반사 방지막(302)은 하나의 층 구조로 형성될 수 있으며, 예를 들어, 수소화된 실리콘 질화막(SiN:H)을 형성하여 패시베이션과 반사 방지의 효과를 얻을 수 있다.
다음에, 상기 반도체 기판(300)의 제1 면(300a) 상에 제1 진성 반도체층(311)을 형성한다(도 6k). 예를 들어, 제1 진성 반도체층(311)은 실리콘 함유 기체인 실란(SiH4)을 이용하는 화학기상증착(CVD)을 통하여 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
다음에, 제1 진성 반도체층(311) 상에, 제1 도전형 반도체층(313)을 형성한다(도 6k). 예를 들어, 제1 도전형 반도체층(313)은 반도체 기판(300)과 역 도전형인 p형으로 도핑될 수 있고, 실란(SiH4)과 함께 도핑가스(ex. B2H6)를 소스로 하는 화학기상증착으로 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
다음에, 반도체 기판(300)의 전면에 형성된 제1 진성 반도체층(311) 및 제1 도전형 반도체층(313)을 패터닝한다(도 6l, 도 6m). 즉, 제1 반도체 영역(A1)을 제외하고 나머지 부분을 제거할 수 있으며, 제2 반도체 영역(A2)과 갭 절연막(360) 상에 형성된 제1 진성 반도체층(311)과 제1 도전형 반도체층(313)을 함께 제거할 수 있다. 다만, 공정상의 여유 마진을 고려하여, 제1 진성 반도체층(311) 및 제1 도전형 반도체층(313)은 갭 절연막(360) 상의 일부에도 형성될 수 있다. 이렇게 여유 마진을 고려하는 것은, 갭 절연막(360)과 제1 반도체 영역(A1) 간에 공백이 생길 경우, 노출된 기판(300) 표면의 결함으로 인하여 재결합 손실이 증가하기 때문이다.
보다 구체적인 패터닝 공정에 관하여, 제1 도전형 반도체층(311) 상에 식각 마스크(M3)를 적용하고 식각 마스크(M3)를 통하여 노출된 부분을 제거할 수 있으며, 에천트로서 산성 용액을 적용할 수 있고, 예를 들어, 질산(HNO3), 불산(HF), 아세트산(CH3COOH 또는 DI water)의 혼합용액을 적용할 수 있다. 식각이 완료되면 효용이 다한 식각 마스크(M3)를 제거한다.
상기 패터닝 공정을 통하여, 제1 반도체 영역(A1) 상에 제1 진성 반도체층(311) 및 제1 도전형 반도체층(313)이 형성될 수 있으며, 제1 반도체 영역(A1)은 제2 반도체 영역(A2)보다 상대적으로 넓은 면적으로 형성될 수 있다. 예를 들어, 소수 캐리어를 수집하는 이미터 측 제1 반도체 영역(A1)을 상대적으로 넓게 형성함으로써 캐리어의 수집 효율을 높일 수 있다. 예를 들어, 상기 제1 반도체 영역(A1)은, 도트 또는 아일랜드의 고립된 형상으로 형성된 제2 반도체 영역(A2)을 포위하도록 형성될 수 있다. 다른 실시형태에서, 제1 반도체 영역(A1)은, 도 4에 도시된 바와 같이, 일정한 폭으로 연장 형성될 수 있고, 제2 반도체 영역(A2)보다 넓은 폭으로 형성될 수 있다.
다음에, 반도체 기판(300)상에 제2 진성 반도체층(321)을 형성한다(도 6n). 예를 들어, 상기 제2 진성 반도체층(321)은 실리콘 함유 기체인 실란(SiH4)을 이용하는 화학기상증착(CVD)을 통하여 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
다음에, 제2 진성 반도체층(321) 상에, 제2 도전형 반도체층(323)을 형성한다(도 6n). 예를 들어, 제2 도전형 반도체층(323)은 반도체 기판(300)과 같은 도전형인 n형으로 도핑될 수 있고, 실란(SiH4)과 함께 도핑가스(ex. PH3)를 소스로 하는 화학기상증착(CVD)으로 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
다음에, 상기 반도체 기판(300)의 전면에 형성된 제2 진성 반도체층(321) 및 제2 도전형 반도체층(323)을 패터닝한다(도 6o 및 도 6p). 즉, 제2 반도체 영역(A2)을 제외하고 나머지 부분을 제거할 수 있으며, 제1 반도체 영역(A1)과 갭 절연막(360) 상에 형성된 제2 진성 반도체층(321)과 제2 도전형 반도체층(323)을 함께 제거할 수 있다. 다만, 공정상의 여유 마진을 고려하여, 제2 진성 반도체층(321) 및 제2 도전형 반도체층(323)은, 갭 절연막(360) 상의 일부에도 형성될 수 있다. 이렇게 여유 마진을 고려하는 것은, 갭 절연막(360)과 제2 반도체 영역(A2) 간에 공백이 생길 경우, 노출된 기판(300) 표면의 결함으로 인하여 재결합 손실이 증가하기 때문이다.
보다 구체적인 패터닝 공정에 관하여, 제2 도전형 반도체층(323) 상에 식각 마스크(M4)를 적용하고 식각 마스크(M4)를 통하여 노출된 부분을 제거할 수 있으며, 에천트로서 산성 용액을 적용할 수 있고, 예를 들어, 질산(HNO3), 불산(HF), 아세트산(CH3COOH 또는 DI water)의 혼합용액을 적용할 수 있다. 식각이 완료되면 효용이 다한 식각 마스크(M4)를 제거한다.
상기 패터닝 공정을 통하여, 제2 반도체 영역(A2) 상에는 제2 진성 반도체층(321) 및 제2 도전형 반도체층(323)이 형성될 수 있으며, 제2 반도체 영역(A2)은 제1 반도체 영역(A1)보다 상대적으로 협소한 면적으로 형성될 수 있다. 예를 들어, 상기 제2 반도체 영역(A2)은 도트 또는 아일랜드의 고립된 형상으로 형성될 수 있다. 다른 실시형태에서 상기 제2 반도체 영역(A2)은, 도 4에 도시된 바와 같이, 제1 반도체 영역(A1)보다 좁은 폭으로 연장 형성될 수 있다.
다음에, 상기 제1, 제2 도전형 반도체층(313,323) 상에 투명 도전막(370)을 형성한다(도 6q). 예를 들어, 상기 투명 도전막(370)은 제1, 제2 진성 반도체층(311,321)과 제1, 제2 반도체층(313,323)의 외면 및 갭 절연막(360) 상을 따라 전면적으로 형성될 수 있다.
상기 투명 도전막(370)은, 인듐틴옥사이드(ITO), 징크옥사이드(ZnO) 등의 TCO(Transparent Conducting Oxide)로 형성될 수 있으며, 스퍼터링이나 화학기상증착 등으로 형성될 수 있다.
다음에, 반도체 기판(300)의 전면에 형성된 투명 도전막(370)을 분리하며, 보다 구체적으로 제1 도전형 반도체층(313) 상의 제1 투명 도전막(317)과, 제2 도전형 반도체층(323) 상의 제2 투명 도전막(327)으로 분리한다(도 6r, 도 6s). 예를 들어, 앞의 공정을 통하여 투명 도전막(370)은 반도체 기판(300)의 전면에 걸쳐서 형성될 수 있다. 따라서, 제1, 제2 도전형 반도체층(313,323)이 서로 전기적으로 단락되지 않도록 갭 절연막(360) 상의 투명 도전막(370) 부분을 제거한다. 보다 구체적으로, 상기 투명 도전막(370) 상에 식각 마스크(M5)를 적용하고, 식각 마스크(M5)를 통하여 노출된 투명 도전막(370) 부분을 제거한다.
이때, 식각용 에천트로는, 갭 절연막(360)은 내성을 갖되, 갭 절연막(360) 상의 투명 도전막(370)에 대해 선택적으로 식각 특성을 보이는 에천트가 적용될 수 있으며, 투명 도전막(370)이 식각 제거된 후에도 갭 절연막(360)은 남아 있을 수 있다. 선행 공정들을 통하여, 반도체 기판(300)상의 제1, 제2 반도체 영역(A1,A2) 상에는 각각 제1, 제2 반도체 구조(310,320)가 형성된다.
다음에, 상기 제1 반도체 구조(310)상의 일부에 걸쳐서 층간 절연 구조(350)를 형성한다(도 6t). 보다 구체적으로, 상기 층간 절연 구조(350)는 제1 반도체 구조(310)상의 제2 전극(332)이 형성될 영역에 형성될 수 있다. 상기 층간 절연 구조(350)는 제1, 제2 반도체 구조(310,320)상에 걸쳐서 형성되는 제2 전극(332)과, 제2 전극(332)과 도전형이 다른 제1 반도체 구조(310) 간의 절연을 확보하기 위한 것이다. 상기 층간 절연 구조(350)는 제1 반도체 구조(310)상뿐만 아니라, 제2 반도체 구조(320)상에 걸쳐서도 일괄적으로 형성될 수 있다.
예를 들어, 상기 층간 절연 구조(350)로는 전기적으로 절연성을 갖는 소재라면 특별히 한정되지 않고 적용될 수 있다. 예를 들어, 상기 층간 절연 구조는 실리콘 산화막(SiOx)이나 실리콘 질화막(SiNx) 등으로 형성될 수 있으며, 화학기상증착(CVD) 등에 의해 형성될 수 있다.
상기 층간 절연 구조(350)는 제1 반도체 구조(310) 일부와 제2 반도체 구조(320) 상에 걸쳐서 형성될 수 있으며, 제1, 제2 반도체 구조(310,320) 사이를 매립하여 평탄화시키도록 충분한 두께로 형성될 수 있다. 후술하는 바와 같이, 층간 절연 구조(350)에 의해 평탄화된 면 상에는 제2 전극(332)이 형성될 수 있다.
다음에, 상기 층간 절연 구조(350)에 비아 홀(350`)을 형성한다(도 6u). 즉, 상기 비아 홀(350`)은 제2 반도체 구조(320)를 덮는 층간 절연 구조(350)에 형성된다. 상기 비아 홀(350`)은 제2 반도체 구조(320)와 제2 전극(332) 간의 전기 접속을 위한 것이다. 도면으로 도시되지는 않았으나, 상기 비아 홀(350`)은 층간 절연 구조(350) 상에 식각 마스크(미도시)를 형성하고, 상기 식각 마스크(미도시)에 의해 노출된 층간 절연 구조(350) 부분을 식각 제거하여 형성될 수 있다.
다음에, 상기 제1, 제2 반도체 구조(310,320) 상에 제1, 제2 전극(331,332)을 형성한다(도 6v). 상기 제1, 제2 전극(331,332)은 제1, 제2 반도체 구조(310,320)에 접속되어 캐리어를 외부로 인출할 수 있다. 상기 제1, 제2 전극(331,332)은, 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 등의 금속소재를 포함할 수 있다. 예를 들어, 스크린 프린팅을 적용하여 금속 페이스트(미도시)를 패턴 인쇄한 후, 열 소성을 통하여 제1, 제2 전극(331,332)을 형성할 수 있다.
상기 제1, 제2 전극(331,332)은 면적 상으로 서로 대등하게 균형을 이루도록 형성된다. 예를 들어, 상기 제1, 제2 전극(331,332)은 실질적으로 동일한 선폭(W1,W2)으로 형성될 수 있다. 이러한 구조는, 제1, 제2 전극(331,332)의 면적을 균형있게 설계함으로써 광 전류의 직렬 저항을 줄이기 위한 것이다. 예를 들어, 상기 제1 전극(331)은 제1 반도체 구조(310) 상의 일부에 걸쳐서 형성될 수 있고, 제2 전극(332)은 제2 반도체 구조(320)상뿐만 아니라, 제1 반도체 구조(310)상의 일부에 걸쳐서도 형성될 수 있으며, 이렇게 제2 전극(332)을 확장 형성함으로써 제1 전극(331)과 균형을 이룰 수 있다.
제1, 제2 전극(331,332)의 형성 위치에 관하여, 상기 제1 전극(331)은 층간 절연 구조(350)가 배제된 제1 반도체 구조(310)상의 일부에 형성될 수 있으며, 상기 제2 전극(332)은, 제2 반도체 구조(320)로부터 층간 절연 구조(350)가 형성된 제1 반도체 구조(310) 상의 일부에 걸쳐서 형성될 수 있다. 즉, 상대적으로 넓은 영역을 점유하는 제1 반도체 영역(A1)의 일부에 제1 전극(331)을 형성하고, 다른 일부를 활용하여 제2 전극(332)을 형성한다.
본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 특허청구범위에 의해서 정해져야 할 것이다.
100,200,300: 반도체 기판 100a,300a: 반도체 기판의 제1 면
100b,300b: 반도체 기판의 제2 면 101,201,301: 패시베이션 막
102,202,302: 반사 방지막 110,210,310: 제1 반도체 구조
111,211,311: 제1 진성 반도체층 113,213,313: 제1 도전형 반도체층
115,215,317: 제1 투명 도전막 120,220,320: 제2 반도체 구조
121,221,321: 제2 진성 반도체층 123,223,323: 제2 도전형 반도체층
125,225,327: 제2 투명 도전막 131,231,331: 제1 전극
132,232,332: 제2 전극 150,250,350: 층간 절연 구조
150`,250`,350`: 비아 홀 160,260,360: 갭 절연막
360`: 절연층 370: 투명 도전막
M1,M2,M3,M4,M5: 식각 방지막 A1: 제1 반도체 영역
A2: 제2 반도체 영역 W1: 제1 전극의 선폭
W2: 제2 전극의 선폭 R: 텍스처 구조

Claims (20)

  1. 반도체 기판 상에 형성되고, 서로 반대 도전형을 갖는 제1, 제2 반도체 구조;
    상기 제1, 제2 반도체 구조 상에 각각 형성된 제1, 제2 전극;
    상기 제2 반도체 구조와 인접하게 형성되어, 제1 반도체 구조와 제2 반도체 구조를 격리하며, 제1 반도체 구조와 제2 전극을 격리하는 층간 절연 구조; 및
    상기 반도체 기판 상에 형성되고, 상기 제1 반도체 구조와 상기 제2 반도체 구조 사이에 위치하는 갭 절연막;을 포함하고,
    상기 갭 절연막은 상기 기판과 상기 층간 절연 구조 사이에 위치하며, 음의 고정 전하를 가지는 광전소자.
  2. 제1항에 있어서,
    상기 제1 반도체 구조가 반도체 기판 상으로 투영된 제1 반도체 영역은, 상기 제2 반도체 구조가 반도체 기판 상으로 투영된 제2 반도체 영역 보다 넓게 형성된 것을 특징으로 하는 광전소자.
  3. 제2항에 있어서,
    상기 제2 반도체 구조는 제1 반도체 구조에 의해 둘러싸인 아일랜드 형태인 것을 특징으로 하는 광전소자.
  4. 제2항에 있어서,
    상기 제1 전극과 제2 전극은 동일한 선폭을 갖는 것을 특징으로 하는 광전소자.
  5. 제1항에 있어서,
    제2 전극은 제1 반도체 구조와 제2 반도체 구조 상에 걸쳐 형성되는 것을 특징으로 하는 광전소자.
  6. 제1항에 있어서,
    상기 층간 절연 구조에는 비아 홀이 형성되고,
    상기 층간 절연 구조의 비아 홀을 통하여 제2 전극이 제2 반도체 구조와 연결되는 것을 특징으로 하는 광전소자.
  7. 제1항에 있어서,
    상기 층간 절연 구조는, 제1 반도체 구조와 제2 반도체 구조 사이의 제1 부분을 포함하는 것을 특징으로 하는 광전소자.
  8. 제7항에 있어서,
    상기 층간 절연 구조의 제1 부분은, 제2 반도체 구조를 둘러싸는 것을 특징으로 하는 광전소자.
  9. 제7항에 있어서,
    상기 층간 절연 구조의 제1 부분은, 제2 반도체 구조를 완전히 둘러싸는 것을 특징으로 하는 광전소자.
  10. 제7항에 있어서,
    상기 층간 절연 구조는, 제1 반도체 구조와 제2 전극 간의 제2 부분을 더 포함하는 것을 특징으로 하는 광전소자.
  11. 제10항에 있어서,
    상기 층간 절연 구조의 제1, 제2 부분은 일체적으로 형성되는 것을 특징으로 하는 광전소자.
  12. 제10항에 있어서,
    상기 층간 절연 구조의 제2 부분의 폭은, 제2 전극의 선폭 보다 넓은 것을 특징으로 하는 광전소자.
  13. 삭제
  14. 제1항에 있어서,
    상기 제2 전극 상면의 높이는, 상기 제1 전극 상면의 높이 보다 높은 것을 특징으로 하는 광전소자.
  15. 제1항에 있어서,
    상기 층간 절연 구조와 제1 전극은 서로 같은 높이 레벨에 형성되는 것을 특징으로 하는 광전소자.
  16. 제1항에 있어서,
    상기 반도체 기판의 제1, 제2 반도체 구조의 반대 면에 형성된 패시베이션; 및
    상기 패시베이션 상의 반사 방지층;을 더 포함하는 것을 특징으로 하는 광전소자.
  17. 제1항에 있어서,
    상기 제1 반도체 구조는,
    상기 반도체 기판 상의 제1 진성 반도체층;
    상기 제1 진성 반도체층 상의 제1 도전형 반도체층; 및
    상기 제1 진성 반도체층과 제1 도전형 반도체층 상의 제1 투명 도전막;을 포함하는 것을 특징으로 하는 광전소자.
  18. 제17항에 있어서,
    상기 제1 투명 도전막은, 제1 진성 반도체층 및 제1 도전형 반도체층의 측면들과, 제1 도전형 반도체층의 상면을 덮는 것을 특징으로 하는 광전소자.
  19. 제17항에 있어서,
    상기 제2 반도체 구조는,
    상기 반도체 기판 상의 제2 진성 반도체층;
    상기 제2 진성 반도체층 상의 제2 도전형 반도체층; 및
    상기 제2 진성 반도체층 및 제2 도전형 반도체층 상의 제2 투명 도전막;을 포함하고,
    상기 제2 도전형 반도체층은, 상기 제1 도전형 반도체층과 반대 도전형을 갖는 것을 특징으로 하는 광전소자.
  20. 제19항에 있어서,
    상기 제2 투명 도전막은, 상기 제2 진성 반도체층 및 제2 도전형 반도체층의 측면들과, 상기 제2 도전형 반도체층의 상면을 덮는 것을 특징으로 하는 광전소자.
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