WO2014163042A1 - 光電変換素子 - Google Patents

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WO2014163042A1
WO2014163042A1 PCT/JP2014/059466 JP2014059466W WO2014163042A1 WO 2014163042 A1 WO2014163042 A1 WO 2014163042A1 JP 2014059466 W JP2014059466 W JP 2014059466W WO 2014163042 A1 WO2014163042 A1 WO 2014163042A1
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layer
type layer
photoelectric conversion
insulating layer
electrode
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PCT/JP2014/059466
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French (fr)
Inventor
賢治 木本
Original Assignee
シャープ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers
    • H01L31/072—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type
    • H01L31/0745—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells
    • H01L31/0747—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells comprising a heterojunction of crystalline and amorphous materials, e.g. heterojunction with intrinsic thin layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Definitions

  • the present invention relates to a photoelectric conversion element.
  • the most manufactured and sold solar cells have a structure in which electrodes are formed on a light receiving surface that is a surface on which sunlight is incident and a back surface that is opposite to the light receiving surface, respectively.
  • FIG. 38 shows a schematic cross-sectional view of the amorphous / crystalline silicon heterojunction device described in Patent Document 1.
  • FIG. 38 in the amorphous / crystalline silicon heterojunction device described in Patent Document 1, an intrinsic hydrogenated amorphous silicon transition layer 102 is formed on the back surface of the crystalline silicon wafer 101, and an intrinsic hydrogenated amorphous silicon transition layer is formed.
  • An n-doped region 103 and a p-doped region 104 of hydrogenated amorphous silicon are formed in 102, and an aluminum electrode 105 is provided on the n-doped region 103 and the p-doped region 104.
  • the n-doped region 103 and the p-doped region 104 are formed using lithography and / or shadow masking processes (for example, Patent Document 1). Paragraph [0020] etc.).
  • the aluminum electrode 105 is formed by evaporating aluminum on the n-doped region 103 and the p-doped region 104 using a mask along the center line where the inner sides of the n-doped region 103 and the p-doped region 104 overlap. (See, for example, paragraphs [0024] and [0025] of Patent Document 1).
  • the n-doped region 103 and the p-doped region 104 are formed using lithography, the n-doped region 103 and the p-doped region 104 have a high etching selectivity with respect to the intrinsic hydrogenated amorphous silicon transition layer 102. Although it is necessary to etch the n-doped region 103 and the p-doped region 104, Patent Document 1 does not describe such an etching method having a large etching selectivity.
  • the thickness of the stacked body of the intrinsic hydrogenated amorphous silicon transition layer 102 and the n-doped region 103 and the thickness of the stacked body of the intrinsic hydrogenated amorphous silicon transition layer 102 and the p-doped region 104 are several to several tens. Since it is nm (paragraph [0018] of Patent Document 1), the intrinsic hydrogenated amorphous silicon transition layer 102 is very thin. Thus, it is very difficult to etch the n-doped region 103 and the p-doped region 104 leaving the very thin intrinsic hydrogenated amorphous silicon transition layer 102.
  • a mask is used when forming the n-doped region 103 and the p-doped region 104 by plasma CVD (Chemical Vapor-Deposition) method. Since the separation between the n-doped region 103 and the p-doped region 104 becomes difficult due to the wraparound of the gas to the back surface, the patterning accuracy becomes very poor. Therefore, the gap between the n-doped region 103 and the p-doped region 104 is reduced. The interval needs to be increased.
  • an object of the present invention is to provide a photoelectric conversion element that can be manufactured with high yield and has high characteristics.
  • the present invention relates to a semiconductor, an intrinsic layer containing hydrogenated amorphous silicon provided on the semiconductor, a first conductivity type layer containing hydrogenated amorphous silicon of the first conductivity type provided on the intrinsic layer, , A second conductivity type layer containing hydrogenated amorphous silicon of the second conductivity type, an insulating layer, a first electrode provided on the first conductivity type layer, and a first electrode provided on the second conductivity type layer.
  • the photoelectric conversion element is provided with two electrodes, and the end portion of the first conductivity type layer protrudes from the end of the insulating layer in the direction of the second electrode. With such a structure, a photoelectric conversion element that can be manufactured with high yield and has high characteristics can be obtained.
  • FIG. 3 is a schematic cross-sectional view of the heterojunction back contact cell according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating an example of the method for manufacturing the heterojunction back contact cell of the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating an example of the method for manufacturing the heterojunction back contact cell of the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating an example of the method for manufacturing the heterojunction back contact cell of the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating an example of the method for manufacturing the heterojunction back contact cell of the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating an example of the method for manufacturing the heterojunction back contact cell of the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating an example of the method for manufacturing the heterojunction back contact cell of the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating an example of the method for manufacturing the heterojunction back contact cell of the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating an example of the method for manufacturing the heterojunction back contact cell of the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating an example of the method for manufacturing the heterojunction back contact cell of the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating an example of the method for manufacturing the heterojunction back contact cell of the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating an example of the method for manufacturing the heterojunction back contact cell of the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating an example of the method for manufacturing the heterojunction back contact cell of the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating an example of the method for manufacturing the heterojunction back contact cell of the first embodiment.
  • FIG. 6 is a schematic cross-sectional view of a heterojunction back contact cell according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell according to a second embodiment. 6 is a schematic cross-sectional view of a heterojunction back contact cell according to Embodiment 3.
  • FIG. 10 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell of Embodiment 3.
  • FIG. 10 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell of Embodiment 3.
  • FIG. 10 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell of Embodiment 3.
  • FIG. 10 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell of Embodiment 3.
  • FIG. 10 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell of Embodiment 3.
  • FIG. 10 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell of Embodiment 3.
  • FIG. 10 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell of Embodiment 3.
  • FIG. 10 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell of Embodiment 3.
  • FIG. 10 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell of Embodiment 3.
  • FIG. 10 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell of Embodiment 3.
  • FIG. 10 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell of Embodiment 3.
  • FIG. 10 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojun
  • FIG. 10 is a schematic cross-sectional view illustrating an example of a method for manufacturing a heterojunction back contact cell of Embodiment 3.
  • FIG. 1 is a schematic cross-sectional view of an amorphous / crystalline silicon heterojunction device described in Patent Document 1.
  • FIG. 6 is a schematic diagram of a configuration of a photoelectric conversion module according to Embodiment 4.
  • FIG. It is the schematic of the structure of the solar energy power generation system of Embodiment 5.
  • FIG. It is the schematic of an example of a structure of the photoelectric conversion module array shown in FIG. It is the schematic of the structure of the solar energy power generation system of Embodiment 6.
  • FIG. It is the schematic of another example of the structure of the solar energy power generation system of Embodiment 5.
  • FIG. It is the schematic of another example of the structure of the solar energy power generation system of Embodiment 6.
  • FIG. It is the schematic of another example of the structure of the solar energy power generation system of Embodiment 6.
  • FIG. 1 is a schematic cross-sectional view of a heterojunction back contact cell according to Embodiment 1, which is an example of the photoelectric conversion element of the present invention.
  • the heterojunction back contact cell of Embodiment 1 includes a semiconductor 1 made of n-type single crystal silicon, an intrinsic layer 4 containing i-type hydrogenated amorphous silicon covering the entire back surface of the semiconductor 1, and an intrinsic layer.
  • the n-type layer 6, the p-type layer 8, and the first insulating layer 5 cover different regions on the back surface of the semiconductor 1.
  • a first electrode 9 is provided on the n-type layer 6, and a second electrode 10 is provided on the p-type layer 8.
  • the first insulating layer 5 is formed in a band shape, and the n-type layer 6 covers a part of the back surface of the intrinsic layer 4 and the first insulating layer 5 provided on the back surface of the intrinsic layer 4. One electrode side surface and back surface are covered. Furthermore, the n-type layer 6 has an end 6 a that protrudes from the end of the first insulating layer 5 toward the second electrode 10 on the first insulating layer 5.
  • the second insulating layer 3 is provided on the back surface of the n-type layer 6, and the p-type layer 8 covers a part of the back surface of the intrinsic layer 4 and is provided on the back surface of the intrinsic layer 4.
  • the side surface of the first insulating layer 5 on the second electrode side, the end portion 6a of the n-type layer 6, and the side surface of the second insulating layer 3 on the second electrode side and the back surface are covered.
  • the first electrode 9 covers the back surface of the n-type layer 6 and covers the side surface of the second insulating layer 3 and the back surface of the p-type layer 8.
  • the region 8b of the p-type layer 8 below the end 6a of the n-type layer 6 includes a region where the second electrode 10 is not provided.
  • the structure on the back surface side of the semiconductor 1 is the above structure, but a texture structure (not shown) is formed on the light receiving surface opposite to the back surface of the semiconductor 1, and a passivation film is formed on the texture structure.
  • An antireflection film (not shown) may also be formed.
  • the antireflection film may be a laminated film in which an antireflection layer is laminated on the passivation layer.
  • an intrinsic layer 4 made of i-type hydrogenated amorphous silicon is laminated on the entire back surface of the semiconductor 1 that has been subjected to RCA cleaning, and then the first insulation is formed on the entire back surface of the intrinsic layer 4.
  • Layer 5 is laminated.
  • the intrinsic layer 4 and the first insulating layer 5 can be laminated by, for example, a plasma CVD method.
  • i-type means an intrinsic semiconductor.
  • the semiconductor 1 is not limited to n-type single crystal silicon, and a conventionally known semiconductor may be used, for example.
  • the thickness of the semiconductor 1 is not particularly limited, but can be, for example, 50 ⁇ m or more and 300 ⁇ m or less, and preferably 70 ⁇ m or more and 150 ⁇ m or less.
  • the specific resistance of the semiconductor 1 is not particularly limited, but may be, for example, 0.5 ⁇ ⁇ cm or more and 10 ⁇ ⁇ cm or less.
  • the texture structure of the light receiving surface of the semiconductor 1 can be formed by, for example, texture etching the entire surface of the light receiving surface of the semiconductor 1.
  • a silicon nitride film, a silicon oxide film, or a laminate of a silicon nitride film and a silicon oxide film can be used as the antireflection film serving also as a passivation film on the light receiving surface of the semiconductor 1.
  • the thickness of the antireflection film can be set to, for example, about 100 nm.
  • the antireflection film can be laminated by, for example, a sputtering method or a plasma CVD method.
  • the thickness of the intrinsic layer 4 laminated on the entire back surface of the semiconductor 1 is not particularly limited, but can be, for example, 1 nm or more and 10 nm or less, and more specifically about 3 nm.
  • the first insulating layer 5 laminated on the entire back surface of the intrinsic layer 4 is not particularly limited as long as it is a layer made of an insulating material, but is preferably a material that can be etched without almost damaging the intrinsic layer 4.
  • the insulating layer 5 for example, a silicon nitride layer, a silicon oxide layer, or a stacked body of a silicon nitride layer and a silicon oxide layer formed using a plasma CVD method or the like can be used. In this case, for example, by using hydrofluoric acid, it is possible to etch the first insulating layer 5 without damaging the intrinsic layer 4.
  • the thickness of the 1st insulating layer 5 is not specifically limited, For example, they are 0.1 micrometer or more and 10 micrometers or less.
  • a resist 21 having an opening 22 is formed on the back surface of the first insulating layer 5.
  • the resist 21 having the opening 22 can be formed by, for example, a photolithography method or a printing method.
  • the back surface of the intrinsic layer 4 is exposed from the opening 22 of the resist 21 by removing the portion of the first insulating layer 5 exposed from the opening 22 of the resist 21.
  • the first insulating layer 5 can be removed, for example, by wet etching using hydrofluoric acid or the like.
  • the intrinsic layer 4 made of i-type hydrogenated amorphous silicon can function as an etching stop layer, and the wet etching is performed. It can be stopped by the intrinsic layer 4.
  • an n-type layer 6 made of n-type hydrogenated amorphous silicon is laminated by, for example, a plasma CVD method.
  • the thickness of the n-type layer 6 is not particularly limited, but is preferably 0.1 to 3 times the thickness of the first insulating layer 5, for example. In this case, since the end portion 6a of the n-type layer 6 is easily formed, the yield is increased.
  • n-type impurity contained in the n-type layer 6 for example, phosphorus can be used, and the n-type impurity concentration of the n-type layer 6 can be set to about 5 ⁇ 10 20 / cm 3 , for example.
  • the second insulating layer 3 is laminated on the back surface of the n-type layer 6 by, for example, a plasma CVD method.
  • the second insulating layer 3 is not particularly limited as long as it is a layer made of an insulating material, but it is preferable that the second insulating layer 3 be made of a material that can be etched without substantially damaging the n-type layer 6.
  • the second insulating layer 3 for example, a silicon nitride layer, a silicon oxide layer, or a stacked body of a silicon nitride layer and a silicon oxide layer formed using a plasma CVD method or the like can be used. In this case, for example, by using hydrofluoric acid, the second insulating layer 3 can be etched without damaging the n-type layer 6.
  • a resist 31 having an opening 32 is formed on the back surface of the second insulating layer 3.
  • the resist 31 having the opening 32 can be formed by, for example, a photolithography method or a printing method.
  • the openings of the resist 31 are removed by removing the respective portions of the second insulating layer 3, the n-type layer 6, and the first insulating layer 5 exposed from the opening 32 of the resist 31.
  • the back surface of the intrinsic layer 4 is exposed from the portion 32.
  • the removal of the second insulating layer 3 can be performed by, for example, wet etching using hydrofluoric acid or the like.
  • the end portion 6a of the n-type layer 6 can be formed by performing side etching beyond the thickness of the second insulating layer 3 and removing the second insulating layer 3.
  • the n-type layer 6 made of n-type hydrogenated amorphous silicon can function as an etching stop layer. Can be stopped by the n-type layer 6.
  • the n-type layer 6 can be removed by wet etching using an alkaline aqueous solution such as an aqueous tetramethylammonium hydroxide solution, an aqueous potassium hydroxide solution or an aqueous sodium hydroxide solution, for example.
  • an alkaline aqueous solution such as an aqueous tetramethylammonium hydroxide solution, an aqueous potassium hydroxide solution or an aqueous sodium hydroxide solution, for example.
  • the first insulating layer 5 can function as an etching stop layer, and the wet etching can be stopped by the first insulating layer 5.
  • the removal of the first insulating layer 5 can be performed by, for example, wet etching using hydrofluoric acid or the like. At this time, the first insulating layer 5 can be removed by performing side etching beyond the thickness of the first insulating layer 5.
  • the intrinsic layer 4 made of i-type hydrogenated amorphous silicon can function as an etching stop layer. It can be stopped at layer 4.
  • the exposed back surface of the intrinsic layer 4 As shown in FIG. 10, after removing all the resist 31 from the back surface of the second insulating layer 3, as shown in FIG. 11, the exposed back surface of the intrinsic layer 4, the end 6a of the n-type layer 6, and A p-type layer 8 made of p-type hydrogenated amorphous silicon is laminated by, for example, a plasma CVD method so as to cover the second insulating layer 3.
  • the thickness of the p-type layer 8 is not particularly limited, but may be, for example, 5 nm or more and 50 nm or less.
  • the p-type impurity contained in the p-type layer 8 for example, boron can be used, and the p-type impurity concentration of the p-type layer 8 can be set to about 5 ⁇ 10 20 / cm 3 , for example.
  • an opening 42 is provided on the back surface of the p-type layer 8 so as to fill the opening of the p-type layer 8 including the notch below the end 6a of the n-type layer 6.
  • a resist 41 is formed.
  • the resist 41 having the opening 42 can be formed by, for example, a photolithography method or a printing method.
  • the back surface of the n-type layer 6 is exposed by removing the p-type layer 8 and the second insulating layer 3 exposed from the opening 42 of the resist 41.
  • the second insulating layer 3 can be removed by, for example, wet etching using hydrofluoric acid or the like.
  • the n-type layer 6 made of n-type hydrogenated amorphous silicon can function as an etching stop layer. Can be stopped by the n-type layer 6.
  • a conductive film is laminated by, for example, sputtering or vapor deposition from the opening 42 and the opening 43 on the back surface of the semiconductor 1.
  • the first electrode 9 is formed on the n-type layer 6, and the second electrode 10 is formed on the p-type layer 8.
  • a metal film containing at least one of silver and aluminum, or a transparent conductive film such as ITO and a metal film containing at least one of silver and aluminum A deposited film or the like can be used.
  • the heterojunction back contact cell of the first embodiment can be manufactured.
  • a notch is formed in the region below the end 6 a of the n-type layer 6 in the opening 43 on the back surface side of the p-type layer 8. Therefore, the conductive film is separated by this notch, and the second electrode 10 is formed in a self-aligned manner. Therefore, since a process such as lithography and / or shadow masking is not required for patterning the second electrode 10, a heterojunction back contact cell can be easily manufactured.
  • the end 6a of the n-type layer 6 has a notch formed only in the opening 43 on the back surface side of the p-type layer 8, so that the first electrode The electrode area of the first electrode 9 can be increased, and the parasitic resistance of the first electrode 9 can be suppressed.
  • the width of the n-type layer 6 is often narrower than the width of the p-type layer 8 and the first electrode 9 tends to have high resistance. It is preferable to increase the electrode area of the first electrode 9 by forming a notch in the opening 43 on the back surface side. On the other hand, when the semiconductor 1 is p-type, it is preferable to increase the electrode area of the second electrode 10 for the same reason as described above.
  • the patterning of the n-type layer 6 and the p-type layer 8 can be performed on the first insulating layer 5 and the second insulating layer 3, respectively.
  • the first electrode 9 and the second electrode 10 since there is no gap in the projected images of the first electrode 9 and the second electrode 10 on the back surface of the semiconductor 1, the light incident from the light receiving surface of the semiconductor 1 and transmitted through the semiconductor 1 is transmitted. Since the first electrode 9 and the second electrode 10 can reflect the semiconductor 1 side, the characteristics of the heterojunction back contact cell can be enhanced also from this viewpoint.
  • the n-type layer 6 and the p-type layer 8 it is not necessary to form the n-type layer 6 and the p-type layer 8 using a shadow masking process. Thereby, since the n-type layer 6 and the p-type layer 8 can be formed with high precision, the heterojunction back contact cell can be manufactured with a high yield and the characteristics can be enhanced.
  • the heterojunction back contact cell of Embodiment 1 can be manufactured with a high yield and can be a photoelectric conversion element with high characteristics.
  • the region 8b of the p-type layer 8 below the end 6a of the n-type layer 6 includes a region where the second electrode 10 is not formed.
  • a notch is formed in the opening on the back side of the p-type layer 8 by the end 6 a of the n-type layer 6. This notch allows the second electrode 10 to be formed in a self-aligned manner, so that a heterojunction back contact cell can be manufactured with a high yield.
  • the p-type layer below the end 6a of the n-type layer 6 is used.
  • the notch can be stably formed by the eight regions. Since the second electrode 10 can be formed in a self-aligned manner by this notch, a heterojunction back contact cell can be manufactured with a higher yield.
  • the first insulating layer 5 when the first insulating layer 5 contains silicon nitride, the first insulating layer 5 is etched from i-type hydrogenated amorphous silicon in the wet etching. Since the intrinsic layer 4 can be made to function as an etching stop layer, side etching more than the thickness of the first insulating layer 5 can be easily performed.
  • the second insulating layer 3 is provided on the n-type layer 6, the n-type layer 6 and the p-type layer 8 are formed by the second insulating layer 3. Can be insulated in the thickness direction.
  • the n-type hydrogenated amorphous silicon is used in the wet etching of the second insulating layer 3. Since the n-type layer 6 can be made to function as an etching stop layer, side etching more than the thickness of the second insulating layer 3 can be easily performed.
  • the p-type layer 8 is formed after the n-type layer 6 is formed, a good passivation effect on the back surface of the semiconductor 1 by the intrinsic layer 4 can be obtained. That is, when the p-type layer 8 is formed before the n-type layer 6 is formed, the minority carrier lifetime of the intrinsic layer 4 covered with the p-type layer 8 is reduced by the annealing effect when the n-type layer 6 is stacked. However, when the p-type layer 8 is formed after the n-type layer 6 is formed, such a decrease in minority carrier lifetime can be suppressed.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type may be p-type and the second conductivity type may be n-type. .
  • FIG. 15 is a schematic cross-sectional view of a heterojunction back contact cell according to Embodiment 2, which is another example of the photoelectric conversion element of the present invention.
  • the heterojunction back contact cell according to the second embodiment is characterized in that the second intrinsic layer 61 containing i-type hydrogenated amorphous silicon is located immediately below the n-type layer 6.
  • the first insulating layer 5 and the intrinsic layer 4 exposed from the opening 52 of the resist 51 provided on the back surface of the first insulating layer 5 are removed, and the back surface of the semiconductor 1 is removed. Expose.
  • the first insulating layer 5 can be removed, for example, by wet etching using hydrofluoric acid or the like.
  • the intrinsic layer 4 made of i-type hydrogenated amorphous silicon can function as an etching stop layer, and the wet etching is performed. It can be stopped by the intrinsic layer 4.
  • the intrinsic layer 4 can be removed by, for example, wet etching using an alkaline aqueous solution such as an aqueous tetramethylammonium hydroxide solution, an aqueous potassium hydroxide solution or an aqueous sodium hydroxide solution. At this time, a part of the semiconductor 1 may be removed.
  • an alkaline aqueous solution such as an aqueous tetramethylammonium hydroxide solution, an aqueous potassium hydroxide solution or an aqueous sodium hydroxide solution.
  • the second intrinsic layer 61 made of i-type hydrogenated amorphous silicon is laminated by, for example, a plasma CVD method.
  • the thickness of the second intrinsic layer 61 is not particularly limited, but may be, for example, 1 nm or more and 5 nm or less.
  • the n-type layer 6 is laminated on the back surface of the second intrinsic layer 61 by, for example, a plasma CVD method.
  • the thickness of the n-type layer 6 is not particularly limited, but is preferably 0.1 to 3 times the thickness of the first insulating layer 5, for example. In this case, since the end portion 6a of the n-type layer 6 is easily formed, the yield is increased.
  • the second insulating layer 3 is laminated on the back surface of the n-type layer 6 by, for example, a plasma CVD method.
  • a resist 71 having an opening 72 is formed on the back surface of the second insulating layer 3.
  • the resist 71 having the opening 72 can be formed by, for example, a photolithography method or a printing method.
  • the respective portions of the second insulating layer 3, the n-type layer 6, the second intrinsic layer 61, and the first insulating layer 5 exposed from the opening 72 of the resist 71 are removed. Then, the back surface of the intrinsic layer 4 is exposed from the opening 72 of the resist 71.
  • the removal of the second insulating layer 3 can be performed by, for example, wet etching using hydrofluoric acid or the like. At this time, the second insulating layer 3 can be removed by performing side etching beyond the thickness of the second insulating layer 3.
  • the n-type layer 6 made of n-type hydrogenated amorphous silicon can function as an etching stop layer. Can be stopped by the n-type layer 6.
  • the n-type layer 6 and the second intrinsic layer 61 can be removed by wet etching using an alkaline aqueous solution such as a tetramethylammonium hydroxide aqueous solution, a potassium hydroxide aqueous solution or a sodium hydroxide aqueous solution, for example.
  • an alkaline aqueous solution such as a tetramethylammonium hydroxide aqueous solution, a potassium hydroxide aqueous solution or a sodium hydroxide aqueous solution, for example.
  • the first insulating layer 5 can function as an etching stop layer, and the wet etching can be stopped by the first insulating layer 5.
  • the removal of the first insulating layer 5 can be performed by, for example, wet etching using hydrofluoric acid or the like. At this time, the first insulating layer 5 can be removed by performing side etching beyond the thickness of the first insulating layer 5.
  • the intrinsic layer 4 made of i-type hydrogenated amorphous silicon can function as an etching stop layer. It can be stopped at layer 4.
  • a p-type layer 8 made of p-type hydrogenated amorphous silicon is laminated by, for example, a plasma CVD method so as to cover the second intrinsic layer 61 and the second insulating layer 3 immediately below the end 6a of the n-type layer 6.
  • the thickness of the p-type layer 8 is not particularly limited, but may be, for example, 5 nm or more and 50 nm or less.
  • a resist 81 having an opening 82 is formed on the back surface of the p-type layer 8 so as to fill the opening on the back surface side of the p-type layer 8.
  • the resist 81 having the opening 82 can be formed by, for example, a photolithography method or a printing method.
  • the back surface of the n-type layer 6 is exposed by removing the p-type layer 8 and the second insulating layer 3 exposed from the opening 82 of the resist 81.
  • the second insulating layer 3 can be removed by, for example, wet etching using hydrofluoric acid or the like.
  • the n-type layer 6 made of n-type hydrogenated amorphous silicon can function as an etching stop layer. Can be stopped by the n-type layer 6.
  • the conductive film is formed from the opening 82 and the opening 83 on the back surface side of the semiconductor 1 by, for example, sputtering or vapor deposition.
  • the first electrode 9 is formed on the n-type layer 6 and the second electrode 10 is formed on the p-type layer 8 as shown in FIG.
  • a metal film containing at least one of silver and aluminum, or a transparent conductive film such as ITO and a metal film containing at least one of silver and aluminum A deposited film or the like can be used.
  • the heterojunction back contact cell of the second embodiment can be manufactured.
  • a notch is formed in the region below the end 6a of the n-type layer 6 in the opening 43 on the back surface side of the p-type layer 8. Therefore, the conductive film is separated by this notch, and the second electrode 10 is formed in a self-aligned manner. Therefore, since a process such as lithography and / or shadow masking is not required for patterning the second electrode 10, a heterojunction back contact cell can be easily manufactured.
  • the end 6a of the n-type layer 6 has a notch formed only in the opening 83 on the back surface side of the p-type layer 8, so that the first electrode The electrode area of the first electrode 9 can be increased, and the parasitic resistance of the first electrode 9 can be suppressed.
  • the patterning of the n-type layer 6 and the p-type layer 8 can be performed on the first insulating layer 5 and the second insulating layer 3, respectively.
  • the light incident from the light-receiving surface of the semiconductor 1 and transmitted through the semiconductor 1 can be reflected by the first electrode 9 and the second electrode 10 toward the semiconductor 1 side. Therefore, the characteristics of the heterojunction back contact cell can be improved.
  • the n-type layer 6 and the p-type layer 8 it is not necessary to form the n-type layer 6 and the p-type layer 8 using a shadow masking process.
  • the n-type layer 6 and the p-type layer 8 can be formed with high precision, the heterojunction back contact cell can be manufactured with a high yield and the characteristics can be enhanced.
  • the heterojunction back contact cell of Embodiment 2 can also be manufactured with high yield and can be a photoelectric conversion element with high characteristics.
  • the second intrinsic layer 61 containing intrinsic hydrogenated amorphous silicon is located directly under the p-type layer 8, the back surface of the semiconductor 1 by the intrinsic layer 4 is further improved. Since a good passivation effect can be obtained, it is possible to further suppress a decrease in minority carrier lifetime.
  • FIG. 28 is a schematic cross-sectional view of a heterojunction back contact cell according to Embodiment 3, which is another example of the photoelectric conversion element of the present invention.
  • the first electrode 9 is provided on the p-type layer 8 and the second electrode 10 is provided on the n-type layer 6. 8 is characterized in that an end 8 a of 8 protrudes in the direction of the second electrode 10 from the end of the first insulating layer 5.
  • the region 6b of the n-type layer 6 below the end portion 8a of the p-type layer 8 includes a region where the second electrode 10 is not formed.
  • the intrinsic layer 4, the n-type layer 6, and the first insulating layer 5 are stacked in this order on the back surface of the semiconductor 1.
  • intrinsic layer 4, n-type layer 6 and first insulating layer 5 can be laminated by, for example, a plasma CVD method.
  • the thickness of the intrinsic layer 4 is not particularly limited, but can be, for example, 1 nm or more and 10 nm or less, and more specifically, about 3 nm.
  • the thickness of the n-type layer 6 is not particularly limited, but may be, for example, 5 nm or more and 50 nm or less.
  • the thickness of the first insulating layer 5 is not particularly limited, but may be, for example, 0.1 ⁇ m or more and 10 ⁇ m or less.
  • a resist 91 having an opening 92 is formed on the back surface of the first insulating layer 5.
  • the resist 91 having the opening 92 can be formed by, for example, a photolithography method or a printing method.
  • the first insulating layer 5, the n-type layer 6 and the intrinsic layer 4 exposed from the opening 52 of the resist 51 provided on the back surface of the first insulating layer 5 are removed, The back surface of the semiconductor 1 is exposed.
  • the first insulating layer 5 can be removed, for example, by wet etching using hydrofluoric acid or the like.
  • the intrinsic layer 4 made of n-type hydrogenated amorphous silicon can function as an etching stop layer. It can be stopped by the intrinsic layer 4.
  • the n-type layer 6 and the intrinsic layer 4 can be removed by wet etching using an alkaline aqueous solution such as a tetramethylammonium hydroxide aqueous solution, a potassium hydroxide aqueous solution or a sodium hydroxide aqueous solution, for example. At this time, a part of the semiconductor 1 may be removed.
  • an alkaline aqueous solution such as a tetramethylammonium hydroxide aqueous solution, a potassium hydroxide aqueous solution or a sodium hydroxide aqueous solution, for example.
  • a second intrinsic layer 61 made of i-type hydrogenated amorphous silicon is stacked by, for example, a plasma CVD method.
  • the thickness of the second intrinsic layer 61 is not particularly limited, but can be, for example, 3 nm or more and 10 nm or less.
  • the p-type layer 8 is laminated on the back surface of the second intrinsic layer 61 by, for example, a plasma CVD method.
  • the thickness of the p-type layer 8 is not particularly limited, but is preferably 0.1 to 3 times the thickness of the first insulating layer 5. In this case, since the end portion 8a of the p-type layer 8 is easily formed, the yield is increased.
  • a resist 201 having an opening 202 is formed on the back surface of the p-type layer 8.
  • the resist 201 having the opening 202 can be formed by, for example, a photolithography method or a printing method.
  • the openings of the resist 201 are removed by removing the respective portions of the p-type layer 8, the second intrinsic layer 61, and the first insulating layer 5 exposed from the opening 202 of the resist 201.
  • the back surface of the n-type layer 6 is exposed from the portion 202.
  • the p-type layer 8 can be removed, for example, by wet etching using a mixed solution of hydrofluoric acid, nitric acid and acetic acid.
  • a mixed solution of hydrofluoric acid, nitric acid and acetic acid By adjusting the volume ratio of hydrofluoric acid, nitric acid and acetic acid in the mixed solution, the etching rate of the mixed solution with respect to the p-type layer 8 is made larger than the etching rate with respect to the second intrinsic layer 61, so that the second intrinsic The layer 61 can function as an etching stop layer.
  • the removal of the second intrinsic layer 61 can be performed, for example, by wet etching using an alkaline aqueous solution such as an aqueous tetramethylammonium hydroxide solution, an aqueous potassium hydroxide solution, or an aqueous sodium hydroxide solution.
  • an alkaline aqueous solution such as an aqueous tetramethylammonium hydroxide solution, an aqueous potassium hydroxide solution, or an aqueous sodium hydroxide solution.
  • the first insulating layer 5 can function as an etching stop layer, the wet etching can be stopped by the first insulating layer 5.
  • the first insulating layer 5 can be removed by, for example, wet etching using hydrofluoric acid or the like. At this time, the end portion 8a of the p-type layer 8 can be formed by performing side etching beyond the thickness of the first insulating layer 5 and removing the first insulating layer 5.
  • the n-type layer 6 made of n-type hydrogenated amorphous silicon can function as an etching stop layer. It can be stopped by the n-type layer 6.
  • the conductive film is formed from the opening 202 and the opening 203 on the back surface side of the semiconductor 1 by, for example, sputtering or vapor deposition.
  • the second electrode 10 is formed on the n-type layer 6 and the first electrode 9 is formed on the p-type layer 8 as shown in FIG.
  • a metal film containing at least one of silver and aluminum, or a transparent conductive film such as ITO and a metal film containing at least one of silver and aluminum A deposited film or the like can be used.
  • the heterojunction back contact cell of the third embodiment can be manufactured.
  • the notch is formed in the region 6b of the n-type layer 6 below the end 8a of the p-type layer 8. Are separated, and the second electrode 10 is formed in a self-aligned manner. Therefore, since a process such as lithography and / or shadow masking is not required for patterning the second electrode 10, a heterojunction back contact cell can be easily manufactured.
  • the end 8a of the p-type layer 8 has a notch formed only in the opening on the back surface side of the n-type layer 6, so that the first electrode 9
  • the electrode area of the first electrode 9 can be increased, and the parasitic resistance of the first electrode 9 can be suppressed.
  • the p-type layer 8 can be patterned on the first insulating layer 5. As a result, the damage to the semiconductor 1 and the intrinsic layer 4 during the patterning of the p-type layer 8 can be reduced, so that the heterojunction back contact cell can be manufactured with a high yield and its characteristics are enhanced. be able to.
  • the light incident from the light-receiving surface of the semiconductor 1 and transmitted through the semiconductor 1 can be reflected by the first electrode 9 and the second electrode 10 toward the semiconductor 1 side. Therefore, the characteristics of the heterojunction back contact cell can be improved.
  • the n-type layer 6 and the p-type layer 8 it is not necessary to form the n-type layer 6 and the p-type layer 8 using a shadow masking process. Thereby, since the n-type layer 6 and the p-type layer 8 can be formed with high precision, the heterojunction back contact cell can be manufactured with a high yield and the characteristics can be enhanced.
  • the second intrinsic layer 61 containing intrinsic hydrogenated amorphous silicon is located immediately below the p-type layer 8, the back surface of the semiconductor 1 by the intrinsic layer 4 is further improved. Since a good passivation effect can be obtained, it is possible to further suppress a decrease in minority carrier lifetime.
  • the heterojunction back contact cell of Embodiment 3 can also be manufactured with high yield and can be a photoelectric conversion element with high characteristics.
  • a photoelectric conversion module (Embodiment 4) and a photovoltaic power generation system (Embodiments 5 and 6) each including the heterojunction back contact cell of Embodiments 1 to 3 explain.
  • the photoelectric conversion module and the photovoltaic power generation system including the same also have high characteristics.
  • the fourth embodiment is a photoelectric conversion module using the heterojunction back contact cell of the first to third embodiments as a photoelectric conversion element.
  • FIG. 39 shows a schematic configuration of the photoelectric conversion module according to the fourth embodiment which is an example of the photoelectric conversion module of the present invention using the heterojunction back contact cell according to the first to third embodiments as a photoelectric conversion element.
  • the photoelectric conversion module 1000 according to Embodiment 4 includes a plurality of photoelectric conversion elements 1001, a cover 1002, and output terminals 1013 and 1014.
  • a plurality of photoelectric conversion elements 1001 are arranged in an array and connected in series.
  • FIG. 39 illustrates an arrangement in which the photoelectric conversion elements 1001 are connected in series.
  • the arrangement and the connection method are not limited to this, and the photoelectric conversion elements 1001 may be connected in parallel.
  • the series and the parallel may be combined. It may be an array.
  • the heterojunction back contact cell according to any of Embodiments 1 to 3 is used.
  • the photoelectric conversion module 1000 is not limited to the above description as long as at least one of the plurality of photoelectric conversion elements 1001 includes any of the photoelectric conversion elements of Embodiments 1 to 3.
  • the photoelectric conversion module 1000 can have any configuration. . Further, the number of photoelectric conversion elements 1001 included in the photoelectric conversion module 1000 can be any integer of 2 or more.
  • the cover 1002 is composed of a weatherproof cover and covers the plurality of photoelectric conversion elements 1001.
  • the cover 1002 is, for example, a transparent base material (for example, glass) provided on the light receiving surface side of the photoelectric conversion element 1001 and a back surface base material provided on the back surface side opposite to the light receiving surface side of the photoelectric conversion element 1001. (For example, glass, resin sheet or the like) and a sealing material (for example, EVA (ethylene vinyl acetate) or the like) that fills the space between the transparent substrate and the back substrate.
  • a transparent base material for example, glass
  • a back surface base material provided on the back surface side opposite to the light receiving surface side of the photoelectric conversion element 1001.
  • a sealing material for example, EVA (ethylene vinyl acetate) or the like
  • the output terminal 1013 is connected to a photoelectric conversion element 1001 arranged at one end of a plurality of photoelectric conversion elements 1001 connected in series.
  • the output terminal 1014 is connected to the photoelectric conversion element 1001 arranged at the other end of the plurality of photoelectric conversion elements 1001 connected in series.
  • the fifth embodiment is a photovoltaic power generation system using the heterojunction back contact cell of the first to third embodiments as a photoelectric conversion element. Since the photoelectric conversion element of the present invention has high characteristics (such as conversion efficiency), the photovoltaic power generation system of the present invention including the photoelectric conversion element can also have high characteristics. Note that the photovoltaic power generation system is a device that appropriately converts the power output from the photoelectric conversion module and supplies it to a commercial power system or an electric device.
  • a solar power generation system is a device that converts power output from a photoelectric conversion module as appropriate and supplies it to a commercial power system or an electrical device.
  • FIG. 40 shows an outline of the configuration of the photovoltaic power generation system according to the fifth embodiment which is an example of the photovoltaic power generation system of the present invention using the heterojunction back contact cell according to the first to third embodiments as a photoelectric conversion element.
  • the photovoltaic power generation system 2000 of the fifth embodiment includes a photoelectric conversion module array 2001, a connection box 2002, a power conditioner 2003, a distribution board 2004, and a power meter 2005.
  • the photoelectric conversion module array 2001 includes a plurality of photoelectric conversion modules 1000 (Embodiment 4).
  • the solar power generation system 2000 is generally added with functions such as “Home Energy Management System (HEMS)” and “Building Energy Management System (BEMS)”. be able to. Thereby, it is possible to reduce energy consumption by monitoring the power generation amount of the solar power generation system 2000, monitoring / controlling the power consumption amount of each electrical device connected to the solar power generation system 2000, and the like. .
  • HEMS Home Energy Management System
  • BEMS Building Energy Management System
  • connection box 2002 is connected to the photoelectric conversion module array 2001.
  • the power conditioner 2003 is connected to the connection box 2002.
  • Distribution board 2004 is connected to power conditioner 2003 and electrical equipment 2011.
  • the power meter 2005 is connected to the distribution board 2004 and the commercial power system.
  • a storage battery 2100 may be connected to the power conditioner 2003. In this case, output fluctuations due to fluctuations in the amount of sunshine can be suppressed, and power stored in the storage battery 2100 can be supplied to the electrical equipment 2011 or the commercial power system even in a time zone without sunshine. Further, the storage battery 2100 may be built in the power conditioner 2003.
  • the photovoltaic power generation system 2000 of the fifth embodiment operates as follows, for example.
  • the photoelectric conversion module array 2001 generates sunlight by converting sunlight into electricity, and supplies the DC power to the connection box 2002.
  • connection box 2002 receives DC power generated by the photoelectric conversion module array 2001 and supplies DC power to the power conditioner 2003.
  • the power conditioner 2003 converts the DC power received from the connection box 2002 into AC power and supplies it to the distribution board 2004. Note that a part of the DC power received from the connection box 2002 may be supplied to the distribution board 2004 as it is without being converted to AC power. 43, when the storage battery 2100 is connected to the power conditioner 2003 (or when the storage battery 2100 is built in the power conditioner 2003), the power conditioner 2003 is received from the connection box 2002. A part or all of the DC power can be appropriately converted to be stored in the storage battery 2100. The power stored in the storage battery 2100 is appropriately supplied to the power conditioner 2003 according to the amount of power generated by the photoelectric conversion module and the power consumption of the electrical equipment 2011, and is appropriately converted to the distribution board 2004. Supplied.
  • the distribution board 2004 supplies at least one of the power received from the power conditioner 2003 and the commercial power received via the power meter 2005 to the electrical equipment 2011.
  • the distribution board 2004 supplies the AC power received from the power conditioner 2003 to the electrical equipment 2011 when the AC power received from the power conditioner 2003 is larger than the power consumption of the electrical equipment 2011.
  • the surplus AC power is supplied to the commercial power system via the power meter 2005.
  • the distribution board 2004 electrically converts the AC power received from the commercial power system and the AC power received from the power conditioner 2003 when the AC power received from the power conditioner 2003 is less than the power consumption of the electrical equipment 2011. Supplied to the equipment 2011.
  • the power meter 2005 measures the power in the direction from the commercial power system to the distribution board 2004 and measures the power in the direction from the distribution board 2004 to the commercial power system.
  • a photoelectric conversion module array 2001 includes a plurality of photoelectric conversion modules 1000 and output terminals 2013 and 2014.
  • the plurality of photoelectric conversion modules 1000 are arranged in an array and connected in series.
  • FIG. 41 illustrates an arrangement in which the photoelectric conversion modules 1000 are connected in series.
  • the arrangement and connection method are not limited to this, and the photoelectric conversion modules 1000 may be arranged in parallel or may be combined in series and parallel. It is good also as an arrangement.
  • the number of photoelectric conversion modules 1000 included in the photoelectric conversion module array 2001 can be any integer of 2 or more.
  • the output terminal 2013 is connected to the photoelectric conversion module 1000 located at one end of the plurality of photoelectric conversion modules 1000 connected in series.
  • the output terminal 2014 is connected to the photoelectric conversion module 1000 located at the other end of the plurality of photoelectric conversion modules 1000 connected in series.
  • the solar power generation system according to the fifth embodiment is described above as long as at least one of the heterojunction back contact cells according to the first to third embodiments is provided as a photoelectric conversion element. It is not limited to this, and any configuration can be taken.
  • the sixth embodiment is a photovoltaic power generation system that is larger than the photovoltaic power generation system described as the fifth embodiment.
  • the photovoltaic power generation system of the sixth embodiment is also provided with at least one of the heterojunction back contact cells of the first to third embodiments as a photoelectric conversion element. Since the photoelectric conversion element of the present invention has high characteristics (such as conversion efficiency), the photovoltaic power generation system of the present invention including the photoelectric conversion element can also have high characteristics.
  • FIG. 42 shows an outline of the configuration of the photovoltaic power generation system according to Embodiment 6, which is an example of the large-scale photovoltaic power generation system of the present invention.
  • solar power generation system 4000 of the sixth embodiment includes a plurality of subsystems 4001, a plurality of power conditioners 4003, and a transformer 4004.
  • the photovoltaic power generation system 4000 is a larger scale photovoltaic power generation system than the photovoltaic power generation system 2000 of the fifth embodiment shown in FIG.
  • the plurality of power conditioners 4003 are each connected to the subsystem 4001.
  • the number of the power conditioners 4003 and the subsystems 4001 connected thereto can be any integer of 2 or more.
  • a storage battery 4100 may be connected to the power conditioner 4003. In this case, output fluctuation due to fluctuations in the amount of sunshine can be suppressed, and power stored in the storage battery 4100 can be supplied even in a time zone without sunshine. Further, the storage battery 4100 may be built in the power conditioner 4003.
  • the transformer 4004 is connected to a plurality of power conditioners 4003 and a commercial power system.
  • Each of the plurality of subsystems 4001 includes a plurality of module systems 3000.
  • the number of module systems 3000 in the subsystem 4001 can be any integer greater than or equal to two.
  • Each of the plurality of module systems 3000 includes a plurality of photoelectric conversion module arrays 2001, a plurality of connection boxes 3002, and a current collection box 3004.
  • the number of the junction box 3002 in the module system 3000 and the photoelectric conversion module array 2001 connected to the junction box 3002 can be any integer of 2 or more.
  • the current collection box 3004 is connected to a plurality of connection boxes 3002.
  • the power conditioner 4003 is connected to a plurality of current collection boxes 3004 in the subsystem 4001.
  • Solar power generation system 4000 of the sixth embodiment operates as follows, for example.
  • the plurality of photoelectric conversion module arrays 2001 of the module system 3000 convert sunlight into electricity to generate DC power, and supply the DC power to the current collection box 3004 via the connection box 3002.
  • a plurality of current collection boxes 3004 in the subsystem 4001 supplies DC power to the power conditioner 4003.
  • the plurality of power conditioners 4003 convert DC power into AC power and supply the AC power to the transformer 4004.
  • the power conditioner 4003 is received from the current collection box 3004.
  • a part or all of the direct current power can be appropriately converted to be stored in the storage battery 4100.
  • the electric power stored in the storage battery 4100 is appropriately supplied to the power conditioner 4003 side according to the power generation amount of the subsystem 4001, appropriately converted into electric power, and supplied to the transformer 4004.
  • the transformer 4004 converts the voltage level of the AC power received from the plurality of power conditioners 4003 and supplies it to the commercial power system.
  • the solar power generation system 4000 only needs to include at least one of the heterojunction back contact cells of Embodiments 1 to 3 as a photoelectric conversion element, and all of the photoelectric generation systems 4000 included in the solar power generation system 4000 can be used.
  • the conversion element may not be the heterojunction back contact cell of the first to third embodiments.
  • all the photoelectric conversion elements included in one subsystem 4001 are the heterojunction back contact cells of Embodiments 1 to 3, and some or all of the photoelectric conversion elements included in another subsystem 4001 are implemented.
  • the heterojunction back contact cell of the first to third embodiments may not be used.
  • the present invention relates to a semiconductor, an intrinsic layer containing hydrogenated amorphous silicon provided on the semiconductor, and a first conductivity type layer containing hydrogenated amorphous silicon of the first conductivity type provided on the intrinsic layer, A second conductivity type layer containing hydrogenated amorphous silicon of the second conductivity type, an insulating layer, a first electrode provided on the first conductivity type layer, and a second electrode provided on the second conductivity type layer.
  • the photoelectric conversion element is provided with two electrodes, and the end portion of the first conductivity type layer protrudes from the end of the insulating layer in the direction of the second electrode. With such a structure, a photoelectric conversion element that can be manufactured with high yield and has high characteristics can be obtained.
  • the region of the second conductivity type layer below the end of the first conductivity type layer includes a region where the second electrode is not formed.
  • the second electrode can be formed in a self-aligned manner by forming a notch in the opening on the back surface side of the second conductivity type layer by the end portion of the first conductivity type layer. Therefore, the heterojunction back contact cell can be manufactured with a high yield.
  • the end portion of the first conductivity type layer is covered with the second conductivity type layer.
  • the second electrode can be formed in a self-aligned manner by stably forming a notch in the region of the second conductivity type layer below the end of the first conductivity type layer. Therefore, the heterojunction back contact cell can be manufactured with a higher yield.
  • the insulating layer preferably contains silicon nitride or silicon oxide.
  • the intrinsic layer can function as an etching stop layer in the wet etching of the insulating layer, so that the side etching more than the thickness of the first insulating layer can be easily performed.
  • a second insulating layer is provided on the first conductivity type layer.
  • the first conductive type layer and the second conductive type layer can be insulated in the thickness direction by the second insulating layer.
  • the second insulating layer contains silicon nitride or silicon oxide.
  • the first conductivity type layer can function as an etching stop layer in the wet etching of the second insulating layer, so that the side etching more than the thickness of the second insulating layer can be easily performed. Can do.
  • the semiconductor is the first conductivity type, the first conductivity type is n-type, and the second conductivity type is p-type.
  • a second intrinsic layer containing intrinsic hydrogenated amorphous silicon is located immediately below the first conductivity type layer or immediately below the second conductivity type layer.
  • the present invention can be used for a photoelectric conversion element and a method for manufacturing a photoelectric conversion element, and can be particularly preferably used for a heterojunction back contact cell and a method for manufacturing a heterojunction back contact cell.

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Abstract

　真性層上に設けられた、第１導電型の水素化アモルファスシリコンを含有する第１導電型層と、第２導電型の水素化アモルファスシリコンを含有する第２導電型層と、絶縁層と、第１導電型層上に設けられた第１電極と、第２導電型層上に設けられた第２電極とを備え、第１導電型層の端部が、絶縁層の端から、第２電極の方向に突出している光電変換素子である。

Description

光電変換素子
　本発明は、光電変換素子に関する。
　太陽光エネルギを電気エネルギに直接変換する太陽電池は、近年、特に、地球環境問題の観点から、次世代のエネルギ源としての期待が急激に高まっている。太陽電池には、化合物半導体または有機材料を用いたものなど様々な種類のものがあるが、現在、主流となっているのは、シリコン結晶を用いたものである。
　現在、最も多く製造および販売されている太陽電池は、太陽光が入射する側の面である受光面と、受光面の反対側である裏面とにそれぞれ電極が形成された構造のものである。
　しかしながら、受光面に電極を形成した場合には、電極における太陽光の反射および吸収があることから、電極の面積分だけ入射する太陽光の量が減少する。そのため、裏面に電極が形成された太陽電池セルの開発も進められている（たとえば特表２００９－５２４９１６号公報（特許文献１）参照）。
　図３８に、特許文献１に記載のアモルファス／結晶シリコンヘテロ接合デバイスの模式的な断面図を示す。図３８に示すように、特許文献１に記載のアモルファス／結晶シリコンヘテロ接合デバイスにおいては、結晶シリコンウエハ１０１の裏面上に真性水素化アモルファスシリコン遷移層１０２が形成され、真性水素化アモルファスシリコン遷移層１０２には水素化アモルファスシリコンのｎドープ領域１０３およびｐドープ領域１０４が形成され、ｎドープ領域１０３上およびｐドープ領域１０４上にアルミニウム電極１０５が備えられている。
　図３８に示す特許文献１に記載のアモルファス／結晶シリコンヘテロ接合デバイスにおいて、ｎドープ領域１０３およびｐドープ領域１０４は、リソグラフィおよび／またはシャドウマスキングプロセスを用いて形成される（たとえば、特許文献１の段落［００２０］等参照）。
　また、アルミニウム電極１０５は、ｎドープ領域１０３およびｐドープ領域１０４の内側の辺が重なる中心線に沿ったマスクを用いて、ｎドープ領域１０３およびｐドープ領域１０４上にアルミニウムを蒸着することによって形成されている（たとえば、特許文献１の段落［００２４］および［００２５］等参照）。
特表２００９－５２４９１６号公報
　しかしながら、リソグラフィを用いてｎドープ領域１０３およびｐドープ領域１０４を形成する場合には、真性水素化アモルファスシリコン遷移層１０２に対してｎドープ領域１０３およびｐドープ領域１０４のエッチング選択比の大きい方法によってｎドープ領域１０３およびｐドープ領域１０４をエッチングする必要があるが、特許文献１には、そのようなエッチング選択比の大きなエッチング法については記載されていない。
　また、真性水素化アモルファスシリコン遷移層１０２とｎドープ領域１０３との積層体の厚さ、および真性水素化アモルファスシリコン遷移層１０２とｐドープ領域１０４との積層体の厚さは数Å～数十ｎｍであるため（特許文献１の段落［００１８］）、真性水素化アモルファスシリコン遷移層１０２の厚さは非常に薄くなっている。このように、極めて薄い真性水素化アモルファスシリコン遷移層１０２を残して、ｎドープ領域１０３およびｐドープ領域１０４をエッチングするのは極めて困難である。
　また、シャドウマスキングプロセスを用いてｎドープ領域１０３およびｐドープ領域１０４を形成する場合には、プラズマＣＶＤ（Chemical　Vapor  Deposition）法によってｎドープ領域１０３およびｐドープ領域１０４を成膜する際に、マスク裏面へのガスの回り込みによって、ｎドープ領域１０３とｐドープ領域１０４との間の分離が難しくなることから、パターニング精度が非常に悪くなるため、ｎドープ領域１０３とｐドープ領域１０４との間の間隔を大きくする必要がある。しかしながら、ｎドープ領域１０３とｐドープ領域１０４との間の間隔を大きくした場合には、ｎドープ領域１０３およびｐドープ領域１０４のいずれもが形成されていない領域が大きくなるため、アモルファス／結晶シリコンヘテロ接合デバイスの変換効率が低くなる。
　上記の事情に鑑みて、本発明の目的は、高い歩留まりで製造することができ、かつ特性の高い光電変換素子を提供することにある。
　本発明は、半導体と、半導体上に設けられた水素化アモルファスシリコンを含有する真性層と、真性層上に設けられた、第１導電型の水素化アモルファスシリコンを含有する第１導電型層と、第２導電型の水素化アモルファスシリコンを含有する第２導電型層と、絶縁層と、第１導電型層上に設けられた第１電極と、第２導電型層上に設けられた第２電極とを備え、第１導電型層の端部は、絶縁層の端から、第２電極の方向に突出している光電変換素子である。このような構成とすることにより、高い歩留まりで製造することができ、かつ特性の高い光電変換素子とすることができる。
　本発明によれば、高い歩留まりで製造することができ、かつ特性の高い光電変換素子を提供することができる。
実施の形態１のヘテロ接合型バックコンタクトセルの模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態３のヘテロ接合型バックコンタクトセルの模式的な断面図である。 実施の形態３のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態３のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態３のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態３のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態３のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態３のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態３のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態３のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 実施の形態３のヘテロ接合型バックコンタクトセルの製造方法の一例について図解する模式的な断面図である。 特許文献１に記載のアモルファス／結晶シリコンヘテロ接合デバイスの模式的な断面図である。 実施の形態４の光電変換モジュールの構成の概略図である。 実施の形態５の太陽光発電システムの構成の概略図である。 図４０に示す光電変換モジュールアレイの構成の一例の概略図である。 実施の形態６の太陽光発電システムの構成の概略図である。 実施の形態５の太陽光発電システムの構成の他の一例の概略図である。 実施の形態６の太陽光発電システムの構成の他の一例の概略図である。
　以下、本発明の実施の形態について説明する。なお、本発明の図面において、同一の参照符号は、同一部分または相当部分を表わすものとする。
　＜実施の形態１＞
　図１に、本発明の光電変換素子の一例である実施の形態１のヘテロ接合型バックコンタクトセルの模式的な断面図を示す。実施の形態１のヘテロ接合型バックコンタクトセルは、ｎ型単結晶シリコンからなる半導体１と、半導体１の裏面の全面を被覆するｉ型の水素化アモルファスシリコンを含有する真性層４と、真性層４の裏面の一部を被覆するｎ型の水素化アモルファスシリコンを含有するｎ型層６と、真性層４の裏面の一部を被覆するｐ型の水素化アモルファスシリコンを含有するｐ型層８と、真性層４の裏面の一部を被覆する第１絶縁層５とを備えている。ここで、ｎ型層６、ｐ型層８および第１絶縁層５は、互いに、半導体１の裏面の異なる領域を被覆している。
　ｎ型層６上には第１電極９が設けられており、ｐ型層８上には第２電極１０が設けられている。
　第１絶縁層５は帯状に形成されており、ｎ型層６は、真性層４の裏面の一部を被覆するとともに、真性層４の裏面上に設けられている第１絶縁層５の第１電極側側面および裏面を被覆している。さらに、ｎ型層６は、第１絶縁層５上において、第１絶縁層５の端から第２電極１０の方向に突出する端部６ａを有している。
　ｎ型層６の裏面上には第２絶縁層３が設けられており、ｐ型層８は、真性層４の裏面の一部を被覆するとともに、真性層４の裏面上に設けられている第１絶縁層５の第２電極側側面、ｎ型層６の端部６ａ、ならびに第２絶縁層３の第２電極側側面および裏面を被覆している。
　第１電極９は、ｎ型層６の裏面を被覆するとともに、第２絶縁層３の側面、およびｐ型層８の裏面を覆っている。
　さらに、ｎ型層６の端部６ａの下方のｐ型層８の領域８ｂには、第２電極１０が設けられていない領域を含んでいる。
　半導体１の裏面側の構造は上記の構造となっているが、半導体１の裏面と反対側の受光面にはテクスチャ構造（図示せず）が形成されているとともに、テクスチャ構造上にはパッシベーション膜を兼ねる反射防止膜（図示せず）が形成されていてもよい。反射防止膜は、パッシベーション層上に反射防止層を積層した積層膜であってもよい。
　以下、図２～図１４の模式的断面図を参照して、実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について説明する。まず、図２に示すように、ＲＣＡ洗浄を行なった半導体１の裏面の全面に、ｉ型の水素化アモルファスシリコンからなる真性層４を積層した後に、真性層４の裏面の全面に第１絶縁層５を積層する。ここで、真性層４および第１絶縁層５は、それぞれ、たとえばプラズマＣＶＤ法により積層することができる。なお、本明細書において、「ｉ型」は真性半導体を意味する。
　半導体１としてはｎ型単結晶シリコンに限定されず、たとえば従来から公知の半導体を用いてもよい。半導体１の厚さは、特に限定されないが、たとえば５０μｍ以上３００μｍ以下とすることができ、好ましくは７０μｍ以上１５０μｍ以下とすることができる。また、半導体１の比抵抗も、特に限定されないが、たとえば０．５Ω・ｃｍ以上１０Ω・ｃｍ以下とすることができる。
　半導体１の受光面のテクスチャ構造は、たとえば、半導体１の受光面の全面をテクスチャエッチングすることなどにより形成することができる。
　半導体１の受光面のパッシベーション膜を兼ねる反射防止膜は、たとえば、窒化シリコン膜、酸化シリコン膜、または窒化シリコン膜と酸化シリコン膜との積層体などを用いることができる。また、反射防止膜の厚さは、たとえば１００ｎｍ程度とすることができる。また、反射防止膜は、たとえば、スパッタリング法またはプラズマＣＶＤ法により積層することができる。
　半導体１の裏面の全面に積層される真性層４の厚さは、特に限定されないが、たとえば１ｎｍ以上１０ｎｍ以下とすることができ、より具体的には３ｎｍ程度とすることができる。
　真性層４の裏面の全面に積層される第１絶縁層５は、絶縁材料からなる層であれば特に限定されないが、真性層４をほとんど侵すことなくエッチングが可能な材質であることが好ましい。絶縁層５としては、たとえば、プラズマＣＶＤ法等を用いて形成した、窒化シリコン層、酸化シリコン層、または窒化シリコン層と酸化シリコン層との積層体などを用いることができる。この場合、たとえばフッ酸を用いることによって、真性層４にダメージを与えることなく第１絶縁層５をエッチングすることが可能である。第１絶縁層５の厚さは、特に限定されないが、たとえば０．１μｍ以上１０μｍ以下とすることができる。
　次に、図３に示すように、第１絶縁層５の裏面上に開口部２２を有するレジスト２１を形成する。開口部２２を有するレジスト２１は、たとえば、フォトリソグラフィ法または印刷法などにより形成することができる。
　次に、図４に示すように、レジスト２１の開口部２２から露出する第１絶縁層５の部分を除去することによって、レジスト２１の開口部２２から真性層４の裏面を露出させる。
　第１絶縁層５の除去は、たとえば、フッ酸等を用いたウエットエッチングなどにより行なうことができる。ここで、フッ酸を用いたウエットエッチングにより第１絶縁層５を除去する場合には、ｉ型の水素化アモルファスシリコンからなる真性層４をエッチングストップ層として機能させることができ、当該ウエットエッチングを真性層４で止めることができる。
　次に、図５に示すように、第１絶縁層５の裏面からレジスト２１をすべて除去した後に、図６に示すように、真性層４の露出した裏面および第１絶縁層５を覆うようにしてｎ型の水素化アモルファスシリコンからなるｎ型層６をたとえばプラズマＣＶＤ法により積層する。
　ｎ型層６の厚さは、特に限定されないが、たとえば、第１絶縁層５の厚さの０．１倍以上３倍以下とすることが好ましい。この場合、ｎ型層６の端部６ａが形成しやすくなるため、歩留まりが高くなる。
　ｎ型層６に含まれるｎ型不純物としては、たとえばリンを用いることができ、ｎ型層６のｎ型不純物濃度は、たとえば５×１０20個／ｃｍ3程度とすることができる。
　次に、図７に示すように、ｎ型層６の裏面上に、第２絶縁層３をたとえばプラズマＣＶＤ法により積層する。
　第２絶縁層３は、絶縁材料からなる層であれば特に限定されないが、ｎ型層６をほとんど侵すことなくエッチングが可能な材質であることが好ましい。第２絶縁層３としては、たとえば、プラズマＣＶＤ法等を用いて形成した、窒化シリコン層、酸化シリコン層、または窒化シリコン層と酸化シリコン層との積層体などを用いることができる。この場合、たとえばフッ酸を用いることによって、ｎ型層６にダメージを与えることなく第２絶縁層３をエッチングすることが可能である。
　次に、図８に示すように、第２絶縁層３の裏面上に開口部３２を有するレジスト３１を形成する。開口部３２を有するレジスト３１は、たとえば、フォトリソグラフィ法または印刷法などにより形成することができる。
　次に、図９に示すように、レジスト３１の開口部３２から露出する第２絶縁層３、ｎ型層６、および第１絶縁層５のそれぞれの部分を除去することによって、レジスト３１の開口部３２から真性層４の裏面を露出させる。
　第２絶縁層３の除去は、たとえば、フッ酸等を用いたウエットエッチングなどにより行なうことができる。このとき、第２絶縁層３の厚さ以上にサイドエッチングを行なって、第２絶縁層３を除去することによって、ｎ型層６の端部６ａを形成することができる。ここで、フッ酸を用いたウエットエッチングにより第２絶縁層３を除去する場合には、ｎ型の水素化アモルファスシリコンからなるｎ型層６をエッチングストップ層として機能させることができ、当該ウエットエッチングをｎ型層６で止めることができる。
　また、ｎ型層６の除去は、たとえば、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液または水酸化ナトリウム水溶液等のアルカリ性水溶液を用いたウエットエッチングなどにより行なうことができる。このとき、第１絶縁層５をエッチングストップ層として機能させることができ、当該ウエットエッチングを第１絶縁層５で止めることができる。
　また、第１絶縁層５の除去は、たとえば、フッ酸等を用いたウエットエッチングなどにより行なうことができる。このとき、第１絶縁層５の厚さ以上にサイドエッチングを行なって、第１絶縁層５を除去することができる。また、フッ酸を用いたウエットエッチングにより第１絶縁層５を除去する場合には、ｉ型の水素化アモルファスシリコンからなる真性層４をエッチングストップ層として機能させることができ、当該ウエットエッチングを真性層４で止めることができる。
　次に、図１０に示すように、第２絶縁層３の裏面からレジスト３１をすべて除去した後に、図１１に示すように、真性層４の露出した裏面、ｎ型層６の端部６ａおよび第２絶縁層３を覆うようにしてｐ型の水素化アモルファスシリコンからなるｐ型層８をたとえばプラズマＣＶＤ法により積層する。
　ｐ型層８の厚さは、特に限定されないが、たとえば５ｎｍ以上５０ｎｍ以下とすることができる。
　ｐ型層８に含まれるｐ型不純物としては、たとえばボロンを用いることができ、ｐ型層８のｐ型不純物濃度は、たとえば５×１０20個／ｃｍ3程度とすることができる。
　次に、図１２に示すように、ｎ型層６の端部６ａの下方のノッチを含むｐ型層８の開口部を埋めるように、ｐ型層８の裏面上に、開口部４２を有するレジスト４１を形成する。開口部４２を有するレジスト４１は、たとえば、フォトリソグラフィ法または印刷法などにより形成することができる。
　次に、図１３に示すように、レジスト４１の開口部４２から露出するｐ型層８および第２絶縁層３を除去することによって、ｎ型層６の裏面を露出させる。
　ｐ型層８は、たとえば、フッ酸と硝酸との混合液（たとえば、体積比で、フッ酸：硝酸＝１：１００）を用いたウエットエッチングにより除去することができる。また、ウエットエッチングの代わりに反応性イオンエッチング法を用いてもよい。このとき、ｎ型層６が露出しない限り、第２絶縁層３の一部が除去されてもよい。
　第２絶縁層３は、たとえば、フッ酸等を用いたウエットエッチングなどにより除去することができる。ここで、フッ酸を用いたウエットエッチングにより第２絶縁層３を除去する場合には、ｎ型の水素化アモルファスシリコンからなるｎ型層６をエッチングストップ層として機能させることができ、当該ウエットエッチングをｎ型層６で止めることができる。
　その後、図１４に示すように、ｐ型層８の裏面からレジスト４１をすべて除去した後に、半導体１の裏面側の開口部４２および開口部４３から導電膜を、たとえばスパッタリング法または蒸着法により積層することによって、図１に示すように、ｎ型層６上に第１電極９を形成し、ｐ型層８上に第２電極１０を形成する。
　第１電極９および第２電極１０の形成に用いられる導電膜としては、たとえば、銀およびアルミニウムの少なくとも一方を含む金属膜、またはＩＴＯなどの透明導電膜と銀およびアルミニウムの少なくとも一方を含む金属膜との堆積膜などを用いることができる。
　以上により、実施の形態１のヘテロ接合型バックコンタクトセルを製造することができる。
　実施の形態１のヘテロ接合型バックコンタクトセルの製造方法においては、ｐ型層８の裏面側の開口部４３には、ｎ型層６の端部６ａの下方の領域にノッチが形成されているため、このノッチによって、導電膜が分離され、第２電極１０が自己整合的に形成されることになる。したがって、第２電極１０のパターニングにリソグラフィおよび／またはシャドウマスキング等のプロセスを必要としないことから、簡易に、ヘテロ接合型バックコンタクトセルを製造することができる。
　また、実施の形態１のヘテロ接合型バックコンタクトセルにおいては、ｎ型層６の端部６ａは、ｐ型層８の裏面側の開口部４３にしかノッチを形成していないため、第１電極９の電極面積を大きくすることができ、第１電極９の寄生抵抗を抑制することができる。
　なお、半導体１がｎ型である場合には、ｐ型層８の幅よりもｎ型層６の幅を狭くすることが多く、第１電極９が高抵抗となりやすいため、ｐ型層８の裏面側の開口部４３にノッチを形成して、第１電極９の電極面積を大きくすることが好ましい。他方、半導体１がｐ型である場合には、上記と同様の理由で、第２電極１０の電極面積を大きくすることが好ましい。
　また、上述のように、実施の形態１においては、ｎ型層６およびｐ型層８のパターニングを、それぞれ、第１絶縁層５上および第２絶縁層３上で行なうことができる。これにより、ｎ型層６およびｐ型層８のパターニング時に、半導体１および真性層４が受けるダメージを低減することができることから、ヘテロ接合型バックコンタクトセルを高い歩留まりで製造することができるとともに、その特性を高くすることができる。
　また、実施の形態１においては、第１電極９と第２電極１０の半導体１の裏面への射影像に隙間がないため、半導体１の受光面から入射して半導体１を透過してきた光を第１電極９と第２電極１０とによって半導体１側に反射させることができるため、この観点からも、ヘテロ接合型バックコンタクトセルの特性を高くすることができる。
　また、実施の形態１においては、シャドウマスキングプロセスを用いてｎ型層６およびｐ型層８を形成する必要がない。これにより、ｎ型層６およびｐ型層８を高精度に形成することができるため、ヘテロ接合型バックコンタクトセルを高い歩留まりで製造することができるとともに、その特性を高くすることができる。
　以上により、実施の形態１のヘテロ接合型バックコンタクトセルは、高い歩留まりで製造することができ、かつ特性の高い光電変換素子とすることができる。
　特に、実施の形態１のヘテロ接合型バックコンタクトセルは、ｎ型層６の端部６ａの下方のｐ型層８の領域８ｂは第２電極１０が形成されていない領域を含んでいるため、ｐ型層８の裏面側の開口部に、ｎ型層６の端部６ａによってノッチが形成される。このノッチによって、第２電極１０を自己整合的に形成することができるため、ヘテロ接合型バックコンタクトセルを高い歩留まりで製造することができる。
　また、実施の形態１のヘテロ接合型バックコンタクトセルにおいては、ｎ型層６の端部６ａがｐ型層８によって覆われているため、ｎ型層６の端部６ａの下方のｐ型層８の領域により安定してノッチを形成することができる。このノッチによって、第２電極１０を自己整合的に形成することができるため、ヘテロ接合型バックコンタクトセルをより高い歩留まりで製造することができる。
　また、実施の形態１のヘテロ接合型バックコンタクトセルにおいて、第１絶縁層５が窒化シリコンを含有するものである場合には、第１絶縁層５のウエットエッチングにおいてｉ型の水素化アモルファスシリコンからなる真性層４をエッチングストップ層として機能させることができるため、第１絶縁層５の厚さ以上のサイドエッチングを容易に行なうことができる。
　また、実施の形態１のヘテロ接合型バックコンタクトセルにおいては、ｎ型層６上に第２絶縁層３が設けられているため、第２絶縁層３によって、ｎ型層６とｐ型層８とを厚さ方向に絶縁することができる。
　また、実施の形態１のヘテロ接合型バックコンタクトセルにおいて、第２絶縁層３が窒化シリコンを含有するものである場合には、第２絶縁層３のウエットエッチングにおいてｎ型の水素化アモルファスシリコンからなるｎ型層６をエッチングストップ層として機能させることができるため、第２絶縁層３の厚さ以上のサイドエッチングを容易に行なうことができる。
　また、実施の形態１においては、ｎ型層６の形成後にｐ型層８を形成しているため、真性層４による半導体１の裏面の良好なパッシベーション効果を得ることができる。すなわち、ｎ型層６の形成前にｐ型層８を形成した場合には、ｎ型層６の積層時のアニール効果によって、ｐ型層８で被覆された真性層４の少数キャリアライフタイムが低下することがあるが、ｎ型層６の形成後にｐ型層８を形成した場合にはこのような少数キャリアライフタイムの低下を抑止することができる。
　なお、上記においては、第１導電型をｎ型とし、第２導電型をｐ型として説明したが、第１導電型をｐ型とし、第２導電型をｎ型としてもよいことは言うまでもない。
　＜実施の形態２＞
　図１５に、本発明の光電変換素子の他の一例である実施の形態２のヘテロ接合型バックコンタクトセルの模式的な断面図を示す。実施の形態２のヘテロ接合型バックコンタクトセルにおいては、ｎ型層６の直下に、ｉ型の水素化アモルファスシリコンを含有する第２真性層６１が位置していることを特徴としている。
　以下、図１６～図２７の模式的断面図を参照して、実施の形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について説明する。まず、半導体１の裏面上に、真性層４および第１絶縁層５をこの順序に積層し、第１絶縁層５の裏面上に、開口部を有するレジストを設けるまでは実施の形態１と同様である。
　次に、図１６に示すように、第１絶縁層５の裏面上に設けられたレジスト５１の開口部５２から露出する第１絶縁層５および真性層４を除去して、半導体１の裏面を露出させる。
　第１絶縁層５の除去は、たとえば、フッ酸等を用いたウエットエッチングなどにより行なうことができる。ここで、フッ酸を用いたウエットエッチングにより第２絶縁層３を除去する場合には、ｉ型の水素化アモルファスシリコンからなる真性層４をエッチングストップ層として機能させることができ、当該ウエットエッチングを真性層４で止めることができる。
　また、真性層４の除去は、たとえば、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液または水酸化ナトリウム水溶液等のアルカリ性水溶液を用いたウエットエッチングなどにより行なうことができる。このとき、半導体１の一部も除去されてもよい。
　次に、図１７に示すように、第１絶縁層５の裏面からレジスト５１を除去した後に、図１８に示すように、半導体１の露出した裏面、および第１絶縁層５を覆うようにして、ｉ型の水素化アモルファスシリコンからなる第２真性層６１をたとえばプラズマＣＶＤ法により積層する。
　第２真性層６１の厚さは、特に限定されないが、たとえば１ｎｍ以上５ｎｍ以下とすることができる。
　次に、図１９に示すように、第２真性層６１の裏面上に、ｎ型層６をたとえばプラズマＣＶＤ法により積層する。
　ｎ型層６の厚さは、特に限定されないが、たとえば、第１絶縁層５の厚さの０．１倍以上３倍以下とすることが好ましい。この場合、ｎ型層６の端部６ａが形成されやすくなるため、歩留まりが高くなる。
　次に、図２０に示すように、ｎ型層６の裏面上に、第２絶縁層３をたとえばプラズマＣＶＤ法により積層する。
　次に、図２１に示すように、第２絶縁層３の裏面上に、開口部７２を有するレジスト７１を形成する。開口部７２を有するレジスト７１は、たとえば、フォトリソグラフィ法または印刷法などにより形成することができる。
　次に、図２２に示すように、レジスト７１の開口部７２から露出する第２絶縁層３、ｎ型層６、第２真性層６１および第１絶縁層５のそれぞれの部分を除去することによって、レジスト７１の開口部７２から真性層４の裏面を露出させる。
　第２絶縁層３の除去は、たとえば、フッ酸等を用いたウエットエッチングなどにより行なうことができる。このとき、第２絶縁層３の厚さ以上にサイドエッチングを行なって、第２絶縁層３を除去することができる。ここで、フッ酸を用いたウエットエッチングにより第２絶縁層３を除去する場合には、ｎ型の水素化アモルファスシリコンからなるｎ型層６をエッチングストップ層として機能させることができ、当該ウエットエッチングをｎ型層６で止めることができる。
　また、ｎ型層６および第２真性層６１の除去は、たとえば、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液または水酸化ナトリウム水溶液等のアルカリ性水溶液を用いたウエットエッチングなどにより行なうことができる。このとき、第１絶縁層５をエッチングストップ層として機能させることができ、当該ウエットエッチングを第１絶縁層５で止めることができる。
　また、第１絶縁層５の除去は、たとえば、フッ酸等を用いたウエットエッチングなどにより行なうことができる。このとき、第１絶縁層５の厚さ以上にサイドエッチングを行なって、第１絶縁層５を除去することができる。また、フッ酸を用いたウエットエッチングにより第１絶縁層５を除去する場合には、ｉ型の水素化アモルファスシリコンからなる真性層４をエッチングストップ層として機能させることができ、当該ウエットエッチングを真性層４で止めることができる。
　次に、図２３に示すように、第２絶縁層３の裏面からレジスト７１をすべて除去した後に、図２４に示すように、真性層４の露出した裏面、ｎ型層６の端部６ａ、ｎ型層６の端部６ａの直下の第２真性層６１および第２絶縁層３を覆うようにして、ｐ型の水素化アモルファスシリコンからなるｐ型層８をたとえばプラズマＣＶＤ法により積層する。
　ｐ型層８の厚さは、特に限定されないが、たとえば５ｎｍ以上５０ｎｍ以下とすることができる。
　次に、図２５に示すように、ｐ型層８の裏面側の開口部を埋めるように、ｐ型層８の裏面上に、開口部８２を有するレジスト８１を形成する。開口部８２を有するレジスト８１は、たとえば、フォトリソグラフィ法または印刷法などにより形成することができる。
　次に、図２６に示すように、レジスト８１の開口部８２から露出するｐ型層８および第２絶縁層３を除去することによって、ｎ型層６の裏面を露出させる。
　ｐ型層８は、たとえば、フッ酸と硝酸との混合液（たとえば、体積比で、フッ酸：硝酸＝１：１００）を用いたウエットエッチングにより除去することができる。このとき、ｎ型層６が露出しない限り、第２絶縁層３の一部が除去されてもよい。
　第２絶縁層３は、たとえば、フッ酸等を用いたウエットエッチングなどにより除去することができる。ここで、フッ酸を用いたウエットエッチングにより第２絶縁層３を除去する場合には、ｎ型の水素化アモルファスシリコンからなるｎ型層６をエッチングストップ層として機能させることができ、当該ウエットエッチングをｎ型層６で止めることができる。
　次に、図２７に示すように、ｐ型層８の裏面からレジスト８１をすべて除去した後に、半導体１の裏面側の開口部８２および開口部８３から導電膜を、たとえばスパッタリング法または蒸着法により積層することによって、図１５に示すように、ｎ型層６上に第１電極９を形成し、ｐ型層８上に第２電極１０を形成する。
　第１電極９および第２電極１０の形成に用いられる導電膜としては、たとえば、銀およびアルミニウムの少なくとも一方を含む金属膜、またはＩＴＯなどの透明導電膜と銀およびアルミニウムの少なくとも一方を含む金属膜との堆積膜などを用いることができる。
　以上により、実施の形態２のヘテロ接合型バックコンタクトセルを製造することができる。
　実施の形態２のヘテロ接合型バックコンタクトセルの製造方法においても、ｐ型層８の裏面側の開口部４３には、ｎ型層６の端部６ａの下方の領域にノッチが形成されているため、このノッチによって、導電膜が分離され、第２電極１０が自己整合的に形成されることになる。したがって、第２電極１０のパターニングにリソグラフィおよび／またはシャドウマスキング等のプロセスを必要としないことから、簡易に、ヘテロ接合型バックコンタクトセルを製造することができる。
　また、実施の形態２のヘテロ接合型バックコンタクトセルにおいても、ｎ型層６の端部６ａは、ｐ型層８の裏面側の開口部８３にしかノッチを形成していないため、第１電極９の電極面積を大きくすることができ、第１電極９の寄生抵抗を抑制することができる。
　また、上述のように、実施の形態２においても、ｎ型層６およびｐ型層８のパターニングを、それぞれ、第１絶縁層５上および第２絶縁層３上で行なうことができる。これにより、ｎ型層６およびｐ型層８のパターニング時に、半導体１および真性層４が受けるダメージを低減することができることから、ヘテロ接合型バックコンタクトセルを高い歩留まりで製造することができるとともに、その特性を高くすることができる。
　また、実施の形態２においても、半導体１の受光面から入射して半導体１を透過してきた光を第１電極９と第２電極１０とによって半導体１側に反射させることができるため、この観点からも、ヘテロ接合型バックコンタクトセルの特性を高くすることができる。
　また、実施の形態２においても、シャドウマスキングプロセスを用いてｎ型層６およびｐ型層８を形成する必要がない。これにより、ｎ型層６およびｐ型層８を高精度に形成することができるため、ヘテロ接合型バックコンタクトセルを高い歩留まりで製造することができるとともに、その特性を高くすることができる。
　以上により、実施の形態２のヘテロ接合型バックコンタクトセルも、高い歩留まりで製造することができ、かつ特性の高い光電変換素子とすることができる。
　さらに、実施の形態２においても、ｐ型層８の直下に、真性の水素化アモルファスシリコンを含有する第２真性層６１が位置していることによって、真性層４による半導体１の裏面のさらなる良好なパッシベーション効果を得ることができるため、少数キャリアライフタイムの低下をさらに抑止することができる。
　実施の形態２における上記以外の説明は、実施の形態１と同様であるため、ここでは、その説明については省略する。
　＜実施の形態３＞
　図２８に、本発明の光電変換素子の他の一例である実施の形態３のヘテロ接合型バックコンタクトセルの模式的な断面図を示す。実施の形態３のヘテロ接合型バックコンタクトセルにおいては、第１電極９がｐ型層８上に設けられているとともに、第２電極１０がｎ型層６上に設けられており、ｐ型層８の端部８ａが、第１絶縁層５の端から、第２電極１０の方向に突出していることを特徴としている。実施の形態３のヘテロ接合型バックコンタクトセルにおいては、ｐ型層８の端部８ａの下方のｎ型層６の領域６ｂが、第２電極１０が形成されていない領域を含んでいる。
　以下、図２９～図３７の模式的断面図を参照して、実施の形態３のヘテロ接合型バックコンタクトセルの製造方法の一例について説明する。まず、図２９に示すように、半導体１の裏面上に、真性層４、ｎ型層６および第１絶縁層５をこの順序に積層する。ここで、真性層４、ｎ型層６および第１絶縁層５は、それぞれ、たとえばプラズマＣＶＤ法により積層することができる。
　真性層４の厚さは、特に限定されないが、たとえば１ｎｍ以上１０ｎｍ以下とすることができ、より具体的には３ｎｍ程度とすることができる。
　ｎ型層６の厚さは、特に限定されないが、たとえば５ｎｍ以上５０ｎｍ以下とすることができる。
　第１絶縁層５の厚さは、特に限定されないが、たとえば０．１μｍ以上１０μｍ以下とすることができる。
　次に、図３０に示すように、第１絶縁層５の裏面上に、開口部９２を有するレジスト９１を形成する。開口部９２を有するレジスト９１は、たとえば、フォトリソグラフィ法または印刷法などにより形成することができる。
　次に、図３１に示すように、第１絶縁層５の裏面上に設けられたレジスト５１の開口部５２から露出する第１絶縁層５、ｎ型層６および真性層４を除去して、半導体１の裏面を露出させる。
　第１絶縁層５の除去は、たとえば、フッ酸等を用いたウエットエッチングなどにより行なうことができる。ここで、フッ酸を用いたウエットエッチングにより第１絶縁層５を除去する場合には、ｎ型の水素化アモルファスシリコンからなる真性層４をエッチングストップ層として機能させることができ、当該ウエットエッチングを真性層４で止めることができる。
　また、ｎ型層６および真性層４の除去は、たとえば、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液または水酸化ナトリウム水溶液等のアルカリ性水溶液を用いたウエットエッチングなどにより行なうことができる。このとき、半導体１の一部も除去されてもよい。
　次に、図３２に示すように、第１絶縁層５の裏面からレジスト９１を除去した後に、図３３に示すように、半導体１の露出した裏面、ｎ型層６の側面および第１絶縁層５を覆うようにして、ｉ型の水素化アモルファスシリコンからなる第２真性層６１をたとえばプラズマＣＶＤ法により積層する。
　第２真性層６１の厚さは、特に限定されないが、たとえば３ｎｍ以上１０ｎｍ以下とすることができる。
　次に、図３４に示すように、第２真性層６１の裏面上に、ｐ型層８をたとえばプラズマＣＶＤ法により積層する。
　ｐ型層８の厚さは、特に限定されないが、第１絶縁層５の厚さの０．１倍以上３倍以下とすることが好ましい。この場合、ｐ型層８の端部８ａが形成されやすくなるため、歩留まりが高くなる。
　次に、図３５に示すように、ｐ型層８の裏面上に、開口部２０２を有するレジスト２０１を形成する。開口部２０２を有するレジスト２０１は、たとえば、フォトリソグラフィ法または印刷法などにより形成することができる。
　次に、図３６に示すように、レジスト２０１の開口部２０２から露出するｐ型層８、第２真性層６１、および第１絶縁層５のそれぞれの部分を除去することによって、レジスト２０１の開口部２０２からｎ型層６の裏面を露出させる。
　ｐ型層８は、たとえば、フッ酸と硝酸と酢酸との混合液を用いたウエットエッチングにより除去することができる。混合液中におけるフッ酸と硝酸と酢酸との体積比を調節することによって、当該混合液のｐ型層８に対するエッチングレートを第２真性層６１に対するエッチングレートよりも大きくすることにより、第２真性層６１をエッチングストップ層として機能させることができる。このような混合液中におけるフッ酸と硝酸と酢酸との体積比は、たとえば、フッ酸：硝酸：酢酸＝１：３：８とすることができる。このとき、ｎ型層６が露出しない限り、第１絶縁層５の一部が除去されてもよい。
　また、第２真性層６１の除去は、たとえば、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液、または水酸化ナトリウム水溶液等のアルカリ性水溶液を用いたウエットエッチングなどにより行なうことができる。このとき、第１絶縁層５をエッチングストップ層として機能させることができるため、当該ウエットエッチングを第１絶縁層５で止めることができる。
　第１絶縁層５は、たとえば、フッ酸等を用いたウエットエッチングなどにより除去することができる。このとき、第１絶縁層５の厚さ以上にサイドエッチングを行なって、第１絶縁層５を除去することによって、ｐ型層８の端部８ａを形成することができる。また、フッ酸を用いたウエットエッチングにより第１絶縁層５を除去する場合には、ｎ型の水素化アモルファスシリコンからなるｎ型層６をエッチングストップ層として機能させることができ、当該ウエットエッチングをｎ型層６で止めることができる。
　次に、図３７に示すように、ｐ型層８の裏面からレジスト８１をすべて除去した後に、半導体１の裏面側の開口部２０２および開口部２０３から導電膜を、たとえばスパッタリング法または蒸着法により積層することによって、図２８に示すように、ｎ型層６上に第２電極１０を形成し、ｐ型層８上に第１電極９を形成する。
　第１電極９および第２電極１０の形成に用いられる導電膜としては、たとえば、銀およびアルミニウムの少なくとも一方を含む金属膜、またはＩＴＯなどの透明導電膜と銀およびアルミニウムの少なくとも一方を含む金属膜との堆積膜などを用いることができる。
　以上により、実施の形態３のヘテロ接合型バックコンタクトセルを製造することができる。
　実施の形態３のヘテロ接合型バックコンタクトセルの製造方法においては、ｐ型層８の端部８ａの下方のｎ型層６の領域６ｂにノッチが形成されているため、このノッチによって、導電膜が分離され、第２電極１０が自己整合的に形成されることになる。したがって、第２電極１０のパターニングにリソグラフィおよび／またはシャドウマスキング等のプロセスを必要としないことから、簡易に、ヘテロ接合型バックコンタクトセルを製造することができる。
　また、実施の形態３のヘテロ接合型バックコンタクトセルにおいても、ｐ型層８の端部８ａは、ｎ型層６の裏面側の開口部にしかノッチを形成していないため、第１電極９の電極面積を大きくすることができ、第１電極９の寄生抵抗を抑制することができる。
　また、上述のように、実施の形態３においては、ｐ型層８のパターニングを、第１絶縁層５上で行なうことができる。これにより、ｐ型層８のパターニング時に、半導体１および真性層４が受けるダメージを低減することができることから、ヘテロ接合型バックコンタクトセルを高い歩留まりで製造することができるとともに、その特性を高くすることができる。
　また、実施の形態３においても、半導体１の受光面から入射して半導体１を透過してきた光を第１電極９と第２電極１０とによって半導体１側に反射させることができるため、この観点からも、ヘテロ接合型バックコンタクトセルの特性を高くすることができる。
　また、実施の形態３においても、シャドウマスキングプロセスを用いてｎ型層６およびｐ型層８を形成する必要がない。これにより、ｎ型層６およびｐ型層８を高精度に形成することができるため、ヘテロ接合型バックコンタクトセルを高い歩留まりで製造することができるとともに、その特性を高くすることができる。
　また、実施の形態３においても、ｐ型層８の直下に、真性の水素化アモルファスシリコンを含有する第２真性層６１が位置していることによって、真性層４による半導体１の裏面のさらなる良好なパッシベーション効果を得ることができるため、少数キャリアライフタイムの低下をさらに抑止することができる。
　以上により、実施の形態３のヘテロ接合型バックコンタクトセルも、高い歩留まりで製造することができ、かつ特性の高い光電変換素子とすることができる。
　実施の形態３における上記以外の説明は、実施の形態１および実施の形態２と同様であるため、ここでは、その説明については省略する。
　以下、本発明の別の局面として実施の形態１～３のヘテロ接合型バックコンタクトセルを備える光電変換モジュール（実施の形態４）および太陽光発電システム（実施の形態５および実施の形態６）について説明する。
　実施の形態１～３のヘテロ接合型バックコンタクトセルは、高い特性を有するため、これを備える光電変換モジュールおよび太陽光発電システムも高い特性を有している。
　＜実施の形態４＞
　実施の形態４は、実施の形態１～３のヘテロ接合型バックコンタクトセルを光電変換素子として用いた光電変換モジュールである。
　＜光電変換モジュール＞
　図３９に、実施の形態１～３のヘテロ接合型バックコンタクトセルを光電変換素子として用いた本発明の光電変換モジュールの一例である実施の形態４の光電変換モジュールの構成の概略を示す。図３９を参照して、実施の形態４の光電変換モジュール１０００は、複数の光電変換素子１００１と、カバー１００２と、出力端子１０１３，１０１４とを備えている。
　複数の光電変換素子１００１はアレイ状に配列され直列に接続されている。図３９には光電変換素子１００１を直列に接続する配列を図示しているが、配列および接続方式はこれに限定されず、並列に接続して配列してもよく、直列と並列とを組み合わせた配列としてもよい。複数の光電変換素子１００１の各々には、実施の形態１～３のいずれかのヘテロ接合型バックコンタクトセルが用いられる。尚、光電変換モジュール１０００は、複数の光電変換素子１００１のうち少なくとも１つが実施の形態１～実施の形態３の光電変換素子のいずれかからなる限り、上記の説明に限定されず如何なる構成もとり得る。また、光電変換モジュール１０００に含まれる光電変換素子１００１の数は２以上の任意の整数とすることができる。
　カバー１００２は、耐候性のカバーから構成されており、複数の光電変換素子１００１を覆う。カバー１００２は、たとえば、光電変換素子１００１の受光面側に設けられた透明基材（たとえば、ガラス等）と、光電変換素子１００１の受光面側とは反対の裏面側に設けられた裏面基材（たとえば、ガラス、樹脂シート等）と、透明基材と裏面基材との間を埋める封止材（たとえばＥＶＡ（エチレンビニルアセテート）等）とを含む。
　出力端子１０１３は、直列に接続された複数の光電変換素子１００１の一方端に配置される光電変換素子１００１に接続される。
　出力端子１０１４は、直列に接続された複数の光電変換素子１００１の他方端に配置される光電変換素子１００１に接続される。
　＜実施の形態５＞
　実施の形態５は、実施の形態１～３のヘテロ接合型バックコンタクトセルを光電変換素子として用いた太陽光発電システムである。本発明の光電変換素子は高い特性（変換効率等）を有するため、これを備える本発明の太陽光発電システムも高い特性を有することができる。尚、太陽光発電システムとは、光電変換モジュールが出力する電力を適宜変換して、商用電力系統または電気機器等に供給する装置である。
　＜太陽光発電システム＞
　太陽光発電システムは、光電変換モジュールが出力する電力を適宜変換して、商用電力系統または電気機器等に供給する装置である。
　図４０に、実施の形態１～３のヘテロ接合型バックコンタクトセルを光電変換素子として用いた本発明の太陽光発電システムの一例である実施の形態５の太陽光発電システムの構成の概略を示す。図４０を参照して、実施の形態５の太陽光発電システム２０００は、光電変換モジュールアレイ２００１と、接続箱２００２と、パワーコンディショナ２００３と、分電盤２００４と、電力メータ２００５とを備える。後述するように光電変換モジュールアレイ２００１は複数の光電変換モジュール１０００（実施の形態４）から構成されている。
　太陽光発電システム２０００には、一般に「ホーム・エネルギー・マネジメント・システム（ＨＥＭＳ：Home Energy Management System）」、「ビルディング・エネルギー・マネージメント・システム（ＢＥＭＳ：Building Energy Management System)」等の機能を付加することができる。これにより、太陽光発電システム２０００の発電量の監視、太陽光発電システム２０００に接続される各電気機器類の消費電力量の監視・制御等を行うことで、エネルギー消費量を削減することができる。
　接続箱２００２は、光電変換モジュールアレイ２００１に接続される。パワーコンディショナ２００３は、接続箱２００２に接続される。分電盤２００４は、パワーコンディショナ２００３および電気機器類２０１１に接続される。電力メータ２００５は、分電盤２００４および商用電力系統に接続される。尚、図４３に示すように、パワーコンディショナ２００３には蓄電池２１００が接続されていてもよい。この場合、日照量の変動による出力変動を抑制することができると共に、日照のない時間帯であっても蓄電池２１００に蓄電された電力を電気機器類２０１１または商用電力系統に供給することができる。また、蓄電池２１００は、パワーコンディショナ２００３に内蔵されていてもよい。
　＜動作＞
　実施の形態５の太陽光発電システム２０００は、たとえば以下のように動作する。
　光電変換モジュールアレイ２００１は、太陽光を電気に変換して直流電力を発電し、直流電力を接続箱２００２へ供給する。
　接続箱２００２は、光電変換モジュールアレイ２００１が発電した直流電力を受け、直流電力をパワーコンディショナ２００３へ供給する。
　パワーコンディショナ２００３は、接続箱２００２から受けた直流電力を交流電力に変換して分電盤２００４へ供給する。尚、接続箱２００２から受けた直流電力の一部を交流電力に変換せずに、直流電力のまま分電盤２００４へ供給してもよい。尚、図４３に示すように、パワーコンディショナ２００３に蓄電池２１００が接続されている場合（または、蓄電池２１００がパワーコンディショナ２００３に内蔵される場合）、パワーコンディショナ２００３は接続箱２００２から受けた直流電力の一部または全部を適切に電力変換して、蓄電池２１００に蓄電することができる。蓄電池２１００に蓄電された電力は、光電変換モジュールの発電量や電気機器類２０１１の電力消費量の状況に応じて適宜パワーコンディショナ２００３側に供給され、適切に電力変換されて分電盤２００４へ供給される。
　分電盤２００４は、パワーコンディショナ２００３から受けた電力および電力メータ２００５を介して受けた商用電力の少なくともいずれかを電気機器類２０１１へ供給する。また、分電盤２００４はパワーコンディショナ２００３から受けた交流電力が電気機器類２０１１の消費電力よりも多いとき、パワーコンディショナ２００３から受けた交流電力を電気機器類２０１１へ供給する。そして、余った交流電力を電力メータ２００５を介して商用電力系統へ供給する。
　また、分電盤２００４は、パワーコンディショナ２００３から受けた交流電力が電気機器類２０１１の消費電力よりも少ないとき、商用電力系統から受けた交流電力およびパワーコンディショナ２００３から受けた交流電力を電気機器類２０１１へ供給する。
　電力メータ２００５は、商用電力系統から分電盤２００４へ向かう方向の電力を計測するとともに、分電盤２００４から商用電力系統へ向かう方向の電力を計測する。
　＜光電変換モジュールアレイ＞
　光電変換モジュールアレイ２００１について説明する。
　図４１に、図４０に示す光電変換モジュールアレイ２００１の構成の一例の概略を示す。図４１を参照して、光電変換モジュールアレイ２００１は、複数の光電変換モジュール１０００と出力端子２０１３，２０１４とを含む。
　複数の光電変換モジュール１０００は、アレイ状に配列され直列に接続されている。図４１には光電変換モジュール１０００を直列に接続する配列を図示しているが、配列および接続方式はこれに限定されず、並列に接続して配列してもよいし、直列と並列とを組み合わせた配列としてもよい。なお、光電変換モジュールアレイ２００１に含まれる光電変換モジュール１０００の数は、２以上の任意の整数とすることができる。
　出力端子２０１３は、直列に接続された複数の光電変換モジュール１０００の一方端に位置する光電変換モジュール１０００に接続される。
　出力端子２０１４は、直列に接続された複数の光電変換モジュール１０００の他方端に位置する光電変換モジュール１０００に接続される。
　なお、以上の説明はあくまでも一例であり、実施の形態５の太陽光発電システムは、実施の形態１～３のヘテロ接合型バックコンタクトセルの少なくとも１つを光電変換素子として備える限り、上記の説明に限定されず如何なる構成もとり得るものとする。
　＜実施の形態６＞
　実施の形態６は、実施の形態５として説明した太陽光発電システムよりも大規模な太陽光発電システムである。実施の形態６の太陽光発電システムも、実施の形態１～３のヘテロ接合型バックコンタクトセルの少なくとも１つを光電変換素子として備えるものである。本発明の光電変換素子は高い特性（変換効率等）を有するため、これを備える本発明の太陽光発電システムも高い特性を有することができる。
　＜大規模太陽光発電システム＞
　図４２に、本発明の大規模太陽光発電システムの一例である実施の形態６の太陽光発電システムの構成の概略を示す。図４２を参照して、実施の形態６の太陽光発電システム４０００は、複数のサブシステム４００１と、複数のパワーコンディショナ４００３と、変圧器４００４とを備える。太陽光発電システム４０００は、図４０に示す実施の形態５の太陽光発電システム２０００よりも大規模な太陽光発電システムである。
　複数のパワーコンディショナ４００３は、それぞれサブシステム４００１に接続される。太陽光発電システム４０００において、パワーコンディショナ４００３およびそれに接続されるサブシステム４００１の数は２以上の任意の整数とすることができる。尚、図４４に示すように、パワーコンディショナ４００３には蓄電池４１００が接続されていてもよい。この場合、日照量の変動による出力変動を抑制することができると共に、日照のない時間帯であっても蓄電池４１００に蓄電された電力を供給することができる。また、蓄電池４１００はパワーコンディショナ４００３に内蔵されていてもよい。
　変圧器４００４は、複数のパワーコンディショナ４００３および商用電力系統に接続される。
　複数のサブシステム４００１の各々は、複数のモジュールシステム３０００から構成される。サブシステム４００１内のモジュールシステム３０００の数は、２以上の任意の整数とすることができる。
　複数のモジュールシステム３０００の各々は、複数の光電変換モジュールアレイ２００１と、複数の接続箱３００２と、集電箱３００４とを含む。モジュールシステム３０００内の接続箱３００２およびそれに接続される光電変換モジュールアレイ２００１の数は、２以上の任意の整数とすることができる。
　集電箱３００４は、複数の接続箱３００２に接続される。また、パワーコンディショナ４００３は、サブシステム４００１内の複数の集電箱３００４に接続される。
　＜動作＞
　実施の形態６の太陽光発電システム４０００は、たとえば以下のように動作する。
　モジュールシステム３０００の複数の光電変換モジュールアレイ２００１は、太陽光を電気に変換して直流電力を発電し、直流電力を接続箱３００２を介して集電箱３００４へ供給する。サブシステム４００１内の複数の集電箱３００４は、直流電力をパワーコンディショナ４００３へ供給する。さらに、複数のパワーコンディショナ４００３は、直流電力を交流電力に変換して、交流電力を変圧器４００４へ供給する。尚、図４４に示すように、パワーコンディショナ４００３に蓄電池４１００が接続されている場合（または、蓄電池４１００がパワーコンディショナ４００３に内蔵される場合）、パワーコンディショナ４００３は集電箱３００４から受けた直流電力の一部または全部を適切に電力変換して、蓄電池４１００に蓄電することができる。蓄電池４１００に蓄電された電力は、サブシステム４００１の発電量に応じて適宜パワーコンディショナ４００３側に供給され、適切に電力変換されて変圧器４００４へ供給される。
　変圧器４００４は、複数のパワーコンディショナ４００３から受けた交流電力の電圧レベルを変換して商用電力系統へ供給する。
　なお、太陽光発電システム４０００は、実施の形態１～３のヘテロ接合型バックコンタクトセルのうち少なくとも１つを光電変換素子として備えるものであればよく、太陽光発電システム４０００に含まれる全ての光電変換素子が実施の形態１～３のヘテロ接合型バックコンタクトセルでなくても構わない。たとえば、あるサブシステム４００１に含まれる光電変換素子の全てが実施の形態１～３のヘテロ接合型バックコンタクトセルであり、別のサブシステム４００１に含まれる光電変換素子の一部若しくは全部が、実施の形態１～３のヘテロ接合型バックコンタクトセルでない場合もあり得るものとする。
　＜まとめ＞
　本発明は、半導体と、半導体上に設けられた水素化アモルファスシリコンを含有する真性層と、真性層上に設けられた、第１導電型の水素化アモルファスシリコンを含有する第１導電型層と、第２導電型の水素化アモルファスシリコンを含有する第２導電型層と、絶縁層と、第１導電型層上に設けられた第１電極と、第２導電型層上に設けられた第２電極とを備え、第１導電型層の端部は、絶縁層の端から、第２電極の方向に突出している光電変換素子である。このような構成とすることにより、高い歩留まりで製造することができ、かつ特性の高い光電変換素子とすることができる。
　また、本発明の光電変換素子において、第１導電型層の端部の下方の第２導電型層の領域は、第２電極が形成されていない領域を含むことが好ましい。このような構成とすることにより、第２導電型層の裏面側の開口部に、第１導電型層の端部によってノッチを形成して、第２電極を自己整合的に形成することができるため、ヘテロ接合型バックコンタクトセルを高い歩留まりで製造することができる。
　また、本発明の光電変換素子においては、第１導電型層の端部が第２導電型層によって覆われていることが好ましい。このような構成とすることにより、第１導電型層の端部の下方の第２導電型層の領域により安定してノッチを形成して、第２電極を自己整合的に形成することができるため、ヘテロ接合型バックコンタクトセルをより高い歩留まりで製造することができる。
　また、本発明の光電変換素子においては、絶縁層が窒化シリコンまたは酸化シリコンを含有することが好ましい。このような構成とすることにより、絶縁層のウエットエッチングにおいて真性層をエッチングストップ層として機能させることができるため、第１絶縁層の厚さ以上のサイドエッチングを容易に行なうことができる。
　また、本発明の光電変換素子においては、第１導電型層上に第２絶縁層が設けられていることが好ましい。このような構成とすることにより、第２絶縁層によって、第１導電型層と第２導電型層とを厚さ方向に絶縁することができる。
　また、本発明の光電変換素子においては、第２絶縁層が窒化シリコンまたは酸化シリコンを含有することが好ましい。このような構成とすることにより、第２絶縁層のウエットエッチングにおいて第１導電型層をエッチングストップ層として機能させることができるため、第２絶縁層の厚さ以上のサイドエッチングを容易に行なうことができる。
　また、本発明の光電変換素子においては、半導体が第１導電型であり、第１導電型がｎ型であって、第２導電型がｐ型であることが好ましい。このような構成とすることにより、第２導電型層の幅よりも狭くなりやすい第１導電型層上の第１電極の電極面積を大きくして、第１電極の寄生抵抗を抑制することができる。
　また、本発明の光電変換素子においては、第１導電型層の直下または第２導電型層の直下に、真性の水素化アモルファスシリコンを含有する第２真性層が位置していることが好ましい。このような構成とすることにより、真性層による半導体の裏面のさらなる良好なパッシベーション効果を得ることができるため、少数キャリアライフタイムの低下をさらに抑止することができる。
　以上のように本発明の実施の形態について説明を行なったが、上述の各実施の形態の構成を適宜組み合わせることも当初から予定している。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　本発明は、光電変換素子および光電変換素子の製造方法に利用することができ、特に、ヘテロ接合型バックコンタクトセルおよびヘテロ接合型バックコンタクトセルの製造方法に好適に利用することができる。
　１　半導体、３　第２絶縁層、４　真性層、５　第１絶縁層、６　ｎ型層、６ａ　端部、６ｂ　領域、８　ｐ型層、８ａ　端部、８ｂ　領域、９　第１電極、１０　第２電極、２１　レジスト、２２　開口部、３１　レジスト、３２　開口部、４１　レジスト、４２　開口部、４３　開口部、５１　レジスト、５２　開口部、６１　第２真性層、７１　レジスト、７２　開口部、８１　レジスト、８２　開口部、８３　開口部、９１　レジスト、９２　開口部、１０１　結晶シリコンウエハ、１０２　真性水素化アモルファスシリコン遷移層、１０３　ｎドープ領域、１０４　ｐドープ領域、１０５　アルミニウム電極、２０１　レジスト、２０２　開口部、２０３　開口部、１０００　光電変換モジュール、１００１　光電変換素子、１００２　カバー、１０１３，１０１４　出力端子、２０００　太陽光発電システム、２００１　光電変換モジュールアレイ、２００２　接続箱、２００３　パワーコンディショナ、２００４　分電盤、２００５　電力メータ、２０１１　電気機器類、２０１３，２０１４　出力端子、２１００　蓄電池、３０００　モジュールシステム、３００２　接続箱、３００４　集電箱、４０００　太陽光発電システム、４００１　サブシステム、４００３　パワーコンディショナ、４００４　変圧器、４１００　蓄電池。

Claims (5)

  1. 　半導体と、
    　前記半導体上に設けられた水素化アモルファスシリコンを含有する真性層と、
    　前記真性層上に設けられた、第１導電型の水素化アモルファスシリコンを含有する第１導電型層と、第２導電型の水素化アモルファスシリコンを含有する第２導電型層と、絶縁層と、
    　前記第１導電型層上に設けられた第１電極と、
    　前記第２導電型層上に設けられた第２電極と、を備え、
    　前記第１導電型層の端部は、前記絶縁層の端から、前記第２電極の方向に突出している、光電変換素子。
  2. 　前記第１導電型層の前記端部の下方の前記第２導電型層の領域は、前記第２電極が形成されていない領域を含む、請求項１に記載の光電変換素子。
  3. 　前記第１導電型層の前記端部が前記第２導電型層によって覆われている、請求項１または２に記載の光電変換素子。
  4. 　前記絶縁層が窒化シリコンまたは酸化シリコンを含有する、請求項１から３のいずれか１項に記載の光電変換素子。
  5. 　前記半導体が第１導電型であり、
    　前記第１導電型がｎ型であって、前記第２導電型がｐ型である、請求項１から４のいずれか１項に記載の光電変換素子。
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