WO2010113750A1 - 太陽電池 - Google Patents

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solar cell
layer
type amorphous
amorphous semiconductor
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利夫 浅海
仁 坂田
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三洋電機株式会社
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Definitions

  • the present invention relates to a back junction solar cell.
  • JP-A-2005-101151 discloses a semiconductor substrate having a light receiving surface and a back surface, an i-type semiconductor layer formed on the back surface of the semiconductor substrate, and a predetermined region on the surface of the i-type semiconductor layer.
  • a photovoltaic device is disclosed that includes a p-type semiconductor layer and an n-type semiconductor layer formed over the surface of the i-type semiconductor layer and the surface of the p-type semiconductor layer.
  • a photovoltaic device described in JP-A-2005-101151 includes a step of forming an i-type semiconductor layer on the back surface of a semiconductor substrate, and a p-type semiconductor layer in a predetermined region on the surface of the i-type semiconductor layer. And a step of forming an n-type second semiconductor layer from the surface of the i-type semiconductor layer to the surface of the p-type first semiconductor layer.
  • the n-type layer extends from the surface of the i-type semiconductor layer to the surface of the p-type first semiconductor layer.
  • the p-type impurities contained in the p-type semiconductor layer are desorbed from the layer by the plasma generated in the step of forming the semiconductor layer.
  • the desorbed p-type impurity adheres to the surface of the p-type semiconductor layer and the surface of the i-type semiconductor layer.
  • the present invention has been made in order to solve the above-described problems, and one object of the present invention is to provide a solar cell having good solar cell characteristics by suppressing the mixing of undesired impurities. For the purpose.
  • a solar cell includes a semiconductor substrate having a light-receiving surface and a back surface, a first semiconductor layer of a first conductivity type formed in a predetermined region on the back surface of the semiconductor substrate, and a top surface of the semiconductor substrate.
  • a second conductive type second semiconductor layer formed over the surface of the first semiconductor layer, and formed between the first semiconductor layer and the second semiconductor layer, and substantially doped with the first conductive type impurity.
  • a cap layer made of a semiconductor or an insulator that is not included.
  • the back junction type solar cell which has a favorable solar cell characteristic can be provided.
  • FIG. 3 is an enlarged sectional view taken along line 300-300 in FIG. It is sectional drawing for demonstrating the manufacturing process of the solar cell by 1st Embodiment of this invention. It is sectional drawing for demonstrating the manufacturing process of the solar cell by 1st Embodiment of this invention. It is sectional drawing for demonstrating the manufacturing process of the solar cell by 1st Embodiment of this invention. It is sectional drawing for demonstrating the manufacturing process of the solar cell by 1st Embodiment of this invention. It is sectional drawing of the solar cell by 2nd Embodiment of this invention. It is sectional drawing of the solar cell by 3rd Embodiment of this invention.
  • the solar cell 100 is provided with a substrate 10 made of a semiconductor.
  • the substrate 10 is a thin-plate semiconductor substrate and has a p-type or n-type conductivity type.
  • the substrate 10 is formed of crystalline silicon such as single crystal silicon or polycrystalline silicon, a compound semiconductor such as GaAs or InP, or other semiconductor that can be formed into a plate shape.
  • the substrate 10 is an example of the “semiconductor substrate” in the present invention.
  • the substrate 10 has a light receiving surface A and a back surface B.
  • the light receiving surface A is a surface on which light is incident.
  • the back surface B is the surface opposite to the light receiving surface A.
  • the light receiving surface A and the back surface B are both main surfaces of the substrate 10.
  • the back surface B has a first region B1 and a second region B2.
  • Carriers are generated in the substrate 10 by the light incident on the light receiving surface A. Carriers refer to electrons and holes that are generated when light is absorbed by the substrate 10.
  • a light incident side structure 15 is provided on the light receiving surface A side of the substrate 10 of the solar cell 100. Further, on the back surface B side of the substrate 10 of the solar cell 100, the i-type amorphous semiconductor layer 11, the p-type amorphous semiconductor layer 12a, the n-type amorphous semiconductor layer 13a, the p-side electrode 20a, and the n-side electrode 20b is provided.
  • the i-type amorphous semiconductor layer 11 is an example of the “third semiconductor layer” in the present invention
  • the p-type amorphous semiconductor layer 12a is an example of the “first semiconductor layer” in the present invention.
  • the n-type amorphous semiconductor layer 13a is an example of the “second semiconductor layer” in the present invention.
  • a junction for forming an electric field for carrier separation is formed between the substrate 10 and the p-type amorphous semiconductor layer 12a.
  • a junction for forming an electric field for preventing recombination of minority carriers is formed between the substrate 10 and the n-type amorphous semiconductor layer 13a.
  • a junction for forming an electric field for carrier separation is formed between the substrate 10 and the n-type amorphous semiconductor layer 13a.
  • a junction for forming an electric field for preventing recombination of minority carriers between the p-type amorphous semiconductor layer 12a.
  • the light incident side structure 15 is configured to transmit part of incident light to the semiconductor substrate 10 side. Accordingly, part of the incident light passes through the light incident side structure 15 and enters the light receiving surface A of the semiconductor substrate 10.
  • the light transmittance of the light incident side structure 15 is preferably large in order to increase the amount of light incident on the semiconductor substrate 10. Therefore, it is preferable that the light incident side structure 15 does not include a layer having a small light transmittance such as a metal layer.
  • the light incident side structure 15 is composed of a passivation film 15a and a light reflection preventing film 15b.
  • the light incident side structure 15 is composed of a single layer of an amorphous semiconductor layer, a silicon oxide layer, a silicon nitride layer, or a laminated structure thereof.
  • the structure of the light-incidence side structure 15 is not restricted to this, A various structure can be taken.
  • the i-type amorphous semiconductor layer 11 is formed on substantially the entire back surface B of the substrate 10. Specifically, the i-type amorphous semiconductor layer 11 is formed on the first region B1 where the p-type amorphous semiconductor layer 12a on the back surface B of the substrate 10 is formed and the second region B2 adjacent to the first region B1. Formed on top. The i-type amorphous semiconductor layer 11 is formed between the semiconductor substrate 10 and the p-type amorphous semiconductor layer 12a and the n-type amorphous semiconductor layer 13a. The i-type amorphous semiconductor layer 11 is formed in an atmosphere in which p-type and n-type impurities are not actively introduced.
  • the i-type amorphous semiconductor layer 11 has a substantially intrinsic conductivity type.
  • the i-type amorphous semiconductor layer 11 does not substantially contain p-type and n-type impurities, but may contain a small amount of impurities. For example, even when the source gas does not contain impurities, impurities desorbed from the film attached to the substrate tray or the chamber wall may be mixed. In this case, the i-type amorphous semiconductor layer 11 Contains trace amounts of impurities.
  • the thickness of the i-type amorphous semiconductor layer 11 does not substantially contribute to power generation, and is, for example, about several nm to 25 nm.
  • the p-type amorphous semiconductor layer 12 a is formed on the first region B1 on the back surface B of the substrate 10.
  • the p-type amorphous semiconductor layer 12 a is formed on the surface of the i-type amorphous semiconductor layer 11 on the first region B1 on the back surface B of the substrate 10.
  • the thickness of the p-type amorphous semiconductor layer 12a is, for example, about 10 nm.
  • the n-type amorphous semiconductor layer 13 a is formed on substantially the entire surface of the i-type amorphous semiconductor layer 11. Specifically, the n-type amorphous semiconductor layer 13a is formed across the surface of the i-type amorphous semiconductor layer 11 and the surface of the cap layer 30 described later.
  • the i-type amorphous semiconductor layer 11, the p-type amorphous semiconductor layer 12a, and the n-type amorphous semiconductor layer 13a are each preferably composed of a hydrogenated amorphous semiconductor containing silicon.
  • Examples of such an amorphous semiconductor include amorphous silicon, amorphous silicon carbide, and amorphous silicon germanium.
  • the i-type amorphous semiconductor layer 11, the p-type amorphous semiconductor layer 12a, and the n-type amorphous semiconductor layer 13a are not limited to these materials, and may be composed of other amorphous semiconductors. However, it is not limited to an amorphous semiconductor but may be composed of other thin film semiconductors.
  • the i-type amorphous semiconductor layer 11, the p-type amorphous semiconductor layer 12a, and the n-type amorphous semiconductor layer 13a are not limited to those in which the entire layer is in a completely amorphous state, but partially include crystalline regions. You may have. For example, it may be in a so-called microcrystalline state in which a large number of microcrystalline regions are included in the layer.
  • the i-type amorphous semiconductor layer 11, the p-type amorphous semiconductor layer 12a, and the n-type amorphous semiconductor layer 13a may be a single layer or a multilayer.
  • the p-side electrode 20a is an electrode that collects carriers.
  • the p-side electrode 20a is formed on the p-type amorphous semiconductor layer 12a with the n-type amorphous semiconductor layer 13a interposed therebetween. Therefore, the p-side electrode 20a is formed on the first region B1 on the back surface B of the substrate 10.
  • the n-side electrode 20b is an electrode that collects carriers.
  • the n-side electrode 20b is formed on the second region B2 on the back surface B of the substrate 10 with the n-type amorphous semiconductor layer 13a interposed therebetween. Further, the n-side electrode 20b is formed on the surface of the n-type amorphous semiconductor layer 13a on the second region B2 on the back surface B of the substrate 10.
  • the p-side electrode 20a and the n-side electrode 20b are formed of a metal material or a conductive paste material.
  • the p-side electrode 20a and the n-side electrode 20b are formed by various methods such as a sputtering method, a vapor deposition method, a plating method, or a printing method.
  • the cap layer 30 is formed between the p-type amorphous semiconductor layer 12a and the n-type amorphous semiconductor layer 13a. Specifically, the cap layer 30 is formed between the upper surface of the p-type amorphous semiconductor layer 12a and the n-type amorphous semiconductor layer 13a. The thickness of the cap layer 30 is configured to be smaller than the thicknesses of the p-type amorphous semiconductor layer 12a and the n-type amorphous semiconductor layer 13a. Further, the cap layer 30 is configured to prevent the p-type impurities from being detached from the p-type amorphous semiconductor layer 12a serving as a base.
  • the cap layer 30 is made of a semiconductor or an insulator that does not substantially contain doping impurities contained in the underlying semiconductor layer.
  • the cap layer 30 does not substantially contain impurities, but may contain a small amount of impurities. For example, even when the source gas does not contain impurities, there are cases where impurities desorbed from the film attached to the substrate tray or the chamber wall may be mixed. In this case, the cap layer 30 contains a small amount of impurities. .
  • the cap layer 30 is made of a material that does not contain p-type impurities, the p-type impurities are removed from the cap layer 30 by the plasma for forming the n-type amorphous semiconductor layer 13a. There is no detachment.
  • the cap layer 30 can suppress the p-type impurities from being detached from the p-type amorphous semiconductor layer 12a due to the plasma for forming the n-type amorphous semiconductor layer 13a. Thereby, since it is possible to prevent unintended p-type impurities from being mixed between the substrate 10 and the n-type amorphous semiconductor layer 13a, the solar cell characteristics can be improved.
  • the cap layer 30 is preferably made of a material that does not contain n-type impurities.
  • the cap layer 30 is preferably made of a material that does not contain not only p-type impurities but also n-type impurities. In this case, it is possible to suppress the p-type impurity and the n-side impurity from being desorbed from the cap layer 30 by the plasma for forming the n-type amorphous semiconductor layer 13a. Further, the cap layer 30 can suppress the p-type impurities from being detached from the p-type amorphous semiconductor layer 12a by the plasma for forming the n-type amorphous semiconductor layer 13a.
  • the cap layer 30 can suppress undesired p-type impurities and n-type impurities from being included between the substrate 10 and the n-type amorphous semiconductor layer 13a. Thereby, since the junction between the substrate 10 and the n-type amorphous semiconductor layer 13a can be formed as designed, the solar cell characteristics can be further improved.
  • the cap layer 30 does not contain impurities that have a large adverse effect on the underlying semiconductor layer.
  • the cap layer 30 preferably does not contain an organic substance or an alkali component.
  • the desorbed elements have an adverse effect on the underlying semiconductor layer. Can be suppressed. Thereby, since the fall of the junction characteristic between the board
  • the cap layer 30 is preferably made of the same semiconductor material as that of the underlying semiconductor layer.
  • the cap layer 30 is preferably made of an amorphous semiconductor material.
  • the cap layer 30 made of an amorphous semiconductor can be formed under conditions similar to those of the p-type amorphous semiconductor layer 12a. Thereby, it is possible to suppress the p-type amorphous semiconductor layer 12a from being excessively influenced by the atmosphere when the cap layer 30 is formed. Moreover, since the deterioration of the characteristics of the p-type amorphous semiconductor layer 12a can be suppressed, the solar cell characteristics can be further improved.
  • the cap layer 30 is preferably made of an inorganic insulator such as a metal oxide such as silicon oxide or a metal nitride such as silicon nitride.
  • an inorganic insulator such as a metal oxide such as silicon oxide or a metal nitride such as silicon nitride.
  • the cap layer 30 is made of an inorganic insulator, it is possible to prevent the p-type impurity and the n-type impurity from being detached from the cap layer 30 by the plasma for forming the n-type amorphous semiconductor layer 13a.
  • the inorganic insulator has higher plasma resistance than the semiconductor material, desorption of the constituent elements of the cap layer 30 can be suppressed.
  • the cap layer 30 can suppress inclusion of undesired impurities such as p-type impurities and n-type impurities between the substrate 10 and the n-type amorphous semiconductor layer 13a. Thereby, since the junction between the substrate 10 and the n-type amorphous semiconductor layer 13a can be formed as designed, the solar cell characteristics can be further improved.
  • an n-type single crystal silicon substrate having a texture structure formed on the light receiving surface A in advance is prepared as the substrate 10.
  • a passivation film 15a made of an i-type amorphous silicon layer having a thickness of 3 nm to 5 nm is formed on substantially the entire light receiving surface A of the substrate 10 by a CVD method.
  • an antireflection film 15b made of a silicon nitride layer having a thickness of 50 nm to 150 nm is sequentially stacked.
  • the light incident side structure 15 is constituted by the passivation film 15a and the light reflection preventing film 15b. Since the passivation film 15a contains hydrogen, it has a function to passivate the substrate 10.
  • the antireflection film 15b has an antireflection function.
  • the laminated structure of the i-type amorphous silicon layer and the silicon nitride layer is an example of the light incident side structure 15.
  • an i-type amorphous semiconductor layer 11 made of i-type amorphous silicon having a thickness of 3 nm to 50 nm is formed on substantially the entire back surface B of the substrate 10 by CVD. Since the i-type amorphous semiconductor layer 11 contains hydrogen, it has a function of passivating the substrate 10.
  • a p-type amorphous layer made of p-type amorphous silicon having a thickness of 2 nm to 50 nm is formed on the surface of the i-type amorphous semiconductor layer 11 by a CVD method using a mask.
  • the semiconductor layer 12a and the cap layer 30 made of i-type amorphous silicon having a thickness of 0.5 nm to 5 nm are sequentially formed in a predetermined pattern.
  • the predetermined pattern is a pattern corresponding to the first region B1 on the back surface B of the substrate 10.
  • n-type amorphous silicon having a thickness of 2 nm to 50 nm by a CVD method so as to extend from the surface of the i-type amorphous semiconductor layer 11 to the surface of the cap layer 30.
  • An n-type amorphous semiconductor layer 13a is formed.
  • the p-side electrode 20a and the n-side electrode 20b are formed in a predetermined pattern on the surface of the n-type amorphous semiconductor layer 13a by a method such as sputtering or printing. Thereby, the solar cell 100 according to the first embodiment is manufactured.
  • a cap layer 30 is formed between the upper surface of the p-type amorphous semiconductor layer 12a and the n-type amorphous semiconductor layer 13a.
  • the cap layer 30 is configured to suppress the detachment of doping impurities contained in the p-type amorphous semiconductor layer 12a serving as a base. Thereby, it is possible to prevent unwanted doping impurities from being mixed between the substrate 10 and the n-type amorphous semiconductor layer 13a.
  • undesired p-type impurities are present between the surface of the i-type amorphous semiconductor layer 11 and the surface of the n-type amorphous semiconductor layer 13a on the second region B2 on the back surface B of the substrate 10. It can suppress mixing. That is, since the junction characteristics between the substrate 10 and the n-type amorphous semiconductor layer 13a can be maintained satisfactorily, a solar cell having good solar cell characteristics can be provided.
  • the cap layer 31 is formed between the upper and side surfaces of the p-type amorphous semiconductor layer 12a and the n-type amorphous semiconductor layer 13a. Yes.
  • the other structure of 2nd Embodiment is the same as that of the said 1st Embodiment.
  • the light incident side structure 15 is formed on substantially the entire light receiving surface A of the substrate 10. Further, the i-type amorphous semiconductor layer 11 is formed on substantially the entire back surface B of the substrate 10 by the CVD method. Then, a p-type amorphous semiconductor layer 12a is formed in a predetermined pattern on the surface of the i-type amorphous semiconductor layer 11.
  • the cap layer 31 made of i-type amorphous silicon is formed on the upper and side surfaces of the p-type amorphous semiconductor layer 12a. Then, the n-type amorphous semiconductor layer 13 a is formed across the surface of the i-type amorphous semiconductor layer 11 and the surface of the cap layer 31.
  • the p-side electrode 20a and the n-side electrode 20b are formed in a predetermined pattern on the surface of the n-type amorphous semiconductor layer 13a. Thereby, the solar cell 150 according to the second embodiment is manufactured.
  • the second embodiment unlike the first embodiment, not only between the upper surface of the p-type amorphous semiconductor layer 12a and the n-type amorphous semiconductor layer 13a but also the side surface of the p-type amorphous semiconductor layer 12a. Since the cap layer 31 containing no p-type impurity is formed between the n-type amorphous semiconductor layer 13a, an undesired p-type is formed between the substrate 10 and the n-type amorphous semiconductor layer 13a. It can suppress more that an impurity mixes.
  • FIG. 7 is a cross-sectional view of a solar cell 200 according to the third embodiment of the present invention.
  • an i-type amorphous semiconductor layer 12b and a p-type amorphous semiconductor layer 12a are sequentially stacked on the surface of the first region B1 on the back surface B of the substrate 10. That is, the i-type amorphous semiconductor layer 12b is formed between the semiconductor substrate 10 and the p-type amorphous semiconductor layer 12a.
  • a cap layer 30 is formed on the upper surface of the p-type amorphous semiconductor layer 12a.
  • the i-type amorphous semiconductor layer 13b and the n-type amorphous semiconductor layer 13a are formed on the back surface B of the substrate 10 (a second region adjacent to the first region B1 where the p-type amorphous semiconductor layer 12a is formed). B2) is laminated so as to straddle the surface of the cap layer 30.
  • the i-type amorphous semiconductor layer 12b is an example of the “fourth semiconductor layer” in the present invention
  • the i-type amorphous semiconductor layer 13b is an example of the “fifth semiconductor layer” in the present invention.
  • the i-type amorphous semiconductor layer 12b and the i-type amorphous semiconductor layer 13b constitute the “third semiconductor layer” of the present invention.
  • a substrate 10 made of n-type single crystal silicon having a texture structure formed on the light receiving surface A in advance is prepared. Then, as shown in FIG. 8, the light incident side structure 15 is formed on substantially the entire light receiving surface A of the substrate 10.
  • an i-type amorphous semiconductor layer 12b made of i-type amorphous silicon having a thickness of 3 nm to 50 nm and a p-type amorphous film having a thickness of 2 nm to 50 nm are formed on substantially the entire back surface B of the substrate 10 by CVD.
  • the quality semiconductor layer 12a and the cap layer 30 having a thickness of 0.5 nm to 5 nm are sequentially formed.
  • the cap layer 30 is formed without positively introducing p-type and n-type doping impurities.
  • a resist film 40 is formed on the surface of the cap layer 30 with a predetermined pattern.
  • the predetermined pattern is a pattern corresponding to the pattern of the first region B1 on the back surface B of the substrate 10.
  • the i-type amorphous semiconductor layer 12b, the p-type amorphous semiconductor layer 12a and the cap layer 30 exposed from the resist film 40 are removed by etching, and then the resist film 40 is removed.
  • a laminated film of the i-type amorphous semiconductor layer 12b, the p-type amorphous semiconductor layer 12a, and the cap layer 30 is formed on the surface of the first region B1 on the back surface B of the substrate 10.
  • FIG. 10 shows an example in which the laminated film of the i-type amorphous semiconductor layer 12b, the p-type amorphous semiconductor layer 12a, and the cap layer 30 is removed by etching until the back surface B of the substrate 10 is exposed.
  • the i-type amorphous semiconductor layer 12b may be removed by etching so as to expose it.
  • at least the p-type amorphous semiconductor layer 12 may be removed, and a part of the i-type amorphous semiconductor layer 12 b may remain on the back surface B of the substrate 10.
  • an i-type non-crystalline silicon made of i-type amorphous silicon having a thickness of 3 nm to 50 nm is formed by the CVD method so as to straddle the surface of the back surface B of the substrate 10 and the surface of the cap layer 30.
  • a crystalline semiconductor layer 13b and an n-type amorphous semiconductor layer 13a having a thickness of 2 nm to 50 nm are sequentially formed.
  • the i-type amorphous semiconductor layer 13 b and the n-type amorphous semiconductor layer 13 a are formed on substantially the entire back surface B of the substrate 10.
  • the p-side electrode 20a and the n-side electrode 20b are formed in a predetermined pattern on the surface of the n-type amorphous semiconductor layer 13a by a method such as sputtering or printing. Thereby, the solar cell 200 by 3rd Embodiment is manufactured.
  • the cap layer 30 suppresses inclusion of undesired doping impurities between the substrate 10 and the n-type amorphous semiconductor layer 13a. Therefore, the solar cell characteristics can be improved.
  • the cap layer 32 is formed of an insulator. Specifically, the cap layer 32 is made of an insulating material such as a metal oxide or a metal nitride.
  • a contact hole 50 is formed in the n-type amorphous semiconductor layer 13a, the i-type amorphous semiconductor layer 13b, and the cap layer 32.
  • the p-side electrode layer 20c is formed in contact with the p-type amorphous semiconductor layer 12a through the contact hole 50. Specifically, the p-side electrode layer 20c is formed so as to fill the contact hole 50.
  • the remaining configuration of the fourth embodiment is similar to that of the aforementioned third embodiment.
  • the light incident side structure 15 is formed on substantially the entire light receiving surface A of the substrate 10. Then, on the back surface B of the substrate 10, the i-type amorphous semiconductor layer 12b, the p-type amorphous semiconductor layer 12a, the cap layer 32, the i-type amorphous semiconductor layer 13b, and the n-type amorphous semiconductor layer
  • the semiconductor layer 13a is sequentially formed.
  • the cap layer 32 is formed of an insulating material such as a metal oxide or a metal nitride.
  • contact holes 50 are formed in the n-type amorphous semiconductor layer 13a, the i-type amorphous semiconductor layer 13b, and the cap layer 32 by etching. Then, the p-side electrode layer 20c is formed so as to be in contact with the p-type amorphous semiconductor layer 12a through the contact hole 50. Specifically, the p-side electrode layer 20c is formed so as to fill the contact hole 50.
  • the n-side electrode 20b is formed in a predetermined pattern on the surface of the n-type amorphous semiconductor layer 13a. Thereby, the solar cell 250 according to the fourth embodiment is manufactured.
  • the cap layer 32 is formed of an insulating material such as a metal oxide or a metal nitride.
  • contact hole 50 is formed in n-type amorphous semiconductor layer 13a, i-type amorphous semiconductor layer 13b, and cap layer 32, and p-side electrode layer 20c is formed so as to fill contact hole 50. Is forming. Thereby, since the p-side electrode layer 20c can be brought into direct contact with the p-type amorphous semiconductor layer 12a, carrier collection efficiency can be improved.
  • the p-type amorphous semiconductor layer 12a and the cap layer 30 are formed on the first region B1 on the back surface B of the substrate 10, and the second region on the back surface B of the substrate 10 is formed.
  • the n-type amorphous semiconductor layer 13a is formed so as to straddle the surface of the cap layer 30 from B2, but the positional relationship between the p-type amorphous semiconductor layer 12a and the n-type amorphous semiconductor layer 13a is as follows. The reverse is also possible.
  • the n-type amorphous semiconductor layer 13a and the cap layer 30 are formed on the first region B1 on the back surface B of the substrate 10 and straddle the surface of the cap layer 30 from the second region B2 on the back surface B of the substrate 10.
  • the p-type amorphous semiconductor layer 12a may be formed.
  • the cap layer 30 can prevent unwanted n-type impurities from being mixed between the surface of the substrate 10 and the p-type amorphous semiconductor layer 12a. Can be provided.
  • the solar cell 200 shown in FIG. 7 was manufactured as follows.
  • anisotropic etching treatment was performed on the substrate 10 made of n-type single crystal silicon having a thickness of about 200 ⁇ m to form a texture structure on the light receiving surface A and the back surface B of the substrate 10.
  • an i-type amorphous semiconductor layer 15a made of i-type amorphous silicon having a thickness of 10 nm is formed on the light-receiving surface A of the substrate 10 by plasma CVD using a mixed gas of SiH 4 and H 2 as a source gas. Formed.
  • SiH 4 , H 2 and B 2 H 6 are used as source gases, and an i-type amorphous silicon layer 12b having a thickness of 20 nm is formed on the first region B1 on the back surface B of the substrate 10 by plasma CVD.
  • a p-type amorphous semiconductor layer 12a made of p-type amorphous silicon and a cap layer 30 made of i-type amorphous silicon having a thickness of 1 mm were sequentially formed.
  • the i-type amorphous semiconductor layer 12b, the p-type amorphous semiconductor layer 12a, and the cap layer 30 are formed in a predetermined pattern using a mask.
  • the thickness of the cap layer 30 is 0.5 nm, 1 nm, 1.5 nm, 2 nm, 2.5 nm, 3 nm, 3.5 nm, 4 nm, 4.5 nm, 5 nm, 6 nm, and 7 nm. 13 samples having different cap layer 30 thicknesses were manufactured.
  • a thickness of 3 nm is formed so as to straddle from the surface of the second region B2 on the back surface B of the substrate 10 to the surface of the cap layer 30 by plasma CVD.
  • An i-type amorphous semiconductor layer 13b made of i-type amorphous silicon and an n-type amorphous semiconductor layer 13a made of n-type amorphous silicon having a thickness of 20 nm were sequentially formed.
  • the i-type amorphous semiconductor layer 13b was formed with a PH 3 introduction amount of zero.
  • the p-side electrode 20a and the n-side electrode 20b were patterned by a printing method.
  • Example samples were produced as described above.
  • Comparative example sample As a comparative sample, a comparative sample was manufactured in the same manner as in the above example except that the cap layer 30 was not provided.
  • FIG. 14 is a characteristic diagram showing the results of measuring the solar cell characteristics of the example sample and the comparative example sample.
  • the vertical axis of the figure is the relative value of the output of the solar cell, which is a value normalized with the output of the comparative example sample with the cap layer 30 having a thickness of 0 nm as 1. Further, the horizontal axis is the thickness (nm) of the cap layer 30.
  • the solar cell characteristics are improved by providing the cap layer 30. This is considered to be due to the fact that the provision of the cap layer 30 can suppress the inclusion of undesired doping impurities between the substrate 10 and the n-type amorphous semiconductor layer 13a.
  • the thickness of the cap layer 30 may be several nm or more.
  • an output improves compared with a comparative example sample by the thickness of the cap layer 30 being 5 nm or less. Note that when the thickness of the cap layer 30 is greater than 5 nm, the output is lower than that of the comparative sample. The reason why the output decreases in this way is considered to be that the resistance between the p-side electrode 20a and the p-type amorphous silicon layer 12 is increased by increasing the thickness of the cap layer 30.
  • the thickness of the cap layer is preferably in the range of several nm to 5 nm, more preferably in the range of 0.5 nm to 4 nm, and still more preferably in the range of 1.5 nm to 3.5 nm.

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Abstract

　不所望の不純物の混入を抑制し、良好な太陽電池特性を有する太陽電池が得られる。この太陽電池（１００）は、受光面および裏面を有する半導体基板（１０）と、半導体基板の裏面上の所定領域に形成された第１導電型の第１半導体層（１２ａ）と、半導体基板の裏面上から第１半導体層の表面上に跨って形成された第２導電型の第２半導体層（１３ａ）と、前記第１半導体層と前記第２半導体層との間に形成され、第１導電型の不純物を含まないキャップ層（３０）とを備える。

Description

太陽電池

　本発明は、裏面接合型の太陽電池に関する。

　従来、基板の裏面上に半導体層を備える、いわゆる裏面接合型の太陽電池が提案されている。

　特開２００５－１０１１５１号公報には、受光面および裏面を有する半導体基板と、半導体基板の裏面上に形成されたｉ型の半導体層と、ｉ型の半導体層の表面上の所定領域に形成されたｐ型の半導体層と、ｉ型の半導体層の表面上からｐ型の半導体層の表面上に跨って形成されたｎ型の半導体層とを備えた光起電力素子が開示されている。特開２００５－１０１１５１号公報に記載の光起電力素子は、半導体基板の裏面上にｉ型の半導体層を形成する工程と、ｉ型の半導体層の表面上の所定領域にｐ型の半導体層を形成する工程と、ｉ型の半導体層の表面上からｐ型の第１半導体層の表面上に跨ってｎ型の第２半導体層を形成する工程とを経てプラズマＣＶＤ法により製造される。

特開２００５－１０１１５１号公報

　しかしながら、特開２００５－１０１１５１号公報に記載の光起電力素子をプラズマＣＶＤ法により製造する場合では、ｉ型の半導体層の表面上からｐ型の第１半導体層の表面上に跨ってｎ型の半導体層を形成する工程において発生させるプラズマにより、ｐ型の半導体層中に含まれるｐ型不純物が層中から脱離する。そして、脱離したｐ型不純物は、ｐ型の半導体層の表面およびｉ型の半導体層の表面に付着する。その結果、半導体基板とｎ型の半導体層との間に不所望のｐ型不純物が混入するため、太陽電池の特性が低下する可能性があり、良好な太陽電池特性を有する太陽電池を高い歩留りで製造することが困難であるという問題点がある。

　本発明は、上記のような課題を解決するためになされたものであり、この発明の一つの目的は、不所望の不純物の混入を抑制し、良好な太陽電池特性を有する太陽電池を提供することを目的とする。

　本発明の一の局面による太陽電池は、受光面および裏面を有する半導体基板と、半導体基板の裏面上の所定領域に形成された第１導電型の第１半導体層と、半導体基板の裏面上から第１半導体層の表面上に跨って形成された第２導電型の第２半導体層と、第１半導体層と第２半導体層との間に形成され、第１導電型の不純物を実質的に含まない半導体または絶縁体からなるキャップ層とを備える。

　本発明によれば、良好な太陽電池特性を有する裏面接合型の太陽電池を提供することができる。

本発明の第１実施形態による太陽電池の裏面の平面図である。 図１の３００－３００線に沿った拡大断面図である。 本発明の第１実施形態による太陽電池の製造工程を説明するための断面図である。 本発明の第１実施形態による太陽電池の製造工程を説明するための断面図である。 本発明の第１実施形態による太陽電池の製造工程を説明するための断面図である。 本発明の第２実施形態による太陽電池の断面図である。 本発明の第３実施形態による太陽電池の断面図である。 本発明の第３実施形態による太陽電池の製造工程を説明するための断面図である。 本発明の第３実施形態による太陽電池の製造工程を説明するための断面図である。 本発明の第３実施形態による太陽電池の製造工程を説明するための断面図である。 本発明の第３実施形態による太陽電池の製造工程を説明するための断面図である。 本発明の第４実施形態による太陽電池の断面図である。 本発明の第４実施形態による太陽電池の製造工程を説明するための断面図である。 本発明の第３実施形態による太陽電池の出力とキャップ層の厚みとの関係を示す特性図である。

　次に、図面を用いて本発明の実施形態について説明する。以下の図面の記載において、同一または類似の部分には、同一または類似の符号を付している。ただし、図面は模式的なものであり、各寸法の比率などは現実のものとは異なることに留意すべきである。したがって、具体的な寸法などは以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

［第１実施形態］

（太陽電池の構成）

　本発明の第１実施形態による太陽電池１００の構成について、図１および図２を参照して説明する。

　図１および図２に示すように、太陽電池１００には、半導体からなる基板１０が設けられている。図２に示すように、基板１０は、薄板状の半導体基板であり、ｐ型またはｎ型の導電型を有する。基板１０は、単結晶シリコンや多結晶シリコンのような結晶シリコン、ＧａＡｓやＩｎＰのような化合物半導体、その他板状に形成することができる半導体により形成されている。なお、基板１０は、本発明の「半導体基板」の一例である。

　基板１０は、受光面Ａと裏面Ｂとを有している。受光面Ａは、光が入射する面である。裏面Ｂは、受光面Ａとは反対側の面である。受光面Ａおよび裏面Ｂは、共に基板１０の主面である。また、裏面Ｂは、第１領域Ｂ１と第２領域Ｂ２とを有している。

　受光面Ａに入射する光によって、基板１０内でキャリアが生成される。キャリアとは、光が基板１０に吸収されて生成される電子と正孔とをいう。

　太陽電池１００の基板１０の受光面Ａ側には、光入射側構造体１５が設けられている。また、太陽電池１００の基板１０の裏面Ｂ側には、ｉ型非晶質半導体層１１、ｐ型非晶質半導体層１２ａ、ｎ型非晶質半導体層１３ａ、ｐ側電極２０ａおよびｎ側電極２０ｂが設けられている。なお、ｉ型非晶質半導体層１１は、本発明の「第３半導体層」の一例でり、ｐ型非晶質半導体層１２ａは、本発明の「第１半導体層」の一例であり、ｎ型非晶質半導体層１３ａは、本発明の「第２半導体層」の一例である。

　この構成の太陽電池では、基板１０がｎ型の導電性を有する場合には、基板１０とｐ型非晶質半導体層１２ａとの間でキャリア分離用の電界を形成するための接合が形成されるとともに、基板１０とｎ型非晶質半導体層１３ａとの間で少数キャリアの再結合を防止するための電界を形成するための接合が形成される。また、基板１０がｐ型の導電性を有する場合には、基板１０とｎ型非晶質半導体層１３ａとの間でキャリア分離用の電界を形成するための接合が形成されるとともに、基板１０とｐ型非晶質半導体層１２ａとの間で少数キャリアの再結合を防止するための電界を形成するための接合が形成される。

　光入射側構造体１５は、入射光の一部を半導体基板１０側に透過させるように構成されている。したがって、入射光の一部は、光入射側構造体１５を透過して半導体基板１０の受光面Ａに入射する。また、光入射側構造体１５の光透過率は、半導体基板１０に入射する光の量を増大させるために大きいことが好ましい。したがって、光入射側構造体１５は、たとえば金属層などの光透過率の小さい層を含まないことが好ましい。

　また、光入射側構造体１５は、パッシベーション膜１５ａと光反射防止膜１５ｂとから構成されている。光入射側構造体１５は、非晶質半導体層、シリコン酸化物層、シリコン窒化物層の単層またはこれらの積層構造から構成される。なお、光入射側構造体１５の構成は、これに限られるものではなく、種々の構成をとることができる。

　ｉ型非晶質半導体層１１は、基板１０の裏面Ｂの略全面上に形成されている。具体的には、ｉ型非晶質半導体層１１は、基板１０の裏面Ｂのｐ型非晶質半導体層１２ａが形成される第１領域Ｂ１上および第１領域Ｂ１に隣接する第２領域Ｂ２上に形成されている。また、ｉ型非晶質半導体層１１は、半導体基板１０と、ｐ型非晶質半導体層１２ａおよびｎ型非晶質半導体層１３ａとの間に形成されている。また、ｉ型非晶質半導体層１１は、ｐ型およびｎ型の不純物を積極的に導入しない雰囲気中において形成される。すなわち、ｉ型非晶質半導体層１１は、略真性の導電型を有している。なお、ｉ型非晶質半導体層１１は、ｐ型およびｎ型の不純物を実質的に含まないが、微量の不純物を含んでいてもよい。たとえば、原料ガス中に不純物を含まない場合であっても、基板トレイやチャンバー壁に付着した膜から脱離した不純物の混入が生じる場合があり、この場合、ｉ型非晶質半導体層１１には微量の不純物が含まれる。ｉ型非晶質半導体層１１の厚みは、実質的に発電に寄与しない程度であり、たとえば数ｎｍ～２５ｎｍ程度である。

　ｐ型非晶質半導体層１２ａは、基板１０の裏面Ｂにおける第１領域Ｂ１上に形成されている。第１実施形態では、ｐ型非晶質半導体層１２ａは、基板１０の裏面Ｂにおける第１領域Ｂ１上において、ｉ型非晶質半導体層１１の表面上に形成されている。ｐ型非晶質半導体層１２ａの厚みは、たとえば１０ｎｍ程度である。

　ｎ型非晶質半導体層１３ａは、ｉ型非晶質半導体層１１の表面の略全面上に形成されている。具体的には、ｎ型非晶質半導体層１３ａは、ｉ型非晶質半導体層１１の表面上から後述するキャップ層３０の表面上に跨って形成されている。

　ｉ型非晶質半導体層１１、ｐ型非晶質半導体層１２ａおよびｎ型非晶質半導体層１３ａは、それぞれシリコンを含む水素化非晶質半導体により構成されていることが好ましい。このような非晶質半導体としては、非晶質シリコン、非晶質シリコンカーバイド、または非晶質シリコンゲルマニウムなどがある。なお、ｉ型非晶質半導体層１１、ｐ型非晶質半導体層１２ａおよびｎ型非晶質半導体層１３ａは、これらの材料に限らず、他の非晶質半導体により構成されていてもよいし、非晶質半導体に限らず、他の薄膜半導体により構成されていてもよい。

　また、ｉ型非晶質半導体層１１、ｐ型非晶質半導体層１２ａおよびｎ型非晶質半導体層１３ａは、層全体が完全な非晶質状態のものに限らず、一部に結晶領域を有していてもよい。たとえば、層中に多数の微小な結晶領域を含む、いわゆる微結晶状態のものであってもよい。また、ｉ型非晶質半導体層１１、ｐ型非晶質半導体層１２ａおよびｎ型非晶質半導体層１３ａは、単層であってもよく、多層であってもよい。

　ｐ側電極２０ａは、キャリアを収集する電極である。ｐ側電極２０ａは、ｎ型非晶質半導体層１３ａを間に挟んでｐ型非晶質半導体層１２ａ上に形成されている。したがって、ｐ側電極２０ａは、基板１０の裏面Ｂの第１領域Ｂ１上に形成されている。

　ｎ側電極２０ｂは、キャリアを収集する電極である。ｎ側電極２０ｂは、ｎ型非晶質半導体層１３ａを間に挟んで、基板１０の裏面Ｂの第２領域Ｂ２上に形成されている。また、ｎ側電極２０ｂは、基板１０の裏面Ｂの第２領域Ｂ２上において、ｎ型非晶質半導体層１３ａの表面上に形成されている。

　ｐ側電極２０ａおよびｎ側電極２０ｂは、金属材料や導電性ペースト材料により形成されている。また、ｐ側電極２０ａおよびｎ側電極２０ｂは、スパッタ法、蒸着法、メッキ法、または印刷法などの種々の方法により形成されている。

　ここで、第１実施形態においては、ｐ型非晶質半導体層１２ａとｎ型非晶質半導体層１３ａとの間にキャップ層３０が形成されている。具体的には、キャップ層３０は、ｐ型非晶質半導体層１２ａの上面とｎ型非晶質半導体層１３ａとの間に形成されている。キャップ層３０の厚みは、ｐ型非晶質半導体層１２ａおよびｎ型非晶質半導体層１３ａの厚みよりも小さくなるように構成されている。また、キャップ層３０は、下地となるｐ型非晶質半導体層１２ａからｐ型不純物が脱離することを抑制するように構成されている。

　キャップ層３０は、下地となる半導体層中に含まれるドーピング用不純物を実質的に含まない半導体または絶縁体によって構成されている。なお、キャップ層３０は、不純物を実質的に含まないが、微量の不純物を含んでいてもよい。たとえば、原料ガス中に不純物を含まない場合にも、基板トレイやチャンバー壁に付着した膜から脱離した不純物の混入が生じる場合があり、この場合、キャップ層３０には微量の不純物が含まれる。第１実施形態においては、キャップ層３０は、ｐ型不純物を含まない材料によって構成されているので、ｎ型非晶質半導体層１３ａを形成するためのプラズマによって、キャップ層３０からｐ型不純物が脱離することがない。したがって、キャップ層３０は、ｎ型非晶質半導体層１３ａを形成するためのプラズマによって、ｐ型非晶質半導体層１２ａからｐ型不純物が脱離することを抑制することができる。これにより、基板１０とｎ型非晶質半導体層１３ａとの間に、意図しないｐ型不純物が混入することを抑制することができるので、太陽電池特性を向上させることができる。

　また、キャップ層３０は、ｎ型不純物を含まない材料によって構成されていることが好ましい。すなわち、キャップ層３０は、ｐ型不純物だけでなくｎ型不純物も含まない材料によって構成されていることが好ましい。この場合、ｎ型非晶質半導体層１３ａを形成するためのプラズマによって、キャップ層３０からｐ型不純物およびｎ側不純物が脱離することを抑制することができる。また、キャップ層３０は、ｎ型非晶質半導体層１３ａを形成するためのプラズマによって、ｐ型非晶質半導体層１２ａからｐ型不純物が脱離することを抑制することができる。したがって、キャップ層３０は、基板１０とｎ型非晶質半導体層１３ａとの間に、不所望なｐ型不純物およびｎ型不純物が含まれることを抑制することができる。これにより、基板１０とｎ型非晶質半導体層１３ａとの間の接合を設計通り形成することができるので、より一層太陽電池特性を向上させることができる。

　また、キャップ層３０は、下地となる半導体層に大きな悪影響を与える不純物を含まないことが好ましい。たとえば、キャップ層３０は、有機物やアルカリ成分を含まないことが好ましい。この場合、ｎ型非晶質半導体層１３ａを形成するためのプラズマによって、キャップ層３０から構成元素の一部が脱離したとしても、脱離した元素が下地となる半導体層に悪影響を及ぼすことを抑制することができる。これにより、基板１０とｎ型非晶質半導体層１３ａとの間の接合特性の低下を抑制することができるので、太陽電池特性を良好に維持することができる。

　また、キャップ層３０は、下地となる半導体層と同じ半導体材料により構成されていることが好ましい。たとえば、第１実施形態では下地がｐ型非晶質半導体層１２ａなので、キャップ層３０は非晶質半導体材料により構成されていることが好ましい。非晶質半導体により構成されるキャップ層３０は、ｐ型非晶質半導体層１２ａと類似の条件で形成することができる。これにより、キャップ層３０を形成する際の雰囲気によって、ｐ型非晶質半導体層１２ａが過剰な影響を受けることを抑制することができる。また、ｐ型非晶質半導体層１２ａの特性の低下を抑制することができるので、太陽電池特性のより一層の向上を図ることができる。

　また、キャップ層３０は、酸化シリコンなどの金属酸化物や窒化シリコンなどの金属窒化物などの無機絶縁物により構成されていることが好ましい。キャップ層３０を、無機絶縁物から構成すると、ｎ型非晶質半導体層１３ａを形成するためのプラズマによって、キャップ層３０からｐ型不純物やｎ型不純物が脱離することを抑制することができる。また、無機絶縁物は、半導体材料に比べて高いプラズマ耐性を有するので、キャップ層３０の構成元素の脱離も抑制することができる。したがって、キャップ層３０は、基板１０とｎ型非晶質半導体層１３ａとの間に、ｐ型不純物やｎ型不純物などの不所望の不純物が含まれることを抑制することができる。これにより、基板１０とｎ型非晶質半導体層１３ａとの間の接合を設計通り形成することができるので、より一層太陽電池特性を向上させることができる。

（太陽電池の製造方法）

　次に、第１実施形態による太陽電池１００の製造方法について、図３～図５を参照しながら説明する。

　まず、基板１０として予め受光面Ａにテクスチャ構造が形成されたｎ型単結晶シリコン基板を用意する。

　そして、図３に示すように、基板１０の受光面Ａの略全面上に、ＣＶＤ法により３ｎｍ～５ｎｍの厚みを有するｉ型非晶質シリコン層からなるパッシベーション膜１５ａを形成し、さらにＣＶＤ法により５０ｎｍ～１５０ｎｍの厚みを有するシリコン窒化物の層からなる光反射防止膜１５ｂを順次積層する。パッシベーション膜１５ａおよび光反射防止膜１５ｂによって、光入射側構造体１５を構成する。パッシベーション膜１５ａは、水素を含むので、基板１０をパッシベートする機能を有する。また、光反射防止膜１５ｂは、反射防止機能を有する。なお、ｉ型非晶質シリコン層およびシリコン窒化物層の積層構造は、光入射側構造体１５の一例である。

　そして、基板１０の裏面Ｂの略全面上に、ＣＶＤ法により３ｎｍ～５０ｎｍの厚みを有するｉ型非晶質シリコンからなるｉ型非晶質半導体層１１を形成する。ｉ型非晶質半導体層１１は、水素を含むので、基板１０をパッシベートする機能を有する。

　そして、図４に示すように、ｉ型非晶質半導体層１１の表面上に、マスクを用いたＣＶＤ法によって、２ｎｍ～５０ｎｍの厚みを有するｐ型非晶質シリコンからなるｐ型非晶質半導体層１２ａおよび０．５ｎｍ～５ｎｍの厚みを有するｉ型非晶質シリコンからなるキャップ層３０を所定のパターンで順次形成する。所定のパターンとは、基板１０の裏面Ｂの第１領域Ｂ１に対応するパターンである。

　さらに、図５に示すように、ｉ型非晶質半導体層１１の表面上からキャップ層３０の表面上に跨るように、ＣＶＤ法により２ｎｍ～５０ｎｍの厚みを有するｎ型非晶質シリコンからなるｎ型非晶質半導体層１３ａを形成する。

　最後に、スパッタ法や印刷法などの方法により、ｎ型非晶質半導体層１３ａの表面上に、所定パターンでｐ側電極２０ａおよびｎ側電極２０ｂを形成する。これにより、第１実施形態による太陽電池１００が製造される。

（作用および効果）

　第１実施形態による太陽電池１００には、ｐ型非晶質半導体層１２ａの上面とｎ型非晶質半導体層１３ａとの間にキャップ層３０が形成されている。キャップ層３０は、下地となるｐ型非晶質半導体層１２ａに含まれるドーピング用不純物の脱離を抑制するように構成されている。これにより、基板１０とｎ型非晶質半導体層１３ａとの間に、不所望なドーピング用不純物が混入することを抑制することができる。具体的には、基板１０の裏面Ｂの第２領域Ｂ２上において、ｉ型非晶質半導体層１１の表面とｎ型非晶質半導体層１３ａの表面との間に不所望なｐ型不純物が混入することを抑制することができる。すなわち、基板１０とｎ型非晶質半導体層１３ａとの間の接合特性を良好に維持できるので、良好な太陽電池特性を有する太陽電池を提供することができる。

［第２実施形態］

　次に、本発明の第２実施形態による太陽電池１５０について、図６を参照して説明する。

（太陽電池の構成）

　図６に示すように、第２実施形態による太陽電池１５０では、キャップ層３１は、ｐ型非晶質半導体層１２ａの上面および側面とｎ型非晶質半導体層１３ａとの間に形成されている。なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。

（太陽電池の製造方法）

　次に、第２実施形態による太陽電池１５０の製造方法について説明する。

　まず、第１実施形態と同様に、基板１０の受光面Ａの略全面上に光入射側構造体１５を形成する。また、基板１０の裏面Ｂの略全面上に、ＣＶＤ法によりｉ型非晶質半導体層１１を形成する。そして、ｉ型非晶質半導体層１１の表面上に、ｐ型非晶質半導体層１２ａを所定のパターンで形成する。

　ここで、第２実施形態では、ｐ型非晶質半導体層１２ａの上面および側面にｉ型非晶質シリコンからなるキャップ層３１を形成する。そして、ｉ型非晶質半導体層１１の表面上からキャップ層３１の表面上に跨ってｎ型非晶質半導体層１３ａを形成する。

　最後に、第１実施形態と同様にして、ｎ型非晶質半導体層１３ａの表面上に、所定のパターンでｐ側電極２０ａおよびｎ側電極２０ｂを形成する。これにより、第２実施形態による太陽電池１５０が製造される。

（作用および効果）

　第２実施形態では、第１実施形態と異なり、ｐ型非晶質半導体層１２ａの上面とｎ型非晶質半導体層１３ａとの間だけでなく、ｐ型非晶質半導体層１２ａの側面とｎ型非晶質半導体層１３ａとの間にも、p型不純物を含まないキャップ層３１を形成しているので、基板１０とｎ型非晶質半導体層１３ａとの間に不所望なp型不純物が混入することをより抑制することができる。

［第３実施形態］

　次に、本発明の第３実施形態による太陽電池２００について、図７～図１１を参照しながら説明する。以下においては、第１実施形態との相違点についておもに説明する。

（太陽電池の構成）

　図７は、本発明の第３実施形態による太陽電池２００の断面図である。図７に示すように、基板１０の裏面Ｂの第１領域Ｂ１の表面上には、ｉ型非晶質半導体層１２ｂおよびｐ型非晶質半導体層１２ａが順次積層されている。すなわち、ｉ型非晶質半導体層１２ｂは、半導体基板１０とｐ型非晶質半導体層１２ａとの間に形成されている。また、ｐ型非晶質半導体層１２ａの上面上には、キャップ層３０が形成されている。また、ｉ型非晶質半導体層１３ｂおよびｎ型非晶質半導体層１３ａは、基板１０の裏面Ｂ上（ｐ型非晶質半導体層１２ａが形成される第１領域Ｂ１と隣接する第２領域Ｂ２上）からキャップ層３０の表面上に跨るように積層されている。なお、ｉ型非晶質半導体層１２ｂは、本発明の「第４半導体層」の一例であり、ｉ型非晶質半導体層１３ｂは、本発明の「第５半導体層」の一例である。第３実施形態では、ｉ型非晶質半導体層１２ｂとｉ型非晶質半導体層１３ｂとにより、本発明の「第３半導体層」が構成されている。

（太陽電池の製造方法）

　次に、図８～図１１を参照して第３実施形態による太陽電池２００の製造方法を説明する。

　まず、第１実施形態と同様に、予め受光面Ａにテクスチャ構造が形成されたｎ型単結晶シリコンからなる基板１０を準備する。そして、図８に示すように、基板１０の受光面Ａの略全面上に光入射側構造体１５を形成する。

　そして、基板１０の裏面Ｂの略全面に、ＣＶＤ法により３ｎｍ～５０ｎｍの厚みを有するｉ型非晶質シリコンからなるｉ型非晶質半導体層１２ｂ、２ｎｍ～５０ｎｍの厚みを有するｐ型非晶質半導体層１２ａおよび０．５ｎｍ～５ｎｍの厚みを有するキャップ層３０を順次形成する。なお、キャップ層３０は、ｐ型およびｎ型のドーピング用不純物を積極的に導入せずに形成する。

　そして、図９に示すように、キャップ層３０の表面上に、所定のパターンでレジスト膜４０を形成する。所定のパターンとは、基板１０の裏面Ｂの第１領域Ｂ１のパターンに対応するパターンである。

　そして、図１０に示すように、レジスト膜４０から露出するｉ型非晶質半導体層１２ｂ、ｐ型非晶質半導体層１２ａおよびキャップ層３０をエッチング除去し、その後、レジスト膜４０を除去する。この工程により、基板１０の裏面Ｂの第１領域Ｂ１の表面上に、ｉ型非晶質半導体層１２ｂ、ｐ型非晶質半導体層１２ａおよびキャップ層３０の積層膜を形成する。

　なお、図１０は、ｉ型非晶質半導体層１２ｂ、ｐ型非晶質半導体層１２ａおよびキャップ層３０の積層膜を、基板１０の裏面Ｂが露出するまでエッチング除去した例を示しているが、ｉ型非晶質半導体層１２ｂを露出させるようにエッチング除去してもよい。この工程においては、少なくともｐ型非晶質半導体層１２を除去すればよく、ｉ型非晶質半導体層１２ｂの一部が基板１０の裏面Ｂ上に残存していてもよい。

　そして、図１１に示すように、基板１０の裏面Ｂの表面上からキャップ層３０の表面上に跨るように、ＣＶＤ法により３ｎｍ～５０ｎｍの厚みを有するｉ型非晶質シリコンからなるｉ型非晶質半導体層１３ｂおよび２ｎｍ～５０ｎｍの厚みを有するｎ型非晶質半導体層１３ａを順次形成する。具体的には、ｉ型非晶質半導体層１３ｂおよびｎ型非晶質半導体層１３ａを、基板１０の裏面Ｂの略全面上に形成する。

　最後に、スパッタ法や印刷法などの方法により、ｎ型非晶質半導体層１３ａの表面上に、所定のパターンでｐ側電極２０ａおよびｎ側電極２０ｂを形成する。これにより、第３実施形態による太陽電池２００が製造される。

（作用および効果）

　第３実施形態による太陽電池２００は、第１実施形態と同様に、キャップ層３０により、基板１０とｎ型非晶質半導体層１３ａとの間に、不所望なドーピング不純物が含まれることを抑制できるので、太陽電池特性を向上させることができる。

［第４実施形態］

　次に、本発明の第４実施形態による太陽電池２５０について、図１２および図１３を参照しながら説明する。

（太陽電池の構成）

　図１２に示すように、第４実施形態による太陽電池２５０では、キャップ層３２が絶縁体により形成されている。具体的には、キャップ層３２は、金属酸化物や金属窒化物などの絶縁材料により構成されている。また、ｎ型非晶質半導体層１３ａ、ｉ型非晶質半導体層１３ｂおよびキャップ層３２にコンタクトホール５０が形成されている。ｐ側電極層２０ｃは、コンタクトホール５０を介してｐ型非晶質半導体層１２ａに接触するように形成されている。具体的には、ｐ側電極層２０ｃは、コンタクトホール５０内を充填するように形成されている。なお、第４実施形態のその他の構成は、上記第３実施形態と同様である。

（太陽電池の製造方法）

　次に、図１３を参照して、第４実施形態による太陽電池２５０の製造方法について説明する。

　まず、第３実施形態と同様に、基板１０の受光面Ａの略全面上に光入射側構造体１５を形成する。そして、基板１０の裏面Ｂ上に、ｉ型非晶質半導体層１２ｂと、ｐ型非晶質半導体層１２ａと、キャップ層３２と、ｉ型非晶質半導体層１３ｂと、ｎ型非晶質半導体層１３ａとを順次形成する。なお、第４実施形態では、第３実施形態と異なり、キャップ層３２を金属酸化物や金属窒化物などの絶縁材料により形成している。

　ここで、第４実施形態では、図１３に示すように、ｎ型非晶質半導体層１３ａ、ｉ型非晶質半導体層１３ｂおよびキャップ層３２にコンタクトホール５０をエッチングにより形成する。そして、コンタクトホール５０を介してｐ型非晶質半導体層１２ａに接触するようにｐ側電極層２０ｃを形成する。具体的には、コンタクトホール５０内を充填するようにｐ側電極層２０ｃを形成する。

　そして、第３実施形態と同様にして、ｎ型非晶質半導体層１３ａの表面上に、所定のパターンでｎ側電極２０ｂを形成する。これにより、第４実施形態による太陽電池２５０が製造される。

（作用および効果）

　第４実施形態による太陽電池２５０では、キャップ層３２を金属酸化物や金属窒化物などの絶縁材料により形成している。また、太陽電池２５０では、ｎ型非晶質半導体層１３ａ、ｉ型非晶質半導体層１３ｂおよびキャップ層３２にコンタクトホール５０を形成し、コンタクトホール５０内を充填するようにｐ側電極層２０ｃを形成している。これにより、ｐ側電極層２０ｃをｐ型非晶質半導体層１２ａに直接接触させることができるので、キャリアの収集効率を向上させることができる。

 [その他の実施の形態]

　なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

　たとえば、第１実施形態～第３実施形態では、基板１０の裏面Ｂの第１領域Ｂ１上にｐ型非晶質半導体層１２ａおよびキャップ層３０を形成し、基板１０の裏面Ｂの第２領域Ｂ２上からキャップ層３０の表面上に跨るようにｎ型非晶質半導体層１３ａを形成するようにしたが、ｐ型非晶質半導体層１２ａおよびｎ型非晶質半導体層１３ａの配置関係はこの逆でもよい。すなわち、基板１０の裏面Ｂの第１領域Ｂ１上にｎ型非晶質半導体層１３ａおよびキャップ層３０を形成し、基板１０の裏面Ｂの第２領域Ｂ２上からキャップ層３０の表面上に跨るようにｐ型非晶質半導体層１２ａを形成するようにしてもよい。このような構成においても、キャップ層３０により、基板１０の表面とｐ型非晶質半導体層１２ａとの間に、不所望なｎ型不純物が混入することを抑制できるので、優れた太陽電池特性を有する太陽電池を提供することができる。

（実施例サンプル）

　以下に、本発明の実施例について説明する。本実施例では、図７に示す太陽電池２００を以下のようにして製造した。

　まず、２００μｍ程度の厚みを有するｎ型単結晶シリコンからなる基板１０に異方性エッチング処理を施し、基板１０の受光面Ａおよび裏面Ｂにテクスチャ構造を形成した。

　そして、原料ガスとしてＳｉＨ４およびＨ２の混合ガスを用い、プラズマＣＶＤによって基板１０の受光面Ａ上に、１０ｎｍの厚みを有するｉ型非晶質シリコンからなるｉ型非晶質半導体層１５ａを形成した。

　そして、原料ガスとしてＳｉＨ４、Ｈ２およびＢ２Ｈ６を用い、プラズマＣＶＤ法によって基板１０の裏面Ｂの第１領域Ｂ１上に、２０ｎｍの厚みを有するｉ型非晶質シリコン層１２ｂ、１０ｎｍの厚みを有するｐ型非晶質シリコンからなるｐ型非晶質半導体層１２ａおよびｉ型非晶質シリコンからなるキャップ層３０を順次形成した。なお、本実施例ではマスクを用いてｉ型非晶質半導体層１２ｂ、ｐ型非晶質半導体層１２ａおよびキャップ層３０を所定のパターンに形成した。また、キャップ層３０を形成する際において、キャップ層３０の厚みを０．５ｎｍ、１ｎｍ、１．５ｎｍ、２ｎｍ、２．５ｎｍ、３ｎｍ、３．５ｎｍ、４ｎｍ、４．５ｎｍ、５ｎｍ、６ｎｍ、７ｎｍおよび８ｎｍに変化させ、キャップ層３０の厚みが異なる１３個のサンプルを製造した。

　そして、原料ガスとしてＳｉＨ４、Ｈ２およびＰＨ３を用いて、プラズマＣＶＤ法によって基板１０の裏面Ｂの第２領域Ｂ２の表面上からキャップ層３０の表面上に跨るように、３ｎｍの厚みを有するｉ型非晶質シリコンからなるｉ型非晶質半導体層１３ｂおよび２０ｎｍの厚みを有するｎ型非晶質シリコンからなるｎ型非晶質半導体層１３ａを順次形成した。なお、ｉ型非晶質半導体層１３ｂの形成は、ＰＨ３の導入量を０にして行った。

　最後に、印刷法によりｐ側電極２０ａおよびｎ側電極２０ｂをパターン形成した。

　以上のようにして、実施例サンプルを製造した。

（比較例サンプル）

　比較例サンプルとして、キャップ層３０を設けないこと以外は、上記実施例と同様にして比較例サンプルを製造した。

（結果）

　以下に、実施例サンプルおよび比較例サンプルについて、太陽電池特性を測定した結果について説明する。

　図１４は、実施例サンプルおよび比較例サンプルについて太陽電池特性を測定した結果を示す特性図である。同図の縦軸は太陽電池の出力の相対値であり、キャップ層３０の厚みが０ｎｍの比較例サンプルの出力を１として規格化した値である。また、横軸はキャップ層３０の厚み（ｎｍ）である。

　図１４に示すように、キャップ層３０を設けることにより、太陽電池特性が向上することがわかる。これは、キャップ層３０を設けたことにより、基板１０とｎ型非晶質半導体層１３ａとの間に、不所望なドーピング不純物が含まれることを抑制できたことによるものと考えられる。

　また、キャップ層３０の厚みはわずかでもあれば、比較例サンプルに比べ出力が向上することがわかる。したがって、キャップ層３０の厚みは数ｎｍ以上あればよい。

　また、キャップ層３０の厚みを５ｎｍ以下とすることにより、比較例サンプルに比べ出力が向上することがわかった。なお、キャップ層３０の厚みが５ｎｍより大きくなると、比較例サンプルに比べ出力が低下している。このように出力が低下する理由は、キャップ層３０の厚みを大きくすることにより、ｐ側電極２０ａとｐ型非晶質シリコン層１２との間の抵抗が増加したためと考えられる。

　したがって、キャップ層の厚みは数ｎｍ以上５ｎｍ以下の範囲が好ましく、より好ましくは０．５ｎｍ以上４ｎｍ以下の範囲であり、さらに好ましくは１．５ｎｍ以上３．５ｎｍ以下の範囲である。

Claims (20)


  1. 　受光面および裏面を有する半導体基板（１０）と、

    　前記半導体基板の裏面上の所定領域に形成された第１導電型の第１半導体層（１２ａ）と、

    　前記半導体基板の裏面上から前記第１半導体層の表面上に跨って形成された第２導電型の第２半導体層（１３ａ）と、

    　前記第１半導体層と前記第２半導体層との間に形成され、前記第１導電型の不純物を実質的に含まない半導体または絶縁体からなるキャップ層（３０、３１、３２）とを備える、太陽電池（１００、１５０、２００、２５０）。

  2. 　前記キャップ層は、前記第１半導体層の少なくとも上面と前記第２半導体層との間に形成されている、請求項１に記載の太陽電池。

  3. 　前記キャップ層は、前記第１半導体層の上面および側面と前記第２半導体層との間に形成されている、請求項２に記載の太陽電池。

  4. 　前記キャップ層は、半導体からなる、請求項１に記載の太陽電池。

  5. 　前記キャップ層は、絶縁体からなる、請求項１に記載の太陽電池。

  6. 　前記第２半導体層および前記キャップ層は、コンタクトホール（５０）を含み、

    　前記コンタクトホールを介して第１半導体層に接触するように形成された電極層（２０ｃ）をさらに備える、請求項５に記載の太陽電池。

  7. 　前記キャップ層の厚みは、前記第１半導体層および前記第２半導体層の厚みよりも小さい、請求項１に記載の太陽電池。

  8. 　前記半導体基板と、前記第１半導体層および前記第２半導体層との間に形成された略真性の第３半導体層（１１）をさらに備える、請求項１に記載の太陽電池。

  9. 　前記第３半導体層は、前記半導体基板の裏面上の前記第１半導体層が形成される前記所定領域および前記所定領域に隣接する領域に形成されており、

    　前記第２半導体層は、前記第３半導体層の表面上から前記キャップ層の表面上に跨って形成されている、請求項８に記載の太陽電池。

  10. 　前記第３半導体層は、前記半導体基板の裏面上の前記第１半導体層が形成される前記所定領域に形成される第４半導体層（１２ｂ）を含む、請求項８に記載の太陽電池。

  11. 　前記第３半導体層は、前記半導体基板の裏面上の前記第１半導体層が形成される前記所定領域に隣接する領域から前記キャップ層の表面上に跨って形成される第５半導体層（１３ｂ）をさらに含む、請求項１０に記載の太陽電池。

  12. 　前記第３半導体層は、非晶質半導体層である、請求項８に記載の太陽電池。

  13. 　前記キャップ層は、前記第１半導体層と同じ半導体材料からなる、請求項１に記載の太陽電池。

  14. 　前記キャップ層は、前記第１導電型の不純物だけでなく、前記第２導電型の不純物も含まない、請求項１に記載の太陽電池。

  15. 　前記キャップ層は、真性の非晶質半導体層である、請求項１４に記載の太陽電池。

  16. 　前記半導体基板は、結晶系半導体基板である、請求項１に記載の太陽電池。

  17. 　前記半導体基板は、第２導電型の単結晶半導体基板である、請求項１６に記載の太陽電池。

  18. 　前記半導体基板の受光面上に形成された光入射側構造体（１５）をさらに備える、請求項１に記載の太陽電池。

  19. 　前記光入射側構造体は、少なくとも光反射防止膜（１５ｂ）を含む、請求項１８に記載の太陽電池。

  20. 　前記光入射側構造体は、前記光反射防止膜に加えて、パッシベーション膜（１５ａ）を含む、請求項１９に記載の太陽電池。
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