WO2008056712A1

WO2008056712A1 - Circuit de mise en marche et d'arrêt de tension

Info

Publication number: WO2008056712A1
Application number: PCT/JP2007/071657
Authority: WO
Inventors: Tomohiro Oka
Original assignee: Seiko Instruments Inc.
Priority date: 2006-11-08
Filing date: 2007-11-07
Publication date: 2008-05-15
Also published as: US7911259B2; EP2091153B1; JP4863844B2; JP2008118582A; US20100013547A1; CN101573869A; KR20090080067A; EP2091153A1; KR101221177B1; EP2091153A4; TWI421664B; TW200837524A; CN101573869B

Description

明細書

電圧切替回路

技術分野

[0001] 本発明は、メモリセルに対するデータの読み出し及び書き込みの際、複数の電圧を切り替えて使用する EEPROMに使用する電圧切替回路に関する。

背景技術

[0002] EEPROM (Electrically Erasable Programmable Read-only Memory)は、図 4に示すようにアドレス端子 Al〜Anより入力されたアドレスのメモリ素子を選択し、書き込み時にデータ端子 D0〜Dmより入力されるデータを選択されたメモリ素子に書き込み、読み出し時に選択されたメモリ素子に記憶されたデータをデータ端子 D0〜Dmに出力するものである。

[0003] ここで、書き込み時に浮遊ゲートに対して電荷を注入または放出させるため、電源電圧より高い電圧を必要とするため、複数の電圧を切り替えてワード線に対して供給する回路構成を必要とする（例えば、特許文献 1参照）。

特許文献 1：特願平 10— 64209号公報

発明の開示

発明が解決しょうとする課題

[0004] 上述したように、複数の電圧を切り替える電圧切替回路が必要となる力例えば図

5に示す構成の切替回路が用いられて!/、る。

[0005] この図 5に示す電圧切替回路は、 3つ以上の複数、例えば 3つの出力電圧の切り替えを、 NMOS卜ランジスタ N100, N101 , N102を用いて行うものである。端子 T101 から、電圧 Vddを昇圧した電圧 Vhhが入力され、端子 T103から電圧 Vddを降圧した電圧 VIIが入力される。

[0006] ここで、端子 Toutから電源電圧の電圧 Vddを出力する場合、端子 T100から「H」レベルの EVdd信号を、 NMOSトランジスタ N100のゲートに入力させ、 NMOSトランジスタ N100をオン状態とする。

[0007] このとき、他の NMOSトランジスタ N101 , N102は、端子 T102及び端子 T104を「 L」レベルとして、それぞれゲートに「L」レベルが印加されるようにし、オフ状態とする

[0008] また、端子 Toutから電源電圧の電圧 Vhhを出力する場合、端子 T102から「H」レベルの EVhh信号を、バッファ B1を介してレベルシフタ L101に入力させ、レベルシフタ L101が「H」レベル（電圧 Vhh)を NMOSトランジスタ N101のゲートに出力する。これにより、 NMOSトランジスタ N101をオン状態とし、端子 Toutに対して電圧 Vhh を出力する。

[0009] このとき、他の NMOSトランジスタ N100, N102は、端子 T100及び端子 T104を「 L」レベルとして、それぞれゲートに「L」レベルが印加されるようにし、オフ状態とする

[0010] また、端子 Toutから電源電圧の電圧 VIIを出力する場合、端子 T104から「H」レべルの EV11信号を、 NMOSトランジスタ N102のゲートに入力させる。これにより、 NM OSトランジスタ N102をオン状態とし、端子 Toutに対して電圧 VIIを出力する。

[0011] このとき、他の NMOSトランジスタ N100, N101は、端子 T100及び端子 T102を「 L」レベルとして、それぞれゲートに「L」レベルが印加されるようにし、オフ状態とする

[0012] しかしながら、上記電圧切替回路は、出力される電圧が NMOSスィッチの閾値電圧 Vth分低下した電圧となり、たとえば半導体装置の電源である Vdd電圧を低下させずに出力させることができない。

[0013] また、図 5に示す Vhhが半導体装置にて生成する電圧である場合、 Vhhを出力する際、 Vhh— Vthが出力されることとなる。

[0014] OUT端子から所望の電圧を出力するためには、 NMOSスィッチの閾値電圧 Vth 分高い電圧を生成し、ゲートに印加することが考えられる力低消費電力の観点から好ましくない。

[0015] また、単純に PMOSスィッチを使用した場合、 PMOSスィッチ及び電圧を変換するレベルシフタに使用される PMOSトランジスタのゥエル電位を、出力する電圧において最大のものとしておく必要があるため、常時 Vhhを生成し続ける必要があり、低消費電力の観点から好ましくない。 [0016] 本発明は、このような事情に鑑みてなされたもので、複数の電圧をトランジスタの閾値電圧により低下させずに、低消費電力にて出力する電圧切替回路を提供することを目的とする。

課題を解決するための手段

[0017] 本発明の電圧切替回路は、入力される複数の電圧を選択信号により選択し、選択された電圧を出力端子から出力する回路であり、半導体装置の論理回路を動作させる電源電圧を前記出力端子に出力する第 1の PMOSトランジスタと、前記電源電圧に比較して高い第 1の電圧を前記出力端子に出力する第 2の PMOSトランジスタと、前記電源電圧に比較して低い第 2の電圧を前記出力端子に出力する第 3の PMOS トランジスタと、前記出力端子に電源電圧及び第 2の電圧を出力する場合、前記第 1 及び第 3のトランジスタのゥエル電圧を電源電圧とし、前記出力端子に第 1の電圧を出力する場合、前記第 1及び第 3のトランジスタのゥエル電圧を第 1の電圧とするゥェル電位制御部（例えば、実施形態におけるインバータ II及び 12とトランジスタ P1及び P2とから構成される）とを有することを特徴とする。

[0018] 本発明の電圧切替回路は、前記第 1の PMOSトランジスタのソースが電源電圧に接続され、前記第 2の PMOSトランジスタのソースが第 1の電圧に接続され、前記第 3 の PMOSトランジスタが第 2の電圧に接続され、第 1 ,第 2及び第 3の PMOSトランジスタのドレインが前記出力端子に接続され、第 1 ,第 2及び第 3の PMOSトランジスタのゲートにそれぞれを選択する制御信号が入力されていることを特徴とする。

[0019] 本発明の電圧切替回路は、前記ゥエル電位制御回路が、前記電源電圧にソースが接続され、ゲートに前記第 1の電圧を出力する第 1の制御信号が入力された第 4の P MOSトランジスタと、ソースに対し該第 4の PMOSトランジスタのドレインが接続され、ゲートに前記第 1の制御信号の反転された信号が入力され、ドレインが出力端子に接続された第 5の PMOSトランジスタとをさらに有し、前記第 4の PMOSトランジスタのドレインが第 1及び第 3の PMOSトランジスタのゥエルに接続されていることを特徴とする。

[0020] 本発明の電圧切替回路は、前記第 1 ,第 2及び第 3の PMOSトランジスタのゲートに、電源電圧からゥエル電圧に出力電圧を変化させるレベルシフタの出力がそれぞれ接続され、選択信号の電圧レベルをレベルシフタによりにオン/オフ制御することを特徴とする。

[0021] 本発明の電圧切替回路は、ドレインが前記出力端子に接続され、ソースが前記第 4 の PMOSトランジスタのドレインに接続され、ゲートに前記第 1の制御信号が入力されて!/、る NMOSトランジスタを有することを特徴とする。

発明の効果

[0022] 以上説明したように、発明によれば、半導体装置における論理回路を動作させる電源電圧より、高い電圧を含む複数の入力電圧から、選択信号により任意の電圧を出力する際、出力を切り替えるスィッチとして PMOSトランジスタを利用し、かつ、出力する電圧に対応して、出力を切り替える PMOSトランジスタのゥエル電圧を制御することにより、従来のように出力される電圧が低下することがないため、所望の電圧よりも高い電圧を生成する必要がなく回路全体にて、低消費電力とすることができる。図面の簡単な説明

[0023] [図 1]本発明の一実施形態による電圧切替回路の構成例を示すブロック図である。

[図 2]図 1の電圧切替回路の端子 Toutから出力する電圧と、その際の制御信号及びゥエルの電位との関係を示すテーブルである。

[図 3]図 1の電圧切替回路の応用例を示す概念図である。

[図 4]EEPROMの構成の概要を示す概念図である。

[図 5]従来の電圧切替回路の構成を示すブロック図である。

符号の説明

[0024] 1 · · ·電圧切替回路

II , 12, 13, 14, 15, 16, 17, 18· · ·インバータ

LI , L2, L3, L4, L5, L6' レべノレシフタ

Nl , N2, N3…トランジスタ（nチャネル型 MOSFET)

01 · · ·オア回路

Pl、 P2, P3, P4, P5, P7…卜ランジスタ（pチヤネノレ型 MOSFET)

P10, Ρ11 · · ·トランジスタ（pチャネル型 MOSFET) 発明を実施するための最良の形態

[0025] 本発明の電圧切替回路は、 EEPROMなどにおいて、書き込みや読み出しにおいて複数の電源を必要とする半導体装置に用いられ、外部から供給される電源電圧から、昇圧や降圧などにより生成された複数の電圧を選択信号により選択し、選択された電圧（電源電圧，昇圧または降圧された電圧）を出力端子から出力する機能を有しており、半導体装置の論理回路を動作させる電源電圧を出力端子に出力する第 1の PMOSトランジスタと、電源電圧に比較して高い第 1の電圧を前記出力端子に出力する第 2の PMOSトランジスタと、電源電圧に比較して低い第 2の電圧を前記出力端子に出力する第 3の PMOSトランジスタと、出力端子に電源電圧及び第 2の電圧を出力する場合、第 1及び第 3のトランジスタのゥエル電圧を電源電圧とし、前記出力端子に第 1の電圧を出力する場合、第 1及び第 3のトランジスタのゥエル電圧を第 1の電圧とするゥエル電位制御部とを有して!/、る。

[0026] 以下、本発明の一実施形態による電圧切替回路 1を図面を参照して説明する。図 1 は同実施形態による電圧切替回路の構成例を示すブロック図である。

[0027] この図において、 Olは 2入力のオア回路であり、 L1〜L6は入力電圧を所定の電圧の出力電圧に変換して出力するレベルシフタであり、 11〜17は入力信号を反転して出力するインバータであり、 P1〜P7は各々独立した n ゥエル（以下ゥエル）内に形成された Pチャネル型の MOS (金属酸化物半導体） FET (電界効果トランジスタ）トランジスタであり、 N1は nチャネル型の MOSFETである。以下、 MOSFETを単にトランジスタとして記載する。また、図 1において、トランジスタ P1〜P7及び N1の端子に記載してある「S」及び「D」は、各々ソース端子及びドレイン端子を示して!/、る。

[0028] 例えば、電圧切替回路 1は、昇圧された電圧 Vhhl及び電圧 Vhh2と、降圧された電圧 V111及び電圧 V112とが入力されており、以下に述べる制御信号により、電圧 Vh hi ,電圧 Vhh2,電圧 V111 ,電圧 V112及び電源電圧 Vddのいずれかを端子 Toutから出力するものとして説明する。ここで、 EEPROM内部の論理回路を駆動するために外部から供給される Vddを、例えば、図 5に示す昇圧回路により昇圧したものを電圧 Vhhl及び電圧 Vhh2とし、降圧したものを電圧 V111及び電圧 V112とし、 Vhh2 > Vhhl >Vdd >Vlll〉V112の関係にあるとする。 [0029] 端子 Tl及び端子 T4から入力される EVhhl信号は、電圧切替回路 1に対して端子

Toutから電圧 Vhhlを出力させるための制御信号である。

[0030] 端子 T2及び端子 T5から入力される EVhh2信号は、電圧切替回路 1に対して端子

Toutから電圧 Vhh2を出力させるための制御信号である。

[0031] 端子 T3から入力される EVdd信号は、電圧切替回路 1に対して端子 Toutから電圧

Vddを出力させるための制御信号である。

[0032] 本実施形態においては、各入力力 S「H」レベルの信号として入力される正論理にて説明する。また、「H」レベルにて特に示さない場合、電圧 Vddであり、「L」レベルは接地電位である。

[0033] 端子 T7から入力される EV111信号は、電圧切替回路 1に対して端子 Toutから電圧

V111を出力させるための制御信号である。

[0034] 端子 T9から入力される EV112信号は、電圧切替回路 1に対して端子 Toutから電圧

V112を出力させるための制御信号である。

[0035] 端子 T6から電圧 Vhhlが入力され、端子 T8から電圧 Vhh2が入力され、端子 T10 力電圧 V111が入力され、端子 T11から電圧 V112が入力される。

[0036] オア回路 Olは、 2入力端子の一方に端子 T1が接続され、他方に端子 T2が入力され、出力端子がレベルシフタ L1に接続されている。

[0037] レベルシフタ L1は、バッファ構成であり、電圧 Vdd (VDDl端子）と接続点 Qの電圧

(VDD2端子）とが電源として供給され、オア回路 Olから入力される信号の「H」レべルの電圧を、電圧 Vddから接続点 Qの電圧に変換して、出力端子から出力する。

[0038] インバータ IIは、接続点 Qの電圧が電源として供給され、入力端子がレベルシフタ

L1の出力端子に接続され、レベルシフタ L1から入力される信号を反転して出力する

[0039] インバータ 12は、接続点 Qの電圧が電源として供給され、入力端子がインバータ II の出力端子に接続され、インバータ IIから入力される信号を反転して出力する。

[0040] トランジスタ P1は、ゥエルが接続点 Qに接続され、ソースに電圧 Vddが供給され（ソースが電圧 Vddの配線に接続され）、ゲートがインバータ 2の出力端子に接続されている。 [0041] トランジスタ P2は、ゥエルが接続点 Qに接続され、ソースがトランジスタ P1のドレインに接続され、ゲートがインバータ IIの出力端子に接続され、ドレインが端子 Toutに接続されている。

[0042] インバータ 15は、電源として Vddが供給され、入力端子が端子 T3と接続され、出力端子がレベルシフタ L2に接続されている。

[0043] レベルシフタ L2は、バッファ構成であり、電圧 Vdd (VDDl端子）と接続点 Qの電圧

(VDD2端子）とが電源として供給され、インバータ 15から入力される信号の「H」レべルの電圧を、電圧 Vddから接続点 Qの電圧に変換して、出力端子から出力する。

[0044] トランジスタ P3は、ゥエルが接続点 Qに接続され、ソースに電圧 Vddが供給され、ゲートがレベルシフタ L2の出力端子に接続され、ドレインが端子 Toutに接続されてい

[0045] インバータ 13は、電源として Vddが供給され、入力端子が端子 T4と接続され、出力端子がレベルシフタ L3に接続されている。

[0046] レベルシフタ L3は、バッファ構成であり、電圧 Vdd (VDDl端子）と端子 T6から入力される電圧 Vhhl (VDD2端子）とが電源として供給され、インバータ 13から入力される信号の「H」レベルの電圧を、電圧 Vddから電圧 Vhhlに変換して、出力端子から出力する。

[0047] トランジスタ P4は、ゥエル及びソースが端子 T6に接続され、ゲートがレベルシフタ L 3の出力端子に接続され、ドレインが端子 Toutに接続されている。

[0048] インバータ 14は、電源として Vddが供給され、入力端子が端子 T5に接続され、出力端子がレベルシフタ L4に接続されている。

[0049] レベルシフタ L4は、バッファ構成であり、電圧 Vdd (VDDl端子）と端子 T6から入力される電圧 Vhh2 (VDD2端子）とが電源として供給され、インバータ 13から入力される信号の「H」レベルの電圧を、電圧 Vddから電圧 Vhh2に変換して、出力端子から出力する。

[0050] トランジスタ P5は、ゥエル及びソースが端子 T8に接続され、ゲートがレベルシフタ L

4の出力端子に接続され、ドレインが端子 Toutに接続されている。

[0051] インバータ 16は、電源として Vddが供給され、入力端子が端子 T7に接続され、出力端子がレベルシフタ L5に接続されている。

[0052] レベルシフタ L5は、バッファ構成であり、電圧 Vdd (VDDl端子）と接続点 Qの電圧

(VDD2端子）とが電源として供給され、インバータ 16から入力される信号の「H」レべルの電圧を、電圧 Vddから接続点 Qの電圧に変換して、出力端子から出力する。

[0053] トランジスタ P7は、ゥエルが接続点 Qに接続され、ソースが端子 T10に接続され、ゲートがレベルシフタ L5の出力端子に接続され、ドレインが端子 Toutに接続されてい

[0054] インバータ 17は、電源として Vddが供給され、入力端子が端子 T9に接続され、出力端子がレベルシフタ L6に接続されている。

[0055] レベルシフタ L6は、バッファ構成であり、電圧 Vdd (VDDl端子）と接続点 Qの電圧

(VDD2端子）とが電源として供給され、インバータ 17から入力される信号の「H」レべルの電圧を、電圧 Vddから接続点 Qの電圧に変換して、出力端子から出力する。

[0056] トランジスタ P6は、ゥエルが接続点 Qに接続され、ソースが端子 T11に接続され、ゲートがレベルシフタ L6の出力端子に接続され、ドレインが端子 Toutに接続されてい

[0057] トランジスタ N1は、ゥエルが接地電位とされ、ゲートがインバータ 12の出力端子に接続され、ソースが接続点 Qに接続され、ドレインが端子 Toutに接続されている。

[0058] 次に、図 1及び図 2を用いて、本実施形態の電源切替回路の動作を説明する。図 2 は各端子に入力される制御信号と、そのときの接続点 Qの電圧及び出力電圧との関係を示すテーブルである。

<端子 Toutから電圧 Vddを出力するため、 EVdd信号を「H」レベルとした場合〉

EVhhl信号及び EVhh2信号がともに「L」レベルであるため、オア回路 Olは「L」レベルの信号を出力する。

[0059] そして、レベルシフタ L1は「L」レベルの信号が入力されるため、「L」レベルの信号を出力し、インバータ IIは「H」レベルの信号を出力し、インバータ 12は「L」レベルの信号を出力する。

[0060] これにより、トランジスタ P1はゲートに「L」レベルが印加されるため、オン状態となる。一方、トランジスタ P2はゲートに「H」レベルが印加されるため、オフ状態となる。 [0061] また、インバータ 15は、 EVdd信号力 S「H」レベルにて供給されるため、「L」レベルの信号を出力する。

[0062] これにより、トランジスタ P3はオン状態となり、端子 Toutに電圧 Vddを出力する。

[0063] そして、トランジスタ P1は、オン状態のため、接続点 Qの電位を電圧 Vddとする。

[0064] この結果、トランジスタ PI , P2, P3, P7及び P6のゥエルの電位は電圧 Vddとなり、レベルシフタ LI , L2, L5及び L6の VDD2端子も電圧 Vddが供給されることとなる。

[0065] また、インバータ 13は EVhhl信号力 S「L」レベルのため、「H」レベルの信号を出力し

、レベルシフタ L3は「H」レベル（電圧 Vhhl)を出力する。

[0066] これにより、トランジスタ P4は、ゥエルの電位が Vhhlであり、ゲートに「H」レべノレ（電圧 Vhhl)が印加されるため、オフ状態となり、ドレインから電圧 Vhhlが出力されることはない。

[0067] 同様に、インバータ 14は EVhh2信号力 S「L」レベルのため、「H」レベルの信号を出力し、レベルシフタ L4は「H」レベル（電圧 Vhh2)を出力する。

[0068] これにより、トランジスタ P5は、ゥエルの電位が Vhh2であり、ゲートに「H」レべノレ（電圧 Vhh2)が印加されるため、オフ状態となり、ドレインから電圧 Vhh2が出力されることはない。

[0069] また、インバータ 16は EV111信号力 S「L」レベルのため、「H」レベルの信号を出力し、レベルシフタ L5は「H」レベル（電圧 Vdd)を出力する。

[0070] これにより、トランジスタ P7は、ゥエルの電位が Vddであり、ゲートに「H」レベル（電圧 Vdd)が印加されるため、オフ状態となり、ドレインから電圧 V111が出力されることはない。

[0071] 同様に、インバータ 17は EV112信号力 S「L」レベルのため、「H」レベルの信号を出力し、レベルシフタ L6は「H」レベル（電圧 Vdd)を出力する。

[0072] これにより、トランジスタ P6は、ゥエルの電位が Vddであり、ゲートに「H」レベル（電圧 Vdd)が印加されるため、オフ状態となり、ドレインから電圧 V112が出力されることはない。

<端子 Toutから電圧 Vhhlを出力するため、 Ehhl信号を「H」レベルとした場合〉 EVhhl信号が「H」レベル、 EVhh2信号が「L」レベルであるため、オア回路 Olは「 H」レベルの信号を出力する。

[0073] そして、レベルシフタ L1は「H」レベルの信号が入力されるため、「H」レベル（接続点 Qの電圧）の信号を出力し、インバータ IIは「L」レベルの信号を出力し、インバータ 12は「H」レベル (接続点 Qの電圧）の信号を出力する。

[0074] これにより、トランジスタ P1はゲートに「H」レベルが印加されるため、オフ状態となる

。一方、トランジスタ P2はゲートに「L」レベルが印加されるため、オン状態となる。

[0075] 一方、インバータ 13は EVhhl信号が「H」レベルのため、「L」レベルの信号を出力し、レベルシフタ L3は「L」レベルを出力する。

[0076] これにより、トランジスタ P4は、ゥエルの電位が Vhhlであり、ゲートに「L」レベルが印加されるため、オン状態となり、ドレインから端子 Toutに対して電圧 Vhhlを出力す

[0077] この結果、トランジスタ PI , P2, P3, P7及び P6のゥエルの電位は電圧 Vhhlとなり、レベルシフタ LI , L2, L5及び L6の VDD2端子も電圧 Vhhlが供給されることとな

[0078] またインバータ 14は EVhh2信号力 S「L」レベルのため、「H」レベルの信号を出力し、レベルシフタ L4は「H」レベル（電圧 Vhh2)を出力する。

[0079] これにより、トランジスタ P5は、ゥエルの電位が Vhh2であり、ゲートに「H」レべノレ（電圧 Vhh2)が印加されるため、オフ状態となり、ドレインから電圧 Vhh2が出力されることはない。

[0080] また、インバータ 15は、 EVdd信号力 S「L」レベルにて供給されるため、「H」レベルの信号を出力する。

[0081] そして、レベルシフタ L2は、「H」レベルが入力されるため、「H」レベル（電圧 Vhhl

)を出力する。

[0082] これにより、トランジスタ P3はオフ状態となり、端子 Toutに電圧 Vddを出力しない。

[0083] また、インバータ 16は EV111信号力 S「L」レベルのため、「H」レベルの信号を出力し、レベルシフタ L5は「H」レベル（電圧 Vhhl)を出力する。

[0084] これにより、トランジスタ P7は、ゥエルの電位が Vhhlであり、ゲートに「H」レべノレ（電圧 Vhhl)が印加されるため、オフ状態となり、ドレインから電圧 V111が出力されることはない。

[0085] 同様に、インバータ 17は EV112信号力 S「L」レベルのため、「H」レベルの信号を出力し、レベルシフタ L6は「H」レベル（電圧 Vhhl)を出力する。

[0086] これにより、トランジスタ P6は、ゥエルの電位が Vhhlであり、ゲートに「H」レべノレ（電圧 Vhhl)が印加されるため、オフ状態となり、ドレインから電圧 V112が出力されることはない。

[0087] また、「端子 Toutから電圧 Vhh2を出力するため、 Ehh2信号を「H」レベルとした場合」の動作は、上述した「端子 Toutから電圧 Vhhlを出力するため、 Ehhl信号を「H 」レベルとした場合」の動作と同様のため、説明を省略する。

<端子 Toutから電圧 V111を出力するため、 E111信号を「H」レベルとした場合〉

[0088] そして、レベルシフタ L1は「L」レベルの信号が入力されるため、「L」レベルの信号を出力し、インバータ IIは「H」レベルの信号を出力し、インバータ 12は「L」レベルの信号を出力する。

[0089] これにより、トランジスタ P1はゲートに「L」レベルが印加されるため、オン状態となる。一方、トランジスタ P2はゲートに「H」レベルが印加されるため、オフ状態となる。

[0090] また、インバータ 15は、 EVdd信号力 S「L」レベルにて供給されるため、「H」レベルの信号を出力する。

[0091] これにより、トランジスタ P3はオフ状態となり、ドレインから端子 Toutに電圧 Vddを出力しない。

[0092] そして、トランジスタ P1は、オン状態のため、接続点 Qの電位を電圧 Vddとする。

[0093] この結果、トランジスタ PI , P2, P3, P7及び P6のゥエルの電位は電圧 Vddとなり、レベルシフタ LI , L2, L5及び L6の VDD2端子も電圧 Vddが供給されることとなる。

[0094] また、インバータ 13は EVhhl信号力 S「L」レベルのため、「H」レベルの信号を出力し

、レベルシフタ L3は「H」レベル（電圧 Vhhl)を出力する。

[0095] これにより、トランジスタ P4は、ゥエルの電位が Vhhlであり、ゲートに「H」レべノレ（電圧 Vhhl)が印加されるため、オフ状態となり、ドレインから電圧 Vhhlが出力されることはない。

[0096] 同様に、インバータ 14は EVhh2信号力 S「L」レベルのため、「H」レベルの信号を出力し、レベルシフタ L4は「H」レベル（電圧 Vhh2)を出力する。

[0097] これにより、トランジスタ P5は、ゥエルの電位が Vhh2であり、ゲートに「H」レべノレ（電圧 Vhh2)が印加されるため、オフ状態となり、ドレインから電圧 Vhh2が出力されることはない。

[0098] また、インバータ 16は EV111信号力 S「H」レベルのため、「L」レベルの信号を出力し、レベルシフタ L5は「L」レベルを出力する。

[0099] これにより、トランジスタ P7は、ゥエルの電位が Vddであり、ゲートに「L」レベルが印加されるため、オン状態となり、ドレインから端子 Toutに対して電圧 V111を出力する。

[0100] また、インバータ 17は EV112信号力 S「L」レベルのため、「H」レベルの信号を出力し、レベルシフタ L6は「H」レベル（電圧 Vdd)を出力する。

[0101] これにより、トランジスタ P6は、ゥエルの電位が Vddであり、ゲートに「H」レベル（電圧 Vdd)が印加されるため、オフ状態となり、ドレインから電圧 V112が出力されることはない。

[0102] また、「端子 Toutから電圧 V112を出力するため、 E112信号を「H」レベルとした場合」の動作は、上述した「端子 Toutから電圧 V111を出力するため、 E111信号を「H」レべノレとした場合」の動作と同様のため、説明を省略する。

[0103] 上述したように、本願発明は、電源電圧の電圧 Vddと、この電圧 Vddを昇圧して生成した電圧 Vhhl及び電圧 Vhh2と、電圧 Vddを降圧して生成した電圧 V111及び電圧 V112との複数の電圧を切り替えて、出力端子である端子 Toutから出力する。

[0104] このとき、電圧 Vddより高い電圧 Vhhl及び電圧 Vhh2を端子 Toutから出力する際、電圧 Vdd及び電圧 Vddより低い電圧（V111 , V112)を出力するトランジスタ P3, P7, P6のゥエルを端子 Toutから出力される電圧にし、かつレベルシフタにより、ゲートに印加する「H」レベルの電圧を、端子 Toutから出力される電圧とするため、トランジスタ P3, P7, P6にてリークすることはない。

[0105] また、電圧 Vddより高い電圧 Vhhl及び電圧 Vhh2が出力される際、トランジスタ P1 及び P2の閾値電圧 Vthが高力たり、ターンオン時間が力、かる場合、寄生ダイオード (寄生バイポーラ）がオンしてしまうため、各トランジスタのゥエルの電位を、電圧 Vhhl 及び電圧 Vhh2と、高速に上昇させることが必要である。

[0106] このため、トランジスタ N1は、電圧 Vddより高い電圧 Vhhl及び電圧 Vhh2が出力される際にオン状態となり、強制的にゥエルの電位を、端子 Toutから出力される電圧（電圧 Vddより高い電圧 Vhhl及び電圧 Vhh2)へ高速に上昇させる。

[0107] このトランジスタ N1は、インバータ 12の出力する電位力 S「H」レベルとなる際に高速にオン状態とする必要があり、ノ^クゲート効果を加味して、閾値電圧を他の論理回路で使用するトランジスタより低く設定、たとえば 0. IV程度の閾値電圧とする。

[0108] 次に、図 3を用い、上述した本実施形態の応用例について説明する。図 3は図 4におけるワード線選択回路にて選択されたワード線の 1本のみを取り出した概念図であ

[0109] 端子 T12がメモリセルにおけるトランジスタのゲートに接続されるワード線に直接接続されている。

[0110] トランジスタ P10, P11及び N2は、端子 T10から入力される、昇圧回路から供給される書込電圧をワード線に供給する書込電圧入力回路を構成している。ここで、トランジスタ P 10及びトランジスタ P 11は pチャネル型 MOSFETであり、トランジスタ N2 及びトランジスタ N3は nチャネル型 MOSFETである。特に、トランジスタ N3はトランジスタ N1と同様に、閾値電圧が他の論理回路に用いられているトランジスタの閾値より低く設定されている。

[0111] ここで、後に説明するトランジスタ N3は常時オン状態となっている。そのオン状態とする電圧が、メモリセルに対するデータの書き込み時、メモリセルからデータを読み出す読み出し時、あるいはアクセスされていない待機時の場合に、それぞれ電圧切替回路 1により切り替えられている。ここで、この図 3にて用いる電圧切替回路 1は、図 1 における電圧 Vhh2及び電圧 V112の構成がない 3電源を切り替える構成としたものである。したがって、図 1におけるオア回路 Olがなく端子 T1が直接にレベルシフタ L1 の入力端子に接続されている。

[0112] それぞれの電圧の使用目的について以下に説明する。

[0113] メモリセルに対するデータの書き込み時、 EV111信号が「H」レベル、 EVdd信号及び EVhhl信号力 S「L」レベルにて、端子 Toutから出力される電圧 V111力トランジスタ N3のゲートに印加されている。

[0114] このとき、ワード線を選択する場合、端子 T11から図 3に示す回路に対応するワード線を選択する選択信号が「L」レベルにて入力されており、インバータ 18が「H」レベルを出力する。

[0115] これにより、トランジスタ P11及びトランジスタ N2からなるインバータが「L」レベルを出力し、トランジスタ P10がオン状態となり端子 10から入力される昇圧電圧を、端子 T

12からワード線へ供給する。

[0116] 一方、選択されていない場合、端子 T11から図 3に示す回路に対応するワード線を選択する選択信号が「H」レベルにて入力されており、インバータ 18が「L」レベルを出力する。

[0117] これにより、トランジスタ P11及びトランジスタ N2からなるインバータが「H」レベルを出力し、トランジスタ P10がオフ状態となり端子 10から入力される昇圧電圧を、端子 T 12に対して出力しない。そして、インバータ 18により、ワード線は「L」レベルに引き下げられる。

[0118] ここで、電圧 V111は電圧 Vddより低い電圧、例えば電圧 Vddに対して 0. 5V程度低い電圧に設定されている。

[0119] これにより、インバータ 18から出力される「H」レベルの電圧 Vddより低いため、トランジスタ N3の Vgs (ゲート—ソース間電圧）が「―（マイナス）」となり、ワード線が選択された場合、端子 T12に出力される昇圧電圧により、インバータ 18の方向へ発生するリーク電流の流出を防止することができる。

[0120] また、メモリセルに対するデータの読み出し時、 EVhhl信号が「H」レベル、 EVdd 信号及び EV111信号力^ L」レベルにて、端子 Toutから出力される電圧 Vhhlがトランジスタ N3のゲートに印加されて!/、る。

[0121] また、待機時の時、 EVdd信号が「H」レベル、 EVhhl信号及び EV111信号が「L」レベルにて、端子 Toutから出力される電圧 Vddがトランジスタ N3のゲートに印加されている。

[0122] ここで、電圧 Vhhlは電圧 Vddより高い電圧、例えば電圧 Vddより 0. 5V程度高い電圧に設定されている。

[0123] これにより、トランジスタ N3のオン状態におけるインピーダンスを低下させることができ、ワード線の立ち上がりを高速化することができ、メモリセルからのデータの読み出し速度を向上させることが可能となる。

[0124] また、アクセスされて!/、な!/、待機時、 EVdd信号が「H」レベル、 EVhhl信号及び E

V111信号が「L」レベルにて、端子 Toutから出力される電圧 Vddがトランジスタ N3のゲートに印加されている。

[0125] 上述したように、本実施形態による電圧切替回路は、 EEPROMのワード線における、ワード線を書き込み電圧とした場合のリークを防止するトランジスタ N3のゲート電圧を、そのときどきの必要に応じて変更する場合に用いることができる。

[0126] これにより、データの読み出し時に、読み出しを行うメモリセルに接続されたワード線を高速に立ち上げることができ、読み出し時間を短縮することができ、かつ、データの書き込み時に、昇圧電圧から電圧 Vddへのリーク電流を減少させることが可能とな産業上の利用可能性

[0127]

複数の電圧を切り替えて正確に出力することが出来るので、複数の電圧で動作する携帯電子機器などの用途にも適用できる。

Claims

請求の範囲

[1] 入力される複数の電圧を選択信号により選択し、選択された電圧を出力端子から出力する電圧切替回路であり、

半導体装置の論理回路を動作させる電源電圧を前記出力端子に出力する第 1の p MOSトランジスタと、

前記電源電圧に比較して高い第 1の電圧を前記出力端子に出力する第 2の PMO 前記電源電圧に比較して低い第 2の電圧を前記出力端子に出力する第 3の PMO 前記出力端子に電源電圧及び第 2の電圧を出力する場合、前記第 1及び第 3のトランジスタのゥエル電圧を電源電圧とし、前記出力端子に第 1の電圧を出力する場合、前記第 1及び第 3のトランジスタのゥエル電圧を第 1の電圧とするゥエル電位制御部と

を有することを特徴とする電圧切替回路。

[2] 前記第 1の PMOSトランジスタのソースが電源電圧に接続され、前記第 2の PMOS トランジスタのソースが第 1の電圧に接続され、前記第 3の PMOSトランジスタが第 2 の電圧に接続され、

第 1 ,第 2及び第 3の PMOSトランジスタのドレインが前記出力端子に接続され、第 1 ,第 2及び第 3の PMOSトランジスタのゲートにそれぞれを選択する制御信号が入力されていることを特徴とする請求項 2に記載の電圧切替回路。

[3] 前記ゥエル電位制御回路が、

前記電源電圧にソースが接続され、ゲートに前記第 1の電圧を出力する第 1の制御信号が入力された第 4の PMOSトランジスタと、

ソースに対し該第 4の PMOSトランジスタのドレインが接続され、ゲートに前記第 1 の制御信号の反転された信号が入力され、ドレインが出力端子に接続された第 5の P MOSトランジスタと

をさらに有し、

前記第 4の PMOSトランジスタのドレインが第 1及び第 3の PMOSトランジスタのゥェルに接続されていることを特徴とする請求項 1記載の電圧切替回路。

[4] 前記第 1 ,第 2及び第 3の PMOSトランジスタのゲートに、電源電圧からゥエル電圧に出力電圧を変化させるレベルシフタの出力がそれぞれ接続され、選択信号の電圧レベルをレベルシフタによりにオン/オフ制御することを特徴とする請求項 1から請求項 3の!/、ずれかに記載の電圧切替回路。

[5] ドレインが前記出力端子に接続され、ソースが前記第 4の PMOSトランジスタのドレインに接続され、ゲートに前記第 1の制御信号が入力されている NMOSトランジスタを有することを特徴とする請求項 3または請求項 4に記載の電圧切替回路。