JP2008118582A

JP2008118582A - 電圧切替回路

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Publication number: JP2008118582A
Application number: JP2006302215A
Authority: JP
Inventors: Tomohiro Oka; 智博岡
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2006-11-08
Filing date: 2006-11-08
Publication date: 2008-05-22
Anticipated expiration: 2026-11-08
Also published as: US7911259B2; EP2091153B1; JP4863844B2; WO2008056712A1; US20100013547A1; CN101573869A; KR20090080067A; EP2091153A1; KR101221177B1; EP2091153A4; TWI421664B; TW200837524A; CN101573869B

Abstract

【課題】複数の電圧をトランジスタの閾値電圧により低下させずに、低消費電力にて出力する電圧切替回路を提供する。
【解決手段】本発明の電圧切替回路は、入力される複数の電圧を選択信号により選択し、選択された電圧を出力端子から出力する電圧切替回路であり、半導体装置の論理回路を動作させる電源電圧を前記出力端子に出力する第１のＰＭＯＳトランジスタと、電源電圧に比較して高い第１の電圧を出力端子に出力する第２のＰＭＯＳトランジスタと、電源電圧に比較して低い第２の電圧を出力端子に出力する第３のＰＭＯＳトランジスタと、出力端子に電源電圧及び第２の電圧を出力する場合、第１及び第３のトランジスタのウェル電圧を電源電圧とし、出力端子に第１の電圧を出力する場合、第１及び第３のトランジスタのウェル電圧を第１の電圧とするウェル電位制御部とを有する。
【選択図】図１

Description

本発明は、メモリセルに対するデータの読み出し及び書き込みの際、複数の電圧を切り替えて使用するＥＥＰＲＯＭに使用する電圧切替回路に関する。

ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-only Memory）は、図４に示すようにアドレス端子Ａ1〜Ａnより入力されたアドレスのメモリ素子を選択し、書き込み時にデータ端子Ｄ0〜Ｄmより入力されるデータを選択されたメモリ素子に書き込み、読み出し時に選択されたメモリ素子に記憶されたデータをデータ端子Ｄ0〜Ｄmに出力するものである。

ここで、書き込み時に浮遊ゲートに対して電荷を注入または放出させるため、電源電圧より高い電圧を必要とするため、複数の電圧を切り替えてワード線に対して供給する回路構成を必要とする（例えば、特許文献１参照）。
特願平１０−６４２０９号公報

上述したように、複数の電圧を切り替える電圧切替回路が必要となるが、例えば図５に示す構成の切替回路が用いられている。

この図５に示す電圧切替回路は、３つ以上の複数、例えば３つの出力電圧の切り替えを、ＮＭＯＳトランジスタＮ１００，Ｎ１０１，Ｎ１０２を用いて行うものである。端子Ｔ１０１から、電圧Ｖｄｄを昇圧した電圧Ｖｈｈが入力され、端子Ｔ１０３から電圧Ｖｄｄを降圧した電圧Ｖｌｌが入力される。

ここで、端子Ｔoutから電源電圧の電圧Ｖｄｄを出力する場合、端子Ｔ１００から「Ｈ」レベルのＥＶｄｄ信号を、ＮＭＯＳトランジスタＮ１００のゲートに入力させ、ＮＭＯＳトランジスタＮ１００をオン状態とする。

このとき、他のＮＭＯＳトランジスタＮ１０１，Ｎ１０２は、端子Ｔ１０２及び端子Ｔ１０４を「Ｌ」レベルとして、それぞれゲートに「Ｌ」レベルが印加されるようにし、オフ状態とする。

また、端子Ｔoutから電源電圧の電圧Ｖｈｈを出力する場合、端子Ｔ１０２から「Ｈ」レベルのＥＶｈｈ信号を、バッファＢ１を介してレベルシフタＬ１０１に入力させ、レベルシフタＬ１０１が「Ｈ」レベル（電圧Ｖｈｈ）をＮＭＯＳトランジスタＮ１０１のゲートに出力する。これにより、ＮＭＯＳトランジスタＮ１０１をオン状態とし、端子Ｔoutに対して電圧Ｖｈｈを出力する。

このとき、他のＮＭＯＳトランジスタＮ１００，Ｎ１０２は、端子Ｔ１００及び端子Ｔ１０４を「Ｌ」レベルとして、それぞれゲートに「Ｌ」レベルが印加されるようにし、オフ状態とする。

また、端子Ｔoutから電源電圧の電圧Ｖｌｌを出力する場合、端子Ｔ１０４から「Ｈ」レベルのＥＶｌｌ信号を、ＮＭＯＳトランジスタＮ１０２のゲートに入力させる。これにより、ＮＭＯＳトランジスタＮ１０２をオン状態とし、端子Ｔoutに対して電圧Ｖｌｌを出力する。

このとき、他のＮＭＯＳトランジスタＮ１００，Ｎ１０１は、端子Ｔ１００及び端子Ｔ１０２を「Ｌ」レベルとして、それぞれゲートに「Ｌ」レベルが印加されるようにし、オフ状態とする。

しかしながら、上記電圧切替回路は、出力される電圧がＮＭＯＳスイッチの閾値電圧Ｖth分低下した電圧となり、たとえば半導体装置の電源であるＶｄｄ電圧を低下させずに出力させることができない。

また、図５に示すＶhhが半導体装置にて生成する電圧である場合、Ｖhhを出力する際、Ｖhh−Ｖthが出力されることとなる。

ＯＵＴ端子から所望の電圧を出力するためには、ＮＭＯＳスイッチの閾値電圧Ｖth分高い電圧を生成し、ゲートに印加することが考えられるが、低消費電力の観点から好ましくない。

また、単純にＰＭＯＳスイッチを使用した場合、ＰＭＯＳスイッチ及び電圧を変換するレベルシフタに使用されるＰＭＯＳトランジスタのウェル電位を、出力する電圧において最大のものとしておく必要があるため、常時Ｖhhを生成し続ける必要があり、低消費電力の観点から好ましくない。

本発明は、このような事情に鑑みてなされたもので、複数の電圧をトランジスタの閾値電圧により低下させずに、低消費電力にて出力する電圧切替回路を提供することを目的とする。

本発明の電圧切替回路は、入力される複数の電圧を選択信号により選択し、選択された電圧を出力端子から出力する回路であり、半導体装置の論理回路を動作させる電源電圧を前記出力端子に出力する第１のＰＭＯＳトランジスタと、前記電源電圧に比較して高い第１の電圧を前記出力端子に出力する第２のＰＭＯＳトランジスタと、前記電源電圧に比較して低い第２の電圧を前記出力端子に出力する第３のＰＭＯＳトランジスタと、前記出力端子に電源電圧及び第２の電圧を出力する場合、前記第１及び第３のトランジスタのウェル電圧を電源電圧とし、前記出力端子に第１の電圧を出力する場合、前記第１及び第３のトランジスタのウェル電圧を第１の電圧とするウェル電位制御部（例えば、実施形態におけるインバータＩ１及びＩ２とトランジスタＰ１及びＰ２とから構成される）とを有することを特徴とする。

本発明の電圧切替回路は、前記第１のＰＭＯＳトランジスタのソースが電源電圧に接続され、前記第２のＰＭＯＳトランジスタのソースが第１の電圧に接続され、前記第３のＰＭＯＳトランジスタが第２の電圧に接続され、第１，第２及び第３のＰＭＯＳトランジスタのドレインが前記出力端子に接続され、第１，第２及び第３のＰＭＯＳトランジスタのゲートにそれぞれを選択する制御信号が入力されていることを特徴とする。

本発明の電圧切替回路は、前記ウェル電位制御回路が、前記電源電圧にソースが接続され、ゲートに前記第１の電圧を出力する第１の制御信号が入力された第４のＰＭＯＳトランジスタと、ソースに対し該第４のＰＭＯＳトランジスタのドレインが接続され、ゲートに前記第１の制御信号の反転された信号が入力され、ドレインが出力端子に接続された第５のＰＭＯＳトランジスタとをさらに有し、前記第４のＰＭＯＳトランジスタのドレインが第１及び第３のＰＭＯＳトランジスタのウェルに接続されていることを特徴とする。

本発明の電圧切替回路は、前記第１，第２及び第３のＰＭＯＳトランジスタのゲートに、電源電圧からウェル電圧に出力電圧を変化させるレベルシフタの出力がそれぞれ接続され、選択信号の電圧レベルをレベルシフタによりにオン／オフ制御することを特徴とする。

本発明の電圧切替回路は、ドレインが前記出力端子に接続され、ソースが前記第４のＰＭＯＳトランジスタのドレインに接続され、ゲートに前記第１の制御信号が入力されているＮＭＯＳトランジスタを有することを特徴とする。

以上説明したように、発明によれば、半導体装置における論理回路を動作させる電源電圧より、高い電圧を含む複数の入力電圧から、選択信号により任意の電圧を出力する際、出力を切り替えるスイッチとしてＰＭＯＳトランジスタを利用し、かつ、出力する電圧に対応して、出力を切り替えるＰＭＯＳトランジスタのウェル電圧を制御することにより、従来のように出力される電圧が低下することがないため、所望の電圧よりも高い電圧を生成する必要がなく回路全体にて、低消費電力とすることができる。

本発明の電圧切替回路は、ＥＥＰＲＯＭなどにおいて、書き込みや読み出しにおいて複数の電源を必要とする半導体装置に用いられ、外部から供給される電源電圧から、昇圧や降圧などにより生成された複数の電圧を選択信号により選択し、選択された電圧（電源電圧，昇圧または降圧された電圧）を出力端子から出力する機能を有しており、半導体装置の論理回路を動作させる電源電圧を出力端子に出力する第１のＰＭＯＳトランジスタと、電源電圧に比較して高い第１の電圧を前記出力端子に出力する第２のＰＭＯＳトランジスタと、電源電圧に比較して低い第２の電圧を前記出力端子に出力する第３のＰＭＯＳトランジスタと、出力端子に電源電圧及び第２の電圧を出力する場合、第１及び第３のトランジスタのウェル電圧を電源電圧とし、前記出力端子に第１の電圧を出力する場合、第１及び第３のトランジスタのウェル電圧を第１の電圧とするウェル電位制御部とを有している。

以下、本発明の一実施形態による電圧切替回路１を図面を参照して説明する。図１は同実施形態による電圧切替回路の構成例を示すブロック図である。

この図において、Ｏ１は２入力のオア回路であり、Ｌ１〜Ｌ６は入力電圧を所定の電圧の出力電圧に変換して出力するレベルシフタであり、Ｉ１〜Ｉ７は入力信号を反転して出力するインバータであり、Ｐ１〜Ｐ７は各々独立したｎ−ウェル（以下ウェル）内に形成されたｐチャネル型のＭＯＳ（金属−酸化物−半導体）ＦＥＴ（電界効果トランジスタ）トランジスタであり、Ｎ１はｎチャネル型のＭＯＳＦＥＴである。以下、ＭＯＳＦＥＴを単にトランジスタとして記載する。また、図１において、トランジスタＰ１〜Ｐ７及びＮ１の端子に記載してある「Ｓ」及び「Ｄ」は、各々ソース端子及びドレイン端子を示している。

例えば、電圧切替回路１は、昇圧された電圧Ｖｈｈ１及び電圧Ｖｈｈ２と、降圧された電圧Ｖｌｌ１及び電圧Ｖｌｌ２とが入力されており、以下に述べる制御信号により、電圧Ｖｈｈ１，電圧Ｖｈｈ２，電圧Ｖｌｌ１，電圧Ｖｌｌ２及び電源電圧Ｖｄｄのいずれかを端子Ｔoutから出力するものとして説明する。ここで、ＥＥＰＲＯＭ内部の論理回路を駆動するために外部から供給されるＶｄｄを、例えば、図５に示す昇圧回路により昇圧したものを電圧Ｖｈｈ１及び電圧Ｖｈｈ２とし、降圧したものを電圧Ｖｌｌ１及び電圧Ｖｌｌ２とし、Ｖｈｈ２＞Ｖｈｈ１＞Ｖｄｄ＞Ｖｌｌ１＞Ｖｌｌ２の関係にあるとする。

端子Ｔ１及び端子Ｔ４から入力されるＥＶｈｈ１信号は、電圧切替回路１に対して端子Ｔoutから電圧Ｖｈｈ１を出力させるための制御信号である。

端子Ｔ２及び端子Ｔ５から入力されるＥＶｈｈ２信号は、電圧切替回路１に対して端子Ｔoutから電圧Ｖｈｈ２を出力させるための制御信号である。

端子Ｔ３から入力されるＥＶｄｄ信号は、電圧切替回路１に対して端子Ｔoutから電圧Ｖｄｄを出力させるための制御信号である。

本実施形態においては、各入力が「Ｈ」レベルの信号として入力される正論理にて説明する。また、「Ｈ」レベルにて特に示さない場合、電圧Ｖｄｄであり、「Ｌ」レベルは接地電位である。

端子Ｔ７から入力されるＥＶｌｌ１信号は、電圧切替回路１に対して端子Ｔoutから電圧Ｖｌｌ１を出力させるための制御信号である。

端子Ｔ９から入力されるＥＶｌｌ２信号は、電圧切替回路１に対して端子Ｔoutから電圧Ｖｌｌ２を出力させるための制御信号である。

端子Ｔ６から電圧Ｖｈｈ１が入力され、端子Ｔ８から電圧Ｖｈｈ２が入力され、端子Ｔ１０から電圧Ｖｌｌ１が入力され、端子Ｔ１１から電圧Ｖｌｌ２が入力される。

オア回路Ｏ１は、２入力端子の一方に端子Ｔ１が接続され、他方に端子Ｔ２が入力され、出力端子がレベルシフタＬ１に接続されている。

レベルシフタＬ１は、バッファ構成であり、電圧Ｖｄｄ（ＶＤＤ１端子）と接続点Ｑの電圧（ＶＤＤ２端子）とが電源として供給され、オア回路Ｏ１から入力される信号の「Ｈ」レベルの電圧を、電圧Ｖｄｄから接続点Ｑの電圧に変換して、出力端子から出力する。

インバータＩ１は、接続点Ｑの電圧が電源として供給され、入力端子がレベルシフタＬ１の出力端子に接続され、レベルシフタＬ１から入力される信号を反転して出力する。

インバータＩ２は、接続点Ｑの電圧が電源として供給され、入力端子がインバータＩ１の出力端子に接続され、インバータＩ１から入力される信号を反転して出力する。

トランジスタＰ１は、ウェルが接続点Ｑに接続され、ソースに電圧Ｖｄｄが供給され（ソースが電圧Ｖｄｄの配線に接続され）、ゲートがインバータ２の出力端子に接続されている。

トランジスタＰ２は、ウェルが接続点Ｑに接続され、ソースがトランジスタＰ１のドレインに接続され、ゲートがインバータＩ１の出力端子に接続され、ドレインが端子Ｔoutに接続されている。

インバータＩ５は、電源としてＶｄｄが供給され、入力端子が端子Ｔ３と接続され、出力端子がレベルシフタＬ２に接続されている。

レベルシフタＬ２は、バッファ構成であり、電圧Ｖｄｄ（ＶＤＤ１端子）と接続点Ｑの電圧（ＶＤＤ２端子）とが電源として供給され、インバータＩ５から入力される信号の「Ｈ」レベルの電圧を、電圧Ｖｄｄから接続点Ｑの電圧に変換して、出力端子から出力する。

トランジスタＰ３は、ウェルが接続点Ｑに接続され、ソースに電圧Ｖｄｄが供給され、ゲートがレベルシフタＬ２の出力端子に接続され、ドレインが端子Ｔoutに接続されている。

インバータＩ３は、電源としてＶｄｄが供給され、入力端子が端子Ｔ４と接続され、出力端子がレベルシフタＬ３に接続されている。

レベルシフタＬ３は、バッファ構成であり、電圧Ｖｄｄ（ＶＤＤ１端子）と端子Ｔ６から入力される電圧Ｖｈｈ１（ＶＤＤ２端子）とが電源として供給され、インバータＩ３から入力される信号の「Ｈ」レベルの電圧を、電圧Ｖｄｄから電圧Ｖｈｈ１に変換して、出力端子から出力する。

トランジスタＰ４は、ウェル及びソースが端子Ｔ６に接続され、ゲートがレベルシフタＬ３の出力端子に接続され、ドレインが端子Ｔoutに接続されている。

インバータＩ４は、電源としてＶｄｄが供給され、入力端子が端子Ｔ５に接続され、出力端子がレベルシフタＬ４に接続されている。

レベルシフタＬ４は、バッファ構成であり、電圧Ｖｄｄ（ＶＤＤ１端子）と端子Ｔ６から入力される電圧Ｖｈｈ２（ＶＤＤ２端子）とが電源として供給され、インバータＩ３から入力される信号の「Ｈ」レベルの電圧を、電圧Ｖｄｄから電圧Ｖｈｈ２に変換して、出力端子から出力する。

トランジスタＰ５は、ウェル及びソースが端子Ｔ８に接続され、ゲートがレベルシフタＬ４の出力端子に接続され、ドレインが端子Ｔoutに接続されている。

インバータＩ６は、電源としてＶｄｄが供給され、入力端子が端子Ｔ７に接続され、出力端子がレベルシフタＬ５に接続されている。

レベルシフタＬ５は、バッファ構成であり、電圧Ｖｄｄ（ＶＤＤ１端子）と接続点Ｑの電圧（ＶＤＤ２端子）とが電源として供給され、インバータＩ６から入力される信号の「Ｈ」レベルの電圧を、電圧Ｖｄｄから接続点Ｑの電圧に変換して、出力端子から出力する。

トランジスタＰ７は、ウェルが接続点Ｑに接続され、ソースが端子Ｔ１０に接続され、ゲートがレベルシフタＬ５の出力端子に接続され、ドレインが端子Ｔoutに接続されている。

インバータＩ７は、電源としてＶｄｄが供給され、入力端子が端子Ｔ９に接続され、出力端子がレベルシフタＬ６に接続されている。

レベルシフタＬ６は、バッファ構成であり、電圧Ｖｄｄ（ＶＤＤ１端子）と接続点Ｑの電圧（ＶＤＤ２端子）とが電源として供給され、インバータＩ７から入力される信号の「Ｈ」レベルの電圧を、電圧Ｖｄｄから接続点Ｑの電圧に変換して、出力端子から出力する。

トランジスタＰ６は、ウェルが接続点Ｑに接続され、ソースが端子Ｔ１１に接続され、ゲートがレベルシフタＬ６の出力端子に接続され、ドレインが端子Ｔoutに接続されている。

トランジスタＮ１は、ウェルが接地電位とされ、ゲートがインバータＩ２の出力端子に接続され、ソースが接続点Ｑに接続され、ドレインが端子Ｔoutに接続されている。

次に、図１及び図２を用いて、本実施形態の電源切替回路の動作を説明する。図２は各端子に入力される制御信号と、そのときの接続点Ｑの電圧及び出力電圧との関係を示すテーブルである。
＜端子Ｔoutから電圧Ｖｄｄを出力するため、ＥＶｄｄ信号を「Ｈ」レベルとした場合＞
ＥＶｈｈ１信号及びＥＶｈｈ２信号がともに「Ｌ」レベルであるため、オア回路Ｏ１は「Ｌ」レベルの信号を出力する。

そして、レベルシフタＬ１は「Ｌ」レベルの信号が入力されるため、「Ｌ」レベルの信号を出力し、インバータＩ１は「Ｈ」レベルの信号を出力し、インバータＩ２は「Ｌ」レベルの信号を出力する。

これにより、トランジスタＰ１はゲートに「Ｌ」レベルが印加されるため、オン状態となる。一方、トランジスタＰ２はゲートに「Ｈ」レベルが印加されるため、オフ状態となる。

また、インバータＩ５は、ＥＶｄｄ信号が「Ｈ」レベルにて供給されるため、「Ｌ」レベルの信号を出力する。

これにより、トランジスタＰ３はオン状態となり、端子Ｔoutに電圧Ｖｄｄを出力する。

そして、トランジスタＰ１は、オン状態のため、接続点Ｑの電位を電圧Ｖｄｄとする。

この結果、トランジスタＰ１，Ｐ２，Ｐ３，Ｐ７及びＰ６のウェルの電位は電圧Ｖｄｄとなり、レベルシフタＬ１，Ｌ２，Ｌ５及びＬ６のＶＤＤ２端子も電圧Ｖｄｄが供給されることとなる。

また、インバータＩ３はＥＶｈｈ１信号が「Ｌ」レベルのため、「Ｈ」レベルの信号を出力し、レベルシフタＬ３は「Ｈ」レベル（電圧Ｖｈｈ１）を出力する。

これにより、トランジスタＰ４は、ウェルの電位がＶｈｈ１であり、ゲートに「Ｈ」レベル（電圧Ｖｈｈ１）が印加されるため、オフ状態となり、ドレインから電圧Ｖｈｈ１が出力されることはない。

同様に、インバータＩ４はＥＶｈｈ２信号が「Ｌ」レベルのため、「Ｈ」レベルの信号を出力し、レベルシフタＬ４は「Ｈ」レベル（電圧Ｖｈｈ２）を出力する。

これにより、トランジスタＰ５は、ウェルの電位がＶｈｈ２であり、ゲートに「Ｈ」レベル（電圧Ｖｈｈ２）が印加されるため、オフ状態となり、ドレインから電圧Ｖｈｈ２が出力されることはない。

また、インバータＩ６はＥＶｌｌ１信号が「Ｌ」レベルのため、「Ｈ」レベルの信号を出力し、レベルシフタＬ５は「Ｈ」レベル（電圧Ｖｄｄ）を出力する。

これにより、トランジスタＰ７は、ウェルの電位がＶｄｄであり、ゲートに「Ｈ」レベル（電圧Ｖｄｄ）が印加されるため、オフ状態となり、ドレインから電圧Ｖｌｌ１が出力されることはない。

同様に、インバータＩ７はＥＶｌｌ２信号が「Ｌ」レベルのため、「Ｈ」レベルの信号を出力し、レベルシフタＬ６は「Ｈ」レベル（電圧Ｖｄｄ）を出力する。

これにより、トランジスタＰ６は、ウェルの電位がＶｄｄであり、ゲートに「Ｈ」レベル（電圧Ｖｄｄ）が印加されるため、オフ状態となり、ドレインから電圧Ｖｌｌ２が出力されることはない。
＜端子Ｔoutから電圧Ｖｈｈ１を出力するため、Ｅｈｈ１信号を「Ｈ」レベルとした場合＞
ＥＶｈｈ１信号が「Ｈ」レベル、ＥＶｈｈ２信号が「Ｌ」レベルであるため、オア回路Ｏ１は「Ｈ」レベルの信号を出力する。

そして、レベルシフタＬ１は「Ｈ」レベルの信号が入力されるため、「Ｈ」レベル（接続点Ｑの電圧）の信号を出力し、インバータＩ１は「Ｌ」レベルの信号を出力し、インバータＩ２は「Ｈ」レベル（接続点Ｑの電圧）の信号を出力する。

これにより、トランジスタＰ１はゲートに「Ｈ」レベルが印加されるため、オフ状態となる。一方、トランジスタＰ２はゲートに「Ｌ」レベルが印加されるため、オン状態となる。

一方、インバータＩ３はＥＶｈｈ１信号が「Ｈ」レベルのため、「Ｌ」レベルの信号を出力し、レベルシフタＬ３は「Ｌ」レベルを出力する。

これにより、トランジスタＰ４は、ウェルの電位がＶｈｈ１であり、ゲートに「Ｌ」レベルが印加されるため、オン状態となり、ドレインから端子Ｔoutに対して電圧Ｖｈｈ１を出力する。

この結果、トランジスタＰ１，Ｐ２，Ｐ３，Ｐ７及びＰ６のウェルの電位は電圧Ｖｈｈ１となり、レベルシフタＬ１，Ｌ２，Ｌ５及びＬ６のＶＤＤ２端子も電圧Ｖｈｈ１が供給されることとなる。

またインバータＩ４はＥＶｈｈ２信号が「Ｌ」レベルのため、「Ｈ」レベルの信号を出力し、レベルシフタＬ４は「Ｈ」レベル（電圧Ｖｈｈ２）を出力する。

また、インバータＩ５は、ＥＶｄｄ信号が「Ｌ」レベルにて供給されるため、「Ｈ」レベルの信号を出力する。

そして、レベルシフタＬ２は、「Ｈ」レベルが入力されるため、「Ｈ」レベル（電圧Ｖｈｈ１）を出力する。

これにより、トランジスタＰ３はオフ状態となり、端子Ｔoutに電圧Ｖｄｄを出力しない。

また、インバータＩ６はＥＶｌｌ１信号が「Ｌ」レベルのため、「Ｈ」レベルの信号を出力し、レベルシフタＬ５は「Ｈ」レベル（電圧Ｖｈｈ１）を出力する。

これにより、トランジスタＰ７は、ウェルの電位がＶｈｈ１であり、ゲートに「Ｈ」レベル（電圧Ｖｈｈ１）が印加されるため、オフ状態となり、ドレインから電圧Ｖｌｌ１が出力されることはない。

同様に、インバータＩ７はＥＶｌｌ２信号が「Ｌ」レベルのため、「Ｈ」レベルの信号を出力し、レベルシフタＬ６は「Ｈ」レベル（電圧Ｖｈｈ１）を出力する。

これにより、トランジスタＰ６は、ウェルの電位がＶｈｈ１であり、ゲートに「Ｈ」レベル（電圧Ｖｈｈ１）が印加されるため、オフ状態となり、ドレインから電圧Ｖｌｌ２が出力されることはない。

また、「端子Ｔoutから電圧Ｖｈｈ２を出力するため、Ｅｈｈ２信号を「Ｈ」レベルとした場合」の動作は、上述した「端子Ｔoutから電圧Ｖｈｈ１を出力するため、Ｅｈｈ１信号を「Ｈ」レベルとした場合」の動作と同様のため、説明を省略する。
＜端子Ｔoutから電圧Ｖｌｌ１を出力するため、Ｅｌｌ１信号を「Ｈ」レベルとした場合＞
ＥＶｈｈ１信号及びＥＶｈｈ２信号がともに「Ｌ」レベルであるため、オア回路Ｏ１は「Ｌ」レベルの信号を出力する。

これにより、トランジスタＰ３はオフ状態となり、ドレインから端子Ｔoutに電圧Ｖｄｄを出力しない。

また、インバータＩ６はＥＶｌｌ１信号が「Ｈ」レベルのため、「Ｌ」レベルの信号を出力し、レベルシフタＬ５は「Ｌ」レベルを出力する。

これにより、トランジスタＰ７は、ウェルの電位がＶｄｄであり、ゲートに「Ｌ」レベルが印加されるため、オン状態となり、ドレインから端子Ｔoutに対して電圧Ｖｌｌ１を出力する。

また、インバータＩ７はＥＶｌｌ２信号が「Ｌ」レベルのため、「Ｈ」レベルの信号を出力し、レベルシフタＬ６は「Ｈ」レベル（電圧Ｖｄｄ）を出力する。

これにより、トランジスタＰ６は、ウェルの電位がＶｄｄであり、ゲートに「Ｈ」レベル（電圧Ｖｄｄ）が印加されるため、オフ状態となり、ドレインから電圧Ｖｌｌ２が出力されることはない。

また、「端子Ｔoutから電圧Ｖｌｌ２を出力するため、Ｅｌｌ２信号を「Ｈ」レベルとした場合」の動作は、上述した「端子Ｔoutから電圧Ｖｌｌ１を出力するため、Ｅｌｌ１信号を「Ｈ」レベルとした場合」の動作と同様のため、説明を省略する。

上述したように、本願発明は、電源電圧の電圧Ｖｄｄと、この電圧Ｖｄｄを昇圧して生成した電圧Ｖｈｈ１及び電圧Ｖｈｈ２と、電圧Ｖｄｄを降圧して生成した電圧Ｖｌｌ１及び電圧Ｖｌｌ２との複数の電圧を切り替えて、出力端子である端子Ｔoutから出力する。

このとき、電圧Ｖｄｄより高い電圧Ｖｈｈ１及び電圧Ｖｈｈ２を端子Ｔoutから出力する際、電圧Ｖｄｄ及び電圧Ｖｄｄより低い電圧（Ｖｌｌ１，Ｖｌｌ２）を出力するトランジスタＰ３，Ｐ７，Ｐ６のウェルを端子Ｔoutから出力される電圧にし、かつレベルシフタにより、ゲートに印加する「Ｈ」レベルの電圧を、端子Ｔoutから出力される電圧とするため、トランジスタＰ３，Ｐ７，Ｐ６にてリークすることはない。

また、電圧Ｖｄｄより高い電圧Ｖｈｈ１及び電圧Ｖｈｈ２が出力される際、トランジスタＰ１及びＰ２の閾値電圧Ｖthが高かったり、ターンオン時間がかかる場合、寄生ダイオード（寄生バイポーラ）がオンしてしまうため、各トランジスタのウェルの電位を、電圧Ｖｈｈ１及び電圧Ｖｈｈ２と、高速に上昇させることが必要である。

このため、トランジスタＮ１は、電圧Ｖｄｄより高い電圧Ｖｈｈ１及び電圧Ｖｈｈ２が出力される際にオン状態となり、強制的にウェルの電位を、端子Ｔoutから出力される電圧（電圧Ｖｄｄより高い電圧Ｖｈｈ１及び電圧Ｖｈｈ２）へ高速に上昇させる。

このトランジスタＮ１は、インバータＩ２の出力する電位が「Ｈ」レベルとなる際に高速にオン状態とする必要があり、バックゲート効果を加味して、閾値電圧を他の論理回路で使用するトランジスタより低く設定、たとえば０．１Ｖ程度の閾値電圧とする。

次に、図３を用い、上述した本実施形態の応用例について説明する。図３は図４におけるワード線選択回路にて選択されたワード線の１本のみを取り出した概念図である。

端子Ｔ１２がメモリセルにおけるトランジスタのゲートに接続されるワード線に直接接続されている。

トランジスタＰ１０，Ｐ１１及びＮ２は、端子Ｔ１０から入力される、昇圧回路から供給される書込電圧をワード線に供給する書込電圧入力回路を構成している。ここで、トランジスタＰ１０及びトランジスタＰ１１はｐチャネル型ＭＯＳＦＥＴであり、トランジスタＮ２及びトランジスタＮ３はｎチャネル型ＭＯＳＦＥＴである。特に、トランジスタＮ３はトランジスタＮ１と同様に、閾値電圧が他の論理回路に用いられているトランジスタの閾値より低く設定されている。

ここで、後に説明するトランジスタＮ３は常時オン状態となっている。そのオン状態とする電圧が、メモリセルに対するデータの書き込み時、メモリセルからデータを読み出す読み出し時、あるいはアクセスされていない待機時の場合に、それぞれ電圧切替回路１により切り替えられている。ここで、この図３にて用いる電圧切替回路１は、図１における電圧Ｖｈｈ２及び電圧Ｖｌｌ２の構成がない３電源を切り替える構成としたものである。したがって、図１におけるオア回路Ｏ１がなく端子Ｔ１が直接にレベルシフタＬ１の入力端子に接続されている。

それぞれの電圧の使用目的について以下に説明する。

メモリセルに対するデータの書き込み時、ＥＶｌｌ１信号が「Ｈ」レベル、ＥＶｄｄ信号及びＥＶｈｈ１信号が「Ｌ」レベルにて、端子Ｔoutから出力される電圧Ｖｌｌ１がトランジスタＮ３のゲートに印加されている。

このとき、ワード線を選択する場合、端子Ｔ１１から図３に示す回路に対応するワード線を選択する選択信号が「Ｌ」レベルにて入力されており、インバータＩ８が「Ｈ」レベルを出力する。

これにより、トランジスタＰ１１及びトランジスタＮ２からなるインバータが「Ｌ」レベルを出力し、トランジスタＰ１０がオン状態となり端子１０から入力される昇圧電圧を、端子Ｔ１２からワード線へ供給する。

一方、選択されていない場合、端子Ｔ１１から図３に示す回路に対応するワード線を選択する選択信号が「Ｈ」レベルにて入力されており、インバータＩ８が「Ｌ」レベルを出力する。

これにより、トランジスタＰ１１及びトランジスタＮ２からなるインバータが「Ｈ」レベルを出力し、トランジスタＰ１０がオフ状態となり端子１０から入力される昇圧電圧を、端子Ｔ１２に対して出力しない。そして、インバータＩ８により、ワード線は「Ｌ」レベルに引き下げられる。

ここで、電圧Ｖｌｌ１は電圧Ｖｄｄより低い電圧、例えば電圧Ｖｄｄに対して０．５Ｖ程度低い電圧に設定されている。

これにより、インバータＩ８から出力される「Ｈ」レベルの電圧Ｖｄｄより低いため、トランジスタＮ３のＶｇｓ（ゲート−ソース間電圧）が「−（マイナス）」となり、ワード線が選択された場合、端子Ｔ１２に出力される昇圧電圧により、インバータＩ８の方向へ発生するリーク電流の流出を防止することができる。

また、メモリセルに対するデータの読み出し時、ＥＶｈｈ１信号が「Ｈ」レベル、ＥＶｄｄ信号及びＥＶｌｌ１信号が「Ｌ」レベルにて、端子Ｔoutから出力される電圧Ｖｈｈ１がトランジスタＮ３のゲートに印加されている。

また、待機時の時、ＥＶｄｄ信号が「Ｈ」レベル、ＥＶｈｈ１信号及びＥＶｌｌ１信号が「Ｌ」レベルにて、端子Ｔoutから出力される電圧ＶｄｄがトランジスタＮ３のゲートに印加されている。

ここで、電圧Ｖｈｈ１は電圧Ｖｄｄより高い電圧、例えば電圧Ｖｄｄより０．５Ｖ程度高い電圧に設定されている。

これにより、トランジスタＮ３のオン状態におけるインピーダンスを低下させることができ、ワード線の立ち上がりを高速化することができ、メモリセルからのデータの読み出し速度を向上させることが可能となる。

また、アクセスされていない待機時、ＥＶｄｄ信号が「Ｈ」レベル、ＥＶｈｈ１信号及びＥＶｌｌ１信号が「Ｌ」レベルにて、端子Ｔoutから出力される電圧ＶｄｄがトランジスタＮ３のゲートに印加されている。

上述したように、本実施形態による電圧切替回路は、ＥＥＰＲＯＭのワード線における、ワード線を書き込み電圧とした場合のリークを防止するトランジスタＮ３のゲート電圧を、そのときどきの必要に応じて変更する場合に用いることができる。

これにより、データの読み出し時に、読み出しを行うメモリセルに接続されたワード線を高速に立ち上げることができ、読み出し時間を短縮することができ、かつ、データの書き込み時に、昇圧電圧から電圧Ｖｄｄへのリーク電流を減少させることが可能となる。

本発明の一実施形態による電圧切替回路の構成例を示すブロック図である。図１の電圧切替回路の端子Ｔoutから出力する電圧と、その際の制御信号及びウェルの電位との関係を示すテーブルである。図１の電圧切替回路の応用例を示す概念図である。ＥＥＰＲＯＭの構成の概要を示す概念図である。従来の電圧切替回路の構成を示すブロック図である。

符号の説明

１…電圧切替回路
Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７，Ｉ８…インバータ
Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６…レベルシフタ
Ｎ１，Ｎ２，Ｎ３…トランジスタ（ｎチャネル型ＭＯＳＦＥＴ）
Ｏ１…オア回路
Ｐ１、Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ７…トランジスタ（ｐチャネル型ＭＯＳＦＥＴ）
Ｐ１０，Ｐ１１…トランジスタ（ｐチャネル型ＭＯＳＦＥＴ）

Claims

入力される複数の電圧を選択信号により選択し、選択された電圧を出力端子から出力する電圧切替回路であり、
半導体装置の論理回路を動作させる電源電圧を前記出力端子に出力する第１のＰＭＯＳトランジスタと、
前記電源電圧に比較して高い第１の電圧を前記出力端子に出力する第２のＰＭＯＳトランジスタと、
前記電源電圧に比較して低い第２の電圧を前記出力端子に出力する第３のＰＭＯＳトランジスタと、
前記出力端子に電源電圧及び第２の電圧を出力する場合、前記第１及び第３のトランジスタのウェル電圧を電源電圧とし、前記出力端子に第１の電圧を出力する場合、前記第１及び第３のトランジスタのウェル電圧を第１の電圧とするウェル電位制御部と
を有することを特徴とする電圧切替回路。
前記第１のＰＭＯＳトランジスタのソースが電源電圧に接続され、前記第２のＰＭＯＳトランジスタのソースが第１の電圧に接続され、前記第３のＰＭＯＳトランジスタが第２の電圧に接続され、
第１，第２及び第３のＰＭＯＳトランジスタのドレインが前記出力端子に接続され、
第１，第２及び第３のＰＭＯＳトランジスタのゲートにそれぞれを選択する制御信号が入力されていることを特徴とする請求項２に記載の電圧切替回路。
前記ウェル電位制御回路が、
前記電源電圧にソースが接続され、ゲートに前記第１の電圧を出力する第１の制御信号が入力された第４のＰＭＯＳトランジスタと、
ソースに対し該第４のＰＭＯＳトランジスタのドレインが接続され、ゲートに前記第１の制御信号の反転された信号が入力され、ドレインが出力端子に接続された第５のＰＭＯＳトランジスタと
をさらに有し、
前記第４のＰＭＯＳトランジスタのドレインが第１及び第３のＰＭＯＳトランジスタのウェルに接続されていることを特徴とする請求項１記載の電圧切替回路。
前記第１，第２及び第３のＰＭＯＳトランジスタのゲートに、電源電圧からウェル電圧に出力電圧を変化させるレベルシフタの出力がそれぞれ接続され、選択信号の電圧レベルをレベルシフタによりにオン／オフ制御することを特徴とする請求項１から請求項３のいずれかに記載の電圧切替回路。
ドレインが前記出力端子に接続され、ソースが前記第４のＰＭＯＳトランジスタのドレインに接続され、ゲートに前記第１の制御信号が入力されているＮＭＯＳトランジスタを有することを特徴とする請求項３または請求項４に記載の電圧切替回路。