JP2008153415A - 半導体集積回路およびその製造方法 - Google Patents
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Abstract
【課題】高い製造歩留を可能とすると伴に、小さなオーバーヘッドでMOSトランジスタのしきい値電圧のバラツキを補償すること。
【解決手段】半導体集積回路Chipは、アクティブモードの間に入力信号Inを処理するCMOS回路Coreと、制御スイッチCnt_SWと、制御メモリCnt_MMとを含む。制御スイッチCnt_SWは、CMOS回路のPMOSQp1のNウェルN_WellとNMOSQn1のPウェルP_WellとにPMOS基板バイアス電圧VbpとNMOS基板バイアス電圧Vbnとをそれぞれ供給する。制御メモリCnt_MMは、前記アクティブモードの間に前記制御スイッチから前記CMOS回路の前記PMOSの前記Nウェルと前記NMOSの前記Pウェルとに前記PMOS基板バイアス電圧と前記NMOS基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報Cnt_Sgを格納する。
【選択図】図1
【解決手段】半導体集積回路Chipは、アクティブモードの間に入力信号Inを処理するCMOS回路Coreと、制御スイッチCnt_SWと、制御メモリCnt_MMとを含む。制御スイッチCnt_SWは、CMOS回路のPMOSQp1のNウェルN_WellとNMOSQn1のPウェルP_WellとにPMOS基板バイアス電圧VbpとNMOS基板バイアス電圧Vbnとをそれぞれ供給する。制御メモリCnt_MMは、前記アクティブモードの間に前記制御スイッチから前記CMOS回路の前記PMOSの前記Nウェルと前記NMOSの前記Pウェルとに前記PMOS基板バイアス電圧と前記NMOS基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報Cnt_Sgを格納する。
【選択図】図1
Description
本発明は、半導体集積回路およびその製造方法に関し、特に高い製造歩留を可能とすると伴に、小さなオーバーヘッドでMOSトランジスタのしきい値電圧のバラツキを補償するのに有益な技術に関するものである。
半導体デバイスの微細化によるショートチャンネル効果により、MOSトランジスタのしきい値電圧が低下すると伴に、サブスレッショルドリーク電流の増加が顕在化してきている。MOSトランジスタのしきい値電圧以下の特性がサブスレッショルド特性であり、MOSシリコン表面が弱反転状態のリーク電流がサブスレッショルドリーク電流と呼ばれる。このようなリーク電流を低減させる方法として、基板バイアス技術が良く知られている。MOSトランジスタが形成された半導体基板(CMOSの場合には、ウェルと呼ばれる)に所定の基板バイアス電圧を印加することにより、サブスレッショルドリーク電流を低減することができる。
下記の非特許文献1には、アクティブモードとスタンドバイモードとで、基板バイアス電圧を切り換えることが記載されている。アクティブモードでは、CMOSのNMOSのPウェルに印加されるNMOS基板バイアス電圧Vbnは、NMOSのN型ソースに印加される接地電圧Vss(0ボルト)に設定される。また、CMOSのPMOSのNウェルに印加されるPMOS基板バイアス電圧Vbpは、PMOSのP型ソースに印加される電源電圧Vdd(1.8ボルト)に設定される。サブスレッショルドリーク電流を低減するスタンドバイモードでは、CMOSのNMOSのN型ソースに印加される接地電圧Vss(0ボルト)に対して、Pウェルに印加されるNMOS基板バイアス電圧Vbnは逆バイアスの負電圧(−1.5ボルト)に設定される。また、CMOSのPMOSのP型ソースに印加される電源電圧Vdd(1.8ボルト)に対して、Nウェルに印加されるPMOS基板バイアス電圧Vbpは逆バイアスの正電圧(3.3ボルト)に設定される。
また、下記の非特許文献2には、チップを消費電力当り最大性能で動作させるため、CMOSモジュールへのPMOS基板バイアス電圧VbpとNMOS基板バイアス電圧Vbnと電源電圧Vddとクロック信号との供給の制御が記載されている。この制御ために、CMOSモジュールの特性測定用のコンパウンドBIST(ビィルトインセルフテスト)回路と自己指令ルックアップテーブルとを含む適応型ユニバーサルコントローラが使用される。その結果、処理すべきデータ量が少ない時には、チップの平均消費電力が削減されるとしている。
Hiroyuki Mizuno et al,"A 18μA−Standby−Current 1.8V 200MHz Microprocessor with Self Substrate−Biased Data−Retention Mode", 1999 IEEE International Solid−State Circuits Conference DIGEST OF TECHNICAL PAPPERS,pp.280−281,468.
Masayuki Miyazaki et al, "An Autonomous Decentralized Low−Power System with Adaptive−Universal Control for a Chip Multi−Processor, 2003 IEEE International Solid−State Circuits Conference DIGEST OF TECHNICAL PAPPERS, ISSCC 2003/SESSION 6/LOW−POWER DIGITAL TECHNIQUES/PAPER 6.4
前記非特許文献1に記載された従来の基板バイアス技術は、半導体デバイスの微細化によるMOSトランジスタのしきい値電圧の低下によるスタンドバイモードのサブスレッショルドリーク電流を低減するものである。しかし、半導体デバイスの更なる微細化によって、MOSトランジスタのしきい値電圧のチップ間のバラツキが顕在化している。すなわち、MOSトランジスタのしきい値電圧が低すぎると、半導体集積回路がディジタル入力信号やアナログ入力信号の信号処理を行うアクティブモードでの動作消費電力が著しく増大してしまう。逆に、MOSトランジスタのしきい値電圧が高すぎると、半導体集積回路がディジタル入力信号やアナログ入力信号の信号処理を行うアクティブモードでの動作速度が著しく低下してしまう。その結果、MOSLSIの製造に際してのMOSトランジスタのしきい値電圧のプロセスウィンドウが極めて狭く、MOSLSIの製造歩留が著しく低くなってしまう。
一方、前記非特許文献2に記載された基板バイアス電圧、電源電圧、クロック周波数を制御する適応型制御回路は、チップを消費電力当り最大性能で動作させることができると伴に、チップ間のバラツキを補償することもできる。しかし、前記非特許文献2に記載された適応型制御回路は、チップ内部での占有面積のオーバーヘッドが大きいと伴に、制御が複雑であり、その設計が困難であるとの問題が明らかとされた。
従って、本発明の目的とするところは、高い製造歩留を可能とすると伴に、小さなオーバーヘッドでMOSトランジスタのしきい値電圧のバラツキを補償することにある。
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
即ち、本発明の代表的な半導体集積回路では、アクティブ基板バイアス技術が採用される。アクティブ基板バイアス技術は、半導体集積回路が入力信号を処理するアクティブモードで基板バイアス電圧がMOSトランジスタの基板に印加される。このアクティブ基板バイアス技術では、まず、MOSトランジスタのしきい値電圧が測定される。もし、しきい値電圧のバラツキが大きければ、基板バイアス電圧のレベルを調整してバラツキを所定の誤差範囲に制御するものである。MOSトランジスタのソースに印加される動作電圧に対してMOSトランジスタの基板(ウェル)には、逆バイアスまたは極めて浅い順バイアスの基板バイアス電圧が印加される。このようにして、アクティブ基板バイアス技術を採用することにより、高い製造歩留を可能とすると伴に、小さなオーバーヘッドでMOSトランジスタのしきい値電圧のバラツキを補償することができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、本発明によれば、高い製造歩留を可能とすると伴に、小さなオーバーヘッドでMOSトランジスタのしきい値電圧のバラツキを補償することができる。
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔1〕本発明の代表的な実施の形態に係る半導体集積回路(Chip)は、アクティブモードの間に入力信号(In)を処理するCMOS回路(Core)を含む。前記半導体集積回路は、前記CMOS回路のPMOS(Qp1)のNウェル(N_Well)とNMOS(Qn1)のPウェル(P_Well)とにPMOS基板バイアス電圧(Vbp)とNMOS基板バイアス電圧(Vbn)とをそれぞれ供給する制御スイッチ(Cnt_SW)を更に含む。前記半導体集積回路は、更に少なくとも前記アクティブモードの間に前記制御スイッチから前記CMOS回路の前記PMOSの前記Nウェルと前記NMOSの前記Pウェルとに前記PMOS基板バイアス電圧と前記NMOS基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報(Cnt_Sg)を格納する制御メモリ(Cnt_MM)を含む(図1参照)。
従って、前記実施の形態によれば、前記CMOS回路の前記PMOSと前記NMOSのしきい値電圧が低すぎる値の場合には、前記制御メモリに格納される前記制御情報を低しきい値状態に設定する。すると、前記制御メモリに格納された前記制御情報により制御される前記制御スイッチから、ソース動作電圧に対して逆バイアスの前記PMOS基板バイアス電圧と前記NMOS基板バイアス電圧とが前記CMOS回路の前記PMOSの前記Nウェルと前記NMOSの前記Pウェルとにそれぞれ供給される。その結果、前記CMOS回路の前記PMOSと前記NMOSのしきい値電圧は低すぎる値から適切な値に増加して、信号処理を行うアクティブモードでの動作消費電力を低減することができる。
前記CMOS回路の前記PMOSと前記NMOSのしきい値電圧が適正な値の場合には、前記制御メモリに格納される前記制御情報を適正しきい値状態に設定する。すると、前記制御メモリに格納された前記制御情報により制御される前記制御スイッチから、ソース動作電圧と略同一の電圧レベルの前記PMOS基板バイアス電圧と前記NMOS基板バイアス電圧とが前記CMOS回路の前記PMOSの前記Nウェルと前記NMOSの前記Pウェルとにそれぞれ供給される。その結果、前記CMOS回路の前記PMOSと前記NMOSのしきい値電圧は、適正な値に維持され、信号処理を行うアクティブモードでの動作消費電力も適正な値に維持されることができる。
前記CMOS回路の前記PMOSと前記NMOSのしきい値電圧が高すぎる値の場合には、前記制御メモリに格納される前記制御情報を高しきい値状態に設定する。すると、前記制御メモリに格納された前記制御情報により制御される前記制御スイッチから、ソース動作電圧に対して順バイアスの前記PMOS基板バイアス電圧と前記NMOS基板バイアス電圧とが前記CMOS回路の前記PMOSの前記Nウェルと前記NMOSの前記Pウェルとにそれぞれ供給される。その結果、前記CMOS回路の前記PMOSと前記NMOSのしきい値電圧は高すぎる値から適切な値に低下して、信号処理を行うアクティブモードでの動作速度を向上することができる。
このようにして、前記実施の形態によれば、高い製造歩留を可能とすると伴に、小さなオーバーヘッドでMOSトランジスタのしきい値電圧のバラツキを補償することができる。
好適な実施の形態による半導体集積回路では、前記制御メモリは不揮発性メモリである。前記CMOS回路の前記PMOSと前記NMOSの少なくとも一方のしきい値電圧が低いか高いかの判別情報が、前記制御メモリの前記不揮発性メモリに格納可能である(図2、図3、図4、図8、図9参照)。
従って、前記好適な実施の形態によれば、前記CMOS回路の前記PMOSと前記NMOSの少なくとも一方のしきい値電圧が低いか高いかの判別を1度実行するたけで、前記CMOS回路の前記PMOSと前記NMOSのしきい値電圧のバラツキを補償することができる。
より好適な実施の形態による半導体集積回路では、前記CMOS回路の前記PMOSのソースに第1動作電圧(Vdd)が供給され、前記NMOSのソースに第2動作電圧(Vss)が供給される。前記半導体集積回路は、前記第1動作電圧よりも高レベルである前記PMOS基板バイアス電圧を発生する第1電圧発生部(CP_P)と、前記第2動作電圧よりも低レベルである前記NMOS基板バイアス電圧を発生する第2電圧発生部(CP_N)とを含む。
従って、前記より好適な実施の形態によれば、削減された動作電圧供給端子で前記PMOS基板バイアス電圧と前記NMOS基板バイアス電圧とを生成することができる。
更により好適な形態による半導体集積回路では、前記CMOS回路の前記PMOSのソースに第1動作電圧(Vdd)が供給され、前記NMOSのソースに第2動作電圧(Vss)が供給される。前記第1動作電圧に対して逆バイアスの前記PMOS基板バイアス電圧(Vp_1)よりも更に高いNウェルスタンドバイ電圧(Vp_stby)をスタンドバイモードの間に前記制御スイッチが前記PMOSの前記Nウェルに印加するものである。前記第2動作電圧に対して逆バイアスの前記NMOS基板バイアス電圧(Vn_1)よりも更に低いPウェルスタンドバイ電圧(Vn_stby)を前記スタンドバイモードの間に前記制御スイッチが前記NMOSの前記Pウェルに印加するものである(図11参照)。
従って、前記更により好適な実施の形態によれば、スタンドバイモードの間に、前記CMOS回路の前記PMOSと前記NMOSのスタンドバイ・リーク電流を大幅に低減することができる。
具体的な一つの実施の形態による半導体集積回路では、前記CMOS回路の前記PMOSのソースに第1動作電圧が供給され、前記NMOSのソースに第2動作電圧が供給される。前記CMOS回路の前記PMOSの前記ソースに供給される前記第1動作電圧に対して前記Nウェルに供給される前記PMOS基板バイアス電圧は逆バイアスに設定されている。前記CMOS回路の前記NMOSの前記ソースに供給される前記第2動作電圧に対して前記Pウェルに供給される前記NMOS基板バイアス電圧は逆バイアスに設定されている。前記第1動作電圧よりも高いレベルに設定された前記PMOS基板バイアス電圧が前記Nウェルに供給されることにより、前記Nウェルを有する前記PMOSは高しきい値電圧で低リーク電流の状態に制御される。前記第2動作電圧よりも低いレベルに設定された前記NMOS基板バイアス電圧が前記Pウェルに供給されることにより、前記Pウェルを有する前記NMOSは高しきい値電圧で低リーク電流の状態に制御される(図4(a)、(b)参照)。
更に他の具体的な一つの実施の形態による半導体集積回路では、前記CMOS回路の前記PMOSのソースに第1動作電圧が供給され、前記NMOSのソースに第2動作電圧が供給される。前記CMOS回路の前記PMOSの前記ソースに供給される前記第1動作電圧に対して前記Nウェルに供給される前記PMOS基板バイアス電圧は順バイアスに設定されている。前記CMOS回路の前記NMOSの前記ソースに供給される前記第2動作電圧に対して前記Pウェルに供給される前記NMOS基板バイアス電圧は順バイアスに設定されている。前記第1動作電圧よりも低いレベルに設定された前記PMOS基板バイアス電圧が前記Nウェルに供給されることにより、前記Nウェルを有する前記PMOSは低しきい値電圧で高リーク電流の状態に制御される。前記第2動作電圧よりも高いレベルに設定された前記NMOS基板バイアス電圧が前記Pウェルに供給されることにより、前記Pウェルを有する前記NMOSは低しきい値電圧で高リーク電流の状態に制御される(図24(a)、(b)参照)。
更に他の具体的な一つの実施の形態による半導体集積回路では、前記制御スイッチは、前記CMOS回路の前記PMOSの前記Nウェルに前記PMOS基板バイアス電圧を供給する第1制御スイッチ(P_Cnt)と、前記CMOS回路の前記NMOSの前記Pウェルに前記NMOS基板バイアス電圧を供給する第2制御スイッチ(N_Cnt)とを含む。前記制御メモリは、第1制御メモリ(Cnt_MM_p)と、第2制御メモリ(Cnt_MM_n)とを含む。前記第1制御メモリは、少なくとも前記アクティブモードの間に前記第1制御スイッチから前記CMOS回路の前記PMOSの前記Nウェルに前記PMOS基板バイアス電圧を供給するか否かを示す第1制御情報(Cnt_Sg_p)を格納する。前記第2制御メモリは、少なくとも前記アクティブモードの間に前記第2制御スイッチから前記CMOS回路の前記NMOSの前記Pウェルに前記NMOS基板バイアス電圧を供給するか否かを示す第2制御情報(Cnt_Sg_n)を格納する(図14参照)。
従って、前記更に他の具体的な一つの実施の形態によれば、CMOS回路のPMOSとNMOSとの両方のMOSトランジスタのしきい値電圧の独立したバラツキに対して独立に補償することができる(図15参照)。
更に他の具体的な一つの実施の形態による半導体集積回路は、前記CMOS回路の前記PMOSのPMOSリーク電流特性と前記NMOSのNMOSリーク電流特性とを評価するためのモニタPMOS(Moni_PMOS)とモニタNMOS(Moni_NMOS)とをチップ内部に含む(図16参照)。
従って、前記更に他の具体的な一つの実施の形態によれば、PMOSリーク電流特性とNMOSリーク電流特性の評価を容易とすることができる。
更に他の具体的な一つの実施の形態による半導体集積回路では、前記CMOS回路の前記PMOSのリーク電流特性をセンスする第1センス回路(Idd_Sense)と、前記CMOS回路の前記NMOSのリーク電流特性をセンスする第2センス回路(Iss_Sense)と、制御ユニット(Cont)とをチップ内部に含む。前記制御ユニットは、測定された前記PMOSと前記NMOSのリーク電流が過去の値と所定の許容範囲以上に変化している場合に、新しい制御情報を前記制御メモリに格納する(図26参照)。
従って、前記更に他の具体的な一つの実施の形態によれば、LSIの長時間の過酷なストレスによる経時変化等によるコアCMOS論理回路CoreのPMOSとNMOSのしきい値電圧の変動が、補償されることができる。
他のより好適な実施の形態による半導体集積回路では、前記入力信号を処理する前記CMOS回路は論理回路である。前記半導体集積回路は、前記論理回路である前記CMOS回路と伴にCMOS内蔵SRAMをチップ内部に含む。前記CMOS内蔵SRAMのメモリセルは、一対の駆動NMOS(Qn1、Qn2)と、一対の負荷PMOS(Qp1、Qp2)と、一対の転送NMOS(Qn3、Qn4)とを含む。前記半導体集積回路は、前記CMOS内蔵SRAMの複数のPMOS(Qp1、Qp2)のNウェルと複数のNMOS(Qn1、Qn2、Qn3、Qn4)のPウェルとに内蔵SRAM用PMOS基板バイアス電圧と内蔵SRAM用NMOS基板バイアス電圧とをそれぞれ供給する内蔵SRAM用制御スイッチ(Cnt_SW)を含む。前記半導体集積回路は、前記内蔵SRAM用制御スイッチから前記CMOS内蔵SRAMの前記複数のPMOSの前記Nウェルと前記複数のNMOSの前記Pウェルとに前記内蔵SRAM用PMOS基板バイアス電圧と前記内蔵SRAM用NMOS基板バイアス電圧とをそれぞれ供給するか否かを示す内蔵SRAM用制御情報(Cnt_Sg1、Sg2)を格納する内蔵SRAM用制御メモリ(Cnt_MM1、MM2)とを更に含む(図27参照)。
従って、前記他のより好適な実施の形態によれば、内蔵SRAMを高い製造歩留で製造可能とすると伴に、内蔵SRAMの読み出し動作と書き込み動作との不良の原因となる駆動NMOS、負荷PMOS、転送NMOSの各しきい値電圧のバラツキを補償することができる。
更に他のより好適な実施の形態による半導体集積回路では、前記CMOS回路の前記PMOSは、SOI構造のPMOSである。前記CMOS回路の前記NMOSは、SOI構造のNMOSである。前記PMOSのソースとドレインと前記NMOSのソースとドレインとは、前記SOI構造の絶縁膜の上のシリコンに形成される。前記PMOSの前記Nウェル(N_Well)と前記NMOSの前記Pウェル(P_Well)とは、前記SOI構造の前記絶縁膜の下のシリコン基板(P_Sub)中に形成されている(図32参照)。
従って、前記更に他のより好適な実施の形態によれば、ドレインとウェルとの間の容量を低減でき、高速・低消費電力の半導体集積回路を提供することができる。
〔2〕別の観点による半導体集積回路は、アクティブモードの間に入力信号(In)を処理するMOS回路(Core)を含む。前記半導体集積回路は、前記MOS回路のMOS(Qn1)のウェル(P_Well)にMOS基板バイアス電圧(Vbn)を供給する制御スイッチ(Cnt_SW)を更に含む。前記半導体集積回路は、更に少なくとも前記アクティブモードの間に前記制御スイッチから前記MOS回路の前記MOSの前記ウェルに前記MOS基板バイアス電圧を供給するか否かを示す制御情報(Cnt_Sg)を格納する制御メモリ(Cnt_MM)を含む(図1参照)。
このようにして、前記実施の形態によれば、高い製造歩留を可能とすると伴に、小さなオーバーヘッドでMOSトランジスタのしきい値電圧のバラツキを補償することができる。
好適な実施の形態による半導体集積回路では、前記制御メモリは不揮発性メモリである。前記MOS回路の前記MOSのしきい値電圧が低いか高いかの判別情報が、前記制御メモリの前記不揮発性メモリに格納可能である(図2、図3、図4、図8、図9参照)。
従って、前記好適な実施の形態によれば、前記MOS回路の前記MOSのしきい値電圧が低いか高いかの判別を1度実行するたけで、前記MOS回路の前記MOSのしきい値電圧のバラツキを補償することができる。
より好適な実施の形態による半導体集積回路では、前記MOS回路の前記MOSのソースに動作電圧が供給される。前記半導体集積回路は、前記動作電圧よりも大きなレベルである前記MOS基板バイアス電圧を発生する電圧発生部とを含む。
従って、前記より好適な実施の形態によれば、削減された動作電圧供給端子で前記MOS基板バイアス電圧とを生成することができる。
更により好適な形態による半導体集積回路では、前記動作電圧に対して逆バイアスの前記MOS基板バイアス電圧よりも更に大きなウェルスタンドバイ電圧をスタンドバイモードの間に前記制御スイッチが前記MOSの前記ウェルに印加するものである(図11参照)。
従って、前記更により好適な実施の形態によれば、スタンドバイモードの間に、前記MOS回路の前記MOSのスタンドバイ・リーク電流を大幅に低減することができる。
具体的な一つの実施の形態による半導体集積回路では、前記MOS回路の前記MOSのソースに動作電圧が供給される。前記MOS回路の前記MOSの前記ソースに供給される動作電圧に対して前記ウェルに供給される前記MOS基板バイアス電圧は逆バイアスに設定されている。前記動作電圧よりも大きなレベルに設定された前記MOS基板バイアス電圧が前記ウェルに供給されることにより、前記ウェルを有する前記MOSは高しきい値電圧で低リーク電流の状態に制御される(図4(a)、(b)参照)。
更に他の具体的な一つの実施の形態による半導体集積回路では、前記MOS回路の前記MOSのソースに動作電圧が供給される。前記MOS回路の前記MOSの前記ソースに供給される前記動作電圧に対して前記ウェルに供給される前記MOS基板バイアス電圧は順バイアスに設定されている。前記動作電圧よりも小さなレベルに設定された前記MOS基板バイアス電圧が前記ウェルに供給されることにより、前記ウェルを有する前記MOSは低しきい値電圧で高リーク電流の状態に制御される(図24(a)、(b)参照)。
更に他の具体的な一つの実施の形態による半導体集積回路は、前記MOS回路の前記MOSのリーク電流特性を評価するためのモニタMOSをチップ内部に含む(図16参照)。
従って、前記更に他の具体的な一つの実施の形態によれば、MOSリーク電流特性の評価を容易とすることができる。
更に他の具体的な一つの実施の形態による半導体集積回路では、前記MOS回路の前記MOSのリーク電流特性をセンスするセンス回路と、制御ユニットとをチップ内部に含む。前記制御ユニットは、測定された前記MOSのリーク電流が過去の値と所定の許容範囲以上に変化している場合に、新しい制御情報を前記制御メモリに格納する(図26参照)。
従って、前記更に他の具体的な一つの実施の形態によれば、LSIの長時間の過酷なストレスによる経時変化等によるコアMOS論理回路CoreのMOSとしきい値電圧の変動が、補償されることができる。
更に他のより好適な実施の形態による半導体集積回路では、前記MOS回路の前記MOSは、SOI構造のMOSである。前記MOSのソースとドレインとは、前記SOI構造の絶縁膜の上のシリコンに形成される。前記MOSの前記ウェル(P_Well)は、前記SOI構造の前記絶縁膜の下のシリコン基板(P_Sub)中に形成されている(図32参照)。
従って、前記更に他のより好適な実施の形態によれば、ドレインとウェルとの間の容量を低減でき、高速・低消費電力の半導体集積回路を提供することができる。
〔3〕本発明の他の実施の形態に係る半導体集積回路の製造方法は、CMOS回路(Core)と、制御スイッチ(Cnt_SW)と、制御メモリ(Cnt_MM)とを含む半導体集積回路のチップ(Chip)を含むウェーハーを準備するステップを含む(図9のステップ91)。前記CMOS回路は、アクティブモードの間に入力信号(In)を処理する。前記制御スイッチは、前記CMOS回路のPMOS(Qp1)のNウェル(N_Well)とNMOS(Qn1)のPウェル(P_Well)とにPMOS基板バイアス電圧(Vbp)とNMOS基板バイアス電圧(Vbn)とをそれぞれ供給する。前記制御メモリは、不揮発性メモリであり、少なくとも前記アクティブモードの間に前記制御スイッチから前記CMOS回路の前記PMOSの前記Nウェルと前記NMOSの前記Pウェルとに前記PMOS基板バイアス電圧と前記NMOS基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報(Cnt_Sg)を不揮発的に格納する。
前記製造方法は、前記CMOS回路の前記PMOSと前記NMOSの少なくとも一方のしきい値電圧を測定するステップを含む(図9のステップ92)。
前記製造方法は、前記測定された前記しきい値電圧がターゲットよりも低いか否かを判定するステップを含む(図9のステップ93)。
前記製造方法は、前記判定の結果を前記制御情報として前記制御メモリに不揮発的に格納するステップを含む(図9のステップ94)。
好適な実施の形態による半導体集積回路の製造方法では、前記入力信号を処理する前記CMOS回路は論理回路である。前記半導体集積回路は、前記論理回路である前記CMOS回路と伴にCMOS内蔵SRAMをチップ内部に含む。前記CMOS内蔵SRAMのメモリセルは、一対の駆動NMOS(Qn1、Qn2)と、一対の負荷PMOS(Qp1、Qp2)と、一対の転送NMOS(Qn3、Qn4)とを含む。前記半導体集積回路は、前記CMOS内蔵SRAMの複数のPMOS(Qp1、Qp2)のNウェルと複数のNMOS(Qn1、Qn2、Qn3、Qn4)のPウェルとに内蔵SRAM用PMOS基板バイアス電圧と内蔵SRAM用NMOS基板バイアス電圧とをそれぞれ供給する内蔵SRAM用制御スイッチ(Cnt_SW)を含む。前記半導体集積回路は、前記内蔵SRAM用制御スイッチから前記CMOS内蔵SRAMの前記複数のPMOSの前記Nウェルと前記複数のNMOSの前記Pウェルとに前記内蔵SRAM用PMOS基板バイアス電圧と前記内蔵SRAM用NMOS基板バイアス電圧とをそれぞれ供給するか否かを示す内蔵SRAM用制御情報(Cnt_Sg1、Sg2)を不揮発的に格納する内蔵SRAM用制御メモリ(Cnt_MM1、MM2)とを更に含む(図27参照)。
前記製造方法では、前記CMOS内蔵SRAMの前記PMOSと前記NMOSのしきい値電圧を測定して、前記測定された前記しきい値電圧がターゲットよりも低いか否かを判定して、前記判定の結果を前記内蔵SRAM用制御情報として前記内蔵SRAM用制御メモリに不揮発的に格納する(図27、図28、図29、図30参照)。
《実施の形態の説明》
次に、実施の形態について更に詳述する。
次に、実施の形態について更に詳述する。
《半導体集積回路の構成》
図1は、MOSトランジスタの基板としてのウェルへのバイアス制御によりLSIのチップ間のバラツキの補償を可能にする本発明の1つの実施の形態による半導体集積回路を示す回路図である。
図1は、MOSトランジスタの基板としてのウェルへのバイアス制御によりLSIのチップ間のバラツキの補償を可能にする本発明の1つの実施の形態による半導体集積回路を示す回路図である。
同図において、本発明の1つの実施の形態による半導体集積回路としてのLSIは、コア回路CoreのCMOS論理回路を含み、このコアCMOS論理回路Coreの特性バラツキを補償するための制御メモリCnt_MMと制御スイッチCnt_SWとを含んでいる。コアCMOS論理回路Coreは、ソースが電源電圧Vddに接続されたPMOSQp1とソースが接地電圧Vssに接続されたMOSQn1とを含んでいる。PMOSQp1のゲートとMOSQn1のゲートとには入力信号Inが印加され、PMOSQp1のドレインとMOSQn1のドレインとから出力信号Outが得られる。制御スイッチCnt_SWは、PMOS制御部P_CntとNMOS制御部N_Cntとを含んでいる。
まず、PMOS制御部P_Cntは、PMOSのQpc_1、PMOSのQpc_2、インバータInv_pにより構成されている。PMOS制御部P_Cntでは、PMOSのQpc_1のソースには電源電圧Vddが印加され、PMOSのQpc_2のソースには電源電圧Vddよりも高いNウェルバイアス電圧Vp_1が印加されている。PMOSのQpc_1のドレインとPMOSのQpc_2のドレインとは、コアCMOS論理回路CoreのPMOSQp1のNウェルN_Wellに接続されている。
また、NMOS制御部N_Cntは、NMOSのQnc_1、NMOSのQnc_2、インバータInv_nにより構成されている。NMOS制御部N_Cntでは、NMOSのQnc_1のソースには接地電圧Vssが印加され、NMOSのQnc_2のソースには接地電圧Vssよりも低いPウェルバイアス電圧Vn_1が印加される。NMOSのQnc_1のドレインとNMOSのQnc_2のドレインとは、コアCMOS論理回路CoreのNMOSQn1のPウェルP_Wellに接続されている。
制御メモリCnt_MMの出力信号Cnt_Sgがハイレベルとなると、PMOS制御部P_CntのPMOSのQpc_1がオンとなりNMOS制御部N_CntのNMOSのQnc_1がオンとなる。すると、電源電圧VddがコアCMOS論理回路CoreのPMOSQp1のNウェルN_WellにPMOS基板バイアス電圧Vbpとして印加され、接地電圧VssがコアCMOS論理回路CoreのNMOSQn1のPウェルP_WellにNMOS基板バイアス電圧Vbnとして印加される。一方、コアCMOS論理回路CoreのPMOSQp1のソースとNMOSQn1のソースとには、電源電圧Vddと接地電圧Vssとがそれぞれ供給されている。従って、コアCMOS論理回路CoreのPMOSQp1のソースとNウェルN_Wellとには電源電圧Vddが共通に印加され、コアCMOS論理回路CoreのNMOSQn1のソースとPウェルP_Wellとには接地電圧Vssが共通に印加されている。
制御メモリCnt_MMの出力信号Cnt_Sgがローレベルとなると、PMOS制御部P_CntのPMOSのQpc_2がオンとなりNMOS制御部N_CntのNMOSのQnc_2がオンとなる。すると、電源電圧Vddよりも高いNウェルバイアス電圧Vp_1が、コアCMOS論理回路CoreのPMOSQp1のNウェルN_WellにPMOS基板バイアス電圧Vbpとして印加される。また、接地電圧Vssよりも低いPウェルバイアス電圧Vn_1が、コアCMOS論理回路CoreのNMOSQn1のPウェルP_WellにNMOS基板バイアス電圧Vbnとして印加される。一方、コアCMOS論理回路CoreのPMOSQp1のソースとNMOSQn1のソースとには、電源電圧Vddと接地電圧Vssとがそれぞれ供給されている。従って、コアCMOS論理回路CoreのPMOSQp1のソースに印加された電源電圧Vddに対して、NウェルN_Wellに印加されている高いNウェルバイアス電圧Vp_1は逆バイアスとなる。また、コアCMOS論理回路CoreのNMOSQn1のソースに印加された接地電圧Vssに対して、PウェルP_Wellに印加されている低いPウェルバイアス電圧Vn_1も逆バイアスとなる。その結果、コアCMOS論理回路CoreのPMOSQp1とNMOSQn1とは、ともに高いしきい値電圧Vthに制御され、リーク電流が低減されることができる。
《リーク電流測定のためのウエーハーテストとウエーハープロセス》
図8は、図1に示すLSIのチップChipを多数個含むウエーハーテストを説明する図である。また、図9は、ウエーハーテストとウエーハープロセスとのフローを含む半導体集積回路の製造方法を説明する図である。
図8は、図1に示すLSIのチップChipを多数個含むウエーハーテストを説明する図である。また、図9は、ウエーハーテストとウエーハープロセスとのフローを含む半導体集積回路の製造方法を説明する図である。
まず、図9のステップ91でウエーハーテストが開始されると、電流測定のステップ92でLSIのチップChipの電源電圧Vddと接地電圧Vssとに予め接続された図8に示す外部テスタATEによって1個のLSIのチップChipのリーク電流が測定される。次の判定のステップ93にて、ステップ92で測定されたリーク電流が設計目標値より大きいか否かが、外部テスタATEによって判定される。判定のステップ93で測定されたリーク電流が設計目標値より大きいと外部テスタATEによって判定されると、チップChipのコアCMOS論理回路CoreのMOSトランジスタのしきい値電圧Vthが設計目標値よりも大幅に低いと言うことになる。この場合には、コアCMOS論理回路CoreのMOSトランジスタのしきい値電圧Vthを低Vthから高Vthに変更するために、次のステップ94で制御メモリCnt_MMの不揮発性メモリ素子としてのヒューズFSをカットして基板バイアスを印加するようにする。逆に、判定のステップ93で測定されたリーク電流が設計目標値より小さいと外部テスタATEによって判定されると、チップChipのコアCMOS論理回路CoreのMOSトランジスタのしきい値電圧Vthが設計目標値より高いと言うことになる。この場合には、コアCMOS論理回路CoreのMOSトランジスタ高Vthに変更する必要が無いために、ステップ95で処理を終了して、次のLSIのチップChipのリーク電流の測定ステップ92と判別ステップ93との処理に移行する。
図9に示した多数個のチップを含むLSIウェーハテストが完了すると、1枚のウェーハの多数のチップのそれぞれの制御メモリCnt_MMのヒューズFSはカットの状態とされているか、非カットの状態とされている。図1に示したLSIのチップChipで、制御メモリCnt_MMのヒューズFSはカットの状態と非カットの状態との場合の動作を説明する。
《制御メモリ》
図2は、図1に示したLSIのチップChipの制御メモリCnt_MMの構成の例を示す回路図である。図2(a)は、最も単純な制御メモリCnt_MMであり、制御メモリCnt_MMは電源電圧Vddと接地電圧GNDとの間に直列に接続されたヒューズFSと抵抗Rとにより構成されている。図2(b)は、若干複雑な制御メモリCnt_MMである。この制御メモリCnt_MMは、電源電圧Vddと接地電圧GNDとの間に直列に接続されたPMOSのQmp_1、ヒューズFS、抵抗R、NMOSのQmn_1と、4個のインバータInv_m1…m4と、CMOSアナログスイッチSW_m1とで構成されている。図2(a)の制御メモリCnt_MMのヒューズFSを図9のステップ94でカットする場合には、カットのための高い電源電圧Vddを印加することにより、ヒューズFSが溶断される。図2(b)の制御メモリCnt_MMのヒューズFSを図9のステップ94でカットする場合には、高レベルの制御信号Stを印加すると伴にカットのための高い電源電圧Vddを印加することにより、ヒューズFSが溶断される。図2(a)の制御メモリCnt_MMは、ヒューズFSが図9のステップ94でカットされると、その後のLSIのチップChipの動作開始の初期時の制御メモリCnt_MMの出力信号Cnt_Sgはローレベルの接地電圧GNDとなる。逆に、図2(a)の制御メモリCnt_MMは、ヒューズFSが図9のフローでカットされなければ、その後のLSIのチップChipの動作開始初期時の出力信号Cnt_Sgはハイレベルの電源電圧Vddとなる。図2(b)の制御メモリCnt_MMも、ヒューズFSが図9のフローでカットされると、ハイレベルの起動信号Stに応答して動作開始初期時の制御メモリCnt_MMのラッチ出力信号Cnt_Sgはローレベルの接地電圧GNDとなる。逆に、図2(b)の制御メモリCnt_MMは、ヒューズFSが図9のフローでカットされなければ、ハイレベルの起動信号Stに応答して動作開始初期時のラッチ出力信号Cnt_Sgはハイレベルの電源電圧Vddとなる。
図2は、図1に示したLSIのチップChipの制御メモリCnt_MMの構成の例を示す回路図である。図2(a)は、最も単純な制御メモリCnt_MMであり、制御メモリCnt_MMは電源電圧Vddと接地電圧GNDとの間に直列に接続されたヒューズFSと抵抗Rとにより構成されている。図2(b)は、若干複雑な制御メモリCnt_MMである。この制御メモリCnt_MMは、電源電圧Vddと接地電圧GNDとの間に直列に接続されたPMOSのQmp_1、ヒューズFS、抵抗R、NMOSのQmn_1と、4個のインバータInv_m1…m4と、CMOSアナログスイッチSW_m1とで構成されている。図2(a)の制御メモリCnt_MMのヒューズFSを図9のステップ94でカットする場合には、カットのための高い電源電圧Vddを印加することにより、ヒューズFSが溶断される。図2(b)の制御メモリCnt_MMのヒューズFSを図9のステップ94でカットする場合には、高レベルの制御信号Stを印加すると伴にカットのための高い電源電圧Vddを印加することにより、ヒューズFSが溶断される。図2(a)の制御メモリCnt_MMは、ヒューズFSが図9のステップ94でカットされると、その後のLSIのチップChipの動作開始の初期時の制御メモリCnt_MMの出力信号Cnt_Sgはローレベルの接地電圧GNDとなる。逆に、図2(a)の制御メモリCnt_MMは、ヒューズFSが図9のフローでカットされなければ、その後のLSIのチップChipの動作開始初期時の出力信号Cnt_Sgはハイレベルの電源電圧Vddとなる。図2(b)の制御メモリCnt_MMも、ヒューズFSが図9のフローでカットされると、ハイレベルの起動信号Stに応答して動作開始初期時の制御メモリCnt_MMのラッチ出力信号Cnt_Sgはローレベルの接地電圧GNDとなる。逆に、図2(b)の制御メモリCnt_MMは、ヒューズFSが図9のフローでカットされなければ、ハイレベルの起動信号Stに応答して動作開始初期時のラッチ出力信号Cnt_Sgはハイレベルの電源電圧Vddとなる。
図1に示したLSIのチップChipの制御メモリCnt_MMのヒューズFSが非カットの状態と想定する。すると、LSIのチップChipの動作開始初期時の制御メモリCnt_MMのラッチ出力信号Cnt_Sgはハイレベルの電源電圧Vddとなる。まず、制御スイッチCnt_SWのPMOS制御部P_Cntでは、PMOSのQpc_2はオフとなり、インバータInv_pの出力はローレベルとなり、PMOSのQpc_1はオンとなる。すると、PMOSのQpc_1のオンによってコアCMOS論理回路CoreのPMOSQp1のNウェルN_Wellには、PMOSのQpc_1のソースに印加されている電源電圧Vddが印加される。また、制御スイッチCnt_SWのNMOS制御部N_Cntでは、NMOSのQnc_1はオンとなり、インバータInv_nの出力はローレベルとなり、NMOSのQnc_2はオフとなる。すると、NMOSのQnc_1のオンによってコアCMOS論理回路CoreのNMOSQn1のPウェルP_Wellには、PMOSのNMOSQn1ソースに印加されている接地電圧Vssが印加される。この時の図1に示した半導体集積回路の各部の電圧の関係が、図3の左の非カットの状態NCに示されている。図3は、図1に示した半導体集積回路の各部の電圧の関係を示す図である。
図1に示したLSIのチップChipの制御メモリCnt_MMのヒューズFSがカットの状態と想定する。すると、LSIのチップChipの動作開始初期時の制御メモリCnt_MMのラッチ出力信号Cnt_Sgはローレベルの接地電圧Vssとなる。まず、制御スイッチCnt_SWのPMOS制御部P_Cntでは、PMOSのQpc_2はオンとなり、インバータInv_pの出力はハイレベルとなり、PMOSのQpc_1はオフとなる。すると、PMOSのQpc_2のオンによってコアCMOS論理回路CoreのPMOSQp1のNウェルN_Wellには、PMOSのQpc_2のソースに印加されている高いNウェルバイアス電圧Vp_1が印加される。また、制御スイッチCnt_SWのNMOS制御部N_Cntでは、NMOSのQnc_1はオフとなり、インバータInv_nの出力はハイレベルとなり、NMOSのQnc_2はオンとなる。すると、NMOSのQnc_2のオンによってコアCMOS論理回路CoreのNMOSQn1のPウェルP_Wellには、NMOSのQn2のソースに印加されている低いPウェルバイアス電圧Vn_1が印加される。この時の図1に示した半導体集積回路の各部の電圧の関係が、図3の右のカットの状態Cに示されている。このように、コアCMOS論理回路CoreのPMOSQp1のNウェルN_Wellに高いNウェルバイアス電圧Vp_1が印加され、コアCMOS論理回路CoreのNMOSQn1のPウェルP_Wellに低いPウェルバイアス電圧Vn_1が印加される。図3に示すように、PMOSQp1のNウェルバイアス電圧Vp_1はソースの電源電圧Vddよりも高く設定され、NMOSQn1のPウェルバイアス電圧Vn_1はソースの接地電圧Vssよりも低く設定されている。その結果、コアCMOS論理回路CoreのPMOSQp1とNMOSQn1とのしきい値電圧は、低Vthから高Vthに変化される。
《MOSLSIのしきい値電圧Vthの制御》
図4は、製造されたMOSLSIのしきい値電圧Vthの分布を説明する図である。図の横軸はMOSLSIのしきい値電圧Vthを示し、図の縦軸はMOSLSIのチップの個数を示し、曲線Lfrcは分布を示している。MOSLSIのしきい値電圧Vthが下限しきい値L_lim以下に低下すると、リーク電流が著しく増大して、消費電流が著しく過大となる。逆に、MOSLSIのしきい値電圧Vthが上限しきい値H_lim以上に上昇すると、スイッチング速度が著しく低下して、データ処理速度も著しく低下する。
図4は、製造されたMOSLSIのしきい値電圧Vthの分布を説明する図である。図の横軸はMOSLSIのしきい値電圧Vthを示し、図の縦軸はMOSLSIのチップの個数を示し、曲線Lfrcは分布を示している。MOSLSIのしきい値電圧Vthが下限しきい値L_lim以下に低下すると、リーク電流が著しく増大して、消費電流が著しく過大となる。逆に、MOSLSIのしきい値電圧Vthが上限しきい値H_lim以上に上昇すると、スイッチング速度が著しく低下して、データ処理速度も著しく低下する。
従って、図4(a)の下限しきい値L_lim以下に存在するMOSLSIのチップ群Aは、本発明の以前では不良品として破棄されていた。しかし、このようなMOSLSIのチップ群Aは本発明の1つの実施の形態によれば図9のステップ94でヒューズをカットされる。それにより、LSIのチップChipの動作開始初期時にコアCMOS論理回路CoreのPMOSQp1とNMOSQn1とのしきい値電圧は低Vthから高Vthに変化され、図4(b)のように以前のチップ群Aは再生チップ群A_bvに変化する。その結果、MOSLSIのチップのコアCMOS論理回路内部の全てのPMOSと全てのNMOSの平均的なしきい値電圧Vthが下限しきい値L_lim以上に増加して、チップ全体のリーク電流が低減されることができる。
本発明の1つの実施の形態による半導体集積回路によれば、LSIチップ内部で大きな占有面積を占める大規模論理のコアCMOS論理回路に小さな占有面積の制御メモリCnt_MMと制御スイッチCnt_SWとを追加することにより、高い製造歩留まりで低リーク電流のMOSLSIを製造することができる。
図5は、占有面積オーバーヘッドの少ない制御メモリCnt_MMと制御スイッチCnt_SWを、LSIチップ内部で、コアCMOS論理回路Coreの周辺に配置したレイアウトを示す図である。特に、制御スイッチCnt_SWの複数のNMOS制御部N_Cntと複数のPMOS制御部P_Cntとを、コアCMOS論理回路Coreの周辺に分散して配置することが推奨される。
図6は、図1の制御スイッチCnt_SWに対応する複数の制御スイッチCnt_SW_1…Cnt_SW_nを、LSIチップ内部で、コアCMOS論理回路Coreの内部に配置したレイアウトを示す図である。図6では、複数の制御スイッチCnt_SW_1…Cnt_SW_nは略等しい長さを持つとともに、コアCMOS論理回路Coreの内部で規則的に配置されている。
図7は、図1の制御スイッチCnt_SWに対応する複数の制御スイッチCnt_SW_1…Cnt_SW_nを、LSIチップ内部で、コアCMOS論理回路Coreの内部に配置した他のレイアウトを示す図である。図7に示すように、複数の制御スイッチCnt_SW_1…Cnt_SW_nは異なる長さを持ち、コアCMOS論理回路Coreの内部で不規則的に配置されることもできる。
《その他の実施の形態》
《オンチップ電圧生成部》
図10は、本発明の他の1つの実施の形態による半導体集積回路を示す回路図である。図10に示すMOSLSIのチップChipが、図1に示したMOSLSIのチップChipと相違するのは、制御スイッチCnt_SWのPMOS制御部P_CntとNMOS制御部N_Cntとがそれぞれ正電圧生成部CP_Pと負電圧生成部CP_Nとを含むことである。図10の半導体集積回路のその他の部分は、図1に示した半導体集積回路と全く同一である。
《オンチップ電圧生成部》
図10は、本発明の他の1つの実施の形態による半導体集積回路を示す回路図である。図10に示すMOSLSIのチップChipが、図1に示したMOSLSIのチップChipと相違するのは、制御スイッチCnt_SWのPMOS制御部P_CntとNMOS制御部N_Cntとがそれぞれ正電圧生成部CP_Pと負電圧生成部CP_Nとを含むことである。図10の半導体集積回路のその他の部分は、図1に示した半導体集積回路と全く同一である。
まず、MOSLSIのチップChipに供給される電源電圧Vddをベースとして、制御スイッチCnt_SWのPMOS制御部P_Cntの正電圧生成部CP_Pは電源電圧Vddよりも高いNウェルバイアス電圧Vp_1を生成する。生成された高いNウェルバイアス電圧Vp_1は、コアCMOS論理回路CoreのPMOSQp1のNウェルN_Wellに供給される。また、MOSLSIのチップChipに供給される接地電圧Vssをベースとして、制御スイッチCnt_SWのNMOS制御部N_Cntの負電圧生成部CP_Nは接地電圧Vssよりも低いPウェルバイアス電圧Vn_1を生成する。生成された低いPウェルバイアス電圧Vn_1は、コアCMOS論理回路CoreのNMOSQn1のPウェルP_Wellに供給される。その結果、図10に示すMOSLSIのチップChipの外部端子数は、図1に示したMOSLSIのチップChipの外部端子数よりも削減することが可能となる。また、正電圧生成部CP_Pと負電圧生成部CP_Nとはチャージポンプで構成されることができるが、スイッチングレギュレータ等によるDC・DCコンバータでも構成されることもできる。
《スタンドバイ制御》
図11は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図11に示すMOSLSIのチップChipが、図1に示したMOSLSIのチップChipと基本的に相違するのは、制御スイッチCnt_SWのPMOS制御部P_CntとNMOS制御部N_Cntとがチップ外部からのスタンドバイ制御信号Stbyにより制御されることである。更にPMOS制御部P_CntのPMOSのQpc_3のソースにはNウェルバイアス電圧Vp_1よりも更に高いNウェルスタンドバイ電圧Vp_stbyが印加され、NMOS制御部N_CntのNMOSのQnc_3のソースにはPウェルバイアス電圧Vn_1よりも更に低いPウェルスタンドバイ電圧Vn_stbyが印加されている。図11の半導体集積回路のその他の部分は、図1に示した半導体集積回路と全く同一である。
図11は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図11に示すMOSLSIのチップChipが、図1に示したMOSLSIのチップChipと基本的に相違するのは、制御スイッチCnt_SWのPMOS制御部P_CntとNMOS制御部N_Cntとがチップ外部からのスタンドバイ制御信号Stbyにより制御されることである。更にPMOS制御部P_CntのPMOSのQpc_3のソースにはNウェルバイアス電圧Vp_1よりも更に高いNウェルスタンドバイ電圧Vp_stbyが印加され、NMOS制御部N_CntのNMOSのQnc_3のソースにはPウェルバイアス電圧Vn_1よりも更に低いPウェルスタンドバイ電圧Vn_stbyが印加されている。図11の半導体集積回路のその他の部分は、図1に示した半導体集積回路と全く同一である。
コアCMOS論理回路Coreの非動作期間にコアCMOS論理回路CoreのPMOSのQp1とNMOSのQn1のスタンドバイ・リーク電流を低減したい場合には、チップ外部からハイレベルのスタンドバイ制御信号Stbyが印加される。ハイレベルのスタンドバイ制御信号Stbyに応答してPMOS制御部P_CntのインバータInv_p1の出力はローレベルとなるので、NAND回路NAND_p1、NAND_p2の出力はハイレベルとなる。PMOS制御部P_CntのPMOSのQpc_1とQpc_2とはオフとなりPMOSのQpc_3はオンとなるので、コアCMOS論理回路CoreのPMOSのQp1のNウェルN_WellにはNウェルバイアス電圧Vp_1よりも更に高い電圧のNウェルスタンドバイ電圧Vp_stbyが印加される。従って、コアCMOS論理回路CoreのPMOSのQp1のしきい値電圧は超高レベルのVthとなり、PMOSのQp1のスタンドバイ・リーク電流を大幅に低減することができる。ハイレベルのスタンドバイ制御信号Stbyに応答してNMOS制御部N_CntのNOR回路NOR_n1、NOR_n2の出力はローレベルとなり、NMOS制御部N_CntのNMOSのQnc_1とQnc_2とはオフとなりNMOSのQnc_3はオンとなる。従って、コアCMOS論理回路CoreのNMOSのQn1のPウェルP_WellにはPウェルバイアス電圧Vn_1よりも更に低い電圧のPウェルスタンドバイ電圧Vn_stbyが印加される。従って、コアCMOS論理回路CoreのNMOSのQn1のしきい値電圧は超高レベルのVthとなり、NMOSのQn1のスタンドバイ・リーク電流を大幅に低減することができる。
《複数のコアの制御》
図12は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図12に示すMOSLSIのチップChipが、図1に示したMOSLSIのチップChipと基本的に相違するのは、まずコアCMOS論理回路が複数のコアCMOS論理回路Core1、2で構成されていることである。従って、制御メモリも、複数の制御メモリCnt_MM1、2で構成されている。制御スイッチCnt_SWのPMOS制御部も、複数のPMOS制御部P_Cnt1、2で構成されている。また、制御スイッチCnt_SWのNMOS制御部も、複数のNMOS制御部N_Cnt1、2で構成されている。図12の半導体集積回路のその他の部分は、図1に示した半導体集積回路と全く同一である。
図12は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図12に示すMOSLSIのチップChipが、図1に示したMOSLSIのチップChipと基本的に相違するのは、まずコアCMOS論理回路が複数のコアCMOS論理回路Core1、2で構成されていることである。従って、制御メモリも、複数の制御メモリCnt_MM1、2で構成されている。制御スイッチCnt_SWのPMOS制御部も、複数のPMOS制御部P_Cnt1、2で構成されている。また、制御スイッチCnt_SWのNMOS制御部も、複数のNMOS制御部N_Cnt1、2で構成されている。図12の半導体集積回路のその他の部分は、図1に示した半導体集積回路と全く同一である。
従って、複数の制御メモリCnt_MM1、2の出力信号Cnt_Sg1、2が異なるレベルとすれば、複数のコアCMOS論理回路Core1、2の一方を高Vthで低リーク電流・低消費電力の特性に制御して、他方を低Vthで高リーク電流・超高速動作の特性に制御することができる。
また、複数のコアCMOS論理回路Core1、2の個々のリーク電流を測定して、リーク電流の大きな方のコアCMOS論理回路に対応する制御メモリのヒューズFSをカットすることにより、このコアCMOS論理回路を高Vthで低リーク電流・低消費電力の特性に変更することが可能である。
《複数のウェルバイアス電圧》
図13は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図13に示すMOSLSIのチップChipが、図1に示したMOSLSIのチップChipと基本的に相違するのは、コアCMOS論理回路CoreのPMOSのNウェルに印加される高いウェルバイアス電圧とNMOSのPウェルに印加される低いウェルバイアス電圧とがそれぞれ複数から選択できることである。従って、制御メモリも、複数の制御メモリCnt_MM1、2で構成されている。図13の半導体集積回路のその他の部分は、図1に示した半導体集積回路と全く同一である。
図13は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図13に示すMOSLSIのチップChipが、図1に示したMOSLSIのチップChipと基本的に相違するのは、コアCMOS論理回路CoreのPMOSのNウェルに印加される高いウェルバイアス電圧とNMOSのPウェルに印加される低いウェルバイアス電圧とがそれぞれ複数から選択できることである。従って、制御メモリも、複数の制御メモリCnt_MM1、2で構成されている。図13の半導体集積回路のその他の部分は、図1に示した半導体集積回路と全く同一である。
制御スイッチCnt_SWのPMOS制御部P_Cntには、電源電圧Vddと、電源電圧Vddより若干高いNウェル第1バイアス電圧Vp_1と、Nウェル第1バイアス電圧Vp_1より若干高いNウェル第2バイアス電圧Vp_2とが供給される。電源電圧VddはPMOSのQpc1のソースに印加され、Nウェル第1バイアス電圧Vp_1はPMOSのQpc2のソースに印加され、Nウェル第2バイアス電圧Vp_2はPMOSのQpc3のソースに印加されている。PMOSのQpc1のゲートはNAND回路NAND_p1により制御され、PMOSのQpc2のゲートはインバータInv_p2とNAND回路NAND_p2とにより制御され、PMOSのQpc3のゲートはインバータInv_p3とNAND回路NAND_p3とにより制御される。
制御スイッチCnt_SWのNMOS制御部N_Cntには、接地電圧Vssと、接地電圧Vssより若干低いPウェル第1バイアス電圧Vn_1と、Pウェル第1バイアス電圧Vn_1より若干低いPウェル第2バイアス電圧Vn_2とが供給される。接地電圧VssはNMOSのQnc1のソースに印加され、Pウェル第1バイアス電圧Vn_1はNMOSのQnc2のソースに印加され、Pウェル第2バイアス電圧Vn_2はNMOSのQnc3のソースに印加されている。NMOSのQnc1のゲートはAND回路AND_n1により制御され、NMOSのQnc2のゲートはインバータInv_n2とAND回路AND_n2とにより制御され、NMOSのQnc3のゲートはインバータInv_p3とAND回路AND_n3とにより制御される。
また、制御メモリCnt_MM1の出力信号Cnt_Sg1は、PMOS制御部P_CntのインバータInv_p2の入力とNAND回路NAND_p1とNAND回路NAND_p3との一方の入力に供給されている。同様に制御メモリCnt_MM1の出力信号Cnt_Sg1は、NMOS制御部N_CntのインバータInv_n2の入力とAND回路AND_n1とAND回路AND_n3との一方の入力に供給されている。制御メモリCnt_MM2の出力信号Cnt_Sg2は、PMOS制御部P_CntのインバータInv_p3の入力とNAND回路NAND_p1とNAND回路NAND_p2との他方の入力に供給されている。同様に制御メモリCnt_MM2の出力信号Cnt_Sg2は、NMOS制御部N_CntのインバータInv_n3の入力とAND回路AND_n1とAND回路AND_n2との他方の入力に供給されている。
従って、制御メモリCnt_MM1の出力信号Cnt_Sg1が“1”レベル、制御メモリCnt_MM2の出力信号Cnt_Sg2が“1”レベルの時には、PMOS制御部P_CntのPMOSのQpc_1がオンとなり、NMOS制御部P_CntのNMOSのQnc_1がオンとなる。従って、コアCMOS論理回路CoreのPMOSQp1のNウェルにはオン状態のQpc_1を介して電源電圧Vddが印加され、コアCMOS論理回路CoreのNMOSQn1のPウェルにはオン状態のQnc_1を介して接地電圧Vssが印加される。
また、制御メモリCnt_MM1の出力信号Cnt_Sg1が“0”レベル、制御メモリCnt_MM2の出力信号Cnt_Sg2が“1”レベルの時には、PMOS制御部P_CntのPMOSのQpc_2がオンとなり、NMOS制御部P_CntのNMOSのQnc_2がオンとなる。従って、コアCMOS論理回路CoreのPMOSQp1のNウェルにはオン状態のQpc_2を介してNウェル第1バイアス電圧Vp_1が印加され、コアCMOS論理回路CoreのNMOSQn1のPウェルにはオン状態のQnc_2を介してPウェル第1バイアス電圧Vn_1が印加される。その結果、コアCMOS論理回路Coreのしきい値電圧は、若干高いVthに変更されることができる。
更に、制御メモリCnt_MM1の出力信号Cnt_Sg1が“1”レベル、制御メモリCnt_MM2の出力信号Cnt_Sg2が“0”レベルの時には、PMOS制御部P_CntのPMOSのQpc_3がオンとなり、NMOS制御部P_CntのNMOSのQnc_3がオンとなる。従って、コアCMOS論理回路CoreのPMOSQp1のNウェルにはオン状態のQpc_3を介してNウェル第2バイアス電圧Vp_2が印加され、コアCMOS論理回路CoreのNMOSQn1のPウェルにはオン状態のQnc_3を介してPウェル第2バイアス電圧Vn_2が印加される。その結果、コアCMOS論理回路Coreのしきい値電圧は、一番高いVthに変更されることができる。
《複数の制御メモリ》
図14は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図14に示すMOSLSIのチップChipが、図1に示したMOSLSIのチップChipと基本的に相違するのは、次の通りである。それは、コアCMOS論理回路のPMOSQp1とNMOSQn1とにウェルバイアス電圧Vp_1、Vn_1を印加するか否かを、制御メモリCnt_MM_p、Cnt_MM_nで設定できるようにしていることである。図14の半導体集積回路のその他の部分は、図1に示した半導体集積回路と全く同一である。
図14は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図14に示すMOSLSIのチップChipが、図1に示したMOSLSIのチップChipと基本的に相違するのは、次の通りである。それは、コアCMOS論理回路のPMOSQp1とNMOSQn1とにウェルバイアス電圧Vp_1、Vn_1を印加するか否かを、制御メモリCnt_MM_p、Cnt_MM_nで設定できるようにしていることである。図14の半導体集積回路のその他の部分は、図1に示した半導体集積回路と全く同一である。
まず、コアCMOS論理回路のPMOSQp1とNMOSQn1とにウェルバイアス電圧Vp_1、Vn_1を印加するか否かを独立に設定できることの利点を、説明する。
図15は、コアCMOS論理回路のNMOSのしきい値電圧Vth(N)とPMOSしきい値電圧の絶対値|Vth(P)|とのばらつきによるコアCMOS論理回路の電気的特性の変動を示す図である。同図の横軸はコアCMOS論理回路のNMOSのしきい値電圧Vth(N)の大きさを示し、同図の縦軸はコアCMOS論理回路のPMOSしきい値電圧の絶対値|Vth(P)|の大きさを示している。
同図の横軸でコアCMOS論理回路のNMOSのしきい値電圧Vth(N)が下限値L_lim(N)以下に低下すると、コアCMOS論理回路のNMOSのリーク電流が著しく増大して、LSIの消費電流が設計目標を超えてしまう。逆に、同図の横軸でコアCMOS論理回路のNMOSのしきい値電圧Vth(N)が上限値H_lim(N)以上に増加すると、コアCMOS論理回路のNMOSの遅延時間が著しく増大して、LSIの動作速度が設計目標に未達成となる。
同図の縦軸でコアCMOS論理回路のPMOSしきい値電圧の絶対値|Vth(P)|が下限値L_lim(P)以下に低下すると、コアCMOS論理回路のPMOSのリーク電流が著しく増大して、LSIの消費電流が設計目標を超えてしまう。逆に、コアCMOS論理回路のPMOSしきい値電圧の絶対値|Vth(P)|が上限値H_lim(P)以上に増加すると、コアCMOS論理回路のPMOSの遅延時間が著しく増大して、LSIの動作速度が設計目標に未達成となる。
図15において、4個の頂点LL、ML、MM、MLを持ったひし形は、コアCMOS論理回路のNMOSのしきい値電圧Vth(N)とPMOSしきい値電圧の絶対値|Vth(P)|とのばらつきの分布を示している。左下の頂点LLは、コアCMOS論理回路のNMOSのしきい値電圧Vth(N)とPMOSしきい値電圧の絶対値|Vth(P)|との両方が低すぎるものである。下限値L_lim(P)の線上の頂点MLは、NMOSのしきい値電圧Vth(N)は下限値L_lim(N)を越えているが、PMOSしきい値電圧の絶対値|Vth(P)|がちょうど下限値L_lim(P)にあるものである。下限値L_lim(N)の線上の頂点LMは、PMOSしきい値電圧は下限値L_lim(P)を越えているが、NMOSのしきい値電圧Vth(N)がちょうど下限値L_lim(N)にあるものである。右上の頂点MMは、コアCMOS論理回路のNMOSのしきい値電圧Vth(N)とPMOSしきい値電圧の絶対値|Vth(P)|との両方が下限値L_lim(N)、下限値L_lim(P)を越えているものである。
図15に示した4個の頂点LL、ML、MM、MLを持ったひし形において、下限値L_lim(N)の左もしくは下限値L_lim(P)の下の部分BFに存在するMOSLSIのチップは、本発明の以前ではリーク電流が過大な不良品として破棄されていた。しかし、図14に示す本発明の更に他の1つの実施の形態によれば、部分BFの不良品を2つの制御メモリCnt_MM_p、Cnt_MM_nにより再生チップAFに変化することができる。
すなわち、コアCMOS論理回路CoreのPMOSしきい値電圧の絶対値|Vth(P)|が図15の下限値L_lim(P)の上もしくはそれ以下のチップに関しては、PMOS用の制御メモリCnt_MM_pのヒューズを図9のステップ94でカットする。同様に、コアCMOS論理回路CoreのNMOSしきい値電圧Vth(N)が図15の下限値L_lim(N)の上もしくはそれ以下のチップに関しては、NMOS用の制御メモリCnt_MM_pのヒューズを図9のステップ94でカットする。PMOS用の制御メモリCnt_MM_pのヒューズがカットされたチップに関しては、コアCMOS論理回路Coreの全てのPMOSの平均的しきい値電圧の絶対値|Vth(P)|が低Vthから高Vthに変化される。同様に、NMOS用の制御メモリCnt_MM_nのヒューズがカットされたチップに関しては、コアCMOS論理回路Coreの全てのNMOSの平均的しきい値電圧が低Vthから高Vthに変化される。その結果、図15のひし形の不良品部分BFを、2つの制御メモリCnt_MM_p、Cnt_MM_nを使用することによって、良品再生チップAFに変化することができる。
《リーク電流モニター回路》
図16は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図16に示すMOSLSIのチップChipが、図14に示したMOSLSIのチップChipと基本的に相違するのは、次の通りである。それは、図16(a)に示すようにLSIのPMOSのリーク電流の測定を容易とするPMOSモニター回路Moni_PMOSとNMOSのリーク電流の測定を容易とするNMOSモニター回路Moni_NMOSとを追加したことである。PMOSモニター回路Moni_PMOSは、図16(b)に示すように、ドレイン・ソース電流経路が並列接続された複数のPMOSにより構成されている。尚、並列接続された複数のPMOSのゲートはソースに接続されることにより、ゲート・ソース電圧がゼロボルトされ、PMOSのVgs=0Voltのリーク電流の測定を容易としている。並列接続された複数のPMOSのソースとドレインとは、外部端子T1_P、T2_PとしてLSIチップ外部に導出されている。同様に、NMOSモニター回路Moni_NMOSは、図16(c)に示すように、ドレイン・ソース電流経路が並列接続された複数のNMOSにより構成されている。尚、並列接続された複数のNMOSのゲートはソースに接続されることにより、ゲート・ソース電圧がゼロボルトされ、NMOSのVgs=0Voltのリーク電流の測定を容易としている。並列接続された複数のNMOSのドレインとソースとは、外部端子T1_N、T2_NとしてLSIチップ外部に導出されている。他のPMOSモニター回路Moni_PMOSと他のNMOSモニター回路Moni_NMOSとしては、図16(d)と図16(e)とに示すように、複数のPMOSのゲートと複数のNMOSのゲートとを、外部端子T3_P、T3_NとしてLSIチップ外部に導出することもできる。図16の半導体集積回路のその他の部分は、図14に示した半導体集積回路と全く同一である。
図16は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図16に示すMOSLSIのチップChipが、図14に示したMOSLSIのチップChipと基本的に相違するのは、次の通りである。それは、図16(a)に示すようにLSIのPMOSのリーク電流の測定を容易とするPMOSモニター回路Moni_PMOSとNMOSのリーク電流の測定を容易とするNMOSモニター回路Moni_NMOSとを追加したことである。PMOSモニター回路Moni_PMOSは、図16(b)に示すように、ドレイン・ソース電流経路が並列接続された複数のPMOSにより構成されている。尚、並列接続された複数のPMOSのゲートはソースに接続されることにより、ゲート・ソース電圧がゼロボルトされ、PMOSのVgs=0Voltのリーク電流の測定を容易としている。並列接続された複数のPMOSのソースとドレインとは、外部端子T1_P、T2_PとしてLSIチップ外部に導出されている。同様に、NMOSモニター回路Moni_NMOSは、図16(c)に示すように、ドレイン・ソース電流経路が並列接続された複数のNMOSにより構成されている。尚、並列接続された複数のNMOSのゲートはソースに接続されることにより、ゲート・ソース電圧がゼロボルトされ、NMOSのVgs=0Voltのリーク電流の測定を容易としている。並列接続された複数のNMOSのドレインとソースとは、外部端子T1_N、T2_NとしてLSIチップ外部に導出されている。他のPMOSモニター回路Moni_PMOSと他のNMOSモニター回路Moni_NMOSとしては、図16(d)と図16(e)とに示すように、複数のPMOSのゲートと複数のNMOSのゲートとを、外部端子T3_P、T3_NとしてLSIチップ外部に導出することもできる。図16の半導体集積回路のその他の部分は、図14に示した半導体集積回路と全く同一である。
《入力スイッチ回路》
図17は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図17に示すMOSLSIのチップChipが、図16に示したMOSLSIのチップChipと基本的に相違するのは、次の通りである。それは、図17(a)に示すようにコアCMOS論理回路Coreの入力とPMOSモニター回路Moni_PMOSとNMOSモニター回路Moni_NMOSとの入力とを切り換える入力スイッチ回路In_SW1、In_SW2を、追加したことである。入力スイッチ回路In_SW1、In_SW2の入力端子In_11、In_12、In_21、In_22は、コアCMOS論理回路Coreの入力とPMOSモニター回路Moni_PMOSとNMOSモニター回路Moni_NMOSとの入力とに共通に使用される。これらの入力端子In_11、In_12、In_21、In_22がコアCMOS論理回路Coreの入力に使用される場合には、選択信号SELはローレベルにされる。また、これらの入力端子がPMOSモニター回路Moni_PMOSとNMOSモニター回路Moni_NMOSとの入力に使用される場合には、選択信号SELはハイレベルにされる。図17(b)の入力スイッチ回路In_SW1では、選択信号SELがローレベルの場合には、それぞれオン状態のPMOSQp1_SW1とNMOSQn2_SW1とを介して入力スイッチ回路In_SW1の入力端子In_11、In_12の信号がコアCMOS論理回路Coreの入力In、In2に供給される。選択信号SELがハイレベルの場合には、それぞれオン状態のPMOSQp2_SW1とNMOSQn1_SW1とを介して入力スイッチ回路In_SW1の入力端子In_11、In_12の信号がPMOSモニター回路Moni_PMOSの入力T1_P、T2_Pに供給される。図17(c)の入力スイッチ回路In_SW2では、選択信号SELがローレベルの場合には、それぞれオン状態のPMOSQp1_SW2とNMOSQn2_SW2とを介して入力スイッチ回路In_SW1の入力端子In_21、In_22の信号がコアCMOS論理回路Coreの入力In3、In4に供給される。選択信号SELがハイレベルの場合には、それぞれオン状態のPMOSQp2_SW2とNMOSQn1_SW2とを介して入力スイッチ回路In_SW1の入力端子In_21、In_22の信号がNMOSモニター回路Moni_NMOSの入力T1_N、T2_Nに供給される。図17の半導体集積回路のその他の部分は、図16に示した半導体集積回路と全く同一である。
図17は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図17に示すMOSLSIのチップChipが、図16に示したMOSLSIのチップChipと基本的に相違するのは、次の通りである。それは、図17(a)に示すようにコアCMOS論理回路Coreの入力とPMOSモニター回路Moni_PMOSとNMOSモニター回路Moni_NMOSとの入力とを切り換える入力スイッチ回路In_SW1、In_SW2を、追加したことである。入力スイッチ回路In_SW1、In_SW2の入力端子In_11、In_12、In_21、In_22は、コアCMOS論理回路Coreの入力とPMOSモニター回路Moni_PMOSとNMOSモニター回路Moni_NMOSとの入力とに共通に使用される。これらの入力端子In_11、In_12、In_21、In_22がコアCMOS論理回路Coreの入力に使用される場合には、選択信号SELはローレベルにされる。また、これらの入力端子がPMOSモニター回路Moni_PMOSとNMOSモニター回路Moni_NMOSとの入力に使用される場合には、選択信号SELはハイレベルにされる。図17(b)の入力スイッチ回路In_SW1では、選択信号SELがローレベルの場合には、それぞれオン状態のPMOSQp1_SW1とNMOSQn2_SW1とを介して入力スイッチ回路In_SW1の入力端子In_11、In_12の信号がコアCMOS論理回路Coreの入力In、In2に供給される。選択信号SELがハイレベルの場合には、それぞれオン状態のPMOSQp2_SW1とNMOSQn1_SW1とを介して入力スイッチ回路In_SW1の入力端子In_11、In_12の信号がPMOSモニター回路Moni_PMOSの入力T1_P、T2_Pに供給される。図17(c)の入力スイッチ回路In_SW2では、選択信号SELがローレベルの場合には、それぞれオン状態のPMOSQp1_SW2とNMOSQn2_SW2とを介して入力スイッチ回路In_SW1の入力端子In_21、In_22の信号がコアCMOS論理回路Coreの入力In3、In4に供給される。選択信号SELがハイレベルの場合には、それぞれオン状態のPMOSQp2_SW2とNMOSQn1_SW2とを介して入力スイッチ回路In_SW1の入力端子In_21、In_22の信号がNMOSモニター回路Moni_NMOSの入力T1_N、T2_Nに供給される。図17の半導体集積回路のその他の部分は、図16に示した半導体集積回路と全く同一である。
図18は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図18に示すMOSLSIのチップChipが、図16に示したMOSLSIのチップChipと基本的に相違するのは、次の通りである。それは、図18(a)に示すようにPMOSモニター回路Moni_PMOSの入力とNMOSモニター回路Moni_NMOSの入力とを切り換える入力スイッチ回路In_SW1追加したことである。図18(b)の入力スイッチ回路In_SW1では、選択信号SELがハイレベルの場合には、それぞれオン状態のPMOSQp2_SW1とNMOSQn1_SW1とを介して入力スイッチ回路In_SW1の入力端子In_11、In_12の信号がPMOSモニター回路Moni_NMOSの入力T1_P、T2_Pに供給される。選択信号SELがローレベルの場合には、それぞれオン状態のPMOSQp1_SW1とNMOSQn2_SW1とを介して入力スイッチ回路In_SW1の入力端子In_11、In_12の信号がNMOSモニター回路Moni_NMOSの入力T1_N、T2_Nに供給される。図18の半導体集積回路のその他の部分は、図16に示した半導体集積回路と全く同一である。
《テスト制御信号》
図19は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図19に示すMOSLSIのチップChipが、図11に示したMOSLSIのチップChipと基本的に相違するのは、次の通りである。それは、制御メモリが複数の制御メモリCnt_MM1、2で構成されていること、および、テスト制御信号Testが供給されていることである。テスト制御信号Testによるテストは、コアCMOS論理回路CoreのPMOSのリーク電流が大きいか小さいかのテストと、コアCMOS論理回路CoreのNMOSのリーク電流が大きいか小さいかのテストである。コアCMOS論理回路CoreのPMOSのリーク電流のテストでは、例えば、LSI内部のBIST(Built In Self-Test)回路からハイレベルのテスト入力信号が、コアCMOS論理回路Coreの入力Inに供給される。この状態で、コアCMOS論理回路CoreのPMOSQp1のリーク電流を、例えば図8のような外部テスタATEで測定する。この際に、ハイレベルのテスト制御信号Testに応答してオンであるPMOS制御部のPMOSQpc_3を介してコアのPMOSQp1のNウェルに供給されるNウェルテスト電圧Vp_Testは、電源電圧Vddのレベルに設定されている。また、ハイレベルのテスト制御信号Testに応答してオンであるNMOS制御部のNMOSQnc_3を介してコアのNMOSQn1のPウェルに供給されるPウェルテスト電圧Vn_Testは、Pウェルスタンドバイ電圧Vn_stbyと略同一の低い電圧に設定されている。その結果、コアCMOS論理回路Coreの入力Inに供給されるハイレベルのテスト入力信号によりオンとなるNMOSQn1の電流を、大幅に低減することが可能となる。この状態のコアCMOS論理回路CoreのPMOSのリーク電流は、電源電圧Vddと接地電圧Vssとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。次に、コアCMOS論理回路CoreのNMOSのリーク電流のテストでは、例えば、LSI内部のBIST回路からローレベルのテスト入力信号が、コアCMOS論理回路Coreの入力Inに供給される。この状態で、コアCMOS論理回路CoreのNMOSQn1のリーク電流を、例えば図8のような外部テスタATEで測定する。この際に、ハイレベルのテスト制御信号Testに応答してオンであるNMOS制御部のNMOSQnc_3を介してコアのNMOSQn1のPウェルに供給されるPウェルテスト電圧Vn_Testは、接地電圧Vssのレベルに設定されている。また、ハイレベルのテスト制御信号Testに応答してオンであるPMOS制御部のPMOSQpc_3を介してコアのPMOSQp1のNウェルに供給されるNウェルテスト電圧Vp_Testは、Nウェルスタンドバイ電圧Vp_stbyと略同一の高い電圧に設定されている。その結果、コアCMOS論理回路Coreの入力Inに供給されるローレベルのテスト入力信号によりオンとなるPMOSQp1の電流を、大幅に低減することが可能となる。この状態のコアCMOS論理回路CoreのNMOSのリーク電流は、電源電圧Vddと接地電圧Vssとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。図19の半導体集積回路のその他の部分は、図11に示した半導体集積回路と全く同一である。
図19は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図19に示すMOSLSIのチップChipが、図11に示したMOSLSIのチップChipと基本的に相違するのは、次の通りである。それは、制御メモリが複数の制御メモリCnt_MM1、2で構成されていること、および、テスト制御信号Testが供給されていることである。テスト制御信号Testによるテストは、コアCMOS論理回路CoreのPMOSのリーク電流が大きいか小さいかのテストと、コアCMOS論理回路CoreのNMOSのリーク電流が大きいか小さいかのテストである。コアCMOS論理回路CoreのPMOSのリーク電流のテストでは、例えば、LSI内部のBIST(Built In Self-Test)回路からハイレベルのテスト入力信号が、コアCMOS論理回路Coreの入力Inに供給される。この状態で、コアCMOS論理回路CoreのPMOSQp1のリーク電流を、例えば図8のような外部テスタATEで測定する。この際に、ハイレベルのテスト制御信号Testに応答してオンであるPMOS制御部のPMOSQpc_3を介してコアのPMOSQp1のNウェルに供給されるNウェルテスト電圧Vp_Testは、電源電圧Vddのレベルに設定されている。また、ハイレベルのテスト制御信号Testに応答してオンであるNMOS制御部のNMOSQnc_3を介してコアのNMOSQn1のPウェルに供給されるPウェルテスト電圧Vn_Testは、Pウェルスタンドバイ電圧Vn_stbyと略同一の低い電圧に設定されている。その結果、コアCMOS論理回路Coreの入力Inに供給されるハイレベルのテスト入力信号によりオンとなるNMOSQn1の電流を、大幅に低減することが可能となる。この状態のコアCMOS論理回路CoreのPMOSのリーク電流は、電源電圧Vddと接地電圧Vssとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。次に、コアCMOS論理回路CoreのNMOSのリーク電流のテストでは、例えば、LSI内部のBIST回路からローレベルのテスト入力信号が、コアCMOS論理回路Coreの入力Inに供給される。この状態で、コアCMOS論理回路CoreのNMOSQn1のリーク電流を、例えば図8のような外部テスタATEで測定する。この際に、ハイレベルのテスト制御信号Testに応答してオンであるNMOS制御部のNMOSQnc_3を介してコアのNMOSQn1のPウェルに供給されるPウェルテスト電圧Vn_Testは、接地電圧Vssのレベルに設定されている。また、ハイレベルのテスト制御信号Testに応答してオンであるPMOS制御部のPMOSQpc_3を介してコアのPMOSQp1のNウェルに供給されるNウェルテスト電圧Vp_Testは、Nウェルスタンドバイ電圧Vp_stbyと略同一の高い電圧に設定されている。その結果、コアCMOS論理回路Coreの入力Inに供給されるローレベルのテスト入力信号によりオンとなるPMOSQp1の電流を、大幅に低減することが可能となる。この状態のコアCMOS論理回路CoreのNMOSのリーク電流は、電源電圧Vddと接地電圧Vssとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。図19の半導体集積回路のその他の部分は、図11に示した半導体集積回路と全く同一である。
図20は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図20に示すMOSLSIのチップChipが、図13に示したMOSLSIのチップChipと基本的に相違するのは、次の通りである。それは、図20では、ハイレベルのテスト制御信号Test_0に応答して制御メモリCnt_MM1の出力信号Cnt_Sg1が“0”レベルとなり、ハイレベルのテスト制御信号Test_1に応答して制御メモリCnt_MM2の出力信号Cnt_Sg2が“0”レベルとなることである。コアCMOS論理回路CoreのPMOSのリーク電流のテストでは、例えば、LSI内部のBIST回路からハイレベルのテスト入力信号が、コアCMOS論理回路Coreの入力Inに供給される。この時には、テスト制御信号Test_0はハイレベルとされることで制御メモリCnt_MM1の出力信号Cnt_Sg1は“0”レベルとなり、テスト制御信号Test_1はローレベルとされることで制御メモリCnt_MM2の出力信号Cnt_Sg2が“1”レベルとなる。従って、PMOS制御部P_Cntでオン状態のPMOSのQpc2を介してコアCMOS論理回路CoreのPMOSのQp1のNウェルに供給されるNウェル第1バイアス電圧Vp_1のレベルは、略電源電圧Vddのレベルに設定される。一方、NMOS制御部N_Cntでオン状態のNMOSのQnc2を介してコアCMOS論理回路CoreのNMOSのQn1のPウェルに供給されるPウェル第1バイアス電圧Vn_1のレベルは、接地電圧Vssよりも低いレベルのPウェルテストバイアス電圧Vn_Testに設定される。その結果、コアCMOS論理回路Coreの入力Inに供給されるハイレベルのテスト入力信号によりオンとなるNMOSQn1の電流を、大幅に低減することが可能となる。この状態のコアCMOS論理回路CoreのPMOSのリーク電流は、電源電圧Vddと接地電圧Vssとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。次に、コアCMOS論理回路CoreのNMOSのリーク電流のテストでは、例えば、LSI内部のBIST回路からローレベルのテスト入力信号が、コアCMOS論理回路Coreの入力Inに供給される。この時には、テスト制御信号Test_0はローレベルとされることで制御メモリCnt_MM1の出力信号Cnt_Sg1は“1”レベルとなり、テスト制御信号Test_1はハイレベルとされることで制御メモリCnt_MM2の出力信号Cnt_Sg2が“0”レベルとなる。従って、NMOS制御部N_Cntでオン状態のNMOSのQnc3を介してコアCMOS論理回路CoreのNMOSのQn1のPウェルに供給されるPウェル第2バイアス電圧Vn_2のレベルは、接地電圧Vssに設定される。一方、PMOS制御部P_Cntでオン状態のPMOSのQpc3を介してコアCMOS論理回路CoreのPMOSのQp1のNウェルに供給されるNウェル第2バイアス電圧Vp_2のレベルは、略電源電圧Vddよりも高いレベルのNウェルテストバイアス電圧Vp_Testにレベルに設定される。その結果、コアCMOS論理回路Coreの入力Inに供給されるローレベルのテスト入力信号によりオンとなるPMOSQp1の電流を、大幅に低減することが可能となる。この状態のコアCMOS論理回路CoreのNMOSのリーク電流は、電源電圧Vddと接地電圧Vssとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。図20の半導体集積回路のその他の部分は、図13に示した半導体集積回路と全く同一である。
図21は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図21に示すMOSLSIのチップChipが、図14に示したMOSLSIのチップChipと基本的に相違するのは、次の通りである。それは、図21では、PMOS制御部P_CntとNMOS制御部N_Cntとの構成が変更されていること、および、テスト制御信号Vth_TestがPMOS制御部P_CntとNMOS制御部N_Cntとに印加されていることである。PMOS制御部P_CntはインバータInv_p1、Inv_p2、NAND回路NAND_p、NOR回路NOR_pを含み、NMOS制御部N_CntはインバータInv_n1、Inv_n2、NAND回路NAND_n、NOR回路NOR_nを含んでいる。コアCMOS論理回路CoreのPMOSのリーク電流の測定とNMOSのリーク電流の測定の際には、ハイレベルのテスト制御信号Vth_TestがPMOS制御部P_CntとNMOS制御部N_Cntとに供給される。
コアCMOS論理回路CoreのPMOSのリーク電流のテストでは、例えば、LSI内部のBIST回路からハイレベルのテスト入力信号が、コアCMOS論理回路Coreの入力Inに供給される。従って、PMOS制御部P_Cntのオン状態のPMOSのQpc2を介してコアCMOS論理回路CoreのPMOSのQp1のNウェルに供給されるNウェル第1バイアス電圧Vp_1のレベルは、略電源電圧Vddに設定される。また、NMOS制御部N_Cntのオン状態のNMOSのQnc2を介してコアCMOS論理回路CoreのNMOSのQn1のPウェルに供給されるPウェル第1バイアス電圧Vn_1のレベルは、接地電圧Vssよりも低いレベルに設定される。その結果、コアCMOS論理回路Coreの入力Inに供給されるハイレベルのテスト入力信号によりオンとなるNMOSQn1の電流を、大幅に低減することが可能となる。この状態のコアCMOS論理回路CoreのPMOSのリーク電流は、電源電圧Vddと接地電圧Vssとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。次に、コアCMOS論理回路CoreのNMOSのリーク電流のテストでは、例えば、LSI内部のBIST回路からローレベルのテスト入力信号が、コアCMOS論理回路Coreの入力Inに供給される。従って、NMOS制御部N_Cntのオン状態のNMOSのQnc2を介してコアCMOS論理回路CoreのNMOSのQn1のPウェルに供給されるPウェル第1バイアス電圧Vn_1のレベルは、略接地電圧Vssに設定される。また、PMOS制御部P_Cntのオン状態のPMOSのQpc2を介してコアCMOS論理回路CoreのPMOSのQp1のNウェルに供給されるNウェル第1バイアス電圧Vp_1のレベルは、電源電圧Vddよりも高いレベルに設定される。また、その結果、コアCMOS論理回路Coreの入力Inに供給されるローレベルのテスト入力信号によりオンとなるPMOSQp1の電流を、大幅に低減することが可能となる。この状態のコアCMOS論理回路CoreのNMOSのリーク電流は、電源電圧Vddと接地電圧Vssとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。図21の半導体集積回路のその他の部分は、図14に示した半導体集積回路と全く同一である。
図22は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図22に示すMOSLSIのチップChipが、図21に示したMOSLSIのチップChipと基本的に相違するのは、次の通りである。それは、図22では、PMOS制御部P_Cntにはテスト制御信号Vth_Test1が供給され、NMOS制御部N_Cntにはテスト制御信号Vth_Test2が供給されることである。
コアCMOS論理回路CoreのPMOSのリーク電流のテストでは、例えば、LSI内部のBIST回路からハイレベルのテスト入力信号が、コアCMOS論理回路Coreの入力Inに供給される。この時には、PMOS制御部P_Cntにはハイレベルのテスト制御信号Vth_Test1が供給され、NMOS制御部N_Cntにはハイレベルのテスト制御信号Vth_Test2が供給される。従って、PMOS制御部P_Cntのオン状態のPMOSのQpc2を介してコアCMOS論理回路CoreのPMOSのQp1のNウェルに供給されるNウェル第1バイアス電圧Vp_1のレベルは、略電源電圧Vddに設定される。また、NMOS制御部N_Cntのオン状態のNMOSのQnc2を介してコアCMOS論理回路CoreのNMOSのQn1のPウェルに供給されるPウェル第1バイアス電圧Vn_1のレベルは、接地電圧Vssよりも低いレベルに設定される。その結果、コアCMOS論理回路Coreの入力Inに供給されるハイレベルのテスト入力信号によりオンとなるNMOSQn1の電流を、大幅に低減することが可能となる。この状態のコアCMOS論理回路CoreのPMOSのリーク電流は、電源電圧Vddと接地電圧Vssとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。次に、コアCMOS論理回路CoreのNMOSのリーク電流のテストでは、例えば、LSI内部のBIST回路からローレベルのテスト入力信号が、コアCMOS論理回路Coreの入力Inに供給される。この時にも、PMOS制御部P_Cntにはハイレベルのテスト制御信号Vth_Test1が供給され、NMOS制御部N_Cntにはハイレベルのテスト制御信号Vth_Test2が供給される。従って、NMOS制御部N_Cntのオン状態のNMOSのQnc2を介してコアCMOS論理回路CoreのNMOSのQn1のPウェルに供給されるPウェル第1バイアス電圧Vn_1のレベルは、略接地電圧Vssに設定される。また、PMOS制御部P_Cntのオン状態のPMOSのQpc2を介してコアCMOS論理回路CoreのPMOSのQp1のNウェルに供給されるNウェル第1バイアス電圧Vp_1のレベルは、電源電圧Vddよりも高いレベルに設定される。また、その結果、コアCMOS論理回路Coreの入力Inに供給されるローレベルのテスト入力信号によりオンとなるPMOSQp1の電流を、大幅に低減することが可能となる。この状態のコアCMOS論理回路CoreのNMOSのリーク電流は、電源電圧Vddと接地電圧Vssとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。図22の半導体集積回路のその他の部分は、図21に示した半導体集積回路と全く同一である。
《ウエーハーテストとウエーハープロセス》
図23は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図23に示すMOSLSIのチップChipが、図1に示したMOSLSIのチップChipと基本的に相違するのは、次の通りである。それは、図23では、図1と同様に図24(a)に示すようにMOSLSIのしきい値電圧Vthが下限しきい値L_Lim以下に低下したチップ群Aのヒューズがカットされるだけではなく、図24(b)に示すように上限しきい値H_Lim以上に上昇したチップ群Bのヒューズもカットされる。しかし、MOSLSIのしきい値電圧Vthが上限しきい値H_Lim以上に上昇したチップ群Bに関しては、下記のように制御される。まず、PMOS制御部Cnt_Pの電圧生成部CP_PからPMOSのQpc_2を介してコアCMOS論理回路CoreのPMOSQp1のNウェルに印加されるNウェルバイアス電圧Vp_1は電源電圧Vddより若干低いレベルに変更される。また、NMOS制御部Cnt_Nの電圧生成部CP_NからNMOSのQnc_2を介してコアCMOS論理回路CoreのNMOSQn1のPウェルに印加されるPウェルバイアス電圧Vn_1は接地電圧Vssより若干高いレベルに変更される。この時の図23に示した半導体集積回路の各部の電圧の関係が、図25の左のカットの状態C(B)に示されている。図25は、図23に示した半導体集積回路の各部の電圧の関係を示す図である。図25の左のカットの状態C(B)に示すように、PMOSQp1のNウェルバイアス電圧Vp_1はソースの電源電圧Vddよりも若干低く設定され、NMOSQn1のPウェルバイアス電圧Vn_1はソースの接地電圧Vssよりも若干高く設定されている。その結果、コアCMOS論理回路CoreのPMOSQp1とNMOSQn1とのしきい値電圧は、超高Vthから低下されて、コアCMOS論理回路Coreの遅延時間は過大な状態から適正な状態に変化する。図24は、図23に示した半導体集積回路のしきい値電圧Vthの分布を説明する図である。従って、図24の上限しきい値H_Lim以上に存在するチップ群Bは、上記の制御によって、再生チップ群B_bvに変化する。その結果、MOSLSIのチップのコアCMOS論理回路Coreの全てのPMOSと全てのNMOSの平均的しきい値電圧Vthが上限しきい値H_Lim以下に低下して、チップ全体の遅延時間が低減されることができる。
図23は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図23に示すMOSLSIのチップChipが、図1に示したMOSLSIのチップChipと基本的に相違するのは、次の通りである。それは、図23では、図1と同様に図24(a)に示すようにMOSLSIのしきい値電圧Vthが下限しきい値L_Lim以下に低下したチップ群Aのヒューズがカットされるだけではなく、図24(b)に示すように上限しきい値H_Lim以上に上昇したチップ群Bのヒューズもカットされる。しかし、MOSLSIのしきい値電圧Vthが上限しきい値H_Lim以上に上昇したチップ群Bに関しては、下記のように制御される。まず、PMOS制御部Cnt_Pの電圧生成部CP_PからPMOSのQpc_2を介してコアCMOS論理回路CoreのPMOSQp1のNウェルに印加されるNウェルバイアス電圧Vp_1は電源電圧Vddより若干低いレベルに変更される。また、NMOS制御部Cnt_Nの電圧生成部CP_NからNMOSのQnc_2を介してコアCMOS論理回路CoreのNMOSQn1のPウェルに印加されるPウェルバイアス電圧Vn_1は接地電圧Vssより若干高いレベルに変更される。この時の図23に示した半導体集積回路の各部の電圧の関係が、図25の左のカットの状態C(B)に示されている。図25は、図23に示した半導体集積回路の各部の電圧の関係を示す図である。図25の左のカットの状態C(B)に示すように、PMOSQp1のNウェルバイアス電圧Vp_1はソースの電源電圧Vddよりも若干低く設定され、NMOSQn1のPウェルバイアス電圧Vn_1はソースの接地電圧Vssよりも若干高く設定されている。その結果、コアCMOS論理回路CoreのPMOSQp1とNMOSQn1とのしきい値電圧は、超高Vthから低下されて、コアCMOS論理回路Coreの遅延時間は過大な状態から適正な状態に変化する。図24は、図23に示した半導体集積回路のしきい値電圧Vthの分布を説明する図である。従って、図24の上限しきい値H_Lim以上に存在するチップ群Bは、上記の制御によって、再生チップ群B_bvに変化する。その結果、MOSLSIのチップのコアCMOS論理回路Coreの全てのPMOSと全てのNMOSの平均的しきい値電圧Vthが上限しきい値H_Lim以下に低下して、チップ全体の遅延時間が低減されることができる。
《オンチップのリーク電流測定と経時変化の補償》
図26は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図26に示すMOSLSIのチップChipは、コアCMOS論理回路CoreのPMOSとNMOSのリーク電流の測定をオンチップで可能にするものである。図26に示すMOSLSIのチップChipは、ウエーハー製造の段階で図8や図9に示すようにコアCMOS論理回路CoreのPMOSとNMOSのリーク電流の測定が測定される。このウエーハー製造の段階でのリーク電流の測定結果に従って、不揮発性メモリ素子であるEEPROMの制御メモリCnt_MM1、MM2に不揮発的なプログラムが行われる。その結果、ウエーハー製造の段階でのコアCMOS論理回路CoreのPMOSとNMOSのしきい値電圧のバラツキが、既に説明したように、補償されることができる。
図26は、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図26に示すMOSLSIのチップChipは、コアCMOS論理回路CoreのPMOSとNMOSのリーク電流の測定をオンチップで可能にするものである。図26に示すMOSLSIのチップChipは、ウエーハー製造の段階で図8や図9に示すようにコアCMOS論理回路CoreのPMOSとNMOSのリーク電流の測定が測定される。このウエーハー製造の段階でのリーク電流の測定結果に従って、不揮発性メモリ素子であるEEPROMの制御メモリCnt_MM1、MM2に不揮発的なプログラムが行われる。その結果、ウエーハー製造の段階でのコアCMOS論理回路CoreのPMOSとNMOSのしきい値電圧のバラツキが、既に説明したように、補償されることができる。
しかし、コアCMOS論理回路CoreのPMOSとNMOSのしきい値電圧の値は、LSIの長時間の過酷なストレスによる経時変化によって変動するものである。図26に示すMOSLSIのチップChipでは、不揮発性メモリ素子であるEEPROMに格納されたメンテナンスプログラムに従って制御ユニットContは、オンチップで定期的にコアCMOS論理回路CoreのPMOSとNMOSのリーク電流を測定する。PMOSのリーク電流は外部電源Ext_VddとPMOSのソースとの間に接続された第1センス回路Idd_Senseにより測定され、NMOSのリーク電流は外部接地Ext_VssとNMOSのソースとの間に接続された第2センス回路Iss_Senseにより測定されることができる。制御ユニットContは、測定されたPMOSとNMOSのリーク電流が過去の値と所定の許容範囲以上に変化している場合に、新しい補償データを不揮発性メモリ素子であるEEPROMの制御メモリCnt_MM1、MM2に不揮発的にプログラムする。その結果、LSIの長時間の過酷なストレスによる経時変化によるコアCMOS論理回路CoreのPMOSとNMOSのしきい値電圧の変動が、補償されることができる。
≪内蔵SRAM≫
図27は、図1から図26までで説明したコアCMOS論理回路Coreと伴に半導体集積回路のチップに形成される内蔵SRAMを示す回路図である。図27において、半導体集積回路のチップChipの内部の内蔵SRAM(スタティックランダムアクセスメモリ)はn行とm列とにマトリックス状に配置された複数のセルCell00…Cellnmを含んでいる。各セルのそれぞれは、1ビットのCMOS・SRAMメモリセルである。また、半導体集積回路のチップChipは、SRAMの特性バラツキを補償するための制御メモリCnt_MM1、Cnt_MM2と、制御スイッチCnt_SWとを含んでいる。制御スイッチCnt_SWは、PMOS制御部P_CntとNMOS制御部N_Cntとを含んでいる。
図27は、図1から図26までで説明したコアCMOS論理回路Coreと伴に半導体集積回路のチップに形成される内蔵SRAMを示す回路図である。図27において、半導体集積回路のチップChipの内部の内蔵SRAM(スタティックランダムアクセスメモリ)はn行とm列とにマトリックス状に配置された複数のセルCell00…Cellnmを含んでいる。各セルのそれぞれは、1ビットのCMOS・SRAMメモリセルである。また、半導体集積回路のチップChipは、SRAMの特性バラツキを補償するための制御メモリCnt_MM1、Cnt_MM2と、制御スイッチCnt_SWとを含んでいる。制御スイッチCnt_SWは、PMOS制御部P_CntとNMOS制御部N_Cntとを含んでいる。
《SRAMメモリセルの構成》
例えば、1ビットのSRAMメモリセルCell00は、電源電圧Vddにソースが接続されたPMOSのQp1、Qp2と、接地電圧Vssにソースが接続されたNMOSのQn1、Qn2と、ワード線WL0にゲートが接続されたNMOSのQn3、Qn4とを含んでいる。PMOSのQp1、Qp2は一対の負荷トランジスタとして動作して、NMOSのQn1、Qn2は一対の駆動トランジスタとして動作して、NMOSのQn3、Qn4は一対の転送トランジスタとして動作する。負荷PMOSのQp1のドレインと駆動NMOSのQn1のドレインとは一方の記憶保持ノードN1に接続され、負荷PMOSのQp2のドレインと駆動NMOSのQn2のドレインとは他方の記憶保持ノードN2に接続されている。負荷PMOSのQp1のゲートと駆動NMOSのQn1のゲートとは他方の記憶保持ノードN2に接続され、負荷PMOSのQp2のゲートと駆動NMOSのQn2のゲートとは一方の記憶保持ノードN1に接続されている。その結果、ワード線WL0が非選択レベルである低レベルで一対の転送MOSトランジスタQn3、Qn4がオフの間の情報保持モードでは、一対の記憶保持ノードN1、N2の記憶情報が保持されることができる。
例えば、1ビットのSRAMメモリセルCell00は、電源電圧Vddにソースが接続されたPMOSのQp1、Qp2と、接地電圧Vssにソースが接続されたNMOSのQn1、Qn2と、ワード線WL0にゲートが接続されたNMOSのQn3、Qn4とを含んでいる。PMOSのQp1、Qp2は一対の負荷トランジスタとして動作して、NMOSのQn1、Qn2は一対の駆動トランジスタとして動作して、NMOSのQn3、Qn4は一対の転送トランジスタとして動作する。負荷PMOSのQp1のドレインと駆動NMOSのQn1のドレインとは一方の記憶保持ノードN1に接続され、負荷PMOSのQp2のドレインと駆動NMOSのQn2のドレインとは他方の記憶保持ノードN2に接続されている。負荷PMOSのQp1のゲートと駆動NMOSのQn1のゲートとは他方の記憶保持ノードN2に接続され、負荷PMOSのQp2のゲートと駆動NMOSのQn2のゲートとは一方の記憶保持ノードN1に接続されている。その結果、ワード線WL0が非選択レベルである低レベルで一対の転送MOSトランジスタQn3、Qn4がオフの間の情報保持モードでは、一対の記憶保持ノードN1、N2の記憶情報が保持されることができる。
情報書き込みモードでは、ワード線WL0が選択レベルである高レベルに駆動され、一対の転送MOSトランジスタQn3、Qn4がオン状態となる。一対のデータ線DL0、/DL0の情報が一対の転送MOSトランジスタQn3、Qn4を介して一対の記憶保持ノードN1、N2に書き込まれる。
情報読み出しモードでも、ワード線WL0が選択レベルである高レベルに駆動され、一対の転送MOSトランジスタQn3、Qn4がオン状態となる。一対の記憶保持ノードN1、N2に保持されている一対の保持データは一対の転送MOSトランジスタQn3、Qn4を介して一対のデータ線DL0、/DL0に読み出されることができる。
《SRAMメモリセルの動作限界》
図28(a)は、SRAMメモリセルのNMOSのしきい値電圧Vth(N)とPMOSのしきい値電圧の絶対値|Vth(P)|とのばらつきに依存するSRAMメモリセルの電気的特性を示す図である。同図の横軸はNMOSのしきい値電圧Vth(N)を示し、同図の縦軸はPMOSのしきい値電圧の絶対値|Vth(P)|を示している。また、同図には、SRAMメモリセルの読み出し動作の限界線Lim_Rdと書き込み動作の限界線Lim_Wrも示している。更に、同図で、領域Re1、Re2、Re3、Re4からなるひし形はSRAMメモリセルのNMOSのしきい値電圧Vth(N)とPMOSのしきい値電圧の絶対値|Vth(P)|とのばらつきの分布を示している。
図28(a)は、SRAMメモリセルのNMOSのしきい値電圧Vth(N)とPMOSのしきい値電圧の絶対値|Vth(P)|とのばらつきに依存するSRAMメモリセルの電気的特性を示す図である。同図の横軸はNMOSのしきい値電圧Vth(N)を示し、同図の縦軸はPMOSのしきい値電圧の絶対値|Vth(P)|を示している。また、同図には、SRAMメモリセルの読み出し動作の限界線Lim_Rdと書き込み動作の限界線Lim_Wrも示している。更に、同図で、領域Re1、Re2、Re3、Re4からなるひし形はSRAMメモリセルのNMOSのしきい値電圧Vth(N)とPMOSのしきい値電圧の絶対値|Vth(P)|とのばらつきの分布を示している。
《読み出し動作の限界》
SRAMメモリセルのしきい値電圧の分布が図28(a)の読み出し動作の限界線Lim_Rdの下に位置するとSRAMメモリセルからの正常な読み出しが可能となり、SRAMメモリセルのしきい値電圧の分布が図28(a)の読み出し動作の限界線Lim_Rdの上に位置するとSRAMメモリセルからの正常な読み出しが不可能となる。SRAMメモリセルのしきい値電圧の分布が図28(a)の読み出し動作の限界線Lim_Rdの上に位置することは、領域Re2や領域Re4のようにNMOSのしきい値電圧Vth(N)が低すぎることに対応している。尚、領域Re4はPMOSのしきい値電圧の絶対値|Vth(P)|も低すぎる状態となっており、領域Re2はPMOSのしきい値電圧の絶対値|Vth(P)|は適切な値となっているものである。領域Re2や領域Re4のようにNMOSのしきい値電圧Vth(N)が低すぎると、SRAMメモリセルの読み出し動作で一対の記憶保持ノードN1、N2の一方の低レベルの記憶情報の破壊が生じる。これは、NMOSのしきい値電圧Vth(N)の低下により、一対の転送MOSトランジスタQn3、Qn4の電流が過大となることに起因する。すなわち、SRAMメモリセルの読み出し動作時に読み出しのためのセンスアンプのバイアス電圧(通常は、電源電圧Vddの半分の電圧)からの電流が転送MOSトランジスタを介して低レベルの記憶保持ノードに流入するので、低レベルの記憶情報の破壊が生じるものである。従って、図28(a)の領域Re2や領域Re4で読み出し動作の限界線Lim_Rdの上に位置するMOSLSIのチップは、本発明の以前では不良品として破棄されていた。
SRAMメモリセルのしきい値電圧の分布が図28(a)の読み出し動作の限界線Lim_Rdの下に位置するとSRAMメモリセルからの正常な読み出しが可能となり、SRAMメモリセルのしきい値電圧の分布が図28(a)の読み出し動作の限界線Lim_Rdの上に位置するとSRAMメモリセルからの正常な読み出しが不可能となる。SRAMメモリセルのしきい値電圧の分布が図28(a)の読み出し動作の限界線Lim_Rdの上に位置することは、領域Re2や領域Re4のようにNMOSのしきい値電圧Vth(N)が低すぎることに対応している。尚、領域Re4はPMOSのしきい値電圧の絶対値|Vth(P)|も低すぎる状態となっており、領域Re2はPMOSのしきい値電圧の絶対値|Vth(P)|は適切な値となっているものである。領域Re2や領域Re4のようにNMOSのしきい値電圧Vth(N)が低すぎると、SRAMメモリセルの読み出し動作で一対の記憶保持ノードN1、N2の一方の低レベルの記憶情報の破壊が生じる。これは、NMOSのしきい値電圧Vth(N)の低下により、一対の転送MOSトランジスタQn3、Qn4の電流が過大となることに起因する。すなわち、SRAMメモリセルの読み出し動作時に読み出しのためのセンスアンプのバイアス電圧(通常は、電源電圧Vddの半分の電圧)からの電流が転送MOSトランジスタを介して低レベルの記憶保持ノードに流入するので、低レベルの記憶情報の破壊が生じるものである。従って、図28(a)の領域Re2や領域Re4で読み出し動作の限界線Lim_Rdの上に位置するMOSLSIのチップは、本発明の以前では不良品として破棄されていた。
《書き込み動作の限界》
また、SRAMメモリセルのしきい値電圧の分布が図28(a)の書き込み動作の限界線Lim_Wrの上に位置するとSRAMメモリセルからの正常な書き込みが可能となり、SRAMメモリセルのしきい値電圧の分布が図28(a)の書き込み動作の限界線Lim_Wrの下に位置するとSRAMメモリセルからの正常な書き込みが不可能となる。SRAMメモリセルのしきい値電圧の分布が図28(a)の書き込み動作の限界線Lim_Wrの下に位置することは、領域Re3や領域Re4のようにPMOSのしきい値電圧の絶対値|Vth(P)|が低すぎることに対応している。尚、領域Re4はNMOSのしきい値電圧Vth(N)も低すぎる状態となっており、領域Re3はNMOSのしきい値電圧Vth(N)は適切な値となっているものである。領域Re3や領域Re4のようにPMOSのしきい値電圧の絶対値|Vth(P)|が低すぎると、SRAMメモリセルの書き込み動作で記憶保持ノードへの低レベルの書き込みができなくなる。これは、PMOSのしきい値電圧の絶対値|Vth(P)|の低下により、一対の負荷PMOSQp1、Qp2の電流が過大となることに起因する。すなわち、SRAMメモリセルの書き込み時には一対の記憶保持ノードN1、N2に、一対の転送MOSトランジスタQn3、Qn4を介して一対のデータ線DL0、/DL0の情報が伝達される。特に、低レベル側情報が伝達されることにより、SRAMメモリセルに新しい情報が書き込まれることができる。しかし、一対の負荷PMOSQp1、Qp2の電流が過大となることにより、低レベル側情報が伝達されなくなってしまう。従って、図28(a)の領域Re3や領域Re4で書き込み動作の限界線Lim_Wrの下に位置するMOSLSIのチップは、本発明の以前では不良品として破棄されていた。
また、SRAMメモリセルのしきい値電圧の分布が図28(a)の書き込み動作の限界線Lim_Wrの上に位置するとSRAMメモリセルからの正常な書き込みが可能となり、SRAMメモリセルのしきい値電圧の分布が図28(a)の書き込み動作の限界線Lim_Wrの下に位置するとSRAMメモリセルからの正常な書き込みが不可能となる。SRAMメモリセルのしきい値電圧の分布が図28(a)の書き込み動作の限界線Lim_Wrの下に位置することは、領域Re3や領域Re4のようにPMOSのしきい値電圧の絶対値|Vth(P)|が低すぎることに対応している。尚、領域Re4はNMOSのしきい値電圧Vth(N)も低すぎる状態となっており、領域Re3はNMOSのしきい値電圧Vth(N)は適切な値となっているものである。領域Re3や領域Re4のようにPMOSのしきい値電圧の絶対値|Vth(P)|が低すぎると、SRAMメモリセルの書き込み動作で記憶保持ノードへの低レベルの書き込みができなくなる。これは、PMOSのしきい値電圧の絶対値|Vth(P)|の低下により、一対の負荷PMOSQp1、Qp2の電流が過大となることに起因する。すなわち、SRAMメモリセルの書き込み時には一対の記憶保持ノードN1、N2に、一対の転送MOSトランジスタQn3、Qn4を介して一対のデータ線DL0、/DL0の情報が伝達される。特に、低レベル側情報が伝達されることにより、SRAMメモリセルに新しい情報が書き込まれることができる。しかし、一対の負荷PMOSQp1、Qp2の電流が過大となることにより、低レベル側情報が伝達されなくなってしまう。従って、図28(a)の領域Re3や領域Re4で書き込み動作の限界線Lim_Wrの下に位置するMOSLSIのチップは、本発明の以前では不良品として破棄されていた。
《内蔵SRAMのための制御メモリと制御スイッチ》
図27に示す半導体集積回路のチップChipでは、SRAMの特性バラツキを補償するための制御メモリCnt_MM1、Cnt_MM2と制御スイッチCnt_SWとは、極めて重要な補償機能を実行する。
図27に示す半導体集積回路のチップChipでは、SRAMの特性バラツキを補償するための制御メモリCnt_MM1、Cnt_MM2と制御スイッチCnt_SWとは、極めて重要な補償機能を実行する。
図27に示す半導体集積回路のチップChipでは、SRAMの特性バラツキを補償する前に、補償されるべきチップをウエーハから選別するものである。この補償されるべきチップは、図28(a)の領域Re2、Re4で読み出し動作の限界線Lim_Rdの上に位置する低しきい値電圧Vth(N)のチップと、図28(a)の領域Re3、Re4で書き込み動作の限界線Lim_Wrの下に位置する低しきい値電圧|Vth(P)|のチップである。
《内蔵SRAMのための制御メモリへのプログラム》
ウエーハ選別で選別された低しきい値電圧Vth(N)のチップの制御メモリCnt_MM2にはNMOS低しきい値電圧情報が不揮発的にプログラムされ、ウエーハ選別で選別された低しきい値電圧|Vth(P)|のチップ制御メモリCnt_MM1にはPMOS低しきい値電圧情報が不揮発的にプログラムされる。この低しきい値電圧情報がプログラムされたMOSLSIのチップChipの動作開始の初期時には、Cnt_MM1、Cnt_MM2の出力信号Cnt_Sg1、Cnt_Sg2は例えばローレベルの接地電圧Vss(GND)となる。
ウエーハ選別で選別された低しきい値電圧Vth(N)のチップの制御メモリCnt_MM2にはNMOS低しきい値電圧情報が不揮発的にプログラムされ、ウエーハ選別で選別された低しきい値電圧|Vth(P)|のチップ制御メモリCnt_MM1にはPMOS低しきい値電圧情報が不揮発的にプログラムされる。この低しきい値電圧情報がプログラムされたMOSLSIのチップChipの動作開始の初期時には、Cnt_MM1、Cnt_MM2の出力信号Cnt_Sg1、Cnt_Sg2は例えばローレベルの接地電圧Vss(GND)となる。
《内蔵SRAMのため制御スイッチの構成》
まず、PMOS制御部P_Cntは、PMOSのQpc_1、PMOSのQpc_2、インバータInv_pにより構成されている。PMOS制御部P_Cntでは、PMOSのQpc_1のソースには電源電圧Vddが印加され、PMOSのQpc_2のソースには電源電圧Vddよりも高いNウェルバイアス電圧Vp_1が印加されている。PMOSのQpc_1のドレインとPMOSのQpc_2のドレインとは、SRAMメモリセルの負荷PMOSQp1、Qp2のNウェルN_Wellに接続されている。
まず、PMOS制御部P_Cntは、PMOSのQpc_1、PMOSのQpc_2、インバータInv_pにより構成されている。PMOS制御部P_Cntでは、PMOSのQpc_1のソースには電源電圧Vddが印加され、PMOSのQpc_2のソースには電源電圧Vddよりも高いNウェルバイアス電圧Vp_1が印加されている。PMOSのQpc_1のドレインとPMOSのQpc_2のドレインとは、SRAMメモリセルの負荷PMOSQp1、Qp2のNウェルN_Wellに接続されている。
また、NMOS制御部N_Cntは、NMOSのQnc_1、NMOSのQnc_2、インバータInv_nにより構成されている。NMOS制御部N_Cntでは、NMOSのQnc_1のソースには接地電圧Vssが印加され、NMOSのQnc_2のソースには接地電圧Vssよりも低いPウェルバイアス電圧Vn_1が印加される。NMOSのQnc_1のドレインとNMOSのQnc_2のドレインとは、SRAMメモリセルの駆動NMOSQn1、Qn2、転送NMOSQn3、Qn4のPウェルP_Wellに接続されている。
《内蔵SRAMのため制御スイッチによる基板バイアス電圧の制御》
制御メモリCnt_MM1、2の出力信号Cnt_Sg1、2がハイレベルとなると、PMOS制御部P_CntのPMOSのQpc_1がオンとなりNMOS制御部N_CntのNMOSのQnc_1がオンとなる。すると、電源電圧VddがSRAMメモリセルの負荷PMOSQp1、Qp2のNウェルN_WellにPMOS基板バイアス電圧Vbpとして印加され、接地電圧VssがSRAMメモリセルの駆動NMOSQn1、Qn2、転送NMOSQn3、Qn4のPウェルP_WellにNMOS基板バイアス電圧Vbnとして印加される。一方、SRAMメモリセルの負荷PMOSQp1、Qp2のソースと駆動NMOSQn1、Qn2のソースとには、電源電圧Vddと接地電圧Vssとがそれぞれ供給されている。従って、SRAMメモリセルの負荷PMOSQp1、Qp2のソースとNウェルN_Wellとには電源電圧Vddが共通に印加され、SRAMメモリセルの駆動NMOSQn1、Qn2のソースとPウェルP_Wellとには接地電圧Vssが共通に印加されている。
制御メモリCnt_MM1、2の出力信号Cnt_Sg1、2がハイレベルとなると、PMOS制御部P_CntのPMOSのQpc_1がオンとなりNMOS制御部N_CntのNMOSのQnc_1がオンとなる。すると、電源電圧VddがSRAMメモリセルの負荷PMOSQp1、Qp2のNウェルN_WellにPMOS基板バイアス電圧Vbpとして印加され、接地電圧VssがSRAMメモリセルの駆動NMOSQn1、Qn2、転送NMOSQn3、Qn4のPウェルP_WellにNMOS基板バイアス電圧Vbnとして印加される。一方、SRAMメモリセルの負荷PMOSQp1、Qp2のソースと駆動NMOSQn1、Qn2のソースとには、電源電圧Vddと接地電圧Vssとがそれぞれ供給されている。従って、SRAMメモリセルの負荷PMOSQp1、Qp2のソースとNウェルN_Wellとには電源電圧Vddが共通に印加され、SRAMメモリセルの駆動NMOSQn1、Qn2のソースとPウェルP_Wellとには接地電圧Vssが共通に印加されている。
制御メモリCnt_MM1の出力信号Cnt_Sg1がハイレベルからローレベルとなると、PMOS制御部P_CntのPMOSのQpc_2がオンとなる。すると、電源電圧Vddよりも高いNウェルバイアス電圧Vp_1が、SRAMメモリセルの負荷PMOSQp1、Qp2のNウェルN_WellにPMOS基板バイアス電圧Vbpとして印加される。SRAMメモリセルの負荷PMOSQp1、Qp2のソースには電源電圧Vddが印加されているので、SRAMメモリセルの負荷PMOSQp1、Qp2のソースに印加された電源電圧Vddに対して、NウェルN_Wellに印加されている高いNウェルバイアス電圧Vp_1は逆バイアスとなる。その結果、SRAMメモリセルの負荷PMOSQp1、Qp2は、低しきい値電圧から高しきい値電圧|Vth(P)|に制御されることができる。
制御メモリCnt_MM2の出力信号Cnt_Sg2がハイレベルからローレベルとなると、NMOS制御部N_CntのNMOSのQnc_2がオンとなる。すると、接地電圧Vssよりも低いPウェルバイアス電圧Vn_1が、駆動NMOSQn1、Qn2、転送NMOSQn3、Qn4のPウェルP_WellにNMOS基板バイアス電圧Vbnとして印加される。SRAMメモリセルの駆動NMOSQn1、Qn2のソースには接地電圧Vssが印加されているので、SRAMメモリセルの駆動NMOSQn1、Qn2のソースに印加された接地電圧Vssに対して、PウェルP_Wellに印加されている低いPウェルバイアス電圧Vn_1は逆バイアスとなる。その結果、SRAMメモリセルの駆動NMOSQn1、Qn2、転送NMOSQn3、Qn4は、低しきい値電圧から高しきい値電圧Vth(N)に制御されることができる。
図29は、制御メモリCnt_MM1、2の出力信号Cnt_Sg1、2のレベル変化により、SRAMメモリセルの負荷PMOSQp1、Qp2のPMOS基板バイアス電圧VbpとSRAMメモリセルの駆動NMOSQn1、Qn2、転送NMOSQn3、Qn4のNMOS基板バイアス電圧Vbnの変化を示す図である。図29の左から右に変化することで、SRAMメモリセルの負荷PMOSQp1、Qp2は低しきい値電圧から高しきい値電圧|Vth(P)|に制御され、SRAMメモリセルの駆動NMOSQn1、Qn2、転送NMOSQn3、Qn4は、低しきい値電圧から高しきい値電圧Vth(N)に制御されることができる。
図30は、制御メモリCnt_MM1、2の出力信号Cnt_Sg1、2のレベル変化によって図28(a)で読み出し動作の限界線Lim_Rdと書き込み動作の限界線Lim_Wrとに近接した領域Re2、Re3、Re4に対応するチップChip2、Chip3、Chip4に印加される基板バイアス電圧Vbp、Vbnを示す図である。図28(a)で読み出し動作の限界線Lim_Rdと書き込み動作の限界線Lim_Wrとに近接していない領域Re1に対応するチップChip1では、NMOSのしきい値電圧Vth(N)とPMOSのしきい値電圧の絶対値|Vth(P)|とは適切な値となっている。従って、領域Re1に対応するチップChip1では、PMOS基板バイアス電圧Vbpは電源電圧Vddに設定され、NMOS基板バイアス電圧Vbnは接地電圧Vssに設定されている。図28(a)で読み出し動作の限界線Lim_Rdに近接した領域Re2、Re4に対応するチップChip2、Chip4では、NMOSのしきい値電圧Vth(N)が低しきい値電圧の状態となっている。これらのチップChip2、Chip4では、制御メモリCnt_MM2の出力信号Cnt_Sg2がローレベルとなる。従って、接地電圧Vssよりも低レベル(−0.5V)のNMOS基板バイアス電圧Vbnが印加されるSRAMメモリセルの駆動NMOSQn1、Qn2、転送NMOSQn3、Qn4は、低しきい値電圧から高しきい値電圧Vth(N)に制御されることができる。図28(a)で書き込み動作の限界線Lim_Wrに近接した領域Re3、Re4に対応するチップChip3、Chip4では、PMOSのしきい値電圧の絶対値|Vth(P)|が低しきい値電圧の状態となっている。これらのチップChip3、Chip4では、制御メモリCnt_MM1の出力信号Cnt_Sg1がローレベルとなる。従って、電源電圧Vdd(1.2V)よりも高レベル(1.7V)のPMOS基板バイアス電圧Vbpが印加されるSRAMメモリセルの負荷PMOSQp1、Qp2は、低しきい値電圧から高しきい値電圧|Vth(P)|に制御されることができる。
図28(b)は、図30で説明した制御メモリCnt_MM1、2と制御スイッチCnt_SWとを利用したチップへの基板バイアス電圧の印加により、チップの動作時の実効的なしきい値電圧が適正な値に制御される結果、MOSLSIの製造歩留まりが向上する様子を示す図である。同図に示すように、図28(a)で読み出し動作の限界線Lim_Rdに近接した領域Re2、Re4に対応するチップChip2、Chip4では、動作開始後にNMOSのしきい値電圧Vth(N)は実効的にΔVth(N)増加する。従って、Chip2、Chip4の全てのSRAMメモリセルは、正常な読み出し動作を行うことが可能となる。また、図28(a)で書き込み動作の限界線Lim_Wrに近接した領域Re3、Re4に対応するチップChip3、Chip4では、動作開始後にPMOSのしきい値電圧の絶対値|Vth(P)|は実効的にΔ|Vth(P)|増加する。従って、Chip3、Chip4の全てのSRAMメモリセルは、正常な書き込み動作を行うことが可能となる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、本発明はシステムLSIにも適用することもできる。
≪システムLSI≫
図31は、チップ内部にCPUコアCPU_CoreとロジックコアLogic_CoreとSRAMコアSRAM_CoreとアナログコアAnalog_Coreとを含むシステムLSIを示す図である。これらの4つのコアは、それぞれ、CMOSで構成されている。
図31は、チップ内部にCPUコアCPU_CoreとロジックコアLogic_CoreとSRAMコアSRAM_CoreとアナログコアAnalog_Coreとを含むシステムLSIを示す図である。これらの4つのコアは、それぞれ、CMOSで構成されている。
左上のCPUコアCPU_Coreと右上のロジックコアLogic_Coreとでは、図1から図26までで説明したコアCMOS論理回路Coreと同様に、小さなオーバーヘッドでMOSトランジスタのしきい値電圧のバラツキを補償することができる。
左下のSRAMコアSRAM_Coreでは、図27から図30までで説明したSRAMコアと同様に、内蔵SRAMを高い製造歩留で製造可能とすることができる。また、内蔵SRAMの読み出し動作と書き込み動作との不良の原因となる駆動NMOS、負荷PMOS、転送NMOSの各しきい値電圧のバラツキを補償することもできる。
右下のアナログコアAnalog_Coreは、例えばCMOS増幅器やCMOS発振器を含む。不揮発性メモリとしてのEEPROM4の制御メモリCnt_MM1、MM2に格納された制御情報により、アナログコアAnalog_CoreのPMOS基板バイアス電圧とNMOS基板バイアス電圧とを調整することができる。従って、アナログコアAnalog_CoreのCMOS増幅器やCMOS発振器のPMOSとNMOSのしきい値電圧のバラツキを補償できるので、CMOS増幅器やCMOS発振器の電気的特性を高精度に設定することができる。右下のアナログコアAnalog_Coreは、アナログ信号をディジタル信号に変換するA/D変換器と、ディジタル信号をアナログ信号に変換するD/A変換器を含むことができる。これらの変換器のPMOSとNMOSのしきい値電圧のバラツキを補償できるので、A/D変換やD/A変換の変換精度を向上することができる。
《SOIデバイス》
図32は、本発明の更に他の1つの実施の形態による半導体集積回路の断面構造を示す図である。図32に示すMOSLSIは、SOI構造を採用している。尚、SOIは、Silicon-On-Insulatorの略である。
図32は、本発明の更に他の1つの実施の形態による半導体集積回路の断面構造を示す図である。図32に示すMOSLSIは、SOI構造を採用している。尚、SOIは、Silicon-On-Insulatorの略である。
図32に示すように、SOI構造は、例えばP型のシリコン基板P_Subを下層に有する。下層のシリコン基板P_Subの表面にはNウェルN_WellとPウェルP_Wellとが形成される。尚、NウェルN_WellとPウェルP_Wellとの間には、絶縁物素子分離領域としてのSTI層が形成されている。尚、STIは、Shallow Trench Isolationの略である。
NウェルN_WellとPウェルP_Wellとが形成されたシリコン基板P_Subの表面には、薄い絶縁膜(Insulator)が形成されている。
この薄い絶縁膜(Insulator)の上には、シリコン(Silicon)層が形成される。シリコン層の左には、PMOSQp1の高不純物濃度のP型ソース領域とP型ドレイン領域と超低ドーズ量に制御されたN型チャンネル領域とが形成される。シリコン層の右には、NMOSQn1の高不純物濃度のN型ソース領域とN型ドレイン領域と超低ドーズ量に制御されたP型チャンネル領域とが形成される。
薄い絶縁膜としての酸化膜は、シリコン層に埋め込まれているので、薄い絶縁膜は埋め込み酸化膜(Buried Oxide、BOX)と呼ばれる。PMOSQp1の超低ドーズ量に制御されたN型チャンネル領域は完全に空乏化され、NMOSQn1の超低ドーズ量に制御されたP型チャンネル領域も完全に空乏化される。従って、PMOSQp1とNMOSQn1とは、完全空乏化(fully-depleted、FD)のSOIトランジスタである。この完全空乏化SOIトランジスタのPMOSQp1とNMOSQn1のしきい値電圧は、バックゲートと呼ばれる薄い絶縁膜の直下のNウェルN_WellとPウェルP_Wellの基板バイアス電圧により制御されることができる。このような、BOX FD-SOIトランジスタはドレインとウェルとの間の接合容量を大幅に削減することができるので、高速・低消費電力のMOSLSIに最適である。
また、本発明はシステムLSI以外にも、マイクロプロセッサやベースバンド信号処理LSIの種々の用途の半導体集積回路を高い製造歩留で製造すると伴にアクティブモードでの信号処理の動作消費電力と信号遅延量の変動を軽減する際に広く適用することができる。
Chip チップ
Core コア
Qp1 PMOS
Qn1 NMOS
N_Well Nウェル
P_Well Pウェル
Cnt_MM 制御メモリ
Cnt_SW 制御スイッチ
P_Cnt PMOS制御部
N_Cnt NMOS制御部
Qpc1、Qpc2 PMOS
Qnc1、Qnc2 NMOS
Vdd 電源電圧
Vss 接地電圧
Vp_1 Nウェルバイアス電圧
Vn_1 Pウェルバイアス電圧
Vbp PMOS基板バイアス配線
Vbn NMOS基板バイアス配線
Core コア
Qp1 PMOS
Qn1 NMOS
N_Well Nウェル
P_Well Pウェル
Cnt_MM 制御メモリ
Cnt_SW 制御スイッチ
P_Cnt PMOS制御部
N_Cnt NMOS制御部
Qpc1、Qpc2 PMOS
Qnc1、Qnc2 NMOS
Vdd 電源電圧
Vss 接地電圧
Vp_1 Nウェルバイアス電圧
Vn_1 Pウェルバイアス電圧
Vbp PMOS基板バイアス配線
Vbn NMOS基板バイアス配線
Claims (22)
- アクティブモードの間に入力信号を処理するCMOS回路と、
前記CMOS回路のPMOSのNウェルとNMOSのPウェルとにPMOS基板バイアス電圧とNMOS基板バイアス電圧とをそれぞれ供給する制御スイッチと、
少なくとも前記アクティブモードの間に前記制御スイッチから前記CMOS回路の前記PMOSの前記Nウェルと前記NMOSの前記Pウェルとに前記PMOS基板バイアス電圧と前記NMOS基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報を格納する制御メモリとを含む半導体集積回路。 - 前記制御メモリは不揮発性メモリであり、
前記CMOS回路の前記PMOSと前記NMOSの少なくとも一方のしきい値電圧が低いか高いかの判別情報が、前記制御メモリの前記不揮発性メモリに格納可能である請求項1に記載の半導体集積回路。 - 前記CMOS回路の前記PMOSのソースに第1動作電圧が供給され、前記NMOSのソースに第2動作電圧が供給され、
前記第1動作電圧よりも高レベルである前記PMOS基板バイアス電圧を発生する第1電圧発生部と、
前記第2動作電圧よりも低レベルである前記NMOS基板バイアス電圧を発生する第2電圧発生部とを含む請求項2に記載の半導体集積回路。 - 前記CMOS回路の前記PMOSのソースに第1動作電圧が供給され、前記NMOSのソースに第2動作電圧が供給され、
前記第1動作電圧に対して逆バイアスの前記PMOS基板バイアス電圧よりも更に高いNウェルスタンドバイ電圧を、スタンドバイモードの間に、前記制御スイッチが前記PMOSの前記Nウェルに印加するものであり、
前記第2動作電圧に対して逆バイアスの前記NMOS基板バイアス電圧よりも更に低いPウェルスタンドバイ電圧を、前記スタンドバイモードの間に、前記制御スイッチが前記NMOSの前記Pウェルに印加するものである請求項2に記載の半導体集積回路。 - 前記CMOS回路の前記PMOSのソースに第1動作電圧が供給され、前記NMOSのソースに第2動作電圧が供給され、
前記CMOS回路の前記PMOSの前記ソースに供給される前記第1動作電圧に対して前記Nウェルに供給される前記PMOS基板バイアス電圧は逆バイアスに設定され、前記CMOS回路の前記NMOSの前記ソースに供給される前記第2動作電圧に対して前記Pウェルに供給される前記NMOS基板バイアス電圧は逆バイアスに設定され、
前記第1動作電圧よりも高いレベルに設定された前記PMOS基板バイアス電圧が前記Nウェルに供給されることにより、前記Nウェルを有する前記PMOSは高しきい値電圧で低リーク電流の状態に制御され、前記第2動作電圧よりも低いレベルに設定された前記NMOS基板バイアス電圧が前記Pウェルに供給されることにより、前記Pウェルを有する前記NMOSは高しきい値電圧で低リーク電流の状態に制御される請求項2に記載の半導体集積回路。 - 前記CMOS回路の前記PMOSのソースに第1動作電圧が供給され、前記NMOSのソースに第2動作電圧が供給され、
前記CMOS回路の前記PMOSの前記ソースに供給される前記第1動作電圧に対して前記Nウェルに供給される前記PMOS基板バイアス電圧は順バイアスに設定され、前記CMOS回路の前記NMOSの前記ソースに供給される前記第2動作電圧に対して前記Pウェルに供給される前記NMOS基板バイアス電圧は順バイアスに設定され、
前記第1動作電圧よりも低いレベルに設定された前記PMOS基板バイアス電圧が前記Nウェルに供給されることにより、前記Nウェルを有する前記PMOSは低しきい値電圧で高リーク電流の状態に制御され、前記第2動作電圧よりも高いレベルに設定された前記NMOS基板バイアス電圧が前記Pウェルに供給されることにより、前記Pウェルを有する前記NMOSは低しきい値電圧で高リーク電流の状態に制御される請求項2に記載の半導体集積回路。 - 前記制御スイッチは、前記CMOS回路の前記PMOSの前記Nウェルに前記PMOS基板バイアス電圧を供給する第1制御スイッチと、前記CMOS回路の前記NMOSの前記Pウェルに前記NMOS基板バイアス電圧を供給する第2制御スイッチとを含み、
前記制御メモリは、少なくとも前記アクティブモードの間に前記第1制御スイッチから前記CMOS回路の前記PMOSの前記Nウェルに前記PMOS基板バイアス電圧を供給するか否かを示す第1制御情報を格納する第1制御メモリと、少なくとも前記アクティブモードの間に前記第2制御スイッチから前記CMOS回路の前記NMOSの前記Pウェルに前記NMOS基板バイアス電圧を供給するか否かを示す第2制御情報を格納する第2制御メモリとを含む請求項2に記載の半導体集積回路。 - 前記CMOS回路の前記PMOSのPMOSリーク電流特性と前記NMOSのNMOSリーク電流特性とを評価するためのモニタPMOSとモニタNMOSとをチップ内部に含む請求項2に記載の半導体集積回路。
- 前記CMOS回路の前記PMOSのリーク電流特性をセンスする第1センス回路と、前記CMOS回路の前記NMOSのリーク電流特性をセンスする第2センス回路と、制御ユニットとをチップ内部に含み、
前記制御ユニットは、測定された前記PMOSと前記NMOSのリーク電流が過去の値と所定の許容範囲以上に変化している場合に、新しい制御情報を前記制御メモリに格納する請求項2に記載の半導体集積回路。 - 前記入力信号を処理する前記CMOS回路は論理回路であり、
前記半導体集積回路は、前記論理回路である前記CMOS回路と伴にCMOS内蔵SRAMをチップ内部に含み、前記CMOS内蔵SRAMのメモリセルは、一対の駆動NMOSと、一対の負荷PMOSと、一対の転送NMOSとを含み、
前記半導体集積回路は、
前記CMOS内蔵SRAMの複数のPMOSのNウェルと複数のNMOSのPウェルとに内蔵SRAM用PMOS基板バイアス電圧と内蔵SRAM用NMOS基板バイアス電圧とをそれぞれ供給する内蔵SRAM用制御スイッチと、
前記内蔵SRAM用制御スイッチから前記CMOS内蔵SRAMの前記複数のPMOSの前記Nウェルと前記複数のNMOSの前記Pウェルとに前記内蔵SRAM用PMOS基板バイアス電圧と前記内蔵SRAM用NMOS基板バイアス電圧とをそれぞれ供給するか否かを示す内蔵SRAM用制御情報を格納する内蔵SRAM用制御メモリとを更に含む請求項2に記載の半導体集積回路。 - 前記CMOS回路の前記PMOSは、SOI構造のPMOSであり、前記CMOS回路の前記NMOSは、SOI構造のNMOSであり、
前記PMOSのソースとドレインと前記NMOSのソースとドレインとは、前記SOI構造の絶縁膜の上のシリコンに形成され、前記PMOSの前記Nウェルと前記NMOSの前記Pウェルとは、前記SOI構造の前記絶縁膜の下のシリコン基板中に形成されている請求項2に記載の半導体集積回路。 - アクティブモードの間に入力信号を処理するMOS回路を含み、
前記MOS回路のMOSのウェルにMOS基板バイアス電圧を供給する制御スイッチを更に含み、
少なくとも前記アクティブモードの間に前記制御スイッチから前記MOS回路の前記MOSの前記ウェルに前記MOS基板バイアス電圧を供給するか否かを示す制御情報を格納する制御メモリとを含む半導体集積回路。 - 前記制御メモリは不揮発性メモリであり、
前記MOS回路の前記MOSのしきい値電圧が低いか高いかの判別情報が、前記制御メモリの前記不揮発性メモリに格納可能である請求項12に記載の半導体集積回路。 - 前記MOS回路の前記MOSのソースに動作電圧が供給され、
前記半導体集積回路は、前記動作電圧よりも大きなレベルである前記MOS基板バイアス電圧を発生する電圧発生部とを含む請求項13に記載の半導体集積回路。 - 前記動作電圧に対して逆バイアスの前記MOS基板バイアス電圧よりも更に大きなウェルスタンドバイ電圧をスタンドバイモードの間に前記制御スイッチが前記MOSの前記ウェルに印加するものである請求項14に記載の半導体集積回路。
- 前記MOS回路の前記MOSのソースに動作電圧が供給され、
前記MOS回路の前記MOSの前記ソースに供給される動作電圧に対して前記ウェルに供給される前記MOS基板バイアス電圧は逆バイアスに設定され、
前記動作電圧よりも大きなレベルに設定された前記MOS基板バイアス電圧が前記ウェルに供給されることにより、前記ウェルを有する前記MOSは高しきい値電圧で低リーク電流の状態に制御される請求項13に記載の半導体集積回路。 - 前記MOS回路の前記MOSのソースに動作電圧が供給され、
前記MOS回路の前記MOSの前記ソースに供給される前記動作電圧に対して前記ウェルに供給される前記MOS基板バイアス電圧は順バイアスに設定され、
前記動作電圧よりも小さなレベルに設定された前記MOS基板バイアス電圧が前記ウェルに供給されることにより、前記ウェルを有する前記MOSは低しきい値電圧で高リーク電流の状態に制御される請求項13に記載の半導体集積回路。 - 前記MOS回路の前記MOSのリーク電流特性を評価するためのモニタMOSをチップ内部に含む請求項13に記載の半導体集積回路。
- 前記MOS回路の前記MOSのリーク電流特性をセンスするセンス回路と、制御ユニットとをチップ内部に含み、
前記制御ユニットは、測定された前記MOSのリーク電流が過去の値と所定の許容範囲以上に変化している場合に、新しい制御情報を前記制御メモリに格納する請求項13に記載の半導体集積回路。 - 前記MOS回路の前記MOSはSOI構造のMOSであり、前記MOSのソースとドレインとは前記SOI構造の絶縁膜の上のシリコンに形成され、前記MOSの前記ウェルは前記SOI構造の前記絶縁膜の下のシリコン基板中に形成されている請求項13に記載の半導体集積回路。
- CMOS回路と、制御スイッチと、制御メモリとを含む半導体集積回路のチップを含むウェーハーを準備するステップを含む半導体集積回路の製造方法であって、前記CMOS回路はアクティブモードの間に入力信号を処理して、前記制御スイッチは前記CMOS回路のPMOSのNウェルとNMOSのPウェルとにPMOS基板バイアス電圧とNMOS基板バイアス電圧とをそれぞれ供給して、前記制御メモリは、不揮発性メモリであり、少なくとも前記アクティブモードの間に前記制御スイッチから前記CMOS回路の前記PMOSの前記Nウェルと前記NMOSの前記Pウェルとに前記PMOS基板バイアス電圧と前記NMOS基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報を不揮発的に格納して、
前記CMOS回路の前記PMOSと前記NMOSの少なくとも一方のしきい値電圧を測定するステップと、
前記測定された前記しきい値電圧がターゲットよりも低いか否かを判定するステップと、
前記判定の結果を前記制御情報として前記制御メモリに不揮発的に格納するステップとを含む半導体集積回路の製造方法。 - 前記入力信号を処理する前記CMOS回路は論理回路であり、
前記半導体集積回路は、前記論理回路である前記CMOS回路と伴にCMOS内蔵SRAMをチップ内部に含み、前記CMOS内蔵SRAMのメモリセルは、一対の駆動NMOSと、一対の負荷PMOSと、一対の転送NMOSとを含み、
前記半導体集積回路は、前記CMOS内蔵SRAMの複数のPMOSのNウェルと複数のNMOSのPウェルとに内蔵SRAM用PMOS基板バイアス電圧と内蔵SRAM用NMOS基板バイアス電圧とをそれぞれ供給する内蔵SRAM用制御スイッチを含み、
前記半導体集積回路は、前記内蔵SRAM用制御スイッチから前記CMOS内蔵SRAMの前記複数のPMOSの前記Nウェルと前記複数のNMOSの前記Pウェルとに前記内蔵SRAM用PMOS基板バイアス電圧と前記内蔵SRAM用NMOS基板バイアス電圧とをそれぞれ供給するか否かを示す内蔵SRAM用制御情報を不揮発的に格納する内蔵SRAM用制御メモリとを更に含み、
前記CMOS内蔵SRAMの前記PMOSと前記NMOSのしきい値電圧を測定して、前記測定された前記しきい値電圧がターゲットよりも低いか否かを判定して、前記判定の結果を前記内蔵SRAM用制御情報として前記内蔵SRAM用制御メモリに不揮発的に格納する請求項21に記載の半導体集積回路の製造方法。
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