JPH023193A - 不揮発性メモリー用電圧供給スイッチングデバイス - Google Patents
不揮発性メモリー用電圧供給スイッチングデバイスInfo
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- JPH023193A JPH023193A JP63301126A JP30112688A JPH023193A JP H023193 A JPH023193 A JP H023193A JP 63301126 A JP63301126 A JP 63301126A JP 30112688 A JP30112688 A JP 30112688A JP H023193 A JPH023193 A JP H023193A
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- 239000000758 substrate Substances 0.000 claims abstract description 25
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- 238000010586 diagram Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 2
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/12—Programming voltage switching circuits
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- G11—INFORMATION STORAGE
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- G11C5/146—Substrate bias generators
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯ３技術における不揮発性メモリーに関する
。
。
特にこの発明は通常の供給電圧（Ｖ ｃｃ）とプログラ
ミング又はメモリーの書込みを行うための高い方のプロ
グラミング電圧（Ｖｐｐ）の間で内部ノードを切換える
ためのＥＰＲＯＭメモリーに利用し得るものである。
ミング又はメモリーの書込みを行うための高い方のプロ
グラミング電圧（Ｖｐｐ）の間で内部ノードを切換える
ためのＥＰＲＯＭメモリーに利用し得るものである。
この発明は又はプログラミングピン、プログラミング電
圧を受けるため通常設計されたもの、の他の目的のため
、例えばマイクロブロセ・ノサーの入出力としての使用
を許す。
圧を受けるため通常設計されたもの、の他の目的のため
、例えばマイクロブロセ・ノサーの入出力としての使用
を許す。
知られて居る如＜ＥＰＲＯＭメモリーは供給の一部をメ
モリーが読出し中、プログラミング中或いは書込み中か
に依ってＶｃｃ電圧（５ｖ）の供給ピン又はＶｌ）ｌ）
電圧（１２，５Ｖ）のプログラムピンに交互に接続され
る内部ノードを経由して受ける。
モリーが読出し中、プログラミング中或いは書込み中か
に依ってＶｃｃ電圧（５ｖ）の供給ピン又はＶｌ）ｌ）
電圧（１２，５Ｖ）のプログラムピンに交互に接続され
る内部ノードを経由して受ける。
前述のノードを一方の電圧から他方へ切換えるためＶｃ
ｃ電圧とＶｐｐ電圧の二つの外部ピンと接続している二
つの回路ブランチと前述のノードと前述のセレクション
トランジスターのコントロールをするためのスイッチン
グ回路の一方に一部、他方に他の一部と置かれた二つの
Ｎ型セレクショントランジスターから成るスイッチング
デバイスを通常採用する。
ｃ電圧とＶｐｐ電圧の二つの外部ピンと接続している二
つの回路ブランチと前述のノードと前述のセレクション
トランジスターのコントロールをするためのスイッチン
グ回路の一方に一部、他方に他の一部と置かれた二つの
Ｎ型セレクショントランジスターから成るスイッチング
デバイスを通常採用する。
プログラミングビンに至るブランチに置かれたトランジ
スターを制御するため前述のトランジスターのゲートに
Ｖｐｐより高い電圧を加えられるよう電圧倍増器が用意
されている。
スターを制御するため前述のトランジスターのゲートに
Ｖｐｐより高い電圧を加えられるよう電圧倍増器が用意
されている。
これは電圧倍増器に関連し回路の複雑さとレイアウトの
問題につながる。
問題につながる。
本発明の目的は電圧倍増器を必要とせずこれ迄のものに
比べ作るのが大変容易な上述用途向のスイッチングデバ
イスを完成する事にある。
比べ作るのが大変容易な上述用途向のスイッチングデバ
イスを完成する事にある。
別の目的は上述の用途向のスイッチングデバイスで且つ
プログラミングビンの用途を他の目的、例えばマイクロ
プロセッサ−の入出力素子としても使えるものを完成す
る事にある。
プログラミングビンの用途を他の目的、例えばマイクロ
プロセッサ−の入出力素子としても使えるものを完成す
る事にある。
この発明で前述の目的は二ヶのトランジスターはＰ型で
あり、前述のセレクショントランジスターの基板バイア
スを二つの外部ピンに時々与えられる最高電圧に等しい
電圧に保つための回路が用意されていると云う特性のス
イッチングデバイスによって達成される。
あり、前述のセレクショントランジスターの基板バイア
スを二つの外部ピンに時々与えられる最高電圧に等しい
電圧に保つための回路が用意されていると云う特性のス
イッチングデバイスによって達成される。
Ｎ型トランジスター（前述のトランジスターのソース電
圧より高い正のゲート電圧で導通に導ける）の代わりに
ゲート電圧０で導通に導けるＰ型トランジスターの使用
で電圧倍増器なしで済ませ結果的に回路の簡素化とレイ
アウトの利点を伴うのは明らかなようである。
圧より高い正のゲート電圧で導通に導ける）の代わりに
ゲート電圧０で導通に導けるＰ型トランジスターの使用
で電圧倍増器なしで済ませ結果的に回路の簡素化とレイ
アウトの利点を伴うのは明らかなようである。
同時にＰ型トランジスターは基板への電荷注入を防ぐた
め基板は回路に存在する最も高い電圧に等しい電圧に保
つ事を要する。現在のケースでは此の問題は前述ピンは
供給電圧Ｖｃｃと同じく低い又は高い電圧を受は易いプ
ログラミングピンを入出力素子として使おうとする事に
より悪くなっている。
め基板は回路に存在する最も高い電圧に等しい電圧に保
つ事を要する。現在のケースでは此の問題は前述ピンは
供給電圧Ｖｃｃと同じく低い又は高い電圧を受は易いプ
ログラミングピンを入出力素子として使おうとする事に
より悪くなっている。
この発明で此の問題は又Ｐ型トランジスターの基板バイ
アスを二つの外部ピンに時々存在する最も高い電圧に等
しい電圧に保つ回路手段を持つスイッチングデバイスを
備える事により解決される。
アスを二つの外部ピンに時々存在する最も高い電圧に等
しい電圧に保つ回路手段を持つスイッチングデバイスを
備える事により解決される。
本発明の実用的な具体化は明確にそして添附図面に一例
として説明されている。
として説明されている。
第１図において１はメモリー付の、例えばＥＰＲＯＭ
（図示せず）１ケのモノリシック構造に入ったスイッチ
ングデバイス全体を示し、２と３は通常の供給電圧Ｖｃ
ｃとプログラミング電圧Ｖｌｌｐを夫々持って来る外部
端子又はピンを示し、４は二種類の電圧の一方又は他方
に選択的に切換え出来る内部ノードを示す。
（図示せず）１ケのモノリシック構造に入ったスイッチ
ングデバイス全体を示し、２と３は通常の供給電圧Ｖｃ
ｃとプログラミング電圧Ｖｌｌｐを夫々持って来る外部
端子又はピンを示し、４は二種類の電圧の一方又は他方
に選択的に切換え出来る内部ノードを示す。
第１図に示す如くスイッチングデバイスは二つのＰ型セ
レクショントランジスター５及び６を含み夫々は供給端
子２及び３を内部ノード４に接続する二つの回路ブラン
チ７及び８の夫々一つに入っている。
レクショントランジスター５及び６を含み夫々は供給端
子２及び３を内部ノード４に接続する二つの回路ブラン
チ７及び８の夫々一つに入っている。
二つのトランジスター５及び６のゲート端子は二つの供
給端子ＶｃｃとＶｐｐを受け、次に述べる二つの制御信
号ＰＲＯとＥＰＲに従うスイッチングコントロールユニ
・ノド９に制ｉされる。
給端子ＶｃｃとＶｐｐを受け、次に述べる二つの制御信
号ＰＲＯとＥＰＲに従うスイッチングコントロールユニ
・ノド９に制ｉされる。
スイッチングコントロールユニット９のブロック図は第
２図に示す、図にはアナログ比較器１０、Ｐ型トランジ
スター用基板バイアス回路１１及びセレクショントラン
ジスター５及び６のスイッチングをコントロールするス
イッチング回路１２が含まれている。
２図に示す、図にはアナログ比較器１０、Ｐ型トランジ
スター用基板バイアス回路１１及びセレクショントラン
ジスター５及び６のスイッチングをコントロールするス
イッチング回路１２が含まれている。
上述の回路１０．１１及び１２は二つの供給電圧Ｖｃｃ
及びＶｌ）ｆｌを受ける。比較器１０はそれらを比較し
ディジタル出力ＵＣを出しそれらの“高”又は６低”の
ロジックレベルはＶｐｐがＶｃｃより高いか低いかを示
す。比較器又はプログラミングピン３を入出力又は他に
使う事を示すＥＰＲ信号を受けるたびに出力信号のレベ
ルを“低”に保つ。比較器ｌＯの出力ＵＣのロジックレ
ベルに依りバイアス回路１１は二つのバイアス電圧ｖｂ
とｖｂｂ、これらは同じで二つの供給電圧ＶｃｃとＶｌ
）＋１の高い方に時々等しい、を出力端子１３と１４で
得られるようにする。スイッチング回路１２、これも又
二つのバイアス電圧ｖｂとｖｂｂを受ける、は比較器１
０の出力信号ＵＣのロジックレベル及び集積回路（表示
なし）の総合コントロールユニットから来るプログラミ
ング信号ＰＲＧの総合コントロールに基づき二つのトラ
ンジスター５と６のスイッチングのコントロールを行う
。
及びＶｌ）ｆｌを受ける。比較器１０はそれらを比較し
ディジタル出力ＵＣを出しそれらの“高”又は６低”の
ロジックレベルはＶｐｐがＶｃｃより高いか低いかを示
す。比較器又はプログラミングピン３を入出力又は他に
使う事を示すＥＰＲ信号を受けるたびに出力信号のレベ
ルを“低”に保つ。比較器ｌＯの出力ＵＣのロジックレ
ベルに依りバイアス回路１１は二つのバイアス電圧ｖｂ
とｖｂｂ、これらは同じで二つの供給電圧ＶｃｃとＶｌ
）＋１の高い方に時々等しい、を出力端子１３と１４で
得られるようにする。スイッチング回路１２、これも又
二つのバイアス電圧ｖｂとｖｂｂを受ける、は比較器１
０の出力信号ＵＣのロジックレベル及び集積回路（表示
なし）の総合コントロールユニットから来るプログラミ
ング信号ＰＲＧの総合コントロールに基づき二つのトラ
ンジスター５と６のスイッチングのコントロールを行う
。
アナログ比較器は第３図に回路の詳細が説明されていて
、そこには供給電圧Ｖｃｃと接地の間に直接に入ってい
る二つのＮ型トランジスター１６と１７を含む一番目の
回路ブランチと供給電圧Ｖｃｃと接地の間にこれも直列
に入っている二つのＮ型トランジスター１８と１９を含
む二番目の回路ブランチから作られた比較ステージ１５
が含まれている。トランジスター１６は電圧Ｖｃｃで制
御されるゲート、同時にトランジスター１８は電圧Ｖｌ
）Ｐで制御されるゲートである。二つのトランジスター
１７と１９はトランジスター１７のソースに接続する共
通ゲートを持つ。トランジスター１６と１７の間の中間
ノード２０はゲートがトランジスター１８と１９の間の
中間ノード２２に接続しているＮ型トランジスター２１
を経由接地されている。
、そこには供給電圧Ｖｃｃと接地の間に直接に入ってい
る二つのＮ型トランジスター１６と１７を含む一番目の
回路ブランチと供給電圧Ｖｃｃと接地の間にこれも直列
に入っている二つのＮ型トランジスター１８と１９を含
む二番目の回路ブランチから作られた比較ステージ１５
が含まれている。トランジスター１６は電圧Ｖｃｃで制
御されるゲート、同時にトランジスター１８は電圧Ｖｌ
）Ｐで制御されるゲートである。二つのトランジスター
１７と１９はトランジスター１７のソースに接続する共
通ゲートを持つ。トランジスター１６と１７の間の中間
ノード２０はゲートがトランジスター１８と１９の間の
中間ノード２２に接続しているＮ型トランジスター２１
を経由接地されている。
ノード２２は又ゲートがノード２０に接続しているＮ型
トランジスター２３経由接地されている。
トランジスター２３経由接地されている。
トランジスター１６と１８及び回路ノード２０と２２の
間には基板がＶｃｃに接続したＰ型トランジスター２６
と２７がある、これらのゲート端子はＥＰＲ信号を受け
られる。同じ事が回路ノード２２と接地の間のＮ型トラ
ンジスター２８にも当てはまる。
間には基板がＶｃｃに接続したＰ型トランジスター２６
と２７がある、これらのゲート端子はＥＰＲ信号を受け
られる。同じ事が回路ノード２２と接地の間のＮ型トラ
ンジスター２８にも当てはまる。
インバーター２９は回路ノード２２とＮＯＲポート３０
の入力、他の入力はプログラミング電圧Ｖｐｐを受ける
インバーター３１の出力に接続する、の間に置かれる。
の入力、他の入力はプログラミング電圧Ｖｐｐを受ける
インバーター３１の出力に接続する、の間に置かれる。
アナログ比較器１０のディジタル出力信号ＵＣはＮＯＲ
ボート３０の出力の所で得られる。
ボート３０の出力の所で得られる。
基板バイアス回路１１は第４図に詳しく説明されて居り
、入力が比較器１０の出力ＵＣに接続され出力は基板が
ソースに接続しているＰ型トランジスター３３とＮ型ト
ランジスター３４のゲート端子に接続しているインバー
ター３２を含む。これらトランジスター３３と３４は電
圧供給端子Ｖｐｐと接地の間に直列に入っている。イン
バーター３２の出力は又基板がドレーンに接続しＶｐｐ
端子とバイアス端子１３（電圧ｖｂ）の間にあるＰ型ト
ランジスター３５のゲート端子に接続されている。
、入力が比較器１０の出力ＵＣに接続され出力は基板が
ソースに接続しているＰ型トランジスター３３とＮ型ト
ランジスター３４のゲート端子に接続しているインバー
ター３２を含む。これらトランジスター３３と３４は電
圧供給端子Ｖｐｐと接地の間に直列に入っている。イン
バーター３２の出力は又基板がドレーンに接続しＶｐｐ
端子とバイアス端子１３（電圧ｖｂ）の間にあるＰ型ト
ランジスター３５のゲート端子に接続されている。
これは基板が電圧バイアス端子ｖｂに接続しＶｐｐ端子
とバイアス端子１４（電圧Ｖ ｂｂ）の間にあるＰ型ト
ランジスター３６のゲート端子に接続されている。
とバイアス端子１４（電圧Ｖ ｂｂ）の間にあるＰ型ト
ランジスター３６のゲート端子に接続されている。
トランジスター３３と３４の間の中間ノード３７は基板
がドレーンに接続しＶｃｃ端子とバイアス端子１３の間
に置かれているＰ型トランジスター３８のゲート端子に
、又基板がｖｂに接続しＶｃｃ端子とバイアス端子１４
の間のＰ型トランジスターのゲート端子に順次接続され
ている。
がドレーンに接続しＶｃｃ端子とバイアス端子１３の間
に置かれているＰ型トランジスター３８のゲート端子に
、又基板がｖｂに接続しＶｃｃ端子とバイアス端子１４
の間のＰ型トランジスターのゲート端子に順次接続され
ている。
第５図に詳細に説明されているスイッチング回路工２は
ＮＡＮＤポー）４０を含み入力には比較器１０の出力信
号ＵＣとプログラミング信号ＰＲＧが加えられる。ＮＡ
ＮＤボート４０の出力は希望の制御電圧をセレクション
トランジスター５と６のゲート端子に加える役割りを持
つ電圧トランスレータ−４１の入力に加えられる。
ＮＡＮＤポー）４０を含み入力には比較器１０の出力信
号ＵＣとプログラミング信号ＰＲＧが加えられる。ＮＡ
ＮＤボート４０の出力は希望の制御電圧をセレクション
トランジスター５と６のゲート端子に加える役割りを持
つ電圧トランスレータ−４１の入力に加えられる。
電圧トランスレータ−は基板がｖｂｂに接続した４ケの
Ｐ型トランジスター４２〜４５から成り、これらはｖｂ
ｂと接地間の４ケの並列回路にＮ型トランジスター夫々
４６〜４９と直列に入っている。
Ｐ型トランジスター４２〜４５から成り、これらはｖｂ
ｂと接地間の４ケの並列回路にＮ型トランジスター夫々
４６〜４９と直列に入っている。
トランジスター４２と４５のゲート端子は直列になって
いるトランジスター４３と４７の中間ノードに接続し同
時にトランジスター４３と４４のゲート端子は直列にな
っているトランジスター４２と４６の中間ノードに接続
している。トランジスター４６と４７のゲート端子はＮ
ＡＮＤボート４０の出力に直接及びインバーター５０を
経由夫々接続している。トランジスター４８のゲート端
子は基板がドレーンに接続しているセレクショントラン
ジスター５のゲートと同じくトランジスター４５と４９
の中間ノード５１の間に接続している。トランジスター
４９のゲート端子は基板がドレーンに接続しているセレ
クショントランジスター６のゲートと同じくトランジス
ター４４と４８の中間ノード５２の間に接続している。
いるトランジスター４３と４７の中間ノードに接続し同
時にトランジスター４３と４４のゲート端子は直列にな
っているトランジスター４２と４６の中間ノードに接続
している。トランジスター４６と４７のゲート端子はＮ
ＡＮＤボート４０の出力に直接及びインバーター５０を
経由夫々接続している。トランジスター４８のゲート端
子は基板がドレーンに接続しているセレクショントラン
ジスター５のゲートと同じくトランジスター４５と４９
の中間ノード５１の間に接続している。トランジスター
４９のゲート端子は基板がドレーンに接続しているセレ
クショントランジスター６のゲートと同じくトランジス
ター４４と４８の中間ノード５２の間に接続している。
スイッチング回路１２の終段にＶｃｃとセレクショント
ランジスター６のゲートの間のＮ型トランジスター５３
がある。トランジスター５３のゲートはインバーター５
４経由電圧Ｖｐｐで制御される。
ランジスター６のゲートの間のＮ型トランジスター５３
がある。トランジスター５３のゲートはインバーター５
４経由電圧Ｖｐｐで制御される。
詳述した構成の結果として一例として図の中で述べたス
イッチングデバイスは次の様に動作する。
イッチングデバイスは次の様に動作する。
アナログ比較器１０（第３図）は連続的にＶｃｃ（通常
５Ｖ） とＶｐｐ（プログラミング時は１２，５Ｖ、読
出し時は５Ｖ）を比較する。
５Ｖ） とＶｐｐ（プログラミング時は１２，５Ｖ、読
出し時は５Ｖ）を比較する。
ＶｌｌｊｐがＶｃｃより高いプログラミング時はトラン
ジスター１８はトランジスター１６より良く導通し比較
ステージ１５の回路ノード２２は“高”レベルの電圧に
なりインバーター２９及びＮＯＲポート３０経由“高”
レベル出力ＵＣが出る。
ジスター１８はトランジスター１６より良く導通し比較
ステージ１５の回路ノード２２は“高”レベルの電圧に
なりインバーター２９及びＮＯＲポート３０経由“高”
レベル出力ＵＣが出る。
ＶｐｐがＶｃｃと同じか又は低い読出し時はトランジス
ター１６はトランジスター１８より良く導通し回路ノー
ド２２は“低”レベルに落ち結果的に出力信号ＵＣも落
ちる。
ター１６はトランジスター１８より良く導通し回路ノー
ド２２は“低”レベルに落ち結果的に出力信号ＵＣも落
ちる。
基本的にＵＣは従ってＶ ｐｐ、＜ Ｖ ｃｃより高い
時に“高”レベルであり、そうでないときは“低”レベ
ルである。
時に“高”レベルであり、そうでないときは“低”レベ
ルである。
この後者の状況はプログラミングピン３をメモリープロ
グラミング以外の目的に使いときに起る。此の場合ＥＰ
Ｒ信号はＰ型トランジスター２６と２７及びＮ型トラン
ジスター２８の導通を切るので回路ノード２２は“低”
レベルになり比較器の出力ＵＣも同じく落ちる。此の様
な使い方での電流消費は従って小さい。
グラミング以外の目的に使いときに起る。此の場合ＥＰ
Ｒ信号はＰ型トランジスター２６と２７及びＮ型トラン
ジスター２８の導通を切るので回路ノード２２は“低”
レベルになり比較器の出力ＵＣも同じく落ちる。此の様
な使い方での電流消費は従って小さい。
インバーター３１とＮＯＲポート３０経由例えば供給回
路が切れたため電圧Ｖｐｌ）が急激に落ちた場合出力信
号ＵＣのレベルを急落させる事が可能である。
路が切れたため電圧Ｖｐｌ）が急激に落ちた場合出力信
号ＵＣのレベルを急落させる事が可能である。
比較器１０の出力信号ＵＣの電圧レベルは基板バイアス
回路１１とスイッチング回路１２で使われる。
回路１１とスイッチング回路１２で使われる。
基板バイアス回路１１（第４図）は基板バイアスより高
いソース及びドレーンバイアスを持つすべてのＰ型トラ
ンジスターの基板バイアスを得られる最高の電圧、Ｖｐ
ｐ又はＶｃｃ、に保つために特に使う。知られている如
くこれは基板への電荷注入を抑えるために重要である。
いソース及びドレーンバイアスを持つすべてのＰ型トラ
ンジスターの基板バイアスを得られる最高の電圧、Ｖｐ
ｐ又はＶｃｃ、に保つために特に使う。知られている如
くこれは基板への電荷注入を抑えるために重要である。
ＵＣがＶｐｐがＶｃｃより高い、つまりメモリーはプロ
グラミング状態にある事を示す“高”レベルにある時Ｐ
型トランジスター３５及び３６のゲート端子は“低”レ
ベルで前述のトランジスターは導通し電圧Ｖｐｐを端子
１３と１４に送る、っまりＶｐｐに等しいバイアス電圧
ｖｂとｖｂｂを作る。
グラミング状態にある事を示す“高”レベルにある時Ｐ
型トランジスター３５及び３６のゲート端子は“低”レ
ベルで前述のトランジスターは導通し電圧Ｖｐｐを端子
１３と１４に送る、っまりＶｐｐに等しいバイアス電圧
ｖｂとｖｂｂを作る。
トランジスター３８と３９がオフにされると同時に“高
”レベルにある回路ノードはＰ型トランジスター３３の
導通とゲート端子に加えられた“低”レベルで起きたＮ
型トランジスター３４をオフにした効果による。
”レベルにある回路ノードはＰ型トランジスター３３の
導通とゲート端子に加えられた“低”レベルで起きたＮ
型トランジスター３４をオフにした効果による。
此の状態ですべてのＰ型トランジスターは基板が電圧Ｖ
ｐｐ、つまり回路の中でその瞬間存在する最高の電圧に
なる。
ｐｐ、つまり回路の中でその瞬間存在する最高の電圧に
なる。
ＵＣが“低”レベル、ＶｐｐがＶｃｃより低いか又は等
しい事を示す、つまり読出し状態が優勢であるか、プロ
グラミングビン３が他の目的に使われているか又は電圧
Ｖｐの急落があるか、にあるときトランジスター３５と
３６のゲート端子は“高”レベルにあり前述のトランジ
スターはオフ、同時にトランジスター３８と３９は導通
、“低”レベルにある回路ノード３７はトランジスター
３４の導通とトランジスター３３をオフにした効果によ
る。此の状況ですべてのＰ型トランジスターは基板電圧
ＶＣＣに、つまり回路の中でその瞬間存在する最高の電
圧になる。
しい事を示す、つまり読出し状態が優勢であるか、プロ
グラミングビン３が他の目的に使われているか又は電圧
Ｖｐの急落があるか、にあるときトランジスター３５と
３６のゲート端子は“高”レベルにあり前述のトランジ
スターはオフ、同時にトランジスター３８と３９は導通
、“低”レベルにある回路ノード３７はトランジスター
３４の導通とトランジスター３３をオフにした効果によ
る。此の状況ですべてのＰ型トランジスターは基板電圧
ＶＣＣに、つまり回路の中でその瞬間存在する最高の電
圧になる。
既に述べた通り比較器の出力ＵＣの電圧レベルはスイッ
チング回路１２ （第５図）でも使われる。前述信号は
前述信号ＰＲＧと前述信号ＰＲＧにセレクショントラン
ジスター５及び６の交互の切換と出力ＵＣの電圧レベル
に依り又ビン３にある電圧Ｖｐｐに基づき電圧Ｖｃｃ（
メモリー続出し状態又はビン３の前述メモリーのプログ
ラミング以外の使用）又は電圧Ｖｐｐ（メモリーのプロ
グラミング状態）の内部ノード４に対する適用を制御さ
せるためＮＡＮＤボート４０で組合せられる。バイアス
回路１１で作られたバイアス電圧ｖｂとｖｂｂは第５図
に示した種々なＰ型トランジスターに対し回路の中にあ
る最も高い電圧レベルの望みの基板バイアスを確保する
事に注意すべきである。
チング回路１２ （第５図）でも使われる。前述信号は
前述信号ＰＲＧと前述信号ＰＲＧにセレクショントラン
ジスター５及び６の交互の切換と出力ＵＣの電圧レベル
に依り又ビン３にある電圧Ｖｐｐに基づき電圧Ｖｃｃ（
メモリー続出し状態又はビン３の前述メモリーのプログ
ラミング以外の使用）又は電圧Ｖｐｐ（メモリーのプロ
グラミング状態）の内部ノード４に対する適用を制御さ
せるためＮＡＮＤボート４０で組合せられる。バイアス
回路１１で作られたバイアス電圧ｖｂとｖｂｂは第５図
に示した種々なＰ型トランジスターに対し回路の中にあ
る最も高い電圧レベルの望みの基板バイアスを確保する
事に注意すべきである。
“高”レベルにあるＵＣ信号はプログラミング信号ＰＲ
Ｇに内部ノード４用プログラミング電圧Ｖｐｌ）の選択
の制御をさせ前述信号ＵＣはその瞬間Ｖｃｃより高くそ
してこのゆえにメモリーのプログラミングに適している
事を示す。二つの１高”レベル信号ＵＣとＰＲＧでＮＡ
ＮＤポート４０の出力は“低”レベルになりそして電圧
トランスレータ−４１を経由セレクショントランジスタ
ー６のゲートに電圧Ｏともう一方のセレクショントラン
ジスター５のゲートはＶｂｂ（Ｖｐｐ。
Ｇに内部ノード４用プログラミング電圧Ｖｐｌ）の選択
の制御をさせ前述信号ＵＣはその瞬間Ｖｃｃより高くそ
してこのゆえにメモリーのプログラミングに適している
事を示す。二つの１高”レベル信号ＵＣとＰＲＧでＮＡ
ＮＤポート４０の出力は“低”レベルになりそして電圧
トランスレータ−４１を経由セレクショントランジスタ
ー６のゲートに電圧Ｏともう一方のセレクショントラン
ジスター５のゲートはＶｂｂ（Ｖｐｐ。
１２．５Ｖ）に等しい電圧になる。このゆえに後者はオ
ープン、同時に前者は導通そしてプログラミング電圧Ｖ
ｐｐを内部ノード４に送る。
ープン、同時に前者は導通そしてプログラミング電圧Ｖ
ｐｐを内部ノード４に送る。
この状況の下にインバーター５４とトランジスター５３
は電圧Ｖｐｌ）の急落の場合トランジスターを直ちにオ
フにする役割を持つ。
は電圧Ｖｐｌ）の急落の場合トランジスターを直ちにオ
フにする役割を持つ。
再び“高”レベルにある信号ＵＣでプログラミング信号
ＰＲＧはＶｌ）！１の代りに電圧ＶＣＣの内部ノード４
への送りを制御出来る。この場合トランスレータ−回路
４１は電圧０をトランジスター５のゲートにかけＶｂｂ
（Ｖｐｐ、 １２．５Ｖ） ニ等しい電圧をトランジ
スター６のゲートにかける。
ＰＲＧはＶｌ）！１の代りに電圧ＶＣＣの内部ノード４
への送りを制御出来る。この場合トランスレータ−回路
４１は電圧０をトランジスター５のゲートにかけＶｂｂ
（Ｖｐｐ、 １２．５Ｖ） ニ等しい電圧をトランジ
スター６のゲートにかける。
後者はかくしてオフになり同時に前者は導通、そして電
圧Ｖｃｃを内部ノード４に送る。
圧Ｖｃｃを内部ノード４に送る。
“低”レベル信号ＵＣは、１２．５Ｖに等しい適切なプ
ログラミング電圧Ｖｌ）ｐが無い事を示す、読出し状態
が優勢のためか又はビン３が他の目的に使用されている
ためのどちらか又は電源が切れたか、′高”レベルにあ
るＮＡＮＤボート４０を塞ぎ、プログラミング信号ＰＲ
Ｇをきかなくし、電圧トランスレータ−回路４１を経由
電圧０をセレクショントランジスター５のゲートに、Ｖ
ｂｂ （Ｖｃｃ、 ５ Ｖ）に等しい電圧をセレクシ
ョントランジスター６のゲートに出させる。後者はかく
してオフになり同時に前者は導通そして供給電圧Ｖｃｃ
を内部ノード４に送る。
ログラミング電圧Ｖｌ）ｐが無い事を示す、読出し状態
が優勢のためか又はビン３が他の目的に使用されている
ためのどちらか又は電源が切れたか、′高”レベルにあ
るＮＡＮＤボート４０を塞ぎ、プログラミング信号ＰＲ
Ｇをきかなくし、電圧トランスレータ−回路４１を経由
電圧０をセレクショントランジスター５のゲートに、Ｖ
ｂｂ （Ｖｃｃ、 ５ Ｖ）に等しい電圧をセレクシ
ョントランジスター６のゲートに出させる。後者はかく
してオフになり同時に前者は導通そして供給電圧Ｖｃｃ
を内部ノード４に送る。
第１図は、ＣＭＯＳ技術で製造された不揮発性メモリー
を含む集積回路の内部ノードにおける電圧制御のための
発明に拘るスイッチングデバイスの使用状態を最も一般
的に示す略示図である。第２図は、本発明に拘るスイッ
チングデバイスのブロックダイヤグラムである。第３図
、第４図及び第５図は、第２図のスイッチング回路を構
成する三つのブロックを示す詳細回路図である。 ■・・・スイッチングデバイス、２，３・・・外部ビン
、４・・・内部ノード、５，６・・・セレクショントラ
ンジスター、１０・・・アナログ比較器、１１・・・回
路、１２・・・スイッチング回路、１３．１４・・・端
子、３５．３６゜３８、３９・・・スイッチングトラン
ジスター、ｖｂ、ｖＶｃｃ。 Ｖｐｐ・・・電圧。
を含む集積回路の内部ノードにおける電圧制御のための
発明に拘るスイッチングデバイスの使用状態を最も一般
的に示す略示図である。第２図は、本発明に拘るスイッ
チングデバイスのブロックダイヤグラムである。第３図
、第４図及び第５図は、第２図のスイッチング回路を構
成する三つのブロックを示す詳細回路図である。 ■・・・スイッチングデバイス、２，３・・・外部ビン
、４・・・内部ノード、５，６・・・セレクショントラ
ンジスター、１０・・・アナログ比較器、１１・・・回
路、１２・・・スイッチング回路、１３．１４・・・端
子、３５．３６゜３８、３９・・・スイッチングトラン
ジスター、ｖｂ、ｖＶｃｃ。 Ｖｐｐ・・・電圧。
Claims (1)
- 【特許請求の範囲】 １、電圧（Ｖｃｃ）と（Ｖｐｐ）の二つの外部ピン（２
、３）と内部ノード（４）の間の夫々の回路接続ブラン
チに入れた二つのセレクショントランジスター（５、６
）及びセレクショントランジスター（５、６）を制御す
るスイッチング回路（１２）を有し、セレクショントラ
ンジスター（５、６）がＰ型であること及び外部ピン（
２、３）に時々存在する最も高い電圧（Ｖｃｃ又はＶｐ
ｐ）に等しい電圧（Ｖｂ、Ｖｂｂ）にセレクショントラ
ンジスター（５、６）の基板バイアスを保持する回路（
１１）を設けたことを特徴とするＣＭＯＳ技術における
不揮発性メモリー用電圧供給スイッチングデバイス。 ２、前記電圧（Ｖｃｃ）と（Ｖｐｐ）を比較し、比較の
結果二つの電圧レベルの出力信号（ＵＣ）を発生すると
アナログ比較器（１０）を有することを特徴とする請求
項１記載のデバイス。 ３、アナログ比較器（１０）はＶｃｃより低い電圧Ｖｐ
ｐに一致する電圧レベルの出力信号（ＵＣ）の強制的ス
イッチングのための信号（ＥＰＲ）用入力を有すること
を特徴とする請求項２記載のデバイス。 ４、バイアス電圧（Ｖｂ、Ｖｂｂ）の発生用バイアス端
子（１３、１４）の間の夫々の接続回路ブランチに入れ
られた少なくとも一組のＰ型バイアススイッチングトラ
ンジスター（３５、３８；３６、３９）から成る手段及
び他方より高い事を示す前述出力信号である電圧（Ｖｐ
ｐ又はＶｃｃ）を前述端子（１３、１４）に送るよう前
記スイッチングトランジスター（３５、３８；３６、３
９）を制御する比較器（１０）の出力信号（ＵＣ）の電
圧レベルを検出する検出手段（３２、３３、３４）を前
記回路（１１）が含むことを特徴とする請求項２記載の
デバイス。 ５、等しいバイアス電圧（Ｖｂ、Ｖｂｂ）の発生のため
の前記バイアススイッチングトランジスター（３５、３
８；３６、３９）２組、前記回路（１１）のＰ型トラン
ジスターの基板バイアスのためのバイアス電圧（Ｖｂ）
及び前記セレクショントランジスター（５、６）のため
のもの（６）並びに前述スイッチング回路（１２）のＰ
型トランジスターの基板バイアスと供給のための他のも
の（Ｖｂｂ）、前記内部ノード（４）でバイアスされた
基板を持つ前記セレクショントランジスター（５、６）
のための他のものを前記回路（１１）が含むことを特徴
とする請求項４記載のデバイス。 ６、メモリー操作プログラムで要求された内部ノード（
４）における電圧のスイッチングを示すプログラミング
信号（ＰＲＧ）を持つアナログ比較器（１０）の前記出
力信号（ＵＣ）組合せのための手段（４０）及び前記組
合せの結果を前記セレクショントランジスター（５、６
）用制御信号に変換する手段（１２）を前記スイッチン
グ回路（１２）が含むことを特徴とする請求項２記載の
デバイス。 ７、スイッチング手段（１２）は前記バイアス電圧（Ｖ
ｂｂ）を供給された電圧トランスレーターを含むことを
特徴とする請求項６記載のデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8722827A IT1232973B (it) | 1987-12-01 | 1987-12-01 | Dispositivo di commutazione dell'alimentazione di tensione per memorie non volatili in tecnologia mos |
| IT22827A/87 | 1987-12-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023193A true JPH023193A (ja) | 1990-01-08 |
| JPH0731917B2 JPH0731917B2 (ja) | 1995-04-10 |
Family
ID=11200902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30112688A Expired - Fee Related JPH0731917B2 (ja) | 1987-12-01 | 1988-11-30 | 不揮発性メモリー用電圧供給スイッチングデバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5003511A (ja) |
| EP (1) | EP0322002B1 (ja) |
| JP (1) | JPH0731917B2 (ja) |
| DE (1) | DE3889211T2 (ja) |
| IT (1) | IT1232973B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05101686A (ja) * | 1991-10-07 | 1993-04-23 | Mitsubishi Electric Corp | マイクロコンピユータ |
| WO2008056712A1 (fr) * | 2006-11-08 | 2008-05-15 | Seiko Instruments Inc. | Circuit de mise en marche et d'arrêt de tension |
| JP2012186768A (ja) * | 2011-03-08 | 2012-09-27 | Ricoh Co Ltd | 半導体集積回路の出力バッファ回路、及び半導体集積回路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157280A (en) * | 1991-02-13 | 1992-10-20 | Texas Instruments Incorporated | Switch for selectively coupling a power supply to a power bus |
| EP0505653A1 (en) * | 1991-03-29 | 1992-09-30 | International Business Machines Corporation | Combined sense amplifier and latching circuit for high speed ROMs |
| US5146110A (en) * | 1991-05-22 | 1992-09-08 | Samsung Electronics Co., Ltd. | Semiconductor memory with substrate voltage generating circuit for removing unwanted substrate current during precharge cycle memory mode of operation |
| GB9423051D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | A voltage level converter |
| EP0782268B1 (en) * | 1995-12-29 | 2002-04-24 | STMicroelectronics S.r.l. | Supply voltages switch circuit |
| US6023431A (en) * | 1996-10-03 | 2000-02-08 | Micron Technology, Inc. | Low current redundancy anti-fuse method and apparatus |
| DE69823982D1 (de) * | 1998-05-29 | 2004-06-24 | St Microelectronics Srl | Monolithisch integrierter Umschalter für elektrisch programmierbare Speicherzellenvorrichtungen |
| DE60039027D1 (de) | 2000-03-29 | 2008-07-10 | St Microelectronics Srl | Spannungsauswahlschaltung für nichtflüchtigen Speicher |
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| JPS62124700A (ja) * | 1985-11-25 | 1987-06-05 | Mitsubishi Electric Corp | 電源切換回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4148099A (en) * | 1978-04-11 | 1979-04-03 | Ncr Corporation | Memory device having a minimum number of pins |
| JPS57190352A (en) * | 1981-05-20 | 1982-11-22 | Nec Corp | Programmable read only memory |
| JPS58114396A (ja) * | 1981-12-26 | 1983-07-07 | Toshiba Corp | 不揮発性メモリ− |
| JPS6020394A (ja) * | 1983-07-14 | 1985-02-01 | Ricoh Co Ltd | 電源切換回路 |
| JPS6061996A (ja) * | 1983-09-14 | 1985-04-09 | Toshiba Corp | 不揮発性メモリのアドレスデコ−ダ回路 |
| JPS60124124A (ja) * | 1983-12-08 | 1985-07-03 | Nec Corp | 入力回路 |
| DE3869229D1 (de) * | 1987-06-10 | 1992-04-23 | Siemens Ag | Generatorschaltung. |
-
1987
- 1987-12-01 IT IT8722827A patent/IT1232973B/it active
-
1988
- 1988-11-17 DE DE3889211T patent/DE3889211T2/de not_active Expired - Fee Related
- 1988-11-17 EP EP88202574A patent/EP0322002B1/en not_active Expired - Lifetime
- 1988-11-22 US US07/274,886 patent/US5003511A/en not_active Expired - Lifetime
- 1988-11-30 JP JP30112688A patent/JPH0731917B2/ja not_active Expired - Fee Related
Patent Citations (2)
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| US7911259B2 (en) | 2006-11-08 | 2011-03-22 | Seiko Instruments Inc. | Voltage switching circuit |
| JP2012186768A (ja) * | 2011-03-08 | 2012-09-27 | Ricoh Co Ltd | 半導体集積回路の出力バッファ回路、及び半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| IT8722827A0 (it) | 1987-12-01 |
| DE3889211D1 (de) | 1994-05-26 |
| JPH0731917B2 (ja) | 1995-04-10 |
| EP0322002A3 (en) | 1990-10-10 |
| EP0322002B1 (en) | 1994-04-20 |
| EP0322002A2 (en) | 1989-06-28 |
| IT1232973B (it) | 1992-03-11 |
| US5003511A (en) | 1991-03-26 |
| DE3889211T2 (de) | 1994-11-17 |
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