KR100549872B1

KR100549872B1 - 차동 스위칭 회로 및 디지털 아날로그 변환기

Info

Publication number: KR100549872B1
Application number: KR1020030089670A
Authority: KR
Inventors: 구형완
Original assignee: 삼성전자주식회사
Priority date: 2003-12-10
Filing date: 2003-12-10
Publication date: 2006-02-06
Also published as: US20050128117A1; US7064695B2; US7157941B2; TW200524291A; US20060192590A1; KR20050056630A

Abstract

출력임피던스를 개선시킨 차동 스위칭 회로를 개시한다. 본 발명의 회로는 제1출력노드와 공통노드 사이에 제1트랜지스터를 연결하고, 제2출력노드와 상기 공통노드 사이에 제2트랜지스터를 연결한다. 스위칭 구동부는 입력 데이터신호에 응답하여 상기 제1 및 제2트랜지스터를 서로 상보적으로 구동하기 위한 제1 및 제2 구동신호를 발생한다. 상기 제1 또는 제2트랜지스터의 턴온 동작시 상기 제1 또는 제2구동신호의 전압레벨은 상기 제1 또는 제2출력노드의 전압변동에 관계없이 상기 제1 또는 제2 트랜지스터가 항상 포화영역에서 동작하도록 유지된다. 따라서, 제1 또는 제2 트랜지스터가 항상 포화영역에서 동작되므로 출력임피던스가 개선된다.

Description

차동 스위칭 회로 및 디지털 아날로그 변환기{differential switching circuits and digital-to-analog converter}

도 1은 종래의 차동 스위칭 회로를 나타낸 도면.

도 2는 본 발명에 의한 디지털 아날로그 변환기의 바람직한 일 실시예의 블록도.

도 3은 도 2의 세그먼트 DAC부의 전류셀 어레이의 구성도.

도 4는 도 2의 이진 가중치 DAC부의 전류셀 어레이의 구성도.

도 5는 본 발명에 의한 전류셀 어레이의 PMOS 차동 스위치의 회로도.

도 6은 도 5의 인버터의 회로도.

도 7 및 도 8은 본 발명에 의한 PMOS 차동 스위치의 M3 구동전압의 변동에 따른 출력임피던스의 변화를 나타낸 그래프.

도 9는 본 발명에 의한 다이나믹 인버터의 입출력 파형도.

도 10은 본 발명에 의한 PMOS 차동 스위치의 변형 실시예의 회로도.

도 11은 본 발명에 의한 NMOS 차동 스위치의 실시예의 회로도.

본 발명은 차동 스위칭 회로 및 디지털 아날로그 변환기에 관한 것으로, 특히 전류형 디지털 아날로그 변환기의 전류셀을 구성하는 차동 스위칭 회로의 출력임피던스를 개선한 회로에 관한 것이다.

디지털 아날로그 변환기(DAC ; Digital-to-Analog Converter)는 n비트 디지털 신호를 입력하여 대응하는 아날로그 신호로 변환하는 기본 회로로 계측, 제어, 통신 및 영상 분야 등 모든 분야에 걸쳐서 널리 사용되는 중요한 요소이다.

최근에 시스템 온칩(SoC : System on Chip)화 추세에 의해 모놀리틱 집적회로에 채택이 용이한 전류조절식(Current Steering type) DAC에 대한 연구개발이 활발히 진행되고 있다.

전류조절식 DAC는 정전류원의 구성에 따라 이진 가중치 방식, 세그먼트 방식으로 구분된다. 이진 가중치 방식은 이진 가중치에 따라 대응하는 정전류원을 구성하므로 디코더가 필요 없으므로 스위칭 구조가 간단하나 그리치(glitch) 에러가 발생되고 정전류원을 구성하는 트랜지스터의 사이즈가 커지게 되어 최상위 비트로 갈수록 큰 트랜지스터가 필요해지므로 칩 사이즈가 증가된다. 세그먼트 방식은 단위 정전류원들로만 구성하여 스위칭하면 되므로 동작원리가 간단하고 단조성(monotonicity)이 확보되고 그리치(glitch)가 없고 고속 동작이 가능하다.

그러나, 세그먼트 방식은 디코더가 필요하므로 스위칭 회로 구성이 복잡하고 n 비트시 2ⁿ-1 정전류원이 요구되므로 집적회로 설계가 복잡하고 많은 면적을 차지한다. 따라서, 하위비트에서는 이진 가중치 방식을 사용하고 상위비트에서는 세그 번트 방식을 사용하는 혼합방식이 면적 최소화의 최적화 방식으로 소개되고 있다.

이와 같은 전류조절식 DAC에서는 정전류원을 구성하는 전류셀을 포함한다. 전류셀은 대응하는 디지털 데이터 신호에 응답하여 정전류신호를 스위칭하기 위하여 통상 차동 스위칭 회로로 구성된다.

이와 같은 차동 스위칭 회로는 국내특허 공개번호 2001-60276호, 미국특허 6,100,830호 등에 개시되어 있다.

도 1을 참조하면, 종래의 차동 스위칭 회로는 소스 공통 결합된 한 쌍의 트랜지스터들(Q₁, Q₂)이 서로 상보적으로 스위칭되는 구조를 가진다. 복수의 차동 스위칭 회로들은 한 쌍의 출력단자(P_OUT, N_OUT)에 병렬 연결된다. 그러므로, 출력단자(P_OUT)에 연결된 출력부하(R_L)에는 복수의 차동 스위칭 회로 중 출력단자(P_OUT)에 연결된 트랜지스터가 턴온된 차동 스위칭 회로로부터 제공된 단위 전류신호(I_u)들의 총합인 합전류신호(I_t = ∑Iu)가 흐르게 된다. 따라서, 차동 스위칭 회로의 턴온된 트랜지스터의 출력단에는 출력전압 V_P( = R_LP ×It)의 전압차가 걸리게 된다.

출력단자(P_OUT)의 전압 신호는 입력 데이터 값에 대응하여 0V에서 V_FS(풀스케일 전압)까지 변동하게 된다. 그러므로, 출력신호의 레벨이 풀스케일 전압으로 증가함에 따라 트랜지스터(Q₁ or Q₂) 의 동작점이 포화 동작 영역에서 벗어나 선형동작영역으로 이동하게 된다. 트랜지스터가 포화 동작 영역이 아닌 선형동작영역에서 동작시에는 출력단자에서 들여다 본 차동 스위칭 회로의 출력임피던스가 포화 동작 영역의 것에 비하여 낮아지게 된다.

차동 스위칭 회로의 출력임피던스가 낮아지게 되면, 출력전압의 변동에 의해 출력전류에 에러가 포함되게 되므로 DAC의 정확도가 떨어지는 문제가 발생한다.

본 발명의 목적은 이와 같은 종래의 문제점을 해결하기 위하여 출력임피던스를 개선한 차동 스위칭 회로를 제공하는 데 있다.

본 발명의 다른 목적은 정확도가 향상된 디지털 아날로그 변환기를 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명의 차동 스위칭 회로는 제1출력노드와 공통노드 사이에 연결된 제1트랜지스터와, 제2출력노드와 상기 공통노드 사이에 연결된 제2트랜지스터와, 입력 데이터신호에 응답하여 상기 제1 및 제2트랜지스터를 서로 상보적으로 구동하기 위한 제1 및 제2 구동신호를 발생하는 스위치 구동부를 포함한다. 상기 제1 또는 제2트랜지스터의 턴온 동작시 상기 제1 또는 제2구동신호의 전압레벨은 상기 제1 또는 제2출력노드의 전압변동에 관계없이 상기 제1 또는 제2 트랜지스터가 항상 포화영역에서 동작하도록 유지한다.

본 발명에서 스위치 구동부는 상기 입력 데이터신호에 응답하여 상기 제1구동신호를 발생하여 상기 제1트랜지스터의 제어단자에 인가하는 제1구동부와, 상기 입력 데이터신호를 반전 입력하여 상기 제2구동신호를 발생하여 상기 제2트랜지스 터의 제어단자에 인가하는 제2구동부를 포함한다. 각 구동부는 일명 다이나믹 인버터로 구성한다. 다이나믹 인버터는 제1전원전압과 상기 제1 또는 제2트랜지스터의 제어단자 사이에 연결되고, 상기 입력 또는 반전 데이터신호가 제어단자에 인가되는 제3트랜지스터와, 상기 제1 또는 제2트랜지스터의 제어단자와 제1노드 사이에 연결되고, 상기 입력 또는 반전 데이터신호가 제어단자에 인가되는 제4트랜지스터와, 상기 제1노드와 제2전원전압 사이에 연결되고, 제어단자가 상기 제1 또는 제2트랜지스터의 제어단자에 연결된 제5트랜지스터로 구성한다.

본 발명에서 제1 내지 제3트랜지스터는 피모스 트랜지스터이고, 제4 및 제5트랜지스터는 엔모스 트랜지스터로 구성한다. 또한, 상기 입력 데이터 신호의 주파수가 소정치 이하로 낮을 경우에 누설전류에 의한 제1 또는 제2트랜지스터의 제어단자의 전위가 낮아지는 것을 방지하기 위하여 상기 제1전원전압과 상기 제1 또는 제2트랜지스터의 제어단자 사이에 연결된 모스 커패시터를 더 구비할 수 있다. 구체적으로 500MHz 이상의 주파수를 가진 경우에는 모스 커패시터가 없어도 된다.

또한, 본 발명에서는 제1 내지 제3트랜지스터는 엔모스 트랜지스터이고, 제4 및 제5트랜지스터는 피모스 트랜지스터로 구성할 수 있다.

본 발명에서는 제1전원전압과 상기 공통노드 사이에 연결된 정전류원을 더 포함한다. 정전류원은 제1전원전압과 공통노드 사이에 직렬 연결된 제6 및 제7트랜지스터를 포함한다.

본 발명의 디지털 아날로그 변화기는 디지털 데이터신호를 입력하여 저장하는 입력부와, 상기 입력된 디지털 데이터신호를 디코딩하여 대응하는 스위칭 구동 데이터 신호를 발생하는 디코더부와, 상기 스위칭 구동 데이터 신호에 의해 선택적으로 스위칭되고 스위칭 동작에 응답하여 한 쌍의 출력단자들 중 어느 한 출력단자에 단위 전류신호를 제공하기 위하여 공통소스결합 트랜지스터 쌍을 포함하고, 상기 공통소스결합 트랜지스터 쌍 중 어느 한 트랜지스터의 턴온시 대응하는 출력단자의 전압변동에 관계없이 항상 포화영역에서 동작하도록 유지하는 전류셀 어레이와, 상기 전류셀 어레이의 각 전류셀들의 어느 한 출력단자를 통하여 제공된 단위전류신호들의 총합과 다른 한 출력단자를 통하여 제공된 단위전류신호들의 총합의 차를 상기 디지털 데이터신호에 대응하는 아날로그 신호로 출력하는 출력부를 구비한 것을 특징으로 한다.

본 발명에서 전류셀은 상기 어느 한 출력단자와 공통노드 사이에 연결된 제1트랜지스터와, 다른 한 출력단자와 상기 공통노드 사이에 연결된 제2트랜지스터를 포함한 공통소스결합 트랜지스터 쌍과, 상기 스위칭 구동 데이터 신호에 응답하여 상기 제1 및 제2트랜지스터를 서로 상보적으로 구동하기 위하여, 제1구동신호를 발생하여 상기 제1트랜지스터의 제어단자에 인가하는 제1구동부와, 상기 스위칭 구동 데이터신호를 반전 입력하여 제2구동신호를 발생하여 상기 제2트랜지스터의 제어단자에 인가하는 제2구동부를 포함한다. 각 구동부는 제1전원전압과 상기 제1 또는 제2트랜지스터의 제어단자 사이에 연결되고, 상기 입력 또는 반전 데이터신호가 제어단자에 인가되는 제3트랜지스터와, 상기 제1 또는 제2트랜지스터의 제어단자와 제1노드 사이에 연결되고, 상기 입력 또는 반전 데이터신호가 제어단자에 인가되는 제4트랜지스터와, 상기 제1노드와 제2전원전압 사이에 연결되고, 제어단자가 상기 제1 또는 제2트랜지스터의 제어단자에 연결된 제5트랜지스터를 가진다.

본 발명에서 디지털 아날로그 변환기는 입력 데이터 신호의 하위비트들은 이진 가중치 전류셀 방식에 의해 변환하고 상위 비트들은 세그먼트 전류셀 방식에 의해 변환하는 것이 바람직하다. 디코더는 서모미터 디코더로 구성한다.

이하 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다.

도 2는 본 발명에 의한 디지털 아날로그 변환기의 바람직한 일 실시예를 나타낸다. 본 발명의 10비트 DAC(100)는 크게 입력부(110), 세그먼트 DAC부(120), 이진 가중치 DAC부(130), 및 출력부(140)로 구분된다. 세그먼트 DAC부(120)와 이진 가중치 DAC부(130)는 10비트 입력 데이터 신호들 중 각각 상위 5비트신호(b9, b8, b7, b6, b5)와 하위 5비트신호(b4, b3, b2, b1, b0)를 입력한다.

세그먼트 DAC부(120)는 전류셀 어레이(122), 컬럼 디코더(124), 로우 디코더(126)를 포함한다.

도 3을 참조하면, 전류셀 어레이(122)의 각 전류셀(CCL)은 컬럼 디코더(124)로부터 제공된 컬럼 어드레스신호(ci)와 로우 디코더(126)로부터 제공된 로우 어드레스신호(ri, ri+1)를 입력하여 디코딩하는 로컬 디코더(LOD)와 단위 전류원(UCS)과 차동스위치(DSW)를 포함한다. 차동스위치(DSW)는 로컬 디코더(LOD)의 출력상태에 응답하여 한 쌍의 출력단에 단위 전류를 교호로 스위칭한다. 로컬 디코더(LOD)에 대하여 컬럼 및 로우 디코더를 광역(글로벌) 디코더라 칭하고, 광역 디코더는 입력 이진 데이터를 서모미터(Thermometer) 코딩하여 서모미터 코드신호를 어드레스 신호로 출력한다. 이와 같은 서모미터 디코더와 셀어레이 구조는 미국특허 6,236,346호 및 6,163,283호 등에 구체적으로 예시되어 있으므로 상세한 설명은 생략한다.

이진 가중치 DAC부(126)는 도 4에 도시한 바와 같이, 이진 가중치 전류소스들(1I, 2I, ... 2^jI)과 차동 스위치들(DSW1, DSW2, ... DSWj)을 포함한다. 각 차동 스위치들(DSW1, DSW2, ... DSWj)은 각각 대응하는 하위 비트들(LSB1, LSB2, ... LSBj)에 의해 스위칭된다.

이와 같은 세그먼트 DAC 부(124)와 이진 가중치 DAC 부(126)를 조합함으로써 칩상에서 DAC가 차지하는 면적을 최소화할 수 있도록 최적화시킬 수 있다.

세그먼트 DAC 부(124)와 이진 가중치 DAC 부(126)는 모두 차동 스위치를 포함한다. 본 발명은 차동 스위치의 출력 임피던스를 향상하기 위하여 차동 스위치의 회로설계를 개선한 것이다.

< PMOS 차동 스위치 >

도 5는 본 발명에 의한 PMOS 차동 스위치의 일 실시예를 나타낸다. PMOS 차동 스위치는 소스 공통결합 트랜지스터 쌍(M3, M4), 다이나믹 인버터(DINV1, DINV2), 인버터(INV1)를 포함한다. 다이나믹 인버터(DINV1, DINV2)는 스위칭 구동부를 형성한다.

전류소스(CS1)는 전원전압(Vdd)과 공통노드(CN1)사이에 직렬로 연결된 PMOS 트랜지스터(M1, M2)를 포함한다. PMOS 트랜지스터(M1)의 게이트에는 제1바이어스 전압(V_B1)이 인가되고, PMOS 트랜지스터(M2)의 게이트에는 제2바이어스 전압(V_B2)이 인가되어 항상 포화 동작 영역에서 동작되도록 세팅된다. 따라서 전류소스(CS1)는 바이어스 전압(V_B1, V_B2)에 의해 세팅된 일정한 정전류를 공통노드(CN1)에 제공한다. M1 및 M2의 직렬연결은 하나의 트랜지스터로 전류소스를 구성한 경우에 비하여 출력임피던스를 증가시켜서 출력전압 변동에 따른 출력전류의 변동을 최소화시킨다.

공통소스결합 트랜지스터 쌍은 PMOS 트랜지스터(M3, M4)로 구성한다. PMOS 트랜지스터(M3)는 출력단자(P_OUT)에 드레인이 연결되고, 공통노드(CN1)에 소스가 연결되고, DINV1의 출력단이 게이트에 연결된다. PMOS 트랜지스터(M4)는 출력단자(N_OUT)에 드레인이 연결되고, 공통노드(CN1)에 소스가 연결되고, DINV2의 출력단이 게이트에 연결된다. 따라서 PMOS 트랜지스터(M3, M4)는 서로 상보적으로 스위칭되어 공통노드(CN1)에 제공된 정전류신호를 P_OUT와 N_OUT에 교호로 제공하게 된다.

다이나믹 인버터(DINV1)는 PMOS 트랜지스터(M5), NMOS 트랜지스터(M6, M7)를 포함한다. M5는 전원전압(V_dd)에 소스가 연결되고, 노드(N1)에 드레인이 연결되고, 인버터(INV1)의 출력단에 게이트가 연결된다. M6은 노드(N1)에 드레인이 연결되고, 노드(N2)에 소스가 연결되고, 인버터(INV1)의 출력단에 게이트가 연결된다. M7은 노드(N2)에 드레인이 연결되고, 접지전압(V_ss)에 소스가 연결되고, 노드(N1)에 게이트가 연결된다. 노드(N1)는 다이나믹 인버터(DINV1)의 출력노드로 M3의 게이트에 연결된다.

다이나믹 인버터(DINV2)는 PMOS 트랜지스터(M8), NMOS 트랜지스터(M9, M10)를 포함한다. M8은 전원전압(V_dd)에 소스가 연결되고, 노드(N3)에 드레인이 연결되고, 로컬 디코더(LOD)의 출력단에 게이트가 연결된다. M9는 노드(N3)에 드레인이 연결되고, 노드(N4)에 소스가 연결되고, 로컬 디코더(LOD)의 출력단에 게이트가 연결된다. M10은 노드(N4)에 드레인이 연결되고, 접지전압(V_ss)에 소스가 연결되고, 노드(N3)에 게이트가 연결된다.

인버터(INV1)는 도 6에 도시한 바와 같이, PMOS 트랜지스터와 NMOS 트랜지스터로 구성한 통상의 CMOS 인버터 연결로 구성한다. 인버터(INV1)의 입력단에는 LOD의 출력단이 연결된다.

이와 같이 구성한 본 발명의 차동 스위치는 M3 또는 M4는 다이나믹 인버터에 의해 구동되기 때문에 출력단자(P_OUT or N_OUT)의 전압변동에 관계없이 항상 포화 동작 영역에서 구동된다. 이를 구체적으로 살펴보면 다음과 같다.

M3의 포화 동작 영역의 조건은 다음과 같다.

일반적으로 MOS 트랜지스터의 포화영역 동작조건은 수학식1과 같다.

이다. 여기서 V_t는 MOS 트랜지스터의 문턱전압이다. 그러므로, 이 조건을 M3에 적용하면, 아래 수학식2와 같다.

여기서 V_GS3 = V_CN - V_N1 이므로, 수학식2는 다음 수학식 3으로 표현된다.

여기서 전류소스(CS1)의 M1, M2의 오버 드라이브 전압이 V_od1 = V_od2 라면, V_CN1은 V_dd- 2_Vod 으로 표현할 수 있다. 그러므로, 수학식 3은 다음 수학식 4로 표현된다.

한편, 출력단자(P_OUT)의 출력전압을 VP 라하고 풀스케일인 경우를 V_FS라하면 포화 동작 영역에서 M3의 소스 드레인간 전압은 다음 수학식5로 표현된다.

그러므로, 수학식 5를 수학식4에 대입하여 정리하면 다음 수학식6과 같이 표현된다.

수학식 6을 정리하면 다음 수학식7과 같이 정리된다.

즉, 수학식7을 참조하면, V_FS는 아날로그 출력신호의 풀스케일 레벨이므로 세팅된 값이고, V_tp는 M3의 공정변수로 회로 설계자가 임의로 변경하기 곤란한 값이다. 따라서, 결국 회로 설계자가 변경 가능한 변수는 V_N1, 즉 M3의 게이트 전압이다.

디지털 영상 데이터를 아날로그 영상신호로 변환하는 DAC에서 통상적으로 영상신호의 레벨은 0V ~ 1V의 사이 값을 가진다. 그러므로, 출력전압이 풀스케일 레벨인 경우에 V_FS는 1V이고 통상적으로 PMOS 트랜지스터의 V_tp 전압은 대략 0.7V 이므 로 VN1의 전압값이 "O "일 때에는 출력전압의 레벨이 OV에서 1V로 증가함에 따라 M3은 포화 동작 영역에서 선형동작영역으로 동작영역이 이동하게 된다.

VN1의 전압레벨이 0 ≤ V_P < Vtp 인 경우에 M3이 포화 동작 영역에서 동작하므로 차동 스위치(DSW)의 출력임피던스는 소신호 등가회로 해석에 의해 다음 수학식8로 표현된다.

여기서, g_m3 은 M3의 전달 콘덕턴스, r_o3 는 M3의 출력임피던스, g_m2 는 M2의 전달콘덕턴스, r_o2는 M2의 출력임피던스, r_o1은 M1의 출력임피던스이다.

그러나, V_tp< V_P ≤ V_FS 인 경우에 M3가 선형동작영역에서 동작하므로 차동 스위치(DSW)의 출력임피던스는 소신호 등가회로 해석에 의해 다음 수학식9로 표현된다.

여기서, R_on3은 M3의 선형동작영역에서 턴온저항이다.

그러므로, M3이 선형동작영역으로 동작영역이 이동되면 출력임피던스가 감소되고, 이에 출력전류 값이 변동되므로 출력전압 V_P 값의 정확도가 떨어지게 된다.

따라서, 본 발명에서는 VN1의 전압이 M3의 턴온 조건을 만족하면서 M3이 출력전압 V_P의 변동에 관계없이 항상 포화동작영역에서 동작하도록 유지해주어야 한다.

M3의 턴온 구동시 V_N1의 값을 "0"이 아닌 특정 값 V_FS - V_tp 이상으로 유지하거나, V_CN1 값을 낮추는 방법이 있을 수 있다. 그러나, V_CN1값을 낮추는 방법은 출력전압을 제한하기 때문에 현실성이 없다.

M3 턴온시 V_N1 값을 특정 값 이상으로 올리는 방법으로는 특정 전압을 발생하는 내부전압발생회로를 채용하는 방법이다. 그러나, 내부전압발생회로를 채용하는 방법은 스위칭 노이즈 발생으로 이를 제거하기 위한 보상용 외부 커패시터가 요구되므로 칩면적의 증가, 전력소모증가. 외부 핀수의 증가 등의 문제점이 있다.

따라서, 본 발명에서는 M3 턴온시 V_N1 값을 특정 값 이상으로 유지하기 위하여 다이나믹 인버터(DINV1, DINV2)를 사용한다.

본 발명의 다이나믹 인버터(DINV1)는 M3의 턴오프 구동시에는 M5, M7 턴온, M6 턴오프에 의해 V_N1의 전압 값이 V_dd 값으로 상승한다. M3의 턴온 구동시에는 M5 턴오프, M6, M7 턴온에 의해 노드전압 V_N1은 V_dd에서 V_ss를 향하여 다운되다가 V_N1의 전압 레벨이 M7의 문턱전압 V_tn보다 이하로 떨어지면 M7이 약반전상태가 되어 턴오프되므로 V_N1 노드전압은 더 이상 다운되지 않고 특정 값으로 유지되게 된다.

도 7 및 도 8은 V_N1의 값을 0V에서 1V 까지 0.05V 간격으로 변화시키면서 출력임피던스의 변화를 시뮬레이션한 그래프이다. 도 7에서는 V_N1 값이 0.05V에서 0.45V까지 변화될 때, 출력단자에서 바라본 출력임피던스 값이 점차로 증가하는 것을 알 수 있다. 도 8에서는 V_N1 값이 0.5V에서 1.0V까지 변화될 때, 출력단자에서 바라본 출력임피던스 값이 점차로 감소하는 것을 알 수 있다.

시뮬레이션 결과 VN1 노드전압 값이 0.3V 이하로 떨어지면 M3이 선형동작영역에서 동작하게 되므로 출력임피던스 값이 떨어지고, 0.65V 이상으로 증가하면 M3의 턴온 조건이 열악해지므로 마찬가지로 출력임피던스 값이 떨어지게 된다.

도 9는 본 발명에 의한 다이나믹 인버터의 입출력 파형관계를 나타낸 파형도이다. 입력신호(점선)가 0V와 1.226V 사이에서 100MHz의 주기로 변동될 때 출력신호(실선)는 1.226V에서 0.32V 사이에서 주기적으로 변동되는 것을 알 수 있다. 즉, 출력신호의 로우상태에서 0V가 아닌 0.32V의 값을 가진다.

다이나믹 인버터의 신호변동 주기가 5MHz 이하로 떨어지면, 로우상태에서 V_N1 노드전압은 자연 방전에 의해 계속 낮아지게 되어 원하는 특정값 이하로 떨어지게 된다. 그러면, M3의 동작범위가 포화 동작 영역에서 선형동작영역으로 이동되게 되므로 출력임피던스가 낮아지게 된다. 이를 방지하기 위해서는 도 10에 도시한 바와 같이, V_dd와 노드(N1) 사이에 모스 커패시터(MC1)를 연결한다. 모스 커패시터는 소스 드레인이 공통적으로 V_dd에 연결되고, 게이트가 N1에 연결된 PMOS 트랜지스터 로 구성한다.

그러므로, N1에서 자연 방전된 전하량을 모스 커패시터(MC)를 통하여 N1에 제공되므로, N1의 전압레벨이 일정하게 유지된다. 즉, 5MHz 이상의 고속 동작시에는 모스 커패시터가 필요 없으나 그 이하의 낮은 동작에서는 모스 커패시터가 필요하다.

< NMOS 차동스위치 >

도 11은 본 발명에 의한 NMOS 차동 스위치의 실시예를 나타낸 회로도이다.

NMOS 차동 스위치는 소스 공통결합 트랜지스터 쌍(M13, M14), 다이나믹 인버터(DINV3, DINV4), 인버터(INV2)를 포함한다. 다이나믹 인버터(DINV3, DINV4)는 스위칭 구동부를 형성한다.

전류소스(CS2)는 접지전압(V_ss)과 공통노드(CN2)사이에 직렬로 연결된 NMOS 트랜지스터(M11, M12)를 포함한다. NMOS 트랜지스터(M11)의 게이트에는 바이어스 전압(V_B3)이 인가되고, NMOS 트랜지스터(M12)의 게이트에는 바이어스 전압(V_B4)이 인가되어 항상 포화 동작 영역에서 동작되도록 세팅된다. 따라서, 전류소스(CS2)는 바이어스 전압(V_B3, V_B4)에 의해 세팅된 일정한 정전류를 공통노드(CN2)에 제공한다. M11 및 M12의 직렬연결은 하나의 트랜지스터로 전류소스를 구성한 경우에 비하여 출력임피던스를 증가시켜서 출력전압 변동에 따른 출력전류의 변동을 최소화시킨다.

공통소스결합 트랜지스터 쌍은 NMOS 트랜지스터(M13, M14)로 구성한다. NMOS 트랜지스터(M13)는 출력단자(P_OUT)에 드레인이 연결되고, 공통노드(CN2)에 소스가 연결되고, DINV3의 출력단이 게이트에 연결된다. NMOS 트랜지스터(M14)는 출력단자(N_OUT)에 드레인이 연결되고, 공통노드(CN2)에 소스가 연결되고, DINV4의 출력단이 게이트에 연결된다. 따라서, NMOS 트랜지스터(M13, M14)는 서로 상보적으로 스위칭되어 공통노드(CN2)에 제공된 정전류신호를 P_OUT와 N_OUT에 교호로 제공하게 된다.

다이나믹 인버터(DINV3)는 NMOS 트랜지스터(M15), PMOS 트랜지스터(M16, M17)를 포함한다. M15는 접지전압(V_ss)에 소스가 연결되고, 노드(N11)에 드레인이 연결되고, 인버터(INV2)의 출력단에 게이트가 연결된다. M16은 노드(N11)에 드레인이 연결되고, 노드(N12)에 소스가 연결되고, 인버터(INV2)의 출력단에 게이트가 연결된다. M17은 노드(N12)에 드레인이 연결되고, 전원전압(V_dd)에 소스가 연결되고, 노드(N11)에 게이트가 연결된다. 노드(N11)는 다이나믹 인버터(DINV2)의 출력노드로 M13의 게이트에 연결된다.

다이나믹 인버터(DINV4)는 NMOS 트랜지스터(M18), PMOS 트랜지스터(M19, M20)를 포함한다. M18은 접지전압(V_ss)에 소스가 연결되고, 노드(N13)에 드레인이 연결되고, 로컬 디코더(LOD)의 출력단에 게이트가 연결된다. M19는 노드(N13)에 드레인이 연결되고, 노드(N14)에 소스가 연결되고, 로컬 디코더(LOD)의 출력단에 게 이트가 연결된다. M20은 노드(N14)에 드레인이 연결되고, 전원전압(V_dd)에 소스가 연결되고, 노드(N13)에 게이트가 연결된다.

인버터(INV2)는 INV1과 마찬가지로 도 6에 도시한 바와 같이, PMOS 트랜지스터와 NMOS 트랜지스터로 구성한 통상의 CMOS 인버터 연결로 구성한다. 인버터(INV1)의 입력단에는 LOD의 출력단이 연결된다.

이와 같이 구성한 본 발명의 NMOS 차동 스위치는 M13 또는 M14는 다이나믹 인버터에 의해 구동되기 때문에 출력단자(P_OUT or N_OUT)의 전압변동에 관계없이 항상 포화동작영역에서 구동된다. 이를 구체적으로 살펴보면 다음과 같다.

M13의 포화영역 동작조건은 다음과 같다.

M13에 대하여 수학식1을 적용하면, 아래 수학식10과 같다.

여기서 V_GS13 = V_N11 - V_CN2 이고, V_tn은 M13의문턱전압이므로,수학식10은 다음 수학식11로 표현된다.

여기서 전류소스(CS2)의 M11, M12의 오버 드라이브 전압이 V_od11 = V_od12 라면, V_CN2는 2V_od 으로 표현할 수 있다. 그러므로, 수학식 11는 다음 수학식 12로 표현된다.

한편, 출력단자(POUT)의 출력전압을 VP 라 하고, 플스케일인 경우를 V_P,FS라 하면 포화 동작 영역에서 M13의 소스 드레인간 전압은 다음 수학식13으로 표현된다.

그러므로, 수학식 13을 수학식 12에 대입하여 정리하면 다음 수학식 14와 같이 표현된다.

수학식 14를 정리하면 다음 수학식15와 같이 정리된다.

즉, 수학식15를 참조하면, V_P,FS는 아날로그 출력신호의 풀스케일 레벨이므로 변경할 수 없고, 문턱전압 V_tn는 M13의 공정변수로 회로 설계자가 임의로 변경하기 곤란한 값이다. 따라서, 결국 회로 설계자가 변경 가능한 변수는 V_N11, 즉 M13의 게이트 전압이다.

전원전압(Vdd)이 3.3V인 경우 풀스케일 레벨이 1V이므로 출력전압 V_P,FS의 전압레벨은 2.3V가 된다. NMOS 트랜지스터의 V_tn 전압은 대략 0.7V 이다. V_N11의 전압값이 V_dd = 3.3V일 때에는 M13이 턴온되므로, 부하(R_L)의 양단에서 1V의 전압강하가 생기므로 출력전압의 레벨이 3.3V에서 2.3V로 감소함에 따라 M13은 포화 동작 영역에서 선형동작영역으로 동작영역이 이동하게 된다.

출력전압이 V_P > 2.6( = 3.3V - 0.7V) 인 경우에 M13이 포화 동작 영역에서 동작하므로 차동 스위치의 출력임피던스는 소신호 등가회로 해석에 의해 다음 수학식16으로 표현된다.

여기서, g_m13 은 M13의 전달 콘덕턴스, r_o13 는 M13의 출력임피던스, g_m12 는 M12의 전달콘덕턴스, r_o12는 M12의 출력임피던스, r_o11은 M11의 출력임피던스이다.

그러나, 출력전압이 2.3V ≤ V_P ≤ 2.6 인 경우에 M13이 선형동작영역에서 동작하므로 차동 스위치의 출력임피던스는 소신호 등가회로 해석에 의해 다음 수학식17로 표현된다.

여기서, R_on13은 M13의 선형동작영역에서 드레인 소스 사이의 턴온 저항이다.

그러므로, M13이 선형동작영역으로 동작영역이 이동되면 출력임피던스가 감소되고, 이에 출력전류 값이 변동되므로 출력전압 V_P 값의 정확도가 떨어지게 된다.

따라서, 본 발명에서는 V_N11의 전압이 M13의 턴온 조건을 만족하면서 M13이 출력전압 V_P의 변동에 관계없이 항상 포화동작영역에서 동작하도록 유지해주어야 한다.

발명에서는 M13 턴온시 V_N11값을 특정 값 이하로 유지하기 위하여 다이나믹 인버터(DINV3, DINV4)를 사용한다.

본 발명의 다이나믹 인버터(DINV3)는 M13의 턴오프 구동시에는 M15, M17 턴온, M16 턴오프에 의해 V_N11의 전압 값이 V_ss 값으로 떨어진다. M13의 턴온 구동시에는 M15 턴오프, M16, M17 턴온에 의해 노드전압 V_N11은 V_ss에서 V_dd를 향하여 상승되다가 V_N11의 전압 레벨이 M17의 문턱전압 V_tp 이상으로 상승되면 M17이 약반전상태가 되어 턴오프되므로 V_N11 노드전압은 더 이상 상승되지 않고 특정 값으로 유지되게 된다.

따라서, NMOS 차동 스위치도 PMOS 차동 스위치와 유사한 방법으로 출력임피던스를 증가할 수 있다.

실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명에서는 차동 스위치의 스위치 트랜지스터의 동작을 출력전압에 관계없이 항상 포화 동작 영역의 조건에서 구동되도록 다이나믹 인버터를 채용함으로써 출력임피던스를 개선할 수 있다. 출력임피던스의 개선으로 출력전류의 변동을 최소화함으로써 디지털 아날로그 변환의 정확도를 향상시킬 수 있다. 칩화시 면적 증가를 최소화 하면서 DAC의 성능을 향상시킬 수 있다.

Claims

제1출력노드와 공통노드 사이에 연결된 제1트랜지스터;

제2출력노드와 상기 공통노드 사이에 연결된 제2트랜지스터;

입력 데이터신호에 응답하여 발생한 제1구동신호를 상기 제1트랜지스터의 제어단자에 인가하는 제1구동부; 및

상기 입력 데이터신호의 반전 데이터신호에 응답하여 발생한 제2구동신호를 상기 제2트랜지스터의 제어단자에 인가하는 제2구동부를 포함하고,

상기 제1구동부 및 상기 제2구동부의 각각은, 상기 제1 또는 제2출력노드의 전압변동에 관계없이 상기 제1 또는 제2 트랜지스터가 포화동작영역의 조건을 만족하도록 상기 제1 또는 제2구동신호의 전압레벨을 유지하기 위하여,

제1전원전압과 상기 제1 또는 제2트랜지스터의 제어단자 사이에 연결되고, 상기 입력 또는 반전 데이터신호가 제어단자에 인가되는 제3트랜지스터;

상기 제1 또는 제2트랜지스터의 제어단자와 제1노드 사이에 연결되고, 상기 입력 또는 반전 데이터신호가 제어단자에 인가되는 제4트랜지스터; 및

상기 제1노드와 제2전원전압 사이에 연결되고, 제어단자가 상기 제1 또는 제2트랜지스터의 제어단자에 연결된 제5트랜지스터를 포함하는 것을 특징으로 하는 차동 스위칭 회로.
삭제
제1항에 있어서, 상기 제1 내지 제3트랜지스터는 피모스 트랜지스터이고, 제4 및 제5트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 차동 스위칭 회로.
제3항에 있어서, 상기 회로는 상기 입력 데이터 신호의 주파수가 소정치 이하로 낮을 경우에 누설전류에 의한 제1 또는 제2트랜지스터의 제어단자의 전위가 낮아지는 것을 방지하기 위하여 상기 제1전원전압과 상기 제1 또는 제2트랜지스터의 제어단자 사이에 연결된 모스 커패시터를 더 구비하는 것을 특징으로 하는 차동 스위칭 회로.
제3항에 있어서, 상기 회로는

상기 제1전원전압과 상기 공통노드 사이에 연결된 정전류원을 더 포함하는 것을 특징으로 하는 차동 스위칭 회로.
제5항에 있어서, 상기 정전류원은

상기 제1전원전압과 상기 공통노드 사이에 직렬 연결된 제6 및 제7트랜지스터를 포함하는 것을 특징으로 하는 차동 스위칭 회로.
제1항에 있어서, 상기 제1 내지 제3트랜지스터는 엔모스 트랜지스터이고, 제4 및 제5트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 차동 스위칭 회로.
제7항에 있어서, 상기 회로는

상기 공통노드와 제1전원전압 사이에 연결된 정전류원을 더 포함하는 것을 특징으로 하는 차동 스위칭 회로.
제8항에 있어서, 상기 정전류원은

상기 제1전원전압과 상기 공통노드 사이에 직렬 연결된 제6 및 제7트랜지스터를 포함하는 것을 특징으로 하는 차동 스위칭 회로.
삭제
디지털 데이터신호를 입력하여 저장하는 입력부;

상기 입력된 디지털 데이터신호를 디코딩하여 대응하는 스위칭 구동 데이터 신호를 발생하는 디코더부;

상기 스위칭 구동 데이터 신호에 의해 선택적으로 스위칭되는 차동 스위칭 회로를 포함하는 전류셀들을 구비한 전류셀 어레이; 및

상기 전류셀 어레이의 각 전류셀들의 어느 한 출력단자를 통하여 제공된 단위전류신호들의 총합과 다른 한 출력단자를 통하여 제공된 단위전류신호들의 총합의 차를 상기 디지털 데이터신호에 대응하는 아날로그 신호로 출력하는 출력부를 포함하고,

상기 차동 스위칭 회로는,

제1출력노드와 공통노드 사이에 연결된 제1트랜지스터;

제2출력노드와 상기 공통노드 사이에 연결된 제2트랜지스터;

입력 데이터신호에 응답하여 발생한 제1구동신호를 상기 제1트랜지스터의 제어단자에 인가하는 제1구동부; 및

상기 입력 데이터신호의 반전 데이터신호에 응답하여 발생한 제2구동신호를 상기 제2트랜지스터의 제어단자에 인가하는 제2구동부를 포함하고,

상기 제1구동부 및 상기 제2구동부의 각각은, 상기 제1 또는 제2출력노드의 전압변동에 관계없이 상기 제1 또는 제2 트랜지스터가 포화동작영역의 조건을 만족하도록 상기 제1 또는 제2구동신호의 전압레벨을 유지하기 위하여,

제1전원전압과 상기 제1 또는 제2트랜지스터의 제어단자 사이에 연결되고, 상기 입력 또는 반전 데이터신호가 제어단자에 인가되는 제3트랜지스터;

상기 제1 또는 제2트랜지스터의 제어단자와 제1노드 사이에 연결되고, 상기 입력 또는 반전 데이터신호가 제어단자에 인가되는 제4트랜지스터; 및

상기 제1노드와 제2전원전압 사이에 연결되고, 제어단자가 상기 제1 또는 제2트랜지스터의 제어단자에 연결된 제5트랜지스터를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
삭제
제11항에 있어서, 상기 제1 내지 제3트랜지스터는 피모스 트랜지스터이고, 제4 및 제5트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 디지털 아날로그 변환기.
제13항에 있어서, 상기 회로는 상기 입력 데이터 신호의 주파수가 소정치 이하로 낮을 경우에 누설전류에 의한 제1 또는 제2트랜지스터의 제어단자의 전위가 낮아지는 것을 방지하기 위하여 상기 제1전원전압과 상기 제1 또는 제2트랜지스터의 제어단자 사이에 연결된 모스 커패시터를 더 구비하는 것을 특징으로 하는 디지털 아날로그 변환기.
제13항에 있어서, 상기 회로는

상기 제1전원전압과 상기 공통노드 사이에 연결된 정전류원을 더 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
제15항에 있어서, 상기 정전류원은

상기 제1전원전압과 상기 공통노드 사이에 직렬 연결된 제6 및 제7트랜지스터를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
제11항에 있어서, 상기 제1 내지 제3트랜지스터는 엔모스 트랜지스터이고, 제4 및 제5트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 디지털 아날로그 변환기.
제17항에 있어서, 상기 회로는

상기 공통노드와 제1전원전압 사이에 연결된 정전류원을 더 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
제18항에 있어서, 상기 정전류원은

상기 제1전원전압과 상기 공통노드 사이에 직렬 연결된 제6 및 제7트랜지스터를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
제11항에 있어서, 상기 디코더는

서모미터 디코더를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.